コンパレータ並びにＡ／Ｄ変換器
【課題】高速変換に適したフラッシュ型ＡＤコンバータに使用することができるダイナミック・コンパレータを提供する。
【解決手段】ダイナミック・コンパレータは静止電流が全く流れず、低消費電力動作に最適な回路構成である。リニア領域で動作するＮチャネル・トランジスタ１、２、３、４は抵抗値の大きさに応じたラッチ動作を行なうが、ラッチの時定数を微調整可能であるので、遅延時間のばらつき、素子（閾値電圧）のばらつきによるオフセットの影響によって劣化するビット・エラー・レートを改善することができる。
【解決手段】ダイナミック・コンパレータは静止電流が全く流れず、低消費電力動作に最適な回路構成である。リニア領域で動作するＮチャネル・トランジスタ１、２、３、４は抵抗値の大きさに応じたラッチ動作を行なうが、ラッチの時定数を微調整可能であるので、遅延時間のばらつき、素子（閾値電圧）のばらつきによるオフセットの影響によって劣化するビット・エラー・レートを改善することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器の主要部品であるコンパレータ並びにＡ／Ｄ変換器に係り、特に、高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用されるコンパレータ並びにＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
通信路から受信した伝送信号、センサから出力される検出信号、あるいは音声信号などを取り込んで、コンピュータなどでデジタル的な処理を行なうために、通常、アナログ信号をデジタル信号に変換する回路すなわちＡ／Ｄ変換器が使用される。Ａ／Ｄ変換器は、アナログ信号のある周期毎の値をサンプリングして、取り出された値を量子化して有限個のレベル値の最も近い値に割り当て、２進コードや２進１０進コード（ＢＣＳコード）などにコード化して出力する。一般に、量子化するレベル数が多いほど分解能（すなわち出力ビット数）は高く、サンプリング周波数（すなわち変換速度）が高いほど高速動作が可能である。
【０００３】
Ａ／Ｄ変換器の主要部品として、複数の入力信号に対し、その論理値の大小を比較して量子化を行なうコンパレータ（ｃｏｍｐａｒａｔｏｒ）が挙げられる。Ａ／Ｄ変換器の性能指標である変換速度、オフセット電圧、消費電力などは、コンパレータによって左右される。例えば、高速伝送が行なわれる通信システムでは、受信機において変換速度の速いＡ／Ｄ変換器が必要となる。「並列比較型」若しくは「フラッシュ型」と呼ばれるＡ／Ｄ変換器が高速変換に適していると言われているが、この種のＡ／Ｄ変換器では、分解能に対して２のべき乗の数のコンパレータが必要なため、回路規模や消費電力が大きくなる。
【０００４】
フラッシュ型Ａ／Ｄ変換器の高速化及び低消費電力化には、コンパレータの高速化及び低消費電力化などの性能改善が不可欠である。近年、半導体プロセスの微細化や回路トポロジの改良によって、コンパレータの高速化及び低消費電力化が実現しつつある。
【０００５】
しかしながら、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）を用いたコンパレータでは、遅延時間のばらつきや閾値電圧のばらつきによるオフセットがＡ／Ｄ変換器のビット・エラー・レート（ＢＥＲ）の劣化を引き起こすという問題がある。とりわけ、ビット数増加などの回路の高精度化に伴い比較対象となるアナログ電圧の差が微小になることから、ばらつきの影響は大きくなっている。
【０００６】
このため、ばらつきを補正するようにオフセットをキャンセルする機能を持つ増幅回路をカスケード接続して、入力電圧と参照基準電圧との差を充分に増幅してからコンパレータに入力し、デジタル・データに変換する方法などが提案されている（例えば、特許文献２を参照のこと）。また、カスケード接続の増幅回路は、キックバック・ノイズの低減にも大きく寄与している。この方法によれば、差電圧を充分に増幅するために増幅回路を２〜３段縦続接続するので、消費電力が大きくなる傾向がある。
【０００７】
また、縦続接続する増幅回路の段数や個数を削減する方法として、インターポーレーション（補間）技術が提案されており（例えば、特許文献３を参照のこと）、消費電力を格段に減らすことができる。しかしながら、クロックに同期してアナログ入力信号の大小を比較し、論理レベルまで大きくするコンパレータの個数は減らすことができないため、コンパレータ単体で低消費電力化が求められる。
【０００８】
高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用される主なコンパレータとして、高速コンパレータとダイナミック・コンパレータの２種類を挙げることができる。
【０００９】
高速コンパレータは、入力増幅器とラッチで構成される理想的な切り換え回路である（例えば、特許文献４を参照のこと）。図１０には、高速コンパレータの一構成例を示している。高速コンパレータは、高速動作用途として数多く用いられているが、直流バイアス電流が流れるために消費電力が大きい。
【００１０】
一方、ダイナミック・コンパレータは（例えば、特許文献５、非特許文献１を参照のこと）、直流バイアス電流が流れないので、低消費電力動作ではあるが、高速コンパレータと比較すると変換速度が遅い。
【００１１】
１ＧＳｐｓ程度の変換速度において、高速コンパレータとダイナミック・コンパレータの消費電力を比較すると、ダイナミック・コンパレータの方が低消費電力となっており（例えば、非特許文献２を参照のこと）、１ＧＳｐｓ程度の変換速度のトポロジにおいては高速コンパレータよりも優位とされている。
【００１２】
図１１には、静止電流が全く流れないダイナミック・コンパレータの構成例（従来技術）を示している。Ｐチャネル・トランジスタｐ１０及びｐ１１と、Ｎチャネル・トランジスタｎ５及びｎ６とをカスコード接続（襷掛け）した正帰還部をベースにして、リニア領域（抵抗領域）で動作するＮチャネル・トランジスタｎ１及びｎ２、並びにＮチャネル・トランジスタｎ３及びｎ４で構成される差動入力対をＮチャネル・トランジスタｎ５及びｎ６のソースと接地間に挿入している。
【００１３】
正帰還部において、Ｐチャネル・トランジスタｐ１０とＮチャネル・トランジスタｎ５、並びにＰチャネル・トランジスタｐ１１とＮチャネル・トランジスタｎ６間に出力ノードＶa+及びＶa-がそれぞれ形成されており、Ｐチャネル・トランジスタｐ１３とＮチャネル・トランジスタｎ１４、並びＰチャネル・トランジスタｐ１５とＮチャネル・トランジスタｎ１６からなる各インバータを介して正負反転して、出力電圧Ｖo+とＶo-が取り出される。
【００１４】
また、正帰還部において、トランジスタｎ５のドレインとトランジスタｐ１０のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ７が配置され、同様に、トランジスタｎ６のドレインとトランジスタｐ１１のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ８が配置されている。さらに、トランジスタｐ１０のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ９が配置され、同様に、トランジスタｐ１１のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ１２が配置されている。そして、これらスイッチング用の各トランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにはクロック信号ＣＬＫが入力されている。
【００１５】
差動入力対をなすトランジスタｎ１及びｎ２のゲートにはそれぞれ非反転の参照基準電圧Ｖref+と入力電圧Ｖin+が入力され、また、他方の差動入力対をなすＮチャネル・トランジスタｎ３及びｎ４のゲートにはそれぞれ反転された参照基準電圧Ｖref-と入力電圧Ｖin-が入力されている。
【００１６】
トランジスタｎ１及びｎ２、並びにトランジスタｎ３及びｎ４からなる各差動入力対は、正帰還部にとっては、接地との間に挿入された抵抗体Ｒt1並びにＲt2を構成する。単体のトランジスタが持つオン抵抗Ｒonは、Ｒon＝１／ｋp（Ｗ／Ｌ）（ＶGS−Ｖth）であることが知られている（但し、ｋpは半導体プロセスなどで定まる定数、Ｗ及びＬはそれぞれトランジスタのゲート幅及びゲート長、ＶGSはゲート電圧、Ｖthはトランジスタが活性化する閾値電圧である）（例えば、非特許文献３を参照のこと）。したがって、各トランジスタｎ１及びｎ３のゲート幅をＷ1とし、各トランジスタｎ２及びｎ４のゲート幅をＷ2とおくと、各抵抗体Ｒt1並びにＲt2は下式（１）、（２）のように表される。
【００１７】
【数１】
【００１８】
【数２】
【００１９】
したがって、下式（３）に示すように、抵抗値が等しい電圧入力が閾値電圧を与えるが、これはトランジスタのゲート幅Ｗ1/2と参照電圧Ｖref+/-の積で決定される。
【００２０】
【数３】
【００２１】
図示のダイナミック・コンパレータは、上記のリニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４それぞれの抵抗値の大きさに応じたラッチ動作を行なう。図１２には、その動作原理図を示している。
【００２２】
クロック信号ＣＬＫがロー・レベルのときには、トランジスタｐ９及びｐ１２がオン、トランジスタｎ７及びｎ８はオフとなり、正帰還部が差動入力対から完全に遮断し、出力ノードのＶa+とＶa-は電源電圧Ｖccにプリチャージされ、これらの出力はハイ・レベルに固定される（Ｒｅｓｅｔ状態）。このとき、ダイナミック・コンパレータには電流は一切流れない。
【００２３】
次いで、クロック信号ＣＬＫがハイ・レベルになると、トランジスタｐ９及びｐ１２がオフになって、出力ノードＶa+/-が電源電圧Ｖccから切り離されると同時に、トランジスタｎ７及びｎ８はオンとなって差動入力対へ電流が流れ始め、正帰還部は動作可能になる。
【００２４】
ここで、Ｖin+の方がＶin-よりも大きければ、トランジスタｎ１、ｎ５、ｎ７、ｐ１０からなるパスに流れる電流は、トランジスタｎ２、ｎ６、ｎ８、ｐ１１からなるパスよりも大きくなる。つまり、Ｖa+の方がＶa-よりプリチャージされた電荷を速くディスチャージする。正帰還部では、このようにしてできた差動入力対におけるドレイン電圧の電位差を正帰還増幅する。Ｖa+がスイッチ用トランジスタｎ６の閾値電圧Ｖthを下回ると、トランジスタｎ６はオフし、この結果、Ｖa-は電源電圧Ｖccまで増幅されるとともに、Ｖa+は接地レベルまで増幅され、この状態が保持される（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。相補トランジスタ１３及び１４、又は相補トランジスタｐ１５及びｎ１６からなるインバータは、Ｖa+/-をＶo+/-として反転出力する。また、Ｖin-の方がＶin+よりも大きければ、Ｖa+が電源電圧Ｖccまで増幅されるとともに、Ｖa-が接地レベルまで増幅される。したがって、図１３に示すように、半周期毎にプリチャージとラッチ・モードを切り換えながら、入力電圧Ｖin+/-と参照基準電圧Ｖref+/-との比較動作を行なう。
【００２５】
このように、クロック信号ＣＬＫがハイ・レベルに転じた後、出力ノードのＶa+とＶa-の出力電圧が増幅されるまでの期間は電流が流れるが、ラッチが確定すると回路には静止電流が全く流れないので、一定電流を常に必要とする一般的な定電流型比較回路に比べ、消費電力を大幅に削減することができる。また、正帰還回路によって微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅を持つデジタル・データを出力することができるから、別段に増幅回路を必要とせず、低電源電圧化並びに低消費電力化を実現できる。
【００２６】
しかしながら、トランジスタｎ１、ｎ２、ｎ３、ｎ４を抵抗として動作させているので（上式（１）〜（２）を参照のこと）、この抵抗値が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題が生じてしまう。
【００２７】
例えば、図１２に示したダイナミック・コンパレータにおいてＶa-（Ｖo-）出力を用いる場合には、ラッチの時定数τはτ＝Ｒt1×Ｃ（但し、Ｃは、トランジスタ５のソースと接地間の容量）となるが、Ｒt1が低すぎると低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化する。また、ダイナミック・コンパレータのＶa+（Ｖo+）出力を用いる場合のラッチの時定数τはτ＝Ｒt2×Ｃとなり、同様の問題がある。
【００２８】
このため、リニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４のゲート幅Ｗとゲート電圧ＶGSの設計には充分な注意が必要であり、高速動作や温度変動、遅延時間のばらつき、素子（閾値電圧）のばらつきによる特性補償が要求されるケースにおいては、回路設計が困難になる。
【００２９】
【特許文献１】特開平７−１８３８０９号公報、段落０００３、０００９
【特許文献２】特開平１１−２１４９６３号公報、段落０００２
【特許文献３】特開２００３−２１８６９８号公報、段落０００７〜０００８
【特許文献４】特開平８−５６１４２号公報
【特許文献５】特開２００６−８７０６４号公報、段落００５４〜００６２、図５
【非特許文献１】“Ａ ７ｂ ４５０ＭＳａｍｐｌｅ／ｓ ５０ｍＷ ＣＭＯＳ ＡＤＣ ｉｎ ０．３ｍｍ2”（ＩＳＳＣＣ２００２ ＳＥＳＳＩＯＮ １０ ＨＩＧＨ−ＳＰＥＥＤ ＡＤＣｓ １０．３）
【非特許文献２】「高速フラッシュ型ＡＤＣ用コンパレータに関する一検討」（ＥＣＴ−０５−４３）
【非特許文献３】Ｂｅｈｚａｄ Ｒａｚａｖｉ著（黒木忠広監訳）「アナログＣＭＯＳ集積回路の設計」（丸善株式会社、ｐ．２２、平成１６年１２月１０日第６刷発行）
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明の目的は、高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用することができる、優れたコンパレータを提供することにある。
【００３１】
本発明のさらなる目的は、低消費電力動作が可能であるとともに変換速度が速い、優れたコンパレータを提供することにある。
【００３２】
本発明のさらなる目的は、リニア領域で動作する各Ｎチャネル・トランジスタが抵抗値の大きさに応じたラッチ動作を好適に行なうことにより低消費電力動作が可能であるとともに変換速度が速い、優れたダイナミック・コンパレータを提供することにある。
【課題を解決するための手段】
【００３３】
本発明は、上記課題を参酌してなされたものであり、入力信号と所定の基準信号の大小関係を比較し、該比較結果を出力するコンパレータであって、
前記入力信号と前記基準信号をそれぞれ入力し、その電圧差に応じた差動信号を出力する差動入力部と、
所定のクロック半周期毎に、電源電圧のプリチャージと、プリチャージした電源電圧を前記差動信号に応じてディスチャージして前記入力信号と前記基準信号の比較結果を正帰還増幅して保持するラッチ・モードを繰り返し、該比較結果を出力する正帰還部と、
前記正帰還部が電源電圧をディスチャージする際の時定数を調整する時定数調整手段と、
を具備することを特徴とするコンパレータである。
【００３４】
Ａ／Ｄ変換器はコンパレータを主要部品として構成され、Ａ／Ｄ変換器の高速化及び低消費電力化には、コンパレータの高速化及び低消費電力化などの性能改善が不可欠である。
【００３５】
ダイナミック・コンパレータは、所定のクロック半周期毎に、電源電圧のプリチャージと、プリチャージした電源電圧を入力信号と基準信号との差動信号に応じてディスチャージしてその比較結果を正帰還増幅して保持するラッチ・モードを繰り返し、該比較結果を出力するように構成されており、ラッチが確定すると回路には静止電流が全く流れない、すなわち直流バイアス電流が流れないので低消費電力動作であり、１ＧＳｐｓ程度の変換速度のトポロジにおいては高速コンパレータよりも優位とされている。しかしながら、差動入力部にリニア領域で動作するトランジスタを配置して、その抵抗値の大きさに応じたラッチ動作を行なうことから、これらトランジスタの抵抗値が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題がある。
【００３６】
これに対し、本発明を適用したダイナミック・コンパレータは、正帰還部において電源電圧をディスチャージする際のラッチの時定数を、時定数調整手段によって調整することができるので、温度変動や素子（閾値電圧）のばらつきによる影響で、ラッチ回路の時定数が変化して、コンパレータの高速動作が厳しくなってきた状態においても、安定した比較動作が可能となる。
【００３７】
前記差動入力部は、それぞれリニア領域で動作し、前記入力信号及び前記基準信号をゲート電圧として入力する、並列接続されたトランジスタで構成される。そして、前記正帰還部は、前記のリニア領域で動作する並列接続された各トランジスタが持つ抵抗値の大きさに応じたラッチ動作を行なうようになっている。
【００３８】
前記時定数調整手段は、前記差動入力部を構成するトランジスタに並列接続されたリニア領域で動作する１以上のトランジスタを備えている。したがって、前記正帰還部におけるラッチの時定数調整に応じて該トランジスタにゲート電圧を印加することで、差動入力部における抵抗値の大きさを調整することができ、時定数を調整することが可能となる。
【００３９】
本発明を適用したダイナミック・コンパレータは、例えばＮ入力で構成することができる。この場合、前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ１及びｎ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ３及びｎ４からなる第２の差動入力対で構成される。そして、各トランジスタｎ１、ｎ２、ｎ３、ｎ４のソースが接地されている。
【００４０】
また、前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＮチャネル・トランジスタｎ５及びｎ６と、それぞれソースに電源電圧Ｖccを接続したＰチャネル・トランジスタｐ１０及びｐ１１とをカスコード接続して構成されている。さらに、トランジスタｐ１０のドレインと電源電圧Ｖcc間並びにトランジスタｐ１１のドレインと電源電圧Ｖcc間にそれぞれスイッチング用のＰチャネル・トランジスタｐ９及びｐ１２を挿入するとともに、トランジスタｐ１０及びトランジスタｎ５のドレイン間並びにトランジスタｐ１１及びトランジスタｎ６のドレイン間にそれぞれスイッチング用のＮチャネル・トランジスタ７及び８を挿入し、各スイッチング用のトランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにクロック信号ＣＬＫを入力している。そして、トランジスタｐ１０とトランジスタｎ７の間に出力ノードＶa+が形成されるとともにトランジスタｐ１１とトランジスタｎ８の間に出力ノードＶa-が形成されている。
【００４１】
クロック信号ＣＬＫがロー・レベルのときには、正帰還部が差動入力部から完全に遮断して、電源電圧Ｖccがトランジスタｐ１０及びｐ１１の各々にプリチャージされる。続いて、クロック信号ＣＬＫがハイ・レベルに転じると、正帰還がかかり、リニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４の抵抗値Ｒt1又はＲt2の大きさに応じた時定数τによりラッチ動作が行なわれる。このようなプリチャージとラッチがクロック信号ＣＬＫの半周期毎に繰り返される。
【００４２】
また、差動入力部を構成するトランジスタｎ１及びｎ２、並びにトランジスタｎ３及びｎ４と並列して、時定数調整手段として、リニア領域で動作するトランジスタｎ１７及びｎ１８がそれぞれ接続されている。そして、これらトランジスタｎ１７及びｎ１８のゲート電圧を制御することによって、差動入力部における抵抗値Ｒt1又はＲt2が可変であるから、前記正帰還部におけるラッチの時定数τを調整することができる。
【００４３】
したがって、温度変動や素子（閾値電圧）のばらつきによる影響で、ラッチ回路の時定数が変化して、コンパレータの高速動作が厳しくなってきた状態においても、トランジスタｎ１７及びｎ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【００４４】
また、差動入力部に並列接続する時定数調整用のＮチャネル・トランジスタの個数は１個に限定されず、複数個を並列接続してもよい。例えば、Ｋ個のＮチャネル・トランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを各差動入力対に並列接続することで、２K段の微調整を行なうことが可能になる。
【００４５】
このとき、Ｋ個の時定数調整用のＮチャネル・トランジスタのゲート幅Ｗを均一にする必要はなく、個々のゲート幅Ｗに変化を持たせることでそれぞれのオン抵抗が相違するので、ラッチの時定数制御に使用するトランジスタの組み合わせにより、さらなるラッチの時定数τの微調整が可能になる。
【００４６】
時定数制御に使用するトランジスタのマスク・パターンをフィンガー構造とし、ゲート幅を可変にすることで、マスク・パターンが同一となる。また、ラッチの時定数制御に未使用となるトランジスタは、ダミー・パターンとしての機能を持つ。例えば、半導体基板上で、時定数制御用のトランジスタを差動入力部のトランジスタに並行してレイアウトすることで、ダミー・パターンによって対称性を改善することができ、基板ノイズ伝播を軽減することができる。
【００４７】
また、本発明に係るコンパレータは、Ｎ入力ではなくＰ入力でも構成することができる。この場合、前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ１及びｐ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ３及びｐ４からなる第２の差動入力対を備えている。そして、各トランジスタｐ１、ｐ２、ｐ３、ｐ４のソースが電源電圧Ｖccに接続されている。
【００４８】
また、前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＰチャネル・トランジスタｐ５及びｐ６と、それぞれソースを接地したＮチャネル・トランジスタｎ１０及びｎ１１とをカスコード接続して構成されている。さらに、トランジスタｎ１０のドレインと接地間並びにトランジスタｎ１１のドレインと接地間にそれぞれスイッチング用のＮチャネル・トランジスタｎ９及びｎ１２を挿入するとともに、トランジスタｎ１０及びトランジスタｐ５のドレイン間並びにトランジスタｎ１１及びトランジスタｐ６のドレイン間にそれぞれスイッチング用のＰチャネル・トランジスタｐ７及びｐ８を挿入し、各スイッチング用のトランジスタｐ７、ｐ８、ｎ９、ｎ１２のゲートにクロック信号ＣＬＫを入力している。そして、トランジスタｎ１０とトランジスタｐ７の間に出力ノードＶa+が形成されるとともにトランジスタｎ１１とトランジスタｐ８の間に出力ノードＶa-が形成されている。
【００４９】
クロック信号ＣＬＫがハイ・レベルのときには、正帰還部が差動入力部から完全に遮断して、接地レベルがトランジスタｎ１０及びｎ１１の各々にプリチャージされる。続いて、クロック信号ＣＬＫがロー・レベルのときには、正帰還がかかり、リニア領域で動作するトランジスタｐ１、ｐ２、ｐ３、ｐ４の抵抗値Ｒt1又はＲt2の大きさに応じたラッチ動作が行なわれる。このようなプリチャージとラッチがクロック信号ＣＬＫの半周期毎に繰り返される。
【００５０】
また、差動入力部を構成するトランジスタｐ１及びｐ２、並びにトランジスタｐ３及びｐ４と並列して、時定数調整手段として、リニア領域で動作するトランジスタｐ１７及びｐ１８がそれぞれ接続されている。そして、これらトランジスタｐ１７及びｐ１８のゲート電圧を制御することによって、差動入力対における抵抗値Ｒt1又はＲt2が可変であるから、前記正帰還部におけるラッチの時定数τを調整することができる。
【００５１】
したがって、温度変動や素子（閾値電圧）のばらつきによる影響で、正帰還部におけるラッチの時定数τが変化して、コンパレータの高速動作が厳しくなってきた状態においても、トランジスタｐ１７及びｐ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【００５２】
また、ダイナミック・コンパレータがＰ入力で構成される場合も、上記のＮ入力で構成される場合と同様に、差動入力対に対して時定数調整用のＰチャネル・トランジスタを複数段並列接続し、これらのリニア領域における動作を利用して、正帰還部におけるラッチの時定数τの微調整を行なうことができる。また、並列接続した各Ｐチャネル・トランジスタのゲート幅Ｗに変化を持たせることでそれぞれのオン抵抗が相違するので、時定数制御に使用するトランジスタの組み合わせにより、さらなるラッチの時定数τの微調整が可能になる。また、時定数制御に使用するトランジスタのマスク・パターンをフィンガー構造とし、ゲート幅を可変にすることで、マスク・パターンが同一となる。また、ラッチの時定数制御に未使用となるトランジスタは、ダミー・パターンとしての機能を持つ。
【００５３】
また、本発明に係るダイナミック・コンパレータを用いてフラッシュ型のＡ／Ｄ変換器を構成することができる。このタイプのＡ／Ｄ変換器は、例えば、複数の基準電圧を生成する基準電圧生成部と、前記基準電圧生成部で生成される前記複数の基準電圧中の対応する基準電圧と入力信号電圧との差分を増幅して差動出力電圧に変換するプリアンプが複数配列された差動増幅部と、前記差動増幅部のプリアンプ毎に配列された各コンパレータにおいて対応するプリアンプの出力信号の大小関係を判定する電圧比較部と、前記電圧比較部の各コンパレータからの出力信号をエンコードしてデジタル・データを出力するエンコーダで構成される。そして、電圧比較部内の各コンパレータに本発明を適用することで、高速動作と低消費電力化を同時に実現することができる。
【発明の効果】
【００５４】
本発明によれば、高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用することができる、優れたコンパレータを提供することができる。
【００５５】
また、本発明によれば、低消費電力動作が可能であるとともに変換速度が速い、優れたコンパレータを提供することができる。
【００５６】
本発明に係るダイナミック・コンパレータは、リニア領域で動作して抵抗値の大きさに応じたラッチ動作を行なう各Ｎチャネル・トランジスタのラッチの時定数を微調整可能であるので、遅延時間のばらつき、素子（閾値電圧）のばらつきによるオフセットの影響によって劣化するビット・エラー・レートを改善することができる。したがって、本発明に係るダイナミック・コンパレータを用いて構成されるフラッシュ型のＡ／Ｄ変換器は、高速動作と低消費電力化を同時に実現することができる。
【００５７】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００５８】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００５９】
図１には、本発明の一実施形態に係るダイナミック・コンパレータの回路構成を示している。
【００６０】
図示のダイナミック・コンパレータは、基本的には、Ｐチャネル・トランジスタｐ１０及びｐ１１と、Ｎチャネル・トランジスタｎ５及びｎ６とをカスコード接続（襷掛け）した正帰還部をベースにして、リニア領域（抵抗領域）で動作するＮチャネル・トランジスタｎ１及びｎ２、並びにＮチャネル・トランジスタｎ３及びｎ４で構成される差動入力対をＮチャネル・トランジスタｎ５及びｎ６のソースと接地間に挿入している。
【００６１】
正帰還部において、Ｐチャネル・トランジスタｐ１０とＮチャネル・トランジスタｎ５、並びにＰチャネル・トランジスタｐ１１とＮチャネル・トランジスタｎ６間に出力ノードＶa+及びＶa-がそれぞれ形成されており、Ｐチャネル・トランジスタｐ１３とＮチャネル・トランジスタｎ１４、並びＰチャネル・トランジスタｐ１５とＮチャネル・トランジスタｎ１６からなる各インバータを介して正負反転して、出力電圧Ｖo+とＶo-が取り出される。
【００６２】
また、正帰還部において、Ｎチャネル・トランジスタｎ５のドレインとＰチャネル・トランジスタｐ１０のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ７が配置され、同様に、Ｎチャネル・トランジスタｎ６のドレインとＰチャネル・トランジスタｐ１１のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ８が配置されている。さらに、Ｐチャネル・トランジスタｐ１０のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ９が配置され、同様に、Ｐチャネル・トランジスタｐ１１のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ１２が配置されている。そして、これらスイッチング用の各トランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにはクロック信号ＣＬＫが入力されている。
【００６３】
差動入力対をなすＮチャネル・トランジスタｎ１及びｎ２のゲートにはそれぞれ非反転の参照基準電圧Ｖref+と入力電圧Ｖin+が入力され、また、他方の差動入力対をなすＮチャネル・トランジスタｎ３及びｎ４のゲートにはそれぞれ反転された参照基準電圧Ｖref-と入力電圧Ｖin-が入力されている。
【００６４】
また、差動入力部を構成するＮチャネル・トランジスタｎ１及びｎ２、並びにＮチャネル・トランジスタｎ３及びｎ４と並列して、Ｎチャネル・トランジスタｎ１７及びｎ１８がそれぞれ接続されている。これらトランジスタｎ１７及びｎ１８は、ゲート電圧Ｖcが印加されると、活性化してリニア領域で動作する。
【００６５】
トランジスタｎ１及びｎ２、並びにトランジスタｎ３及びｎ４からなる各差動入力対、さらにゲート電圧Ｖc印加時におけるＮチャネル・トランジスタｎ１７並びにｎ１８は、正帰還部にとっては、接地との間に挿入された抵抗体Ｒt1並びにＲt2を構成する。すなわち、各トランジスタｎ１及びｎ３のゲート幅をＷ1とし、各トランジスタｎ２及びｎ４のゲート幅をＷ2、各トランジスタｎ１７及びｎ１８のゲート幅をＷ3とおくと、各抵抗体Ｒt1並びにＲt2は下式（４）、（５）のように表される。
【００６６】
【数４】
【００６７】
【数５】
【００６８】
図１に示したダイナミック・コンパレータは、上記のリニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４、並びにｎ１７、ｎ１８（但し、ゲート電圧Ｖcを印加したとき）それぞれの抵抗値の大きさに応じたラッチ動作を行なう。図２には、その動作原理図を示している。
【００６９】
クロック信号ＣＬＫがロー・レベルのときには、トランジスタｐ９及びｐ１２がオン、トランジスタｎ７及びｎ８はオフとなり、ラッチ回路が差動入力対から完全に遮断し、出力ノードのＶa+とＶa-は電源電圧Ｖccにプリチャージされ、これらの出力はハイ・レベルに固定される（Ｒｅｓｅｔ状態）。このとき、ダイナミック・コンパレータには電流は一切流れない。
【００７０】
次いで、クロック信号ＣＬＫがハイ・レベルになると、トランジスタｐ９及びｐ１２がオフになって、出力ノードＶa+/-が電源電圧Ｖccから切り離されると同時に、トランジスタｎ７及びｎ８はオンとなって差動入力対へ電流が流れ始め、正帰還部は動作可能になる。
【００７１】
ここで、Ｖin+の方がＶin-よりも大きければ、トランジスタｎ１、ｎ５、ｎ７、ｐ１０からなるパスに流れる電流は、トランジスタｎ２、ｎ６、ｎ８、ｐ１１からなるパスよりも大きくなる。つまり、Ｖa+の方がＶa-よりプリチャージされた電荷を速くディスチャージする。正帰還部では、このようにしてできた差動入力対におけるドレイン電圧の電位差を正帰還増幅する。Ｖa+がスイッチ用トランジスタ６の閾値電圧Ｖthを下回ると、トランジスタｎ６はオフし、この結果、Ｖa-は電源電圧Ｖccまで増幅されるとともに、Ｖa+は接地レベルまで増幅され、この状態が保持される（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。相補トランジスタｐ１３及びｎ１４、又は相補トランジスタｐ１５及びｎ１６からなるインバータは、Ｖa+/-をＶo+/-として反転出力する。また、Ｖin-の方がＶin+よりも大きければ、Ｖa+が電源電圧Ｖccまで増幅されるとともに、Ｖa-が接地レベルまで増幅される。したがって、図３に示すように、半周期毎にプリチャージとラッチ・モードを切り換えながら、入力電圧Ｖin+/-と参照基準電圧Ｖref+/-との比較動作を行なう。
【００７２】
このように、クロック信号ＣＬＫがハイ・レベルに転じた後、出力ノードのＶa+とＶa-の出力電圧が増幅されるまでの期間は電流が流れるが、ラッチが確定すると回路には静止電流が全く流れないので、一定電流を常に必要とする一般的な定電流型比較回路に比べ、消費電力を大幅に削減することができる。また、正帰還回路によって微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅を持つデジタル・データを出力することができるから、別段に増幅回路を必要とせず、低電源電圧化並びに低消費電力化を実現できる。
【００７３】
正帰還部では、抵抗値Ｒt1、若しくは抵抗値Ｒt2の大きさに応じたラッチ動作を行なう。例えば、Ｖa-（Ｖo-）出力を用いる場合には、ラッチの時定数τはτ＝Ｒt1×Ｃ（但し、Ｃは、トランジスタｎ５のソースと接地間の容量）となり、Ｖa+（Ｖo+）出力を用いる場合のラッチの時定数τはτ＝Ｒt2×Ｃとなる。このため、抵抗値Ｒt1並びにＲt2が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題がある（前述）。
【００７４】
これに対し、本実施形態に係るダイナミック・コンパレータでは、レジスタ設定などによってトランジスタｎ１７及びｎ１８のゲートに印加される制御電圧Ｖcに応じてリニア領域で動作すると、上式（４）及び（５）の右辺の第３項が変化して、抵抗値Ｒt1並びにＲt2が変化させることができるので、正帰還部におけるラッチの時定数τの調整が可能となる。
【００７５】
したがって、半周期毎にプリチャージとラッチ・モードを切り替えるという基本的な動作に加えて、トランジスタｎ１７及びｎ１８のオン／オフ操作により閾値が変化して、図３に示した動作チャートにおいて、出力波形を時間軸でＴdだけ遅延させることが可能になる。温度変動や素子（閾値電圧）のばらつきによる影響で正帰還部におけるラッチの時定数が変化して、コンパレータの高速動作が厳しくなってきた状態に陥ったときには、ラッチの初期状態での感度とラッチの動作速度の双方を考慮して、トランジスタｎ１７及びｎ１８へのゲート電圧Ｖcの印加を決定するようにする。すなわち、トランジスタｎ１７及びｎ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【００７６】
図４には、図１に示したダイナミック・コンパレータの変形例を示している。図１に示した回路構成では、各差動入力対にそれぞれ並列接続する時定数調整用のＮチャネル・トランジスタの個数は１個であったが、図４に示す例では、Ｋ個のＮチャネル・トランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを各差動入力対に並列接続し、したがって、これらのゲートに制御用電圧Ｖc1、…、ＶcKを入力することで、２K段の微調整を行なうことが可能になる。この場合の各抵抗体Ｒt1並びにＲt2は下式（６）、（７）のように表される。
【００７７】
【数６】
【００７８】
【数７】
【００７９】
上式において、δ（ｉ）は、並列接続されたｉ番目（但し、ｉは１≦ｉ≦Ｋの整数）の時定数調整用トランジスタｎ１７−ｉ及びｎ１８−ｉにゲート電圧Ｖc-iが印加されるときには１であり、印加されないときには０である。したがって、リニア動作させる時定数調整用トランジスタｎ１７−ｉ及びｎ１８−ｉの個数を変化させることによって抵抗値Ｒt1並びにＲt2が微細に変化するので、正帰還部におけるラッチの時定数τの微調整が可能となる。
【００８０】
リニア領域で動作するトランジスタが持つオン抵抗Ｒonは、トランジスタのゲート幅Ｗに反比例するとともに、ゲート長Ｌに比例する（例えば、非特許文献３を参照のこと）。ゲート長Ｌ及びゲート幅Ｗはトランジスタのマスク・パターンによって変更することが可能であるが、ゲート長Ｌに関しては拘束動作などを考慮して、半導体プロセスによって定まる最小値付近を使用することが多く、この場合にはゲート幅Ｗの可変によりオン抵抗Ｒonを可変にする。したがって、上述したように時定数調整用に複数のトランジスタを図４に示したように、Ｎチャネル・トランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを並列接続する場合には、図５に示すように、トランジスタ毎にゲート幅に変化を付けて、それぞれのオン抵抗が相違するように構成してもよい。これは、上式（６）及び（７）において、Ｗ3-i≠Ｗ3-j（但し、ｉ≠ｊ）であることに相当し、時定数調整に使用するトランジスタ１７−１…の組み合わせによって抵抗値Ｒt1並びにＲt2をより細かい粒度で設定することができ、さらなるラッチの時定数τの微調整が可能になる。
【００８１】
また、時定数制御に使用するトランジスタのマスク・パターンを、図６に示すようにフィンガー構造とし、ゲート幅を可変にすることで、マスク・パターンが同一となる。
【００８２】
また、ラッチの時定数制御に未使用となるトランジスタは、ダミー・パターンとしての機能を持つ。例えば、半導体基板上で、時定数制御用のトランジスタを差動入力部のトランジスタに並行してレイアウトすることで、ダミー・パターンによって対称性を改善することができ（図７を参照のこと）、基板ノイズ伝播を軽減することができる。
【００８３】
また、本発明に係るコンパレータは、図１に示したようなＮ入力ではなく、Ｐ入力でも構成することができる。図８には、Ｐ入力のダイナミック・コンパレータの構成例を示している。
【００８４】
図示のダイナミック・コンパレータは、基本的には、Ｎチャネル・トランジスタｎ１０及びｎ１１と、Ｐチャネル・トランジスタｐ５及びｐ６とをカスコード接続（襷掛け）した正帰還部をベースにして、リニア領域（抵抗領域）で動作するＰチャネル・トランジスタｐ１及びｐ２、並びにＰチャネル・トランジスタｐ３及びｐ４で構成される差動入力対をトランジスタｐ５及びｐ６のソースと接地間に挿入している。
【００８５】
正帰還部において、トランジスタｎ１０とトランジスタｐ７、並びにトランジスタｎ１１とトランジスタｐ８間に出力ノードＶa+及びＶa-がそれぞれ形成されており、トランジスタｐ１３とトランジスタｎ１４、並びトランジスタｐ１５とトランジスタｎ１６からなる各インバータを介して正負反転して、出力電圧Ｖo+とＶo-が取り出される。
【００８６】
また、正帰還部において、トランジスタｐ５のドレインとトランジスタｎ１０のドレインの間には、スイッチング用のＰチャネル・トランジスタｐ７が配置され、同様に、トランジスタｐ６のドレインとトランジスタｎ１１のドレインの間には、スイッチング用のＰチャネル・トランジスタｐ８が配置されている。さらに、トランジスタｎ１０のドレインと接地の間にはスイッチング用のＮチャネル・トランジスタｎ９が配置され、同様に、トランジスタｎ１１のドレインと接地の間にはスイッチング用のＮチャネル・トランジスタｎ１２が配置されている。そして、これらスイッチング用の各トランジスタｐ７、ｐ８、ｎ９、ｎ１２のゲートにはクロック信号ＣＬＫが入力されている。
【００８７】
差動入力対をなすトランジスタｐ１及びｐ２のゲートにはそれぞれ非反転の参照基準電圧Ｖref+と入力電圧Ｖin+が入力され、また、他方の差動入力対をなすトランジスタｐ３及びｐ４のゲートにはそれぞれ反転された参照基準電圧Ｖref-と入力電圧Ｖin-が入力されている。
【００８８】
また、差動入力対を構成するトランジスタｐ１及びｐ２、並びにトランジスタｐ３及びｐ４と並列して、時定数調整用のＰチャネル・トランジスタｐ１７及びｐ１８がそれぞれ接続されている。これらトランジスタｐ１７及びｐ１８は、ゲート電圧Ｖcが印加されると、活性化してリニア領域で動作する。
【００８９】
トランジスタｐ１及びｐ２、並びにトランジスタｐ３及びｐ４からなる各差動入力対、さらにゲート電圧Ｖc印加時におけるトランジスタｐ１７並びにｐ１８は、正帰還部にとっては、接地との間に挿入された抵抗体Ｒt1並びにＲt2を構成する。各抵抗体Ｒt1並びにＲt2は下式（８）、（９）のように表される。
【００９０】
【数８】
【００９１】
【数９】
【００９２】
図８に示したダイナミック・コンパレータは、上記のリニア領域で動作するトランジスタｐ１、ｐ２、ｐ３、ｐ４、並びにｐ１７、ｐ１８（但し、ゲート電圧Ｖcを印加したとき）それぞれの抵抗値の大きさに応じたラッチ動作を行なう。
【００９３】
クロック信号ＣＬＫがハイ・レベルのときには、トランジスタｎ９及びｎ１２がオン、トランジスタｐ７及びｐ８はオフとなり、ラッチ回路が差動入力対から完全に遮断し、出力ノードのＶa+とＶa-は接地レベルにプリチャージされ、これらの出力はロー・レベルに固定される（Ｒｅｓｅｔ状態）。このとき、ダイナミック・コンパレータには電流は一切流れない。
【００９４】
次いで、クロック信号ＣＬＫがロー・レベルになると、トランジスタｎ９及びｎ１２がオフになって、出力ノードＶa+/-が接地レベルから切り離されると同時に、トランジスタｐ７及びｐ８はオンとなって、差動入力対から電流が流れ始め、正帰還部は動作可能になる。
【００９５】
ここで、Ｖin+の方がＶin-よりも小さければ、トランジスタｐ１、ｐ５、ｐ７、ｎ１０からなるパスに流れる電流は、トランジスタｐ２、ｐ６、ｐ８、ｎ１１からなるパスよりも大きくなる。つまり、電力ノードＶa+の方がＶa-よりも速く電荷が流れ込む。正帰還部では、このようにしてできた差動入力対におけるドレイン電圧の電位差を正帰還増幅する。Ｖa+がスイッチ用トランジスタｐ６の閾値電圧Ｖthを上回ると、トランジスタｐ６はオフし、この結果、Ｖa+は電源電圧Ｖccまで増幅されるとともに、Ｖa-は接地レベルまで増幅され、この状態が保持される（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。相補トランジスタｐ１３及びｎ１４、又は相補トランジスタｐ１５及びｎ１６からなるインバータは、Ｖa+/-をＶo+/-として反転出力する。また、Ｖin-の方がＶin+よりも小さければ、Ｖa-が電源電圧Ｖccまで増幅されるとともに、Ｖa+が接地レベルまで増幅される。したがって、半周期毎にプリチャージとラッチ・モードを切り換えながら、入力電圧Ｖin+/-と参照基準電圧Ｖref+/-との比較動作を行なう。
【００９６】
このように、クロック信号ＣＬＫがロー・レベルに転じた後、出力ノードのＶa+とＶa-の出力電圧が増幅されるまでの期間は電流が流れるが、ラッチが確定すると回路には静止電流が全く流れないので、一定電流を常に必要とする一般的な定電流型比較回路に比べ、消費電力を大幅に削減することができる。また、正帰還回路によって微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅を持つデジタル・データを出力することができるから、別段に増幅回路を必要とせず、低電源電圧化並びに低消費電力化を実現できる。
【００９７】
正帰還部では、抵抗値Ｒt1、若しくは抵抗値Ｒt2の大きさに応じたラッチ動作を行なう。例えば、Ｖa-（Ｖo-）出力を用いる場合には、ラッチの時定数τはτ＝Ｒt1×Ｃ（但し、Ｃは、トランジスタｐ５のソースと接地間の容量）となり、Ｖa+（Ｖo+）出力を用いる場合のラッチの時定数τはτ＝Ｒt2×Ｃとなる。このため、抵抗値Ｒt1並びにＲt2が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題がある（前述）。
【００９８】
これに対し、本実施形態に係るダイナミック・コンパレータでは、レジスタ設定などによってトランジスタｐ１７及びｐ１８のゲートに印加される制御電圧Ｖcに応じてリニア領域で動作すると、上式（４）及び（５）の右辺の第３項が変化して、抵抗値Ｒt1並びにＲt2が変化させることができるので、正帰還部におけるラッチの時定数τの調整が可能となる。
【００９９】
したがって、半周期毎にプリチャージとラッチ・モードを切り替えるという基本的な動作に加えて、トランジスタｐ１７及びｐ１８のオン／オフ操作により閾値が変化して、図３に示した動作チャートにおいて、出力波形を時間軸でＴdだけ遅延させることが可能になる。温度変動や素子（閾値電圧）のばらつきによる影響で、ラッチ回路の時定数が変化して、コンパレータの高速動作が厳しくなってきた状態においても、トランジスタｐ１７及びｐ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【０１００】
図１又は図８に示したダイナミック・コンパレータを用いて、Ａ／Ｄ変換器を構成することができる。図９には、このタイプのＡ／Ｄ変換器の構成例を示しているが、複数の基準電圧を生成する基準電圧生成部と、基準電圧生成部で生成される複数の基準電圧中の対応する基準電圧と入力信号電圧との差分を増幅して差動出力電圧に変換するプリアンプＡＭＰ1、ＡＭＰ2、…、ＡＭＰnが複数配列された差動増幅部と、差動増幅部のプリアンプ毎に配列された各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnにおいて対応するプリアンプの出力信号の大小関係を判定する電圧比較部と、電圧比較部の各コンパレータからの出力信号をエンコードしてデジタル・データを出力するエンコーダで構成される。
【０１０１】
基準電圧生成部は、（ｎ＋１）個の抵抗素子Ｒ0、Ｒ1、…、Ｒnのラダーネットワークからなる。分圧用の抵抗素子Ｒ0、Ｒ1、…、Ｒnは、電圧素子ＶrefHとＶrefLの間に直列接続されており、隣接する抵抗素子間の接続点から、後段の各プリアンブルＡＭＰ1、ＡＭＰ2、…、ＡＭＰnへの基準電圧が取り出される。
【０１０２】
各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnは、図１又は図８に示したダイナミック・コンパレータで構成することができる。そして、各コンパレータには、前段の対応するプリアンプで増幅された差電圧信号が入力され、クロック信号ＣＬＫの半周期毎にプリチャージとラッチ・モードを切り換えながら比較動作を行ない、論理レベルまで大きくして出力する。
【０１０３】
エンコーダは、各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnの出力信号をエンコードして、デジタル・データＤoutを出力する。このデジタル・データＤoutは、入力信号ＶINN及びＶINPのレベルを基準電圧ＶrefHとＶrefLに対してデジタル化した値を示す。
【０１０４】
なお、図９に示したＡ／Ｄ変換器は、複数のプリアンプ及びコンパレータを並列接続して構成されるフラッシュ型であり、一度の比較動作で１つの変換結果を出力することができ、高速用途のＡ／Ｄ変換を実現することができる。
【０１０５】
さらに、図１又は図８に示したダイナミック・コンパレータを用いて電圧比較部の各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnを構成することで、遅延時間のばらつきや閾値電圧などのバラツキに起因するオフセットの影響によって劣化するビット・エラー・レートを改善することができる。
【産業上の利用可能性】
【０１０６】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【０１０７】
本明細書では、本発明をフラッシュ型Ａ／Ｄ変換器に使用されるダイナミック・コンパレータに適用した実施形態を中心に説明してきたが、本発明の要旨はこれに限定されるものではない。リニア領域で動作させているトランジスタを用いて構成される各種の回路においても、時定数の微調整機構を同様に適用することができる。
【０１０８】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【０１０９】
【図１】図１は、本発明の一実施形態に係るダイナミック・コンパレータの回路構成を示した図である。
【図２】図２は、図１に示したダイナミック・コンパレータの動作原理図である。
【図３】図３は、図１に示したダイナミック・コンパレータの動作チャートを示した図である。
【図４】図４は、図１に示したダイナミック・コンパレータの変形例を示した図である。
【図５】図５は、トランジスタ毎にゲート幅を変えて時定数調整手段を構成した例を示した図である。
【図６】図６は、フィンガー構造のトランジスタのマスク・パターンを模式的に示した図である。
【図７】図７は、時定数制御用のトランジスタを差動入力部のトランジスタに並行してレイアウトした様子を示した図である。
【図８】Ｐ入力のダイナミック・コンパレータの構成例を示した図である。
【図９】図９は、Ａ／Ｄ変換器の構成例を示した図である。
【図１０】図１０は、高速コンパレータの一構成例（従来技術）を示した図である。
【図１１】図１１は、ダイナミック・コンパレータの構成例（従来技術）を示した図である。
【図１２】図１２は、図１１に示したダイナミック・コンパレータの動作原理図である。
【図１３】図１３は、図１１に示したダイナミック・コンパレータの動作チャートを示した図である。
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器の主要部品であるコンパレータ並びにＡ／Ｄ変換器に係り、特に、高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用されるコンパレータ並びにＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
通信路から受信した伝送信号、センサから出力される検出信号、あるいは音声信号などを取り込んで、コンピュータなどでデジタル的な処理を行なうために、通常、アナログ信号をデジタル信号に変換する回路すなわちＡ／Ｄ変換器が使用される。Ａ／Ｄ変換器は、アナログ信号のある周期毎の値をサンプリングして、取り出された値を量子化して有限個のレベル値の最も近い値に割り当て、２進コードや２進１０進コード（ＢＣＳコード）などにコード化して出力する。一般に、量子化するレベル数が多いほど分解能（すなわち出力ビット数）は高く、サンプリング周波数（すなわち変換速度）が高いほど高速動作が可能である。
【０００３】
Ａ／Ｄ変換器の主要部品として、複数の入力信号に対し、その論理値の大小を比較して量子化を行なうコンパレータ（ｃｏｍｐａｒａｔｏｒ）が挙げられる。Ａ／Ｄ変換器の性能指標である変換速度、オフセット電圧、消費電力などは、コンパレータによって左右される。例えば、高速伝送が行なわれる通信システムでは、受信機において変換速度の速いＡ／Ｄ変換器が必要となる。「並列比較型」若しくは「フラッシュ型」と呼ばれるＡ／Ｄ変換器が高速変換に適していると言われているが、この種のＡ／Ｄ変換器では、分解能に対して２のべき乗の数のコンパレータが必要なため、回路規模や消費電力が大きくなる。
【０００４】
フラッシュ型Ａ／Ｄ変換器の高速化及び低消費電力化には、コンパレータの高速化及び低消費電力化などの性能改善が不可欠である。近年、半導体プロセスの微細化や回路トポロジの改良によって、コンパレータの高速化及び低消費電力化が実現しつつある。
【０００５】
しかしながら、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）を用いたコンパレータでは、遅延時間のばらつきや閾値電圧のばらつきによるオフセットがＡ／Ｄ変換器のビット・エラー・レート（ＢＥＲ）の劣化を引き起こすという問題がある。とりわけ、ビット数増加などの回路の高精度化に伴い比較対象となるアナログ電圧の差が微小になることから、ばらつきの影響は大きくなっている。
【０００６】
このため、ばらつきを補正するようにオフセットをキャンセルする機能を持つ増幅回路をカスケード接続して、入力電圧と参照基準電圧との差を充分に増幅してからコンパレータに入力し、デジタル・データに変換する方法などが提案されている（例えば、特許文献２を参照のこと）。また、カスケード接続の増幅回路は、キックバック・ノイズの低減にも大きく寄与している。この方法によれば、差電圧を充分に増幅するために増幅回路を２〜３段縦続接続するので、消費電力が大きくなる傾向がある。
【０００７】
また、縦続接続する増幅回路の段数や個数を削減する方法として、インターポーレーション（補間）技術が提案されており（例えば、特許文献３を参照のこと）、消費電力を格段に減らすことができる。しかしながら、クロックに同期してアナログ入力信号の大小を比較し、論理レベルまで大きくするコンパレータの個数は減らすことができないため、コンパレータ単体で低消費電力化が求められる。
【０００８】
高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用される主なコンパレータとして、高速コンパレータとダイナミック・コンパレータの２種類を挙げることができる。
【０００９】
高速コンパレータは、入力増幅器とラッチで構成される理想的な切り換え回路である（例えば、特許文献４を参照のこと）。図１０には、高速コンパレータの一構成例を示している。高速コンパレータは、高速動作用途として数多く用いられているが、直流バイアス電流が流れるために消費電力が大きい。
【００１０】
一方、ダイナミック・コンパレータは（例えば、特許文献５、非特許文献１を参照のこと）、直流バイアス電流が流れないので、低消費電力動作ではあるが、高速コンパレータと比較すると変換速度が遅い。
【００１１】
１ＧＳｐｓ程度の変換速度において、高速コンパレータとダイナミック・コンパレータの消費電力を比較すると、ダイナミック・コンパレータの方が低消費電力となっており（例えば、非特許文献２を参照のこと）、１ＧＳｐｓ程度の変換速度のトポロジにおいては高速コンパレータよりも優位とされている。
【００１２】
図１１には、静止電流が全く流れないダイナミック・コンパレータの構成例（従来技術）を示している。Ｐチャネル・トランジスタｐ１０及びｐ１１と、Ｎチャネル・トランジスタｎ５及びｎ６とをカスコード接続（襷掛け）した正帰還部をベースにして、リニア領域（抵抗領域）で動作するＮチャネル・トランジスタｎ１及びｎ２、並びにＮチャネル・トランジスタｎ３及びｎ４で構成される差動入力対をＮチャネル・トランジスタｎ５及びｎ６のソースと接地間に挿入している。
【００１３】
正帰還部において、Ｐチャネル・トランジスタｐ１０とＮチャネル・トランジスタｎ５、並びにＰチャネル・トランジスタｐ１１とＮチャネル・トランジスタｎ６間に出力ノードＶa+及びＶa-がそれぞれ形成されており、Ｐチャネル・トランジスタｐ１３とＮチャネル・トランジスタｎ１４、並びＰチャネル・トランジスタｐ１５とＮチャネル・トランジスタｎ１６からなる各インバータを介して正負反転して、出力電圧Ｖo+とＶo-が取り出される。
【００１４】
また、正帰還部において、トランジスタｎ５のドレインとトランジスタｐ１０のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ７が配置され、同様に、トランジスタｎ６のドレインとトランジスタｐ１１のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ８が配置されている。さらに、トランジスタｐ１０のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ９が配置され、同様に、トランジスタｐ１１のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ１２が配置されている。そして、これらスイッチング用の各トランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにはクロック信号ＣＬＫが入力されている。
【００１５】
差動入力対をなすトランジスタｎ１及びｎ２のゲートにはそれぞれ非反転の参照基準電圧Ｖref+と入力電圧Ｖin+が入力され、また、他方の差動入力対をなすＮチャネル・トランジスタｎ３及びｎ４のゲートにはそれぞれ反転された参照基準電圧Ｖref-と入力電圧Ｖin-が入力されている。
【００１６】
トランジスタｎ１及びｎ２、並びにトランジスタｎ３及びｎ４からなる各差動入力対は、正帰還部にとっては、接地との間に挿入された抵抗体Ｒt1並びにＲt2を構成する。単体のトランジスタが持つオン抵抗Ｒonは、Ｒon＝１／ｋp（Ｗ／Ｌ）（ＶGS−Ｖth）であることが知られている（但し、ｋpは半導体プロセスなどで定まる定数、Ｗ及びＬはそれぞれトランジスタのゲート幅及びゲート長、ＶGSはゲート電圧、Ｖthはトランジスタが活性化する閾値電圧である）（例えば、非特許文献３を参照のこと）。したがって、各トランジスタｎ１及びｎ３のゲート幅をＷ1とし、各トランジスタｎ２及びｎ４のゲート幅をＷ2とおくと、各抵抗体Ｒt1並びにＲt2は下式（１）、（２）のように表される。
【００１７】
【数１】
【００１８】
【数２】
【００１９】
したがって、下式（３）に示すように、抵抗値が等しい電圧入力が閾値電圧を与えるが、これはトランジスタのゲート幅Ｗ1/2と参照電圧Ｖref+/-の積で決定される。
【００２０】
【数３】
【００２１】
図示のダイナミック・コンパレータは、上記のリニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４それぞれの抵抗値の大きさに応じたラッチ動作を行なう。図１２には、その動作原理図を示している。
【００２２】
クロック信号ＣＬＫがロー・レベルのときには、トランジスタｐ９及びｐ１２がオン、トランジスタｎ７及びｎ８はオフとなり、正帰還部が差動入力対から完全に遮断し、出力ノードのＶa+とＶa-は電源電圧Ｖccにプリチャージされ、これらの出力はハイ・レベルに固定される（Ｒｅｓｅｔ状態）。このとき、ダイナミック・コンパレータには電流は一切流れない。
【００２３】
次いで、クロック信号ＣＬＫがハイ・レベルになると、トランジスタｐ９及びｐ１２がオフになって、出力ノードＶa+/-が電源電圧Ｖccから切り離されると同時に、トランジスタｎ７及びｎ８はオンとなって差動入力対へ電流が流れ始め、正帰還部は動作可能になる。
【００２４】
ここで、Ｖin+の方がＶin-よりも大きければ、トランジスタｎ１、ｎ５、ｎ７、ｐ１０からなるパスに流れる電流は、トランジスタｎ２、ｎ６、ｎ８、ｐ１１からなるパスよりも大きくなる。つまり、Ｖa+の方がＶa-よりプリチャージされた電荷を速くディスチャージする。正帰還部では、このようにしてできた差動入力対におけるドレイン電圧の電位差を正帰還増幅する。Ｖa+がスイッチ用トランジスタｎ６の閾値電圧Ｖthを下回ると、トランジスタｎ６はオフし、この結果、Ｖa-は電源電圧Ｖccまで増幅されるとともに、Ｖa+は接地レベルまで増幅され、この状態が保持される（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。相補トランジスタ１３及び１４、又は相補トランジスタｐ１５及びｎ１６からなるインバータは、Ｖa+/-をＶo+/-として反転出力する。また、Ｖin-の方がＶin+よりも大きければ、Ｖa+が電源電圧Ｖccまで増幅されるとともに、Ｖa-が接地レベルまで増幅される。したがって、図１３に示すように、半周期毎にプリチャージとラッチ・モードを切り換えながら、入力電圧Ｖin+/-と参照基準電圧Ｖref+/-との比較動作を行なう。
【００２５】
このように、クロック信号ＣＬＫがハイ・レベルに転じた後、出力ノードのＶa+とＶa-の出力電圧が増幅されるまでの期間は電流が流れるが、ラッチが確定すると回路には静止電流が全く流れないので、一定電流を常に必要とする一般的な定電流型比較回路に比べ、消費電力を大幅に削減することができる。また、正帰還回路によって微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅を持つデジタル・データを出力することができるから、別段に増幅回路を必要とせず、低電源電圧化並びに低消費電力化を実現できる。
【００２６】
しかしながら、トランジスタｎ１、ｎ２、ｎ３、ｎ４を抵抗として動作させているので（上式（１）〜（２）を参照のこと）、この抵抗値が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題が生じてしまう。
【００２７】
例えば、図１２に示したダイナミック・コンパレータにおいてＶa-（Ｖo-）出力を用いる場合には、ラッチの時定数τはτ＝Ｒt1×Ｃ（但し、Ｃは、トランジスタ５のソースと接地間の容量）となるが、Ｒt1が低すぎると低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化する。また、ダイナミック・コンパレータのＶa+（Ｖo+）出力を用いる場合のラッチの時定数τはτ＝Ｒt2×Ｃとなり、同様の問題がある。
【００２８】
このため、リニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４のゲート幅Ｗとゲート電圧ＶGSの設計には充分な注意が必要であり、高速動作や温度変動、遅延時間のばらつき、素子（閾値電圧）のばらつきによる特性補償が要求されるケースにおいては、回路設計が困難になる。
【００２９】
【特許文献１】特開平７−１８３８０９号公報、段落０００３、０００９
【特許文献２】特開平１１−２１４９６３号公報、段落０００２
【特許文献３】特開２００３−２１８６９８号公報、段落０００７〜０００８
【特許文献４】特開平８−５６１４２号公報
【特許文献５】特開２００６−８７０６４号公報、段落００５４〜００６２、図５
【非特許文献１】“Ａ ７ｂ ４５０ＭＳａｍｐｌｅ／ｓ ５０ｍＷ ＣＭＯＳ ＡＤＣ ｉｎ ０．３ｍｍ2”（ＩＳＳＣＣ２００２ ＳＥＳＳＩＯＮ １０ ＨＩＧＨ−ＳＰＥＥＤ ＡＤＣｓ １０．３）
【非特許文献２】「高速フラッシュ型ＡＤＣ用コンパレータに関する一検討」（ＥＣＴ−０５−４３）
【非特許文献３】Ｂｅｈｚａｄ Ｒａｚａｖｉ著（黒木忠広監訳）「アナログＣＭＯＳ集積回路の設計」（丸善株式会社、ｐ．２２、平成１６年１２月１０日第６刷発行）
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明の目的は、高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用することができる、優れたコンパレータを提供することにある。
【００３１】
本発明のさらなる目的は、低消費電力動作が可能であるとともに変換速度が速い、優れたコンパレータを提供することにある。
【００３２】
本発明のさらなる目的は、リニア領域で動作する各Ｎチャネル・トランジスタが抵抗値の大きさに応じたラッチ動作を好適に行なうことにより低消費電力動作が可能であるとともに変換速度が速い、優れたダイナミック・コンパレータを提供することにある。
【課題を解決するための手段】
【００３３】
本発明は、上記課題を参酌してなされたものであり、入力信号と所定の基準信号の大小関係を比較し、該比較結果を出力するコンパレータであって、
前記入力信号と前記基準信号をそれぞれ入力し、その電圧差に応じた差動信号を出力する差動入力部と、
所定のクロック半周期毎に、電源電圧のプリチャージと、プリチャージした電源電圧を前記差動信号に応じてディスチャージして前記入力信号と前記基準信号の比較結果を正帰還増幅して保持するラッチ・モードを繰り返し、該比較結果を出力する正帰還部と、
前記正帰還部が電源電圧をディスチャージする際の時定数を調整する時定数調整手段と、
を具備することを特徴とするコンパレータである。
【００３４】
Ａ／Ｄ変換器はコンパレータを主要部品として構成され、Ａ／Ｄ変換器の高速化及び低消費電力化には、コンパレータの高速化及び低消費電力化などの性能改善が不可欠である。
【００３５】
ダイナミック・コンパレータは、所定のクロック半周期毎に、電源電圧のプリチャージと、プリチャージした電源電圧を入力信号と基準信号との差動信号に応じてディスチャージしてその比較結果を正帰還増幅して保持するラッチ・モードを繰り返し、該比較結果を出力するように構成されており、ラッチが確定すると回路には静止電流が全く流れない、すなわち直流バイアス電流が流れないので低消費電力動作であり、１ＧＳｐｓ程度の変換速度のトポロジにおいては高速コンパレータよりも優位とされている。しかしながら、差動入力部にリニア領域で動作するトランジスタを配置して、その抵抗値の大きさに応じたラッチ動作を行なうことから、これらトランジスタの抵抗値が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題がある。
【００３６】
これに対し、本発明を適用したダイナミック・コンパレータは、正帰還部において電源電圧をディスチャージする際のラッチの時定数を、時定数調整手段によって調整することができるので、温度変動や素子（閾値電圧）のばらつきによる影響で、ラッチ回路の時定数が変化して、コンパレータの高速動作が厳しくなってきた状態においても、安定した比較動作が可能となる。
【００３７】
前記差動入力部は、それぞれリニア領域で動作し、前記入力信号及び前記基準信号をゲート電圧として入力する、並列接続されたトランジスタで構成される。そして、前記正帰還部は、前記のリニア領域で動作する並列接続された各トランジスタが持つ抵抗値の大きさに応じたラッチ動作を行なうようになっている。
【００３８】
前記時定数調整手段は、前記差動入力部を構成するトランジスタに並列接続されたリニア領域で動作する１以上のトランジスタを備えている。したがって、前記正帰還部におけるラッチの時定数調整に応じて該トランジスタにゲート電圧を印加することで、差動入力部における抵抗値の大きさを調整することができ、時定数を調整することが可能となる。
【００３９】
本発明を適用したダイナミック・コンパレータは、例えばＮ入力で構成することができる。この場合、前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ１及びｎ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ３及びｎ４からなる第２の差動入力対で構成される。そして、各トランジスタｎ１、ｎ２、ｎ３、ｎ４のソースが接地されている。
【００４０】
また、前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＮチャネル・トランジスタｎ５及びｎ６と、それぞれソースに電源電圧Ｖccを接続したＰチャネル・トランジスタｐ１０及びｐ１１とをカスコード接続して構成されている。さらに、トランジスタｐ１０のドレインと電源電圧Ｖcc間並びにトランジスタｐ１１のドレインと電源電圧Ｖcc間にそれぞれスイッチング用のＰチャネル・トランジスタｐ９及びｐ１２を挿入するとともに、トランジスタｐ１０及びトランジスタｎ５のドレイン間並びにトランジスタｐ１１及びトランジスタｎ６のドレイン間にそれぞれスイッチング用のＮチャネル・トランジスタ７及び８を挿入し、各スイッチング用のトランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにクロック信号ＣＬＫを入力している。そして、トランジスタｐ１０とトランジスタｎ７の間に出力ノードＶa+が形成されるとともにトランジスタｐ１１とトランジスタｎ８の間に出力ノードＶa-が形成されている。
【００４１】
クロック信号ＣＬＫがロー・レベルのときには、正帰還部が差動入力部から完全に遮断して、電源電圧Ｖccがトランジスタｐ１０及びｐ１１の各々にプリチャージされる。続いて、クロック信号ＣＬＫがハイ・レベルに転じると、正帰還がかかり、リニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４の抵抗値Ｒt1又はＲt2の大きさに応じた時定数τによりラッチ動作が行なわれる。このようなプリチャージとラッチがクロック信号ＣＬＫの半周期毎に繰り返される。
【００４２】
また、差動入力部を構成するトランジスタｎ１及びｎ２、並びにトランジスタｎ３及びｎ４と並列して、時定数調整手段として、リニア領域で動作するトランジスタｎ１７及びｎ１８がそれぞれ接続されている。そして、これらトランジスタｎ１７及びｎ１８のゲート電圧を制御することによって、差動入力部における抵抗値Ｒt1又はＲt2が可変であるから、前記正帰還部におけるラッチの時定数τを調整することができる。
【００４３】
したがって、温度変動や素子（閾値電圧）のばらつきによる影響で、ラッチ回路の時定数が変化して、コンパレータの高速動作が厳しくなってきた状態においても、トランジスタｎ１７及びｎ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【００４４】
また、差動入力部に並列接続する時定数調整用のＮチャネル・トランジスタの個数は１個に限定されず、複数個を並列接続してもよい。例えば、Ｋ個のＮチャネル・トランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを各差動入力対に並列接続することで、２K段の微調整を行なうことが可能になる。
【００４５】
このとき、Ｋ個の時定数調整用のＮチャネル・トランジスタのゲート幅Ｗを均一にする必要はなく、個々のゲート幅Ｗに変化を持たせることでそれぞれのオン抵抗が相違するので、ラッチの時定数制御に使用するトランジスタの組み合わせにより、さらなるラッチの時定数τの微調整が可能になる。
【００４６】
時定数制御に使用するトランジスタのマスク・パターンをフィンガー構造とし、ゲート幅を可変にすることで、マスク・パターンが同一となる。また、ラッチの時定数制御に未使用となるトランジスタは、ダミー・パターンとしての機能を持つ。例えば、半導体基板上で、時定数制御用のトランジスタを差動入力部のトランジスタに並行してレイアウトすることで、ダミー・パターンによって対称性を改善することができ、基板ノイズ伝播を軽減することができる。
【００４７】
また、本発明に係るコンパレータは、Ｎ入力ではなくＰ入力でも構成することができる。この場合、前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ１及びｐ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ３及びｐ４からなる第２の差動入力対を備えている。そして、各トランジスタｐ１、ｐ２、ｐ３、ｐ４のソースが電源電圧Ｖccに接続されている。
【００４８】
また、前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＰチャネル・トランジスタｐ５及びｐ６と、それぞれソースを接地したＮチャネル・トランジスタｎ１０及びｎ１１とをカスコード接続して構成されている。さらに、トランジスタｎ１０のドレインと接地間並びにトランジスタｎ１１のドレインと接地間にそれぞれスイッチング用のＮチャネル・トランジスタｎ９及びｎ１２を挿入するとともに、トランジスタｎ１０及びトランジスタｐ５のドレイン間並びにトランジスタｎ１１及びトランジスタｐ６のドレイン間にそれぞれスイッチング用のＰチャネル・トランジスタｐ７及びｐ８を挿入し、各スイッチング用のトランジスタｐ７、ｐ８、ｎ９、ｎ１２のゲートにクロック信号ＣＬＫを入力している。そして、トランジスタｎ１０とトランジスタｐ７の間に出力ノードＶa+が形成されるとともにトランジスタｎ１１とトランジスタｐ８の間に出力ノードＶa-が形成されている。
【００４９】
クロック信号ＣＬＫがハイ・レベルのときには、正帰還部が差動入力部から完全に遮断して、接地レベルがトランジスタｎ１０及びｎ１１の各々にプリチャージされる。続いて、クロック信号ＣＬＫがロー・レベルのときには、正帰還がかかり、リニア領域で動作するトランジスタｐ１、ｐ２、ｐ３、ｐ４の抵抗値Ｒt1又はＲt2の大きさに応じたラッチ動作が行なわれる。このようなプリチャージとラッチがクロック信号ＣＬＫの半周期毎に繰り返される。
【００５０】
また、差動入力部を構成するトランジスタｐ１及びｐ２、並びにトランジスタｐ３及びｐ４と並列して、時定数調整手段として、リニア領域で動作するトランジスタｐ１７及びｐ１８がそれぞれ接続されている。そして、これらトランジスタｐ１７及びｐ１８のゲート電圧を制御することによって、差動入力対における抵抗値Ｒt1又はＲt2が可変であるから、前記正帰還部におけるラッチの時定数τを調整することができる。
【００５１】
したがって、温度変動や素子（閾値電圧）のばらつきによる影響で、正帰還部におけるラッチの時定数τが変化して、コンパレータの高速動作が厳しくなってきた状態においても、トランジスタｐ１７及びｐ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【００５２】
また、ダイナミック・コンパレータがＰ入力で構成される場合も、上記のＮ入力で構成される場合と同様に、差動入力対に対して時定数調整用のＰチャネル・トランジスタを複数段並列接続し、これらのリニア領域における動作を利用して、正帰還部におけるラッチの時定数τの微調整を行なうことができる。また、並列接続した各Ｐチャネル・トランジスタのゲート幅Ｗに変化を持たせることでそれぞれのオン抵抗が相違するので、時定数制御に使用するトランジスタの組み合わせにより、さらなるラッチの時定数τの微調整が可能になる。また、時定数制御に使用するトランジスタのマスク・パターンをフィンガー構造とし、ゲート幅を可変にすることで、マスク・パターンが同一となる。また、ラッチの時定数制御に未使用となるトランジスタは、ダミー・パターンとしての機能を持つ。
【００５３】
また、本発明に係るダイナミック・コンパレータを用いてフラッシュ型のＡ／Ｄ変換器を構成することができる。このタイプのＡ／Ｄ変換器は、例えば、複数の基準電圧を生成する基準電圧生成部と、前記基準電圧生成部で生成される前記複数の基準電圧中の対応する基準電圧と入力信号電圧との差分を増幅して差動出力電圧に変換するプリアンプが複数配列された差動増幅部と、前記差動増幅部のプリアンプ毎に配列された各コンパレータにおいて対応するプリアンプの出力信号の大小関係を判定する電圧比較部と、前記電圧比較部の各コンパレータからの出力信号をエンコードしてデジタル・データを出力するエンコーダで構成される。そして、電圧比較部内の各コンパレータに本発明を適用することで、高速動作と低消費電力化を同時に実現することができる。
【発明の効果】
【００５４】
本発明によれば、高速変換に適したフラッシュ型Ａ／Ｄ変換器に使用することができる、優れたコンパレータを提供することができる。
【００５５】
また、本発明によれば、低消費電力動作が可能であるとともに変換速度が速い、優れたコンパレータを提供することができる。
【００５６】
本発明に係るダイナミック・コンパレータは、リニア領域で動作して抵抗値の大きさに応じたラッチ動作を行なう各Ｎチャネル・トランジスタのラッチの時定数を微調整可能であるので、遅延時間のばらつき、素子（閾値電圧）のばらつきによるオフセットの影響によって劣化するビット・エラー・レートを改善することができる。したがって、本発明に係るダイナミック・コンパレータを用いて構成されるフラッシュ型のＡ／Ｄ変換器は、高速動作と低消費電力化を同時に実現することができる。
【００５７】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００５８】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００５９】
図１には、本発明の一実施形態に係るダイナミック・コンパレータの回路構成を示している。
【００６０】
図示のダイナミック・コンパレータは、基本的には、Ｐチャネル・トランジスタｐ１０及びｐ１１と、Ｎチャネル・トランジスタｎ５及びｎ６とをカスコード接続（襷掛け）した正帰還部をベースにして、リニア領域（抵抗領域）で動作するＮチャネル・トランジスタｎ１及びｎ２、並びにＮチャネル・トランジスタｎ３及びｎ４で構成される差動入力対をＮチャネル・トランジスタｎ５及びｎ６のソースと接地間に挿入している。
【００６１】
正帰還部において、Ｐチャネル・トランジスタｐ１０とＮチャネル・トランジスタｎ５、並びにＰチャネル・トランジスタｐ１１とＮチャネル・トランジスタｎ６間に出力ノードＶa+及びＶa-がそれぞれ形成されており、Ｐチャネル・トランジスタｐ１３とＮチャネル・トランジスタｎ１４、並びＰチャネル・トランジスタｐ１５とＮチャネル・トランジスタｎ１６からなる各インバータを介して正負反転して、出力電圧Ｖo+とＶo-が取り出される。
【００６２】
また、正帰還部において、Ｎチャネル・トランジスタｎ５のドレインとＰチャネル・トランジスタｐ１０のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ７が配置され、同様に、Ｎチャネル・トランジスタｎ６のドレインとＰチャネル・トランジスタｐ１１のドレインの間には、スイッチング用のＮチャネル・トランジスタｎ８が配置されている。さらに、Ｐチャネル・トランジスタｐ１０のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ９が配置され、同様に、Ｐチャネル・トランジスタｐ１１のドレインと電源電圧Ｖccの間にはスイッチング用のＰチャネル・トランジスタｐ１２が配置されている。そして、これらスイッチング用の各トランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにはクロック信号ＣＬＫが入力されている。
【００６３】
差動入力対をなすＮチャネル・トランジスタｎ１及びｎ２のゲートにはそれぞれ非反転の参照基準電圧Ｖref+と入力電圧Ｖin+が入力され、また、他方の差動入力対をなすＮチャネル・トランジスタｎ３及びｎ４のゲートにはそれぞれ反転された参照基準電圧Ｖref-と入力電圧Ｖin-が入力されている。
【００６４】
また、差動入力部を構成するＮチャネル・トランジスタｎ１及びｎ２、並びにＮチャネル・トランジスタｎ３及びｎ４と並列して、Ｎチャネル・トランジスタｎ１７及びｎ１８がそれぞれ接続されている。これらトランジスタｎ１７及びｎ１８は、ゲート電圧Ｖcが印加されると、活性化してリニア領域で動作する。
【００６５】
トランジスタｎ１及びｎ２、並びにトランジスタｎ３及びｎ４からなる各差動入力対、さらにゲート電圧Ｖc印加時におけるＮチャネル・トランジスタｎ１７並びにｎ１８は、正帰還部にとっては、接地との間に挿入された抵抗体Ｒt1並びにＲt2を構成する。すなわち、各トランジスタｎ１及びｎ３のゲート幅をＷ1とし、各トランジスタｎ２及びｎ４のゲート幅をＷ2、各トランジスタｎ１７及びｎ１８のゲート幅をＷ3とおくと、各抵抗体Ｒt1並びにＲt2は下式（４）、（５）のように表される。
【００６６】
【数４】
【００６７】
【数５】
【００６８】
図１に示したダイナミック・コンパレータは、上記のリニア領域で動作するトランジスタｎ１、ｎ２、ｎ３、ｎ４、並びにｎ１７、ｎ１８（但し、ゲート電圧Ｖcを印加したとき）それぞれの抵抗値の大きさに応じたラッチ動作を行なう。図２には、その動作原理図を示している。
【００６９】
クロック信号ＣＬＫがロー・レベルのときには、トランジスタｐ９及びｐ１２がオン、トランジスタｎ７及びｎ８はオフとなり、ラッチ回路が差動入力対から完全に遮断し、出力ノードのＶa+とＶa-は電源電圧Ｖccにプリチャージされ、これらの出力はハイ・レベルに固定される（Ｒｅｓｅｔ状態）。このとき、ダイナミック・コンパレータには電流は一切流れない。
【００７０】
次いで、クロック信号ＣＬＫがハイ・レベルになると、トランジスタｐ９及びｐ１２がオフになって、出力ノードＶa+/-が電源電圧Ｖccから切り離されると同時に、トランジスタｎ７及びｎ８はオンとなって差動入力対へ電流が流れ始め、正帰還部は動作可能になる。
【００７１】
ここで、Ｖin+の方がＶin-よりも大きければ、トランジスタｎ１、ｎ５、ｎ７、ｐ１０からなるパスに流れる電流は、トランジスタｎ２、ｎ６、ｎ８、ｐ１１からなるパスよりも大きくなる。つまり、Ｖa+の方がＶa-よりプリチャージされた電荷を速くディスチャージする。正帰還部では、このようにしてできた差動入力対におけるドレイン電圧の電位差を正帰還増幅する。Ｖa+がスイッチ用トランジスタ６の閾値電圧Ｖthを下回ると、トランジスタｎ６はオフし、この結果、Ｖa-は電源電圧Ｖccまで増幅されるとともに、Ｖa+は接地レベルまで増幅され、この状態が保持される（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。相補トランジスタｐ１３及びｎ１４、又は相補トランジスタｐ１５及びｎ１６からなるインバータは、Ｖa+/-をＶo+/-として反転出力する。また、Ｖin-の方がＶin+よりも大きければ、Ｖa+が電源電圧Ｖccまで増幅されるとともに、Ｖa-が接地レベルまで増幅される。したがって、図３に示すように、半周期毎にプリチャージとラッチ・モードを切り換えながら、入力電圧Ｖin+/-と参照基準電圧Ｖref+/-との比較動作を行なう。
【００７２】
このように、クロック信号ＣＬＫがハイ・レベルに転じた後、出力ノードのＶa+とＶa-の出力電圧が増幅されるまでの期間は電流が流れるが、ラッチが確定すると回路には静止電流が全く流れないので、一定電流を常に必要とする一般的な定電流型比較回路に比べ、消費電力を大幅に削減することができる。また、正帰還回路によって微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅を持つデジタル・データを出力することができるから、別段に増幅回路を必要とせず、低電源電圧化並びに低消費電力化を実現できる。
【００７３】
正帰還部では、抵抗値Ｒt1、若しくは抵抗値Ｒt2の大きさに応じたラッチ動作を行なう。例えば、Ｖa-（Ｖo-）出力を用いる場合には、ラッチの時定数τはτ＝Ｒt1×Ｃ（但し、Ｃは、トランジスタｎ５のソースと接地間の容量）となり、Ｖa+（Ｖo+）出力を用いる場合のラッチの時定数τはτ＝Ｒt2×Ｃとなる。このため、抵抗値Ｒt1並びにＲt2が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題がある（前述）。
【００７４】
これに対し、本実施形態に係るダイナミック・コンパレータでは、レジスタ設定などによってトランジスタｎ１７及びｎ１８のゲートに印加される制御電圧Ｖcに応じてリニア領域で動作すると、上式（４）及び（５）の右辺の第３項が変化して、抵抗値Ｒt1並びにＲt2が変化させることができるので、正帰還部におけるラッチの時定数τの調整が可能となる。
【００７５】
したがって、半周期毎にプリチャージとラッチ・モードを切り替えるという基本的な動作に加えて、トランジスタｎ１７及びｎ１８のオン／オフ操作により閾値が変化して、図３に示した動作チャートにおいて、出力波形を時間軸でＴdだけ遅延させることが可能になる。温度変動や素子（閾値電圧）のばらつきによる影響で正帰還部におけるラッチの時定数が変化して、コンパレータの高速動作が厳しくなってきた状態に陥ったときには、ラッチの初期状態での感度とラッチの動作速度の双方を考慮して、トランジスタｎ１７及びｎ１８へのゲート電圧Ｖcの印加を決定するようにする。すなわち、トランジスタｎ１７及びｎ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【００７６】
図４には、図１に示したダイナミック・コンパレータの変形例を示している。図１に示した回路構成では、各差動入力対にそれぞれ並列接続する時定数調整用のＮチャネル・トランジスタの個数は１個であったが、図４に示す例では、Ｋ個のＮチャネル・トランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを各差動入力対に並列接続し、したがって、これらのゲートに制御用電圧Ｖc1、…、ＶcKを入力することで、２K段の微調整を行なうことが可能になる。この場合の各抵抗体Ｒt1並びにＲt2は下式（６）、（７）のように表される。
【００７７】
【数６】
【００７８】
【数７】
【００７９】
上式において、δ（ｉ）は、並列接続されたｉ番目（但し、ｉは１≦ｉ≦Ｋの整数）の時定数調整用トランジスタｎ１７−ｉ及びｎ１８−ｉにゲート電圧Ｖc-iが印加されるときには１であり、印加されないときには０である。したがって、リニア動作させる時定数調整用トランジスタｎ１７−ｉ及びｎ１８−ｉの個数を変化させることによって抵抗値Ｒt1並びにＲt2が微細に変化するので、正帰還部におけるラッチの時定数τの微調整が可能となる。
【００８０】
リニア領域で動作するトランジスタが持つオン抵抗Ｒonは、トランジスタのゲート幅Ｗに反比例するとともに、ゲート長Ｌに比例する（例えば、非特許文献３を参照のこと）。ゲート長Ｌ及びゲート幅Ｗはトランジスタのマスク・パターンによって変更することが可能であるが、ゲート長Ｌに関しては拘束動作などを考慮して、半導体プロセスによって定まる最小値付近を使用することが多く、この場合にはゲート幅Ｗの可変によりオン抵抗Ｒonを可変にする。したがって、上述したように時定数調整用に複数のトランジスタを図４に示したように、Ｎチャネル・トランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを並列接続する場合には、図５に示すように、トランジスタ毎にゲート幅に変化を付けて、それぞれのオン抵抗が相違するように構成してもよい。これは、上式（６）及び（７）において、Ｗ3-i≠Ｗ3-j（但し、ｉ≠ｊ）であることに相当し、時定数調整に使用するトランジスタ１７−１…の組み合わせによって抵抗値Ｒt1並びにＲt2をより細かい粒度で設定することができ、さらなるラッチの時定数τの微調整が可能になる。
【００８１】
また、時定数制御に使用するトランジスタのマスク・パターンを、図６に示すようにフィンガー構造とし、ゲート幅を可変にすることで、マスク・パターンが同一となる。
【００８２】
また、ラッチの時定数制御に未使用となるトランジスタは、ダミー・パターンとしての機能を持つ。例えば、半導体基板上で、時定数制御用のトランジスタを差動入力部のトランジスタに並行してレイアウトすることで、ダミー・パターンによって対称性を改善することができ（図７を参照のこと）、基板ノイズ伝播を軽減することができる。
【００８３】
また、本発明に係るコンパレータは、図１に示したようなＮ入力ではなく、Ｐ入力でも構成することができる。図８には、Ｐ入力のダイナミック・コンパレータの構成例を示している。
【００８４】
図示のダイナミック・コンパレータは、基本的には、Ｎチャネル・トランジスタｎ１０及びｎ１１と、Ｐチャネル・トランジスタｐ５及びｐ６とをカスコード接続（襷掛け）した正帰還部をベースにして、リニア領域（抵抗領域）で動作するＰチャネル・トランジスタｐ１及びｐ２、並びにＰチャネル・トランジスタｐ３及びｐ４で構成される差動入力対をトランジスタｐ５及びｐ６のソースと接地間に挿入している。
【００８５】
正帰還部において、トランジスタｎ１０とトランジスタｐ７、並びにトランジスタｎ１１とトランジスタｐ８間に出力ノードＶa+及びＶa-がそれぞれ形成されており、トランジスタｐ１３とトランジスタｎ１４、並びトランジスタｐ１５とトランジスタｎ１６からなる各インバータを介して正負反転して、出力電圧Ｖo+とＶo-が取り出される。
【００８６】
また、正帰還部において、トランジスタｐ５のドレインとトランジスタｎ１０のドレインの間には、スイッチング用のＰチャネル・トランジスタｐ７が配置され、同様に、トランジスタｐ６のドレインとトランジスタｎ１１のドレインの間には、スイッチング用のＰチャネル・トランジスタｐ８が配置されている。さらに、トランジスタｎ１０のドレインと接地の間にはスイッチング用のＮチャネル・トランジスタｎ９が配置され、同様に、トランジスタｎ１１のドレインと接地の間にはスイッチング用のＮチャネル・トランジスタｎ１２が配置されている。そして、これらスイッチング用の各トランジスタｐ７、ｐ８、ｎ９、ｎ１２のゲートにはクロック信号ＣＬＫが入力されている。
【００８７】
差動入力対をなすトランジスタｐ１及びｐ２のゲートにはそれぞれ非反転の参照基準電圧Ｖref+と入力電圧Ｖin+が入力され、また、他方の差動入力対をなすトランジスタｐ３及びｐ４のゲートにはそれぞれ反転された参照基準電圧Ｖref-と入力電圧Ｖin-が入力されている。
【００８８】
また、差動入力対を構成するトランジスタｐ１及びｐ２、並びにトランジスタｐ３及びｐ４と並列して、時定数調整用のＰチャネル・トランジスタｐ１７及びｐ１８がそれぞれ接続されている。これらトランジスタｐ１７及びｐ１８は、ゲート電圧Ｖcが印加されると、活性化してリニア領域で動作する。
【００８９】
トランジスタｐ１及びｐ２、並びにトランジスタｐ３及びｐ４からなる各差動入力対、さらにゲート電圧Ｖc印加時におけるトランジスタｐ１７並びにｐ１８は、正帰還部にとっては、接地との間に挿入された抵抗体Ｒt1並びにＲt2を構成する。各抵抗体Ｒt1並びにＲt2は下式（８）、（９）のように表される。
【００９０】
【数８】
【００９１】
【数９】
【００９２】
図８に示したダイナミック・コンパレータは、上記のリニア領域で動作するトランジスタｐ１、ｐ２、ｐ３、ｐ４、並びにｐ１７、ｐ１８（但し、ゲート電圧Ｖcを印加したとき）それぞれの抵抗値の大きさに応じたラッチ動作を行なう。
【００９３】
クロック信号ＣＬＫがハイ・レベルのときには、トランジスタｎ９及びｎ１２がオン、トランジスタｐ７及びｐ８はオフとなり、ラッチ回路が差動入力対から完全に遮断し、出力ノードのＶa+とＶa-は接地レベルにプリチャージされ、これらの出力はロー・レベルに固定される（Ｒｅｓｅｔ状態）。このとき、ダイナミック・コンパレータには電流は一切流れない。
【００９４】
次いで、クロック信号ＣＬＫがロー・レベルになると、トランジスタｎ９及びｎ１２がオフになって、出力ノードＶa+/-が接地レベルから切り離されると同時に、トランジスタｐ７及びｐ８はオンとなって、差動入力対から電流が流れ始め、正帰還部は動作可能になる。
【００９５】
ここで、Ｖin+の方がＶin-よりも小さければ、トランジスタｐ１、ｐ５、ｐ７、ｎ１０からなるパスに流れる電流は、トランジスタｐ２、ｐ６、ｐ８、ｎ１１からなるパスよりも大きくなる。つまり、電力ノードＶa+の方がＶa-よりも速く電荷が流れ込む。正帰還部では、このようにしてできた差動入力対におけるドレイン電圧の電位差を正帰還増幅する。Ｖa+がスイッチ用トランジスタｐ６の閾値電圧Ｖthを上回ると、トランジスタｐ６はオフし、この結果、Ｖa+は電源電圧Ｖccまで増幅されるとともに、Ｖa-は接地レベルまで増幅され、この状態が保持される（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。相補トランジスタｐ１３及びｎ１４、又は相補トランジスタｐ１５及びｎ１６からなるインバータは、Ｖa+/-をＶo+/-として反転出力する。また、Ｖin-の方がＶin+よりも小さければ、Ｖa-が電源電圧Ｖccまで増幅されるとともに、Ｖa+が接地レベルまで増幅される。したがって、半周期毎にプリチャージとラッチ・モードを切り換えながら、入力電圧Ｖin+/-と参照基準電圧Ｖref+/-との比較動作を行なう。
【００９６】
このように、クロック信号ＣＬＫがロー・レベルに転じた後、出力ノードのＶa+とＶa-の出力電圧が増幅されるまでの期間は電流が流れるが、ラッチが確定すると回路には静止電流が全く流れないので、一定電流を常に必要とする一般的な定電流型比較回路に比べ、消費電力を大幅に削減することができる。また、正帰還回路によって微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅を持つデジタル・データを出力することができるから、別段に増幅回路を必要とせず、低電源電圧化並びに低消費電力化を実現できる。
【００９７】
正帰還部では、抵抗値Ｒt1、若しくは抵抗値Ｒt2の大きさに応じたラッチ動作を行なう。例えば、Ｖa-（Ｖo-）出力を用いる場合には、ラッチの時定数τはτ＝Ｒt1×Ｃ（但し、Ｃは、トランジスタｐ５のソースと接地間の容量）となり、Ｖa+（Ｖo+）出力を用いる場合のラッチの時定数τはτ＝Ｒt2×Ｃとなる。このため、抵抗値Ｒt1並びにＲt2が低過ぎるとラッチの初期状態での感度が低下する一方、高過ぎるとラッチの時定数が大きくなり動作速度が劣化してしまうという問題がある（前述）。
【００９８】
これに対し、本実施形態に係るダイナミック・コンパレータでは、レジスタ設定などによってトランジスタｐ１７及びｐ１８のゲートに印加される制御電圧Ｖcに応じてリニア領域で動作すると、上式（４）及び（５）の右辺の第３項が変化して、抵抗値Ｒt1並びにＲt2が変化させることができるので、正帰還部におけるラッチの時定数τの調整が可能となる。
【００９９】
したがって、半周期毎にプリチャージとラッチ・モードを切り替えるという基本的な動作に加えて、トランジスタｐ１７及びｐ１８のオン／オフ操作により閾値が変化して、図３に示した動作チャートにおいて、出力波形を時間軸でＴdだけ遅延させることが可能になる。温度変動や素子（閾値電圧）のばらつきによる影響で、ラッチ回路の時定数が変化して、コンパレータの高速動作が厳しくなってきた状態においても、トランジスタｐ１７及びｐ１８のリニア領域の動作によって、正帰還部におけるラッチの時定数τを補正して、安定した比較動作が可能となる。
【０１００】
図１又は図８に示したダイナミック・コンパレータを用いて、Ａ／Ｄ変換器を構成することができる。図９には、このタイプのＡ／Ｄ変換器の構成例を示しているが、複数の基準電圧を生成する基準電圧生成部と、基準電圧生成部で生成される複数の基準電圧中の対応する基準電圧と入力信号電圧との差分を増幅して差動出力電圧に変換するプリアンプＡＭＰ1、ＡＭＰ2、…、ＡＭＰnが複数配列された差動増幅部と、差動増幅部のプリアンプ毎に配列された各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnにおいて対応するプリアンプの出力信号の大小関係を判定する電圧比較部と、電圧比較部の各コンパレータからの出力信号をエンコードしてデジタル・データを出力するエンコーダで構成される。
【０１０１】
基準電圧生成部は、（ｎ＋１）個の抵抗素子Ｒ0、Ｒ1、…、Ｒnのラダーネットワークからなる。分圧用の抵抗素子Ｒ0、Ｒ1、…、Ｒnは、電圧素子ＶrefHとＶrefLの間に直列接続されており、隣接する抵抗素子間の接続点から、後段の各プリアンブルＡＭＰ1、ＡＭＰ2、…、ＡＭＰnへの基準電圧が取り出される。
【０１０２】
各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnは、図１又は図８に示したダイナミック・コンパレータで構成することができる。そして、各コンパレータには、前段の対応するプリアンプで増幅された差電圧信号が入力され、クロック信号ＣＬＫの半周期毎にプリチャージとラッチ・モードを切り換えながら比較動作を行ない、論理レベルまで大きくして出力する。
【０１０３】
エンコーダは、各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnの出力信号をエンコードして、デジタル・データＤoutを出力する。このデジタル・データＤoutは、入力信号ＶINN及びＶINPのレベルを基準電圧ＶrefHとＶrefLに対してデジタル化した値を示す。
【０１０４】
なお、図９に示したＡ／Ｄ変換器は、複数のプリアンプ及びコンパレータを並列接続して構成されるフラッシュ型であり、一度の比較動作で１つの変換結果を出力することができ、高速用途のＡ／Ｄ変換を実現することができる。
【０１０５】
さらに、図１又は図８に示したダイナミック・コンパレータを用いて電圧比較部の各コンパレータＣＭＰ1、ＣＭＰ2、…、ＣＭＰnを構成することで、遅延時間のばらつきや閾値電圧などのバラツキに起因するオフセットの影響によって劣化するビット・エラー・レートを改善することができる。
【産業上の利用可能性】
【０１０６】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【０１０７】
本明細書では、本発明をフラッシュ型Ａ／Ｄ変換器に使用されるダイナミック・コンパレータに適用した実施形態を中心に説明してきたが、本発明の要旨はこれに限定されるものではない。リニア領域で動作させているトランジスタを用いて構成される各種の回路においても、時定数の微調整機構を同様に適用することができる。
【０１０８】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【０１０９】
【図１】図１は、本発明の一実施形態に係るダイナミック・コンパレータの回路構成を示した図である。
【図２】図２は、図１に示したダイナミック・コンパレータの動作原理図である。
【図３】図３は、図１に示したダイナミック・コンパレータの動作チャートを示した図である。
【図４】図４は、図１に示したダイナミック・コンパレータの変形例を示した図である。
【図５】図５は、トランジスタ毎にゲート幅を変えて時定数調整手段を構成した例を示した図である。
【図６】図６は、フィンガー構造のトランジスタのマスク・パターンを模式的に示した図である。
【図７】図７は、時定数制御用のトランジスタを差動入力部のトランジスタに並行してレイアウトした様子を示した図である。
【図８】Ｐ入力のダイナミック・コンパレータの構成例を示した図である。
【図９】図９は、Ａ／Ｄ変換器の構成例を示した図である。
【図１０】図１０は、高速コンパレータの一構成例（従来技術）を示した図である。
【図１１】図１１は、ダイナミック・コンパレータの構成例（従来技術）を示した図である。
【図１２】図１２は、図１１に示したダイナミック・コンパレータの動作原理図である。
【図１３】図１３は、図１１に示したダイナミック・コンパレータの動作チャートを示した図である。
【特許請求の範囲】
【請求項１】
入力信号と所定の基準信号の大小関係を比較し、該比較結果を出力するコンパレータであって、
前記入力信号と前記基準信号をそれぞれ入力し、その電圧差に応じた差動信号を出力する差動入力部と、
所定のクロック半周期毎に、電源電圧のプリチャージと、プリチャージした電源電圧を前記差動信号に応じてディスチャージして前記入力信号と前記基準信号の比較結果を正帰還増幅して保持するラッチ・モードを繰り返し、該比較結果を出力する正帰還部と、
前記正帰還部が電源電圧をディスチャージする際の時定数を調整する時定数調整手段と、
を具備することを特徴とするコンパレータ。
【請求項２】
前記差動入力部は、それぞれリニア領域で動作し、前記入力信号及び前記基準信号をゲート電圧として入力する、並列接続されたトランジスタで構成され、
前記正帰還部は、前記のリニア領域で動作する並列接続された各トランジスタが持つ抵抗値の大きさに応じたラッチ動作を行ない、
前記時定数調整手段は、前記差動入力部を構成するトランジスタに並列接続されたリニア領域で動作するトランジスタと、前記正帰還部におけるラッチの時定数調整に応じて該トランジスタにゲート電圧を印加する制御手段で構成される、
ことを特徴とする請求項１に記載のコンパレータ。
【請求項３】
前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ１及びｎ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ３及びｎ４からなる第２の差動入力対を備え、各トランジスタｎ１、ｎ２、ｎ３、ｎ４のソースが接地されており、
前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＮチャネル・トランジスタｎ５及びｎ６と、それぞれソースに電源電圧Ｖccを接続したＰチャネル・トランジスタｐ１０及びｐ１１とをカスコード接続して構成され、トランジスタｐ１０のドレインと電源電圧Ｖcc間並びにトランジスタｐ１１のドレインと電源電圧Ｖcc間にそれぞれスイッチング用のＰチャネル・トランジスタｐ９及びｐ１２を挿入するとともに、トランジスタｐ１０及びトランジスタｎ５のドレイン間並びにトランジスタｐ１１及びトランジスタｎ６のドレイン間にそれぞれスイッチング用のＮチャネル・トランジスタｎ７及びｎ８を挿入し、各スイッチング用のトランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにクロック信号ＣＬＫを入力し、トランジスタｐ１０とトランジスタｎ７の間に出力ノードＶa+が形成されるとともにトランジスタｐ１１とトランジスタｎ８の間に出力ノードＶa-が形成され、
前記時定数調整手段は、前記第１及び第２の差動入力対にそれぞれ並列接続された、リニア領域で動作するＮチャネル・トランジスタｎ１７及びｎ１８を備え、該トランジスタｎ１７及びｎ１８のゲートに制御電圧を入力する、
ことを特徴とする請求項１に記載のコンパレータ。
【請求項４】
前記時定数調整手段は、前記第１及び第２の差動入力対に並列接続されたＫ個のトランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを備える、
ことを特徴とする請求項３に記載のコンパレータ。
【請求項５】
前記時定数調整手段は、トランジスタｎ１７−１、…、ｎ１７−Ｋ及びトランジスタｎ１８−１、…、ｎ１８−Ｋのゲート幅に変化を持たせ、前記制御手段は、使用するトランジスタの組み合わせに応じて前記正帰還部におけるラッチの時定数を調整する、
ことを特徴とする請求項４に記載のコンパレータ。
【請求項６】
トランジスタｎ１７−１、…、ｎ１７−Ｋ及びトランジスタｎ１８−１、…、ｎ１８−Ｋのマスク・パターンをフィンガー構造とする、
ことを特徴とする請求項４に記載のコンパレータ。
【請求項７】
実装基板上において、前記差動入力部を構成するトランジスタｎ１、ｎ２、ｎ３、ｎ４に対し、トランジスタｎ１７−１、…、ｎ１７−Ｋ及びトランジスタｎ１８−１、…、ｎ１８−Ｋが配置されている、
ことを特徴とする請求項４に記載のコンパレータ。
【請求項８】
前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ１及びｐ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ３及びｐ４からなる第２の差動入力対を備え、各トランジスタｐ１、ｐ２、ｐ３、ｐ４のソースが電源電圧Ｖccに接続されており、
前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＰチャネル・トランジスタｐ５及びｐ６と、それぞれソースを接地したＮチャネル・トランジスタｎ１０及びｎ１１とをカスコード接続して構成され、トランジスタｎ１０のドレインと接地間並びにトランジスタｎ１１のドレインと接地間にそれぞれスイッチング用のＮチャネル・トランジスタｎ９及びｎ１２を挿入するとともに、トランジスタｎ１０及びトランジスタｐ５のドレイン間並びにトランジスタｎ１１及びトランジスタｐ６のドレイン間にそれぞれスイッチング用のＰチャネル・トランジスタｐ７及びｐ８を挿入し、各スイッチング用のトランジスタｐ７、ｐ８、ｎ９、ｎ１２のゲートにクロック信号ＣＬＫを入力し、トランジスタｎ１０とトランジスタｐ７の間に出力ノードＶa+が形成されるとともにトランジスタｎ１１とトランジスタｐ８の間に出力ノードＶa-が形成され、
前記時定数調整手段は、前記第１及び第２の差動入力対にそれぞれ並列接続された、リニア領域で動作するＰチャネル・トランジスタｐ１７及びｐ１８を備え、Ｐチャネル・トランジスタｐ１７及びｐ１８のゲートに制御電圧を入力する、
ことを特徴とする請求項１に記載のコンパレータ。
【請求項９】
複数の基準電圧を生成する基準電圧生成部と、
前記基準電圧生成部で生成される前記複数の基準電圧中の対応する基準電圧と入力信号電圧との差分を増幅して差動出力電圧に変換するプリアンプが複数配列された差動増幅部と、
前記差動増幅部のプリアンプ毎に請求項１に記載のコンパレータを複数配列して構成され、各コンパレータにおいて対応するプリアンプの出力信号の大小関係を判定する電圧比較部と、
前記電圧比較部の各コンパレータからの出力信号をエンコードしてデジタル・データを出力するエンコーダと、
を具備することを特徴とするＡ／Ｄ変換器。
【請求項１】
入力信号と所定の基準信号の大小関係を比較し、該比較結果を出力するコンパレータであって、
前記入力信号と前記基準信号をそれぞれ入力し、その電圧差に応じた差動信号を出力する差動入力部と、
所定のクロック半周期毎に、電源電圧のプリチャージと、プリチャージした電源電圧を前記差動信号に応じてディスチャージして前記入力信号と前記基準信号の比較結果を正帰還増幅して保持するラッチ・モードを繰り返し、該比較結果を出力する正帰還部と、
前記正帰還部が電源電圧をディスチャージする際の時定数を調整する時定数調整手段と、
を具備することを特徴とするコンパレータ。
【請求項２】
前記差動入力部は、それぞれリニア領域で動作し、前記入力信号及び前記基準信号をゲート電圧として入力する、並列接続されたトランジスタで構成され、
前記正帰還部は、前記のリニア領域で動作する並列接続された各トランジスタが持つ抵抗値の大きさに応じたラッチ動作を行ない、
前記時定数調整手段は、前記差動入力部を構成するトランジスタに並列接続されたリニア領域で動作するトランジスタと、前記正帰還部におけるラッチの時定数調整に応じて該トランジスタにゲート電圧を印加する制御手段で構成される、
ことを特徴とする請求項１に記載のコンパレータ。
【請求項３】
前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ１及びｎ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＮチャネル・トランジスタｎ３及びｎ４からなる第２の差動入力対を備え、各トランジスタｎ１、ｎ２、ｎ３、ｎ４のソースが接地されており、
前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＮチャネル・トランジスタｎ５及びｎ６と、それぞれソースに電源電圧Ｖccを接続したＰチャネル・トランジスタｐ１０及びｐ１１とをカスコード接続して構成され、トランジスタｐ１０のドレインと電源電圧Ｖcc間並びにトランジスタｐ１１のドレインと電源電圧Ｖcc間にそれぞれスイッチング用のＰチャネル・トランジスタｐ９及びｐ１２を挿入するとともに、トランジスタｐ１０及びトランジスタｎ５のドレイン間並びにトランジスタｐ１１及びトランジスタｎ６のドレイン間にそれぞれスイッチング用のＮチャネル・トランジスタｎ７及びｎ８を挿入し、各スイッチング用のトランジスタｎ７、ｎ８、ｐ９、ｐ１２のゲートにクロック信号ＣＬＫを入力し、トランジスタｐ１０とトランジスタｎ７の間に出力ノードＶa+が形成されるとともにトランジスタｐ１１とトランジスタｎ８の間に出力ノードＶa-が形成され、
前記時定数調整手段は、前記第１及び第２の差動入力対にそれぞれ並列接続された、リニア領域で動作するＮチャネル・トランジスタｎ１７及びｎ１８を備え、該トランジスタｎ１７及びｎ１８のゲートに制御電圧を入力する、
ことを特徴とする請求項１に記載のコンパレータ。
【請求項４】
前記時定数調整手段は、前記第１及び第２の差動入力対に並列接続されたＫ個のトランジスタｎ１７−１、…、ｎ１７−Ｋ及びＮチャネル・トランジスタｎ１８−１、…、ｎ１８−Ｋを備える、
ことを特徴とする請求項３に記載のコンパレータ。
【請求項５】
前記時定数調整手段は、トランジスタｎ１７−１、…、ｎ１７−Ｋ及びトランジスタｎ１８−１、…、ｎ１８−Ｋのゲート幅に変化を持たせ、前記制御手段は、使用するトランジスタの組み合わせに応じて前記正帰還部におけるラッチの時定数を調整する、
ことを特徴とする請求項４に記載のコンパレータ。
【請求項６】
トランジスタｎ１７−１、…、ｎ１７−Ｋ及びトランジスタｎ１８−１、…、ｎ１８−Ｋのマスク・パターンをフィンガー構造とする、
ことを特徴とする請求項４に記載のコンパレータ。
【請求項７】
実装基板上において、前記差動入力部を構成するトランジスタｎ１、ｎ２、ｎ３、ｎ４に対し、トランジスタｎ１７−１、…、ｎ１７−Ｋ及びトランジスタｎ１８−１、…、ｎ１８−Ｋが配置されている、
ことを特徴とする請求項４に記載のコンパレータ。
【請求項８】
前記差動入力部は、ゲートに参照基準電圧Ｖref+と入力電圧Ｖin+がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ１及びｐ２からなる第１の差動入力対と、ゲートに参照基準電圧Ｖref-と入力電圧Ｖin-がそれぞれ入力された、リニア領域で動作するＰチャネル・トランジスタｐ３及びｐ４からなる第２の差動入力対を備え、各トランジスタｐ１、ｐ２、ｐ３、ｐ４のソースが電源電圧Ｖccに接続されており、
前記正帰還部は、前記第１及び第２の差動入力対をそれぞれソースに接続したＰチャネル・トランジスタｐ５及びｐ６と、それぞれソースを接地したＮチャネル・トランジスタｎ１０及びｎ１１とをカスコード接続して構成され、トランジスタｎ１０のドレインと接地間並びにトランジスタｎ１１のドレインと接地間にそれぞれスイッチング用のＮチャネル・トランジスタｎ９及びｎ１２を挿入するとともに、トランジスタｎ１０及びトランジスタｐ５のドレイン間並びにトランジスタｎ１１及びトランジスタｐ６のドレイン間にそれぞれスイッチング用のＰチャネル・トランジスタｐ７及びｐ８を挿入し、各スイッチング用のトランジスタｐ７、ｐ８、ｎ９、ｎ１２のゲートにクロック信号ＣＬＫを入力し、トランジスタｎ１０とトランジスタｐ７の間に出力ノードＶa+が形成されるとともにトランジスタｎ１１とトランジスタｐ８の間に出力ノードＶa-が形成され、
前記時定数調整手段は、前記第１及び第２の差動入力対にそれぞれ並列接続された、リニア領域で動作するＰチャネル・トランジスタｐ１７及びｐ１８を備え、Ｐチャネル・トランジスタｐ１７及びｐ１８のゲートに制御電圧を入力する、
ことを特徴とする請求項１に記載のコンパレータ。
【請求項９】
複数の基準電圧を生成する基準電圧生成部と、
前記基準電圧生成部で生成される前記複数の基準電圧中の対応する基準電圧と入力信号電圧との差分を増幅して差動出力電圧に変換するプリアンプが複数配列された差動増幅部と、
前記差動増幅部のプリアンプ毎に請求項１に記載のコンパレータを複数配列して構成され、各コンパレータにおいて対応するプリアンプの出力信号の大小関係を判定する電圧比較部と、
前記電圧比較部の各コンパレータからの出力信号をエンコードしてデジタル・データを出力するエンコーダと、
を具備することを特徴とするＡ／Ｄ変換器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−３１８４５７（Ｐ２００７−３１８４５７Ａ）
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願番号】特願２００６−１４６００３（Ｐ２００６−１４６００３）
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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