【課題】ＣＭＯＳ論理回路を小さいスイッチで高速動作させることができ、サブスレッショルドリーク電流を効果的に低減可能な半導体集積回路及びＬＳＩシステムを提供すること。
【解決手段】半導体集積回路は、ＣＭＯＳ論理回路と、ＣＭＯＳ論理回路の電圧供給源とＣＭＯＳ論理回路の電源端の間に設けられた、第１のＭＯＳＦＥＴを有するスイッチ回路と、第１のＭＯＳＦＥＴと逆チャネルの第２のＭＯＳＦＥＴと、第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗と、第１の抵抗及び第１のＭＯＳＦＥＴのソースに接続された第２の抵抗と、を有するデジタルアナログ変換回路とを備える。第１のＭＯＳＦＥＴのバックゲートと、第１の抵抗と第２の抵抗の接続点が接続される。また、第１のＭＯＳＦＥＴのゲートに供給される制御信号と第２のＭＯＳＦＥＴのゲートに供給される制御信号が共通である。 （もっと読む）

【課題】 様々な種類の高速ディジタル・ガルヴァニック・アイソレータ及びそれに対応する集積化低電圧差動信号（「ＬＶＤＳ」）インターフェースを提供する。
【解決手段】 幾つかの実施形態によれば、ファントム電力が、ガルヴァニック・アイソレータの一方の側にアイソレータの他方の側から、２つの側を相互接続するシールドが付いたツイストペア・ケーブルを介して与えられるため、電力を別の電源を通して、又はアイソレータの両側に向けられて 接続された別個の物理的な配線によって、ガルヴァニック・アイソレータの両側に与える必要性が取り除かれる。そのようなファントム電源の構成により、コストが削減され、電力消費が低下され、またノイズ・レベルが低い高速シリアルデータ通信が必要な装置の中で利用できる工学設計の選択肢の数が増加される。 （もっと読む）

【課題】周辺の回路ブロックの動作に与える影響を抑制しつつ、パワーゲーティングによって回路ブロックが動作状態に移行できるようになるまでの時間を短くする。
【解決手段】タイミング制御部１３は、回路ブロックＢ１の動作中に回路ブロックＢ２が待機状態から動作状態へ移行するように指示された場合、スイッチング素子Ｔ１−１〜Ｔ１−ｎがオンしないように制御し、回路ブロックＢ１の停止中に回路ブロックＢ２が待機状態から動作状態へ移行するように指示された場合、スイッチング素子Ｔ１−１〜Ｔ１−ｎがオンするように制御する。 （もっと読む）

【課題】低消費電流の半導体装置を提供する。
【解決手段】このサーモスタットＩＣ１では、目標温度に応じたレベルの一定の参照電圧Ｖｒｅｆを発生する参照電圧発生回路４と、検出温度に応じたレベルの電圧Ｖｔを出力する温度センサ５と、参照電圧Ｖｒｅｆと電圧Ｖｔの高低を比較し、比較結果を示す信号を出力する比較回路６とを備え、参照電圧発生回路４および比較回路６の活性化／非活性化の制御が可能になっている。したがって、全部の回路を常時活性化させていた従来に比べ、消費電流が小さくて済む。 （もっと読む）

【課題】CPUの動作に支障を来すこと無く、消費電力を削減することが可能な半導体集積回路を提供する。
【解決手段】CPU１０と別に設けられた電源制御回路４０は、半導体チップ１上に設けられたCPU１０からの信号（例えばアイドル信号Ｓｉ）を検出する。電源制御回路４０は、この信号に応じて、CPU１０に対してスイッチ素子３０＿１を制御して電源電圧Ｖｐの供給を制御する。この制御により、ＣＰＵ１０の動作に支障をきたすことなく、効率よく電源制御が行える。 （もっと読む）

【課題】面積を小さくでき、かつ、消費電流の変化を抑制して安定した動作を行う半導体集積回路の全体消費電流を制御する電流変動制御装置を提供する。
【解決手段】電流変動制御装置は、本来的用途に応じて設けられている複数の既存内部回路Bを選択的に活性化させて調整用の消費電流を生じさせる電流制御回路と、内部回路Aのリセット解除およびリセット投入を制御するリセット制御信号を出力するとともに電流制御回路に動作許可を与える動作許可信号を出力するリセット制御回路と、を備える。電流制御回路は、既存内部回路Bに活性化制御信号を出力し、内部回路Aのリセット解除前に既存内部回路Bを順次選択して活性化させることによりこれら既存内部回路Bによる調整用消費電流を徐々に上昇させ、内部回路Aのリセット解除時に既存内部回路Bの活性化を停止させる。 （もっと読む）

【課題】リーク電流の大きさに基づいた集積回路の電源遮断の制御をする電源遮断制御回路および電源遮断制御方法を提供する。
【解決手段】集積回路の基本回路をモデル化したモデル回路を含むモデル回路部と、前記モデル回路で生じたリーク電流によって充電される出力電圧と予め設定された基準電圧とを比較する電圧比較回路部と、前記比較結果から前記出力電圧が前記基準電圧に達するまでの到達時間を計測し、該計測結果から前記リーク電流の大きさを判定する判定回路部と、前記判定されたリーク電流の大きさに基づいて、前記集積回路の電源遮断を制御する電源遮断制御回路部と、を備える、電源遮断制御回路。 （もっと読む）

【課題】電源ノイズを抑制する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓが印加される主配線（第１基準電圧幹線ＶＳＳ１）と、複数の副配線（基準電圧枝線ＶＳＳＢ）と、複数の基準電圧枝線ＶＳＳＢに接続されている複数の回路セル（不図示）と、入力される制御信号に応じて、複数の基準電圧枝線ＶＳＳＢのうち、所定の回路セルが接続されている基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１との接続および遮断を制御する電源スイッチセルＳＷ１,ＳＷ２,…と、複数の基準電圧枝線ＶＳＳＢを相互に接続する補助配線５０と、を有する。 （もっと読む）

【課題】デジタル処理コンポーネントの電源レベルを調整して、適正な電力消費を実現する。
【解決手段】複数の動作周波数に変更することができるクロック信号を選択的にデジタル処理コンポーネント（１００）に加えるクロック制御回路（７０５，７１０，７１５）が開示される。クロック制御回路（７０５，７１０，７１５）は（ｉ）第１の動作周波数を第２の動作周波数に変更するコマンドを受信する、（ｉｉ）コマンドに応答して加えられたクロック信号をディセーブルする、（ｉｉｉ）第２の動作周波数を有するテストクロック信号を発生する、（ｉｖ）テストクロック信号を電源調節回路（１２５）に加える、および（ｖ）電源調節回路（１２５）からの状態信号を感知するように操作できる。状態信号はデジタル処理コンポーネント（１００）の電源レベルが第２の動作周波数に対して適切な最適値に調節されていることを示す。 （もっと読む）

【課題】レベル変換を適切に行うことができるレベル変換回路を提供する。
【解決手段】レベル変換回路４５は、第１〜第４のＰＭＯＳトランジスタＰＨ１，ＰＨ２，ＰＨ４０，ＰＨ４１と、第１及び第２のＮＭＯＳトランジスタＮＨ１，ＮＨ２と、バイアス回路４６とを含み、基準電圧ＧＮＤと第１電源電圧Ｖｄｄを信号レベルとする入力信号ＩＮを、基準電圧ＧＮＤと第１電源電圧Ｖｄｄよりも高い第２電源電圧Ｖｐｐを信号レベルとする出力信号ＯＵＴにレベル変換する。バイアス回路４６により、第３及び第４のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１のゲートにバイアス電位ＰＢが供給され、出力信号ＯＵＴの変化時に第３及び第４のＰＭＯＳトランジスタＰＨ４０，ＰＨ４１に流れる電流が第１及び第２のＮＭＯＳトランジスタＮＨ１，ＮＨ２に流れる電流と比例関係となるよう制御される。 （もっと読む）

インターフェース回路用の信号ドライバ（２１１）は、第１信号レベルにおいて出力信号および入力信号を受け付ける第１ステージレベルシフタ（３１１）を持つ。この信号ドライバ（２１１）はまた、第１ステージレベルシフタ（３１１）に結合され、第２信号レベルにおいて信号を出力する第２ステージレベルシフタ（３１２）を持つ。第１（３１１）および第２（３１２）ステージレベルシフタの電子構成要素は、第２信号レベルよりも低い信頼性の限界を持っている。第１ステージレベルシフタ（３１１）および第２ステージレベルシフタ（３１２）の第１および第２ステージ構成は、第２信号レベルにおいて信号を出力する処理の際に、電子構成要素が、信頼性の限界より高い端子〜端子信号レベルにさらされるのを、防止する。
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レベルシフタ（４１０）は少なくとも２つのプルダウン回路（Ｍ１，Ｍ２，４１２またはＭ３，Ｍ４，４２２）を持つ。この回路は、レベルシフタから出力される最大信号レベルより低い信頼性の限界を伴う電子構成要素で作られる。このレベルシフタはまた、プルダウン回路（Ｍ１，Ｍ２，４１２またはＭ３，Ｍ４，４２２）に結合されるタイミング回路（４１１，４２１）を持つ。このタイミング回路は、電子構成要素が経験する端子〜端子信号レベルが信頼性の限界を超えることを防止するプルダウン回路への、入力信号（入力，input_n）の印加時間を制御する。
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【課題】追加回路を最小限に抑えた設計で消費電力を効果的に削減する消費電力制御を行う半導体集積回路装置を提供する。
【解決手段】バスマスタ３、４は、バスアクセス要求を発行して、かつアクセス許可がない場合は、クロックゲーティング回路６にクロック遮断要求を発行し、バスアービタ２は、バスアクセス許可を発行したとき、該バスアクセス許可の発行先のバスマスタに関するクロック遮断解除要求をクロックゲーティング回路に発行し、クロックゲーティング回路６は、クロック遮断要求を発行したバスマスタへのクロック供給を遮断し、クロック供給が遮断されたバスマスタに関するクロック遮断解除要求が発行されたとき該バスマスタへのクロック供給の遮断を解除する。 （もっと読む）

【課題】他の性能を落とさずに低消費電力化ＬＳＩ及びＬＳＩの低消費電力化を達成する半導体集積回路装置を提供すること。
【解決手段】低消費電力化ＬＳＩ１０１は、経年劣化の少ない動作初期の段階は、主に基準電圧から経年劣化マージンに相当する電圧を差し引いた動作電圧値を記憶し、経年劣化が進むとともに同一性能を保証するため段階的に動作電圧値が基準電圧に近づいていく動作電圧値を記憶する経年劣化係数テーブル１０４を備え、電源電圧制御部１０２は、不揮発記憶装置１０５に記憶された実使用時間と経年劣化係数テーブル１０４の値から最適な前記動作電圧値を求め、この動作電圧値を基に電源電圧を変化させる。 （もっと読む）

【課題】回路ブロックの電源供給／切断を制御する構成において安全且つ高速に回路ブロックの電源復帰が可能な半導体集積回路を提供することを目的とする。
【解決手段】半導体集積回路は、内部回路と、前記内部回路へ電源を供給する経路に設けられ、制御端子に印加される制御信号の電圧に応じた導通状態となることにより、前記内部回路への電源供給状態を制御する電源スイッチと、前記制御信号を所定の電圧にクランプするクランプ回路と、前記クランプ回路のクランプ動作の有効及び無効を切り替える切り替え回路とを含み、前記内部回路への電源供給状態を前記電源スイッチにより切断状態から供給状態に変化させるときに前記クランプ回路のクランプ動作を有効な状態に設定することを特徴とする。 （もっと読む）

【課題】入力電圧ＶＩＮが低い場合でもレベルシフタを構成するトランジスタの閾値のばらつきの影響を抑制して動作するようにし、かつ、出力電圧ＶＯＵＴの立ち上がりが速く、所望の出力電圧に達した後はレベルシフタによる消費電力を抑制することができる昇圧回路を提供する。
【解決手段】電源電圧ＶＤＤレベルのクロック信号ＣＫ３，ＣＫ４を出力電圧ＶＯＵＴレベルにシフトするレベルシフト部２０Ａ，２０Ｂに、出力電圧ＶＯＵＴが低くても正常に動作するレベルシフタ３０と、出力電圧ＶＯＵＴが高い時に低消費電流で動作するレベルシフタ４０を設け、動作開始から出力電圧ＶＯＵＴが所定の電圧に上昇すると想定されるまでレベルシフタ３０を選択し、その後、レベルシフタ４０に切り替えて昇圧動作を継続する。 （もっと読む）

【課題】低耐圧トランジスタを使用して構成可能であり、ＣＭＯＳプロセスに適した回路構成を有するレベルシフト回路を提供する。
【解決手段】レベルシフト回路１０が有するトランジスタＭ５は、Ｖ＿ＢＯＯＴとＶ＿ＬＸの間に結合され、ハイサイドＮＭＯＳトランジスタＭＡのゲートを駆動するための出力信号を生成する。Ｖ＿ＢＯＯＴは、ブートストラップ回路１１によってＶ＿ＬＸを基準に生成される。Ｖ＿ＬＸは、トランジスタＭＡのソース電位である。ＰＭＯＳトランジスタＭ３は、ソースとバックゲートがＶ＿ＢＯＯＴに、ドレインがトランジスタＭＡのゲートに結合される。クランプ・トランジスタＭ１１は、ゲートがトランジスタＭＡのソースに、ソースとバックゲートがトランジスタＭ３のドレインに結合される。クランプ・トランジスタＭ１２は、ゲートがトランジスタＭＡのソースに、ソースとバックゲートがトランジスタＭ３のゲートに結合される。 （もっと読む）

【課題】高電圧側の電源電圧の変動による遅延時間の変動を小さくし、クロック出力用に使用する場合にはクロックジッタを低減し、高信頼性を得ることができ、また、高電圧側の電源電圧を低くした高速信号ラインにも使用できるようにしたレベルアップ変換回路を提供する。
【解決手段】ＰＭＯＳトランジスタＰＭ７、ＰＭ８を設け、入力デジタル信号ＳＩＮがＶＤＤＬ（Ｈレベル）の場合、ノードＮ５の電位を高電圧側の電源電圧ＶＤＤＨとし、入力デジタル信号ＳＩＮが０Ｖ（Ｌレベル）に変化したときに、ＰＭＯＳトランジスタＰＭ２がＯＦＦからＯＮになる時間を短くする。 （もっと読む）

【課題】第１ｐ型トランジスタにおけるカット電流を低減する。
【解決手段】高レベル電源電圧ＨＶを一端に受ける第１および第２ｐ型トランジスタ１４，２０と、一端が第１および第２ｐ型トランジスタの他端にそれぞれ接続され、他端に可変負電源電圧ＺＶｓｓが供給される第１および第２ｎ型トランジスタ１８，２４を含む。
第１ｎ型トランジスタ１８の制御端に通常正電源電圧Ｖｃｃ、第２ｎ型トランジスタ２４の制御端に負電源電圧Ｖｓｓを供給することで、第２ｐ型トランジスタ２０と第２ｎ型トランジスタ２４の接続部から高レベル正電源電圧ＨＶのいずれかを出力する。この高レベル正電源電圧ＨＶを出力する時に、前記可変負電源電圧ＺＶｓｓを第１ｎ型トランジスタ１８の十分なオン状態が維持できる範囲内で負電源電圧Ｖｓｓより高い電圧にする。 （もっと読む）

【課題】出力端子に接続された被供給回路の動作が不安定とならず、かつ貫通電流が発生しない電源選択装置を提供する。
【解決手段】本電源選択装置は、電圧源入力端子１と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１１ｂを備え、電圧源入力端子２と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ｃとＰＭＯＳトランジスタ１１ｄを備え、電源電圧切り替え時に、ＰＭＯＳトランジスタ１１ａ〜１１ｃを遮断状態にし、かつＰＭＯＳトランジスタ１１ｄを導通状態にして、電圧源入力端子２に入力された電圧を、ＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ供給する。 （もっと読む）