【課題】低コストで実現でき、小型化、低消費電力化及び高周波化に資するとともに、フリップフロップ回路の誤動作を防止するレベルシフト回路及びレベルシフト回路を用いたスイッチング電源装置を提供する。
【解決手段】それぞれ一端がレベルシフト電源に接続された抵抗Ｒ１、Ｒ２と、抵抗Ｒ１の他端にドレインが接続されたトランジスタＭＮ３と、抵抗Ｒ２の他端にドレインが接続されたトランジスタＭＮ４と、入力信号に基づいてトランジスタＭＮ３，ＭＮ４のオン／オフを制御するパルス発生回路１０と、トランジスタＭＮ３がオンである場合にセット信号、トランジスタＭＮ４がオンである場合にリセット信号を生成する制御部と、セット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力するフリップフロップ１２とを備える。 （もっと読む）

【課題】 低電力モードを有するＬＳＩにおいて、低電力モードで電力が低減されていない場合にも、ＬＳＩを搭載する機器が性能劣化等に至るのを防止することが可能なＬＳＩを提供する。
【解決手段】 動作モードを指示し、そのモードの通りに動作しているかを検出する回路であって、低電力モード時の電流を擬似的に測定し、低電力モードに移行したにもかかわらず実際には電流が低減されていない場合に警告信号を発する。 （もっと読む）

【課題】回生により消費電力を抑制する回路装置、電子機器及び電源供給方法等を提供すること。
【解決手段】回路装置は、第１の電源電圧ＶＰと第２の電源電圧ＶＭを供給する電源回路１００と、第１の電源電圧ＶＰと第２の電源電圧ＶＭが供給されることで断熱的回路動作を行う論理回路２００と、を含む。電源回路１００が供給する第１の電源電圧ＶＰは、第１の基準電圧を基準電圧として周期的に変化する。電源回路１００が供給する第２の電源電圧ＶＭは、第２の基準電圧を基準電圧として周期的に変化する。電源回路１００は、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す第１の電源電圧ＶＰと第２の電源電圧ＶＭを共振により供給する。 （もっと読む）

【課題】異なる電圧レベル規定間でインターフェースすることのできる、入力／出力（ＩＯ）インターフェース・サーキットを提供する。
【解決手段】供給電圧から、制御できる範囲で第１バイアス電圧を作り出し、ＩＯレシーバーの作動電圧耐容最高リミット以下に抑える作業、及び、ＩＯパッドを通して供給されている外部電圧から、制御できる範囲で第２バイアス電圧を作り出し、ＩＯレシーバーの作動電圧耐容最高リミット以下に抑える作業、を含む手法。この手法はまた、ノーマル状態及び耐性状態の際には第１バイアス電圧、あるいはフェイルセーフ状態の際には第２バイアス電圧から、出力電圧を導出する作業をも含む。耐性状態とは、集積回路のＩＯパッドを通して供給されている外部電圧が、ゼロと供給電圧以上の値との間で変化する作動モードであり、フェイルセーフ状態とは、供給電圧がゼロの作動モードである。 （もっと読む）

【課題】入力／出力（ＩＯ）サーキットを保護する為のバイアス電圧を発生させる。
【解決手段】供給電圧から、制御できる範囲で発生した第１バイアス電圧を受信し、集積回路（ＩＣ）の入力／出力（ＩＯ）コア・エンド・デバイスにおける、ひとつあるいは複数の構成能動サーキット素子の作動電圧耐容最高リミット以下に抑え、ＩＯパッドとインターフェースさせる作業、ＩＯパッドを通して供給されている外部電圧から制御できる範囲で発生した第２バイアス電圧を受信し、ＩＯパッドとインターフェースさせる作業、を含む。この手法は更に、ＩＯコアによって発生したコントロール・シグナルを、制御できる範囲で活用し、ドライバー・モードで作動の際には第１バイアス電圧から、フェイルセーフ及び耐性モードで作動の際には第２バイアス電圧から、出力バイアス電圧を導出する作業も含む。 （もっと読む）

【課題】ゲートリークによる消費電力の増大を抑制し、電源［ＶＤＤ］−［ＧＮＤ］間のノイズを低減すること。
【解決手段】本発明の半導体集積回路は、機能ブロックと領域部３ｂとを具備している。機能ブロックは、電源［ＶＤＤ］−［ＧＮＤ］間に設けられ、常に動作する。領域部３ｂにおいて、周辺機能ブロック４は、信号線９と電源［ＧＮＤ］との間に設けられ、動作モード又は非動作モードを実行する。電源スイッチＭＰは、電源［ＶＤＤ］と信号線９との間に設けられ、動作モードにおいて電圧ＶＤＤを信号線９に供給し、非動作モードにおいて信号線９への電圧ＶＤＤの供給を遮断する。ＭＯＳトランジスタは、周辺機能ブロック４に設けられ、そのバックゲートに電源［ＶＤＤ］と電源［ＧＮＤ］との一方の電源が接続されていて、非動作モードにおいて、そのゲートに他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。 （もっと読む）

【課題】１つの回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成において、スイッチオンのタイミングを適切に制御可能な半導体装置を提供する。
【解決手段】半導体装置は、内部回路と、内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、内部回路に電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、命令部の電源供給指示に応答して、複数の電源スイッチを順次導通状態にして内部回路への電流供給量を増やしていく際に、複数の電源スイッチを導通させるタイミングを検知結果に応じて制御する論理回路とを含む。 （もっと読む）

【課題】 高電位側スイッチング素子の導通を示す第１状態から前記高電位側スイッチングデバイスの非導通を示す第２状態への遷移、または前記第２状態から前記第１状態への遷移に伴い発生する過渡的な電圧ノイズに曝された場合であっても誤信号が発生することのない半導体回路を提供する。
【解決手段】 高電位側スイッチング素子駆動回路１は、レベルシフト回路２の第１の負荷抵抗２８、２８に発生するオン側、オフ側の第１のレベルシフト済み信号Ｓ４、Ｓ５のうち少なくとものいずれか一方に信号が発生したときに、第２の負荷抵抗３０、２９に同時に発生する第２のレベルシフト済み信号Ｓ６、Ｓ７によって制御され、他方の出力が発生しないようにレベルシフトの出力を抑制する短絡手段３１、３２を有する。 （もっと読む）

【課題】サブスレッショルド領域で動作するサブスレッショルドＣＭＯＳ回路の遅延バラツキを補正する回路及び方法を提供する。
【解決手段】ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるサブスレッショルドディジタルＣＭＯＳ回路に対して制御出力電圧を電源電圧として供給する電源電圧制御回路であって、電源電圧に基づいて所定の微小電流を発生する微小電流発生回路と、発生された微小電流に基づいて遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧としてサブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えた。 （もっと読む）

【課題】駆動電圧出力回路の回路規模を低減しつつ、出力される駆動電圧の精度を高める。
【解決手段】Ｄ／Ａ変換器１０１・１０２が画素ごとの画像データに基づいて出力する正または負の画像信号電圧は、入力セレクタ１０３を介して増幅器１０４・１０５に入力される。増幅器１０４・１０５には、画像信号電圧の極性に応じた極性の電源電圧が電源回路１１０から供給され、これらに応じた極性の駆動電圧が出力される。同一の増幅器１０４・１０５から正負の駆動電圧が出力されるので、オフセットのばらつきによる正負の駆動電圧の振幅の変動は生じない。また、実際上の動作電圧の範囲が例えば上記振幅の約１／２になるので、半導体基板上に占める面積の低減や、動作速度の高速化も容易になる。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）

【目的】ハーフブリッジ回路などに用いることができ、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができるレベルシフト回路を提供する。
【構成】高電位側駆動回路１０中のレベルシフト回路に、ラッチ回路３０およびラッチ回路３０の前段に、２つの入力Ｖ１，Ｖ２が共にＬであることを検出すると出力を高インピーダンスにする伝達回路２０を設けたので、dv/dtノイズによる誤信号を効果的にブロックすることができる。この伝達回路２０は、ブロックを完全にするために回路の一部の遅延をわざと長くすることは必要ないので、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができる。 （もっと読む）

【課題】レベルシフタを備える半導体装置、ディスプレイ装置及びその動作方法を提供する。
【解決手段】第１論理状態を有する一つのビット及び第２論理状態を有する少なくとも一つのビットを含むコードを生成するコード生成部と、複数の電圧制御部及び複数の電圧変換部を備え、コードに応答して複数の出力端から第１電圧レベルまたは第２電圧レベルを有する出力信号を出力するレベルシフタと、を備え、複数の電圧制御部のうち一つの電圧制御部を除いた残りの電圧制御部は、出力端のうち一つの出力端を除いた残りの出力端を通じて出力される第１信号を、少なくとも一つのビットに応答して第１電圧レベルに制御し、複数の電圧変換部のうち一つの電圧変換部は、除いた一つの出力端を通じて出力される第２信号を、第１信号に応答して第２電圧レベルに制御する半導体装置である。 （もっと読む）

【課題】レベルシフタによる面積の増加や電力の増加がなく、高耐圧Ｐ型ＦＥＴの電流能力を分散させるレベルシフト出力回路を提供すること。
【解決手段】レベルシフタ４０は、電源ＮＶＤＤ３と電源ＮＧＮＤ間に接続され、入力信号Ｓｉｎ１“Ｌ”に応じて出力信号“Ｌ”を出力し、入力信号Ｓｉｎ２“Ｈ”に応じて出力信号“Ｈ”を出力する。高圧インバータ５０−１〜５０−ｚは、電源ＮＶＤＤ３と電源ＮＧＮＤ間に接続され、制御信号Ｓｃｔｒ１“Ｌ”とレベルシフタ４０からの出力信号“Ｌ”とに応じて出力信号“Ｈ”を出力し、制御信号Ｓｃｔｒ２“Ｈ”とレベルシフタ４０からの出力信号“Ｈ”とに応じて出力信号“Ｌ”を出力する。高耐圧Ｐ型ＦＥＴ６０−１〜６０−ｚは、電源ＮＶＤＤ３と電源出力ノードＮＶＤＤ２間に接続され、それぞれ、高圧インバータ５０−１〜５０−ｚからの出力信号“Ｌ”に応じて電圧ＶＤＤ３を供給する。 （もっと読む）

【課題】本発明は、中央処理装置の低消費電力モード時に外部から供給されるアナログ信号の正確なＡＤ変換を行うことができる半導体集積回路を提供することを目的とする。
【解決手段】割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段１１と、外部から供給されるアナログ信号をエッジ検出信号により保持し、中央処理装置１３からの制御により、保持しているアナログ信号をＡＤ変換して中央処理装置に供給するＡＤ変換手段１２とを有し、割込み信号又はエッジ検出信号によって中央処理装置が低消費電力モードからクロックを高速とする通常モードとなった後にＡＤ変換手段１２に保持しているアナログ信号をＡＤ変換したデジタルデータを中央処理装置１３に取り込む。 （もっと読む）

【課題】入力信号の振幅が入力トランジスタのしきい値電圧より小さい場合でも、正常に動作可能な振幅変換回路を提供する。
【解決手段】振幅の小さい入力信号ＩＮＳを、振幅の大きな出力信号／ＯＵＴＳに変換する振幅変換回路において、出力端子ＯＵＴを放電するトランジスタＱ５のゲートには、容量素子Ｃ１を介して入力信号ＩＮＳが供給される。充放電回路１は、入力信号ＩＮＳの非活性期間に、トランジスタＱ５のゲート電圧を、しきい値電圧に略等しい電圧にする。 （もっと読む）

【課題】電源電圧変動除去比を悪化させることなく、低電圧動作を維持したまま消費電流の低い基準電圧回路を実現すること。
【解決手段】ＥＤ型基準電圧のデプレッショントランジスタを直列に接続した複数のデプレッショントランジスタで構成し、カスコード用デプレッショントランジスタのゲート端子をＥＤ型基準電圧のデプレッショントランジスタの接続点に接続する構成とした。 （もっと読む）

【課題】送信機または受信機における入出力（Ｉ／Ｏ）終端電圧基準の設定を容易にする方法およびシステムを提供する。
【解決手段】送信機及び受信機はそれぞれ、所望の結合方式に基づく適切な終端基準電圧を選択するための終端回路を有する。送信機は、送信ドライバに連結された終端回路を有し、送信ドライバの終端電圧基準として、電源電圧、接地電圧または電源電圧の半分の電圧のうちのいずれか一つを選択する。また、受信機は、受信機の終端電圧基準として、電源電圧または接地電圧のいずれかを選択する終端回路を有する。 （もっと読む）

【課題】デカップリング容量セルを用いて電源配線の電圧変動を抑制し、かつ、電源配線の電源共振を防ぐ半導体装置を提供する。
【解決手段】半導体チップ１００に複数配置されたデカップリング容量セルを、トランジスタ素子及び容量素子の直列回路で構成する。制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。 （もっと読む）

【課題】 クロック信号を調節してノイズを補償することである。
【解決手段】 第１の集積回路（ＩＣ）は、調節可能な遅延回路と第１のインターフェイス回路とを有する。第１のインターフェイス回路に与える遅延クロック信号を作り出すために、調節可能な遅延回路に第１のクロック信号が与えられる。第２のＩＣは、電源電圧検知回路と、第１のＩＣを相手にデータを転送する第２のインターフェイス回路とを有する。電源電圧検知回路は、第２のＩＣの電源電圧内のノイズを示すノイズ信号を第１のＩＣに与える。そのノイズ信号に基づいて、調節可能な遅延回路が遅延クロック信号の遅延を調節する。他の実施形態では、エッジが着色されたクロック信号が、集積回路（ＩＣ）間で高周波ジッタを共通にすることにより、それらのＩＣ間のデータ伝送における高周波ジッタの影響を減らす。他の実施形態では、電源電圧を使用して複数のＩＣ上でクロック信号を生成する。 （もっと読む）