【課題】半導体装置の消費電力を低減する。
【解決手段】内部回路（ＬＫ＃２）の内部ノードに対応して対応の内部ノードの信号をラッチする複数のラッチ回路（Ｆ１−Ｆ７）をテストパス（３０２）に配置する。内部回路のＭＩＳトランジスタは、ラッチ回路のＭＩＳトランジスタよりスタンバイ状態時にゲートトンネル電流が低減される状態に設定される。 （もっと読む）

【課題】入力側及び出力側の端子を接地電位に保持可能にすることで、消費電力を低減させたレベルシフタを提供すること。
【解決手段】本発明の一態様のレベルシフタは、接地電位と第２電位レベルとの間で変化する入力信号ＩＮを接地電位と第３電位レベルとの間で変化する出力信号ＯＵＴに変換するレベルシフタである。このレベルシフタは、特に、入力信号ＩＮが入力される入力端子の電位を接地電位に保持可能に構成された第１回路と、出力信号ＯＵＴが出力される出力端子の電位を接地電位に保持可能に構成された第２回路とを備える。 （もっと読む）

【課題】
内部電源電圧を遮断するパワーダウンモードへの移行を誤動作無く確実に実行するパワーダウンモードの移行シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する第１の内部回路３０と、電源電圧を供給されて動作する入出力回路２４と、第１の内部回路３０からの信号を入力し、電源電圧の電圧レベルに変換するレベルシフタ２３と、システム電圧発生回路１０を制御する制御回路４０とを備え、制御回路４０は起動信号Ｐ４を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号Ｐ５を出力する遅延回路１００を有し、起動信号はレベルシフタ２３を非活性又は活性として制御し、短絡制御信号はシステム電圧発生回路１０を停止状態又は動作状態として制御する構成とした。 （もっと読む）

【課題】実装面積を削減できる回路装置、電子機器及び電源回路等を提供すること。
【解決手段】回路装置は、共振回路を有する電源回路と、論理回路と、を含む。共振回路は、第１のコイルＬ１と、第１のコイルＬ１とコア部を共有する第２のコイルＬ２と、を有する。論理回路は、共振回路により生成された電源電圧ＶＰ、ＶＭが供給されることで断熱的回路動作を行う。 （もっと読む）

【課題】 電源遮断機能を有するLSIにおいて、電源遮断をオンオフするときにリーク電流による電流が急激に変化すると電源線にノイズを生ずる。
【解決手段】 情報処理装置であって、回路ブロックと、前記回路ブロックに電源を供給するためのローカル電源線と、電源線と、前記電源線と前記ローカル電源線の間にそのソース―ドレイン経路が設けられる第１のトランジスタとを有し、前記第１のトランジスタは、第１の状態においてはオフ状態に制御され、第２の状態においてはオン状態に制御され、前記第１の状態から前記第２の状態に移行する際に、前記第１のトランジスタは、前記第１のトランジスタのソース―ドレイン経路を流れる電流の変化率が、所定の値を超えないように制御されることを特徴とする。 （もっと読む）

【課題】電源電圧の変動の際に、半導体装置の製造ばらつきがあったとしても、容易に誤動作しない低電圧側回路から高電圧側回路に制御信号を伝達するレベルシフト回路を提供する。
【解決手段】レベルシフト回路において、高電圧側の電源電圧変動ｄＶ／ｄｔが回路のロジックレベルに影響を与える程度に発生した時において、この変動はセット側にもリセット側にも起こることを利用し、時定数生成回路、もしくは電源電圧変動が先に起こる個所からの信号によって、第１、第２の論理回路において、誤動作の信号が通過するのをマスクして防止する。このマスクするタイミングに充分、余裕をとることにより、半導体プロセスにおける製造ばらつきが個々の素子にあったとしても、高電圧側の電源電圧変動ｄＶ／ｄｔが発生時の誤信号がフリップフロップに伝わるのを防止でき、誤動作しない低電圧側回路から高電圧側回路に制御信号を伝達する。 （もっと読む）

【課題】レベルシフト回路を構成する素子数の削減を図る。
【解決手段】レベルシフト回路１において、第２の電源ＶＣＣ、第３のトランジスタＰＭ３、及び第１の出力端子ＯＵＴＢと直列に接続する第１のスイッチＰＭ１と、第２の電源ＶＣＣ、第４のトランジスタＰＭ２、及び第２の出力端子ＯＵＴと直列に接続し、第１のスイッチＰＭ１と同一の通電状態となる第２のスイッチＰＭ２と、第１の出力端子ＯＵＴＢ及び第２の出力端子ＯＵＴの間に接続され、第１のスイッチＰＭ１及び第２のスイッチＰＭ２に対して排他的な通電状態となる第３のスイッチＮＭ１０とを備える。 （もっと読む）

【課題】リーク電流を少なくできる可変容量回路及びこれを備える発振回路を提供する。
【解決手段】オフ時のＮＭＯＳトランジスタ１２において、ソース電圧がＰＭＯＳトランジスタ１１によって電源電圧ＶＤＤになるので、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。よって、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなり、可変容量回路３０のリーク電流が少なくなる。ＮＭＯＳトランジスタ２２も同様である。 （もっと読む）

【課題】回路本体のリーク電流を速やかに低減させる。
【解決手段】半導体集積回路１００は、回路本体１０１、回路本体１０１の電源端１０１ｂに接続された疑似電源線ＶＡ、疑似電源線ＶＡにＮチャネルＭＯＳトランジスタＭＳ１を介して接続された低電位電源線Ｖ１、回路本体１０１の電源端１０１ａに接続された高電位電源線Ｖ２、導通時に疑似電源線ＶＡと高電位電源線Ｖ２との電位差を小さくするように疑似電源線ＶＡ及び低電位電源線Ｖ１に接続されたダイオードＤＩ１、及び疑似電源線ＶＡ及び高電位電源線Ｖ２に接続されたＰチャネルＭＯＳトランジスタＭＳ２を備える。 （もっと読む）

【課題】 ゲート酸化膜の信頼性を維持しながら、待機時のリーク電流を抑制でき、回路面積の増加を最小限にでき、欠陥を確実に検出することができる半導体集積回路を実現する。
【解決手段】 論理回路１０と電源電圧Ｖ_ddの供給端子との間にスイッチング回路２０を設ける。動作時に、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの電圧を印加し、チャネル領域に電源電圧Ｖ_ddと同じかまたは僅かに低いバイアス電圧Ｖ_Bを印加することで、トランジスタＭＰ０のしきい値電圧を低くし、その電流駆動能力を大きくする。待機時にトランジスタＭＰ０のゲートに電源電圧Ｖ_ddと同じ電圧を印加し、ソースに電源電圧より低い電圧を印可し、チャネル領域に電源電圧Ｖ_ddと同じかまたはそれより高いバルクバイアス電圧Ｖ_Bを印加し、トランジスタＭＰ０のドレイン電流を最少化することにより、論理回路１０の電流経路を遮断し、リーク電流の発生を抑制する。 （もっと読む）

【課題】単電源駆動の構成において常に所望のバイアス条件が得られると共に、生産性の向上、コストの低減を図ることができるようにする。
【解決手段】Ｎ−ｃｈディプレッション型ＦＥＴ１を単一の正電源３で駆動する構成において、ＦＥＴ１のソースと接地との間に、ソース電圧を制御するための第１（ＮＰＮ）トランジスタＱ1 が接続され、この第１トランジスタＱ1 のベースには、このベースにＦＥＴ１のドレイン電流の大きさに応じた調整用電流を供給するための第２（ＰＮＰ）トランジスタＱ2 が接続される。また、ＦＥＴ１のドレインと正電源３との間に、ドレイン電流検出用の抵抗Ｒ_３が接続され、上記第１トランジスタＱ1 によりＦＥＴ１のソース電圧を制御することで、ＦＥＴ１のドレイン電流が常に一定となるように自動調整を行う。 （もっと読む）

【課題】より簡易な手法で、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出する。
【解決手段】検出回路２２を、リセットパルス入力端子ＥＸＴＲＳＴに論理ハイの信号が入力されているときには論理ハイの信号を出力すると共にリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号が入力されているときには入力されている論理信号をそのまま出力するｎ個の第１バッファ２４が直列接続されてなる第１バッファ回路２６と、リセットパルス入力端子ＥＸＴＲＳＴに論理ハイの信号が入力されているときには論理ローの信号を出力すると共にリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号が入力されているときには入力されている論理信号をそのまま出力するｎ個の第２バッファ２８が直列接続されてなる第２バッファ回路３０と、を、リング状に接続することにより構成した。 （もっと読む）

【課題】回路シミュレーションをすることなくスリープ状態からアクティブ状態への遷移時における、ラッシュカレントの発生を抑える半導体装置を提供する。
【解決手段】半導体装置は、複数のブロックに分割された内部回路と、各々の内部回路と電源線またはグランド線との間にそれぞれ接続されたスイッチ回路と、各々の内部回路と対応する各々のスイッチ回路との接続点に接続された制御信号生成回路とを備える。初段のスイッチ回路は、外部から入力されるスリープ信号によりオン／オフが制御され、２段目以降のスイッチ回路は、それぞれ、前段の制御信号生成回路が前段のスイッチ回路のオン／オフにより対応する接続点の電位の変化を検出して生成する制御信号により、初段のスイッチ回路と同じ状態にオン／オフが制御されることにより、上記課題を解決する。 （もっと読む）

【課題】
内部電源回路からの内部電源電圧が安定状態となり、レベルシフタの入力が適正となった後に、レベルシフタを活性化させるパワーダウンモードの復帰シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧からシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する内部回路３０と、入出力回路２４と、内部回路からの信号を入力し、電源電圧の電圧レベルに変換し入出力回路へ出力するレベルシフタ２３と、レベルシフタを制御する制御回路４０とを備え、システム電圧発生回路１０が停止状態から動作状態へ移行するとき、制御回路は内部回路が動作状態であることを判定する第１の判定手段４１と、システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段４２とを備え、双方の判定手段の結果に基づいてレベルシフタを活性化する構成とした。 （もっと読む）

【課題】スリープ状態の論理回路ブロックにおける寄生容量を用いることにより、電源共振雑音などの電源ノイズを大幅に低減する。
【解決手段】電源ノイズ測定回路９によって電源電圧ＶＤＤをモニタし、電源電圧ＶＤＤが任意の基準電圧以上となると、制御信号ＣＯＮを出力し、スイッチコントローラ８は、仮想基準電位ＶＳＳＡに蓄積された電荷を放出し、その後、任意の期間が経過すると、仮想基準電位ＶＳＳＡに電荷を蓄積するようにスイッチ部６を制御することによって、基準電位ＶＳＳ、および電源電圧ＶＤＤの電位を下降／上昇させ、電源電圧ＶＤＤの電源共振雑音をキャンセルする。 （もっと読む）

【課題】動作電圧を制御してプロセスばらつきを補償する条件で設計した半導体集積回路の起動問題を解消する。
【解決手段】本発明による半導体集積回路は、プロセスばらつきに対して第１のコーナー条件で設計された第１回路部１と、第１の条件より狭い第２のコーナー条件で設計された第２回路部２と、第１回路部１における遅延量に応じて、第１回路部１及び第２回路部２に供給する動作電圧を変更し、動作電圧の変化による遅延特性が第２コーナー条件における遅延特性に適合した場合、第２回路２を起動する制御部１２とを具備する。 （もっと読む）

【課題】貫通電流を防止するレベルシフト回路
【解決手段】従来のレベルシフト回路にＰＭＯＳトランジスタＭＰ３およびＭＰ４ならびにレベルシフト回路の出力信号をフィードバックするスイッチ制御回路を追加することで、従来回路の問題点であった貫通電流の流れる時間を減らし、消費電力を低減させ、かつ実装面積の増加を抑えながら高速動作させる。 （もっと読む）

【課題】どの条件下でも一定のパルス幅で駆動する電源回路を提供する
【解決手段】電源回路１０は、外部回路２０と接続可能である。電源回路１０は、一定の内部電圧を外部回路２０に印加するフィードバック回路１２と、パルスのパルス幅に応じた電荷を外部回路２０に供給する電荷供給回路１４と、外部回路２０のオペレーションに対応するオペレーション状態に依存しない一定のパルスを電荷供給回路１４に供給する電源制御回路１６と、備える。 （もっと読む）

【課題】
内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供する。
【解決手段】
電源が供給される集積回路において，電源が供給され内部電源を内部に供給する電源配線と，内部電源を供給される第１及び第２の内部回路と，第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を第２の内部回路に供給するイネーブル信号供給回路とを有し，イネーブル信号供給回路は，イネーブル信号が非動作状態から動作状態に変化したときに動作状態の期間を間欠的に発生する調整イネーブル信号を生成し第２の内部回路に供給する。 （もっと読む）

【課題】不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法を提供する。
【解決手段】不均一なデューティサイクルを有する入力信号をコンデンサ・デジェネレイティング差動対回路に入力し、前記回路内の１つ以上のコンデンサの両端に、前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす直流電圧を形成し、差動対回路のスイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間が、入力信号とスイッチングレベルとの交差点により規定される。必要に応じて、出力信号のデューティサイクルが少なくとも実質的に均一になるまで、信号（およびスイッチングレベル）が調整される。 （もっと読む）