半導体装置及び半導体装置の電源制御方法
【課題】１つの回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成において、スイッチオンのタイミングを適切に制御可能な半導体装置を提供する。
【解決手段】半導体装置は、内部回路と、内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、内部回路に電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、命令部の電源供給指示に応答して、複数の電源スイッチを順次導通状態にして内部回路への電流供給量を増やしていく際に、複数の電源スイッチを導通させるタイミングを検知結果に応じて制御する論理回路とを含む。
【解決手段】半導体装置は、内部回路と、内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、内部回路に電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、命令部の電源供給指示に応答して、複数の電源スイッチを順次導通状態にして内部回路への電流供給量を増やしていく際に、複数の電源スイッチを導通させるタイミングを検知結果に応じて制御する論理回路とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般に半導体装置に関し、詳しくは電源制御機構を備えた半導体装置に関する。
【背景技術】
【０００２】
電子機器においては、低消費電力化への要求が強くなっており、電源切断機能を備えたＬＳＩ（大規模集積回路）を採用する場合が多くなっている。電源切断機能を備えたＬＳＩでは、内部の複数の回路ブロックのうち不使用状態の回路ブロックの電源を切断することにより、その回路ブロックでのリーク電流の消費を無くして消費電力を削減する。この機能は、特に待機時の電力削減要求が厳しい通信用携帯機器では必須の技術である。
【０００３】
図１は、電源切断機能を搭載したＬＳＩにおける問題点を説明するための図である。半導体集積回路１０は、ＨＩＧＨ側電源配線１１、ＬＯＷ側電源配線１２、電力管理ユニット（ＰＭＵ）１３、回路ブロック１４、回路ブロック１５、安定化容量１６、安定化容量１７、パワースイッチであるＰＭＯＳトランジスタ１８及び１９を含む。回路ブロック１４に供給する電源電圧のＨＩＧＨ側とＬＯＷ側との間には、回路ブロック１４の電源電圧を安定化するための安定化容量１６が設けられる。図１の例では、回路ブロック１４の電源電圧のＨＩＧＨ側に、パワースイッチであるＰＭＯＳトランジスタ１８が設けられている。電力管理ユニット１３がＰＭＯＳトランジスタ１８のゲートに印加するゲート制御信号ｇａを制御することにより、回路ブロック１４への電源供給／停止を切り替えることができる。回路ブロック１５についても、回路ブロック１４と同様の構成となっている。
【０００４】
電源切断機能により、回路ブロック１４の電源が切断されている状態を考える。切断状態が続くと、安定化容量１６の電荷及び回路ブロック１４内部の電荷が全てリーク電流の経路を介して放電され、電圧ＶＤＤＶＡはグランド電圧ＶＳＳに近い電圧まで降下する。この状態で、電力管理ユニット１３がＰＭＯＳトランジスタ１８を導通状態にして回路ブロック１４への電源供給を開始すると、回路ブロック１４内部の容量及び安定化容量１６を充電するために大量の突入電流（ｒｕｓｈ ｃｕｒｒｅｎｔ）が発生する。この突入電流が流れることにより、ＨＩＧＨ側電源配線１１に電源ノイズ（Ｄｙｎａｍｉｃ ＩＲ−ｄｒｏｐ）が発生し、ＨＩＧＨ側電源配線１１上を伝搬して半導体集積回路１０の各部に悪影響を及ぼす。例えば回路ブロック１５や電力管理ユニット１３の電源電圧が変動することにより、これらの回路が誤動作してしまう可能性がある。このような電源電圧の変動は、主に、ＨＩＧＨ側電源配線１１とＬＯＷ側電源配線１２との間の電圧値が瞬間的にΔＶ降下する形で現れる。
【０００５】
一般的に、ＰＭＯＳトランジスタ１８のサイズ（ゲート幅）が小さければ、供給電流量が少ないので、突入電流を抑制してΔＶを許容可能範囲内に収めることができる。しかしこの場合、回路ブロック１４の消費電流（例えばリーク電流）に相当する量の電流を供給できずに、回路ブロック１４及び安定化容量１６を所望の電圧値まで充電することができない可能性がある。逆に、回路ブロック１４の消費電流を賄うに十分なサイズのＰＭＯＳトランジスタ１８を用いると、突入電流が大きくなり、ΔＶが許容可能な範囲を超えてしまう。ところがＰＭＯＳトランジスタ１８のサイズを更に大きくすると、ＰＭＯＳトランジスタ１８のゲートの入力容量が大きくなりゲート制御信号ｇａの波形が鈍くなる結果、スイッチング速度が低下して突入電流が少なくなるという現象が生じる。このようにしてゲート制御信号ｇａの波形を鈍くすることにより、ΔＶを許容可能範囲内に収めるように設計することができる。
【０００６】
ゲート制御信号の波形を鈍らせる仕組みとして、上記のトランジスタのゲート容量を大きくする手法、大きな設計容量をゲートに付加する手法、ゲート制御信号を駆動するバッファの駆動力を下げる手法等がある。このうち、ゲート容量を大きくする又は大きな設計容量をゲートに付加する手法では、容量がチップ内の面積を占有するために製造コストが上昇する要因となる。またバッファ駆動力を下げる手法では、製造バラツキ等によりバッファが正常動作しないチップが多発し、製造歩留まりが低下し、結果として製造コストが上昇する要因となる。また、電源遮断したい回路の規模が大きくなると、上記の傾向は更に顕著になる。
【０００７】
特許文献１には、電源スイッチを小さいサイズの多数の電源スイッチに分割しておき、タイミングをずらしながら各電源スイッチを順次オンさせていく構成が開示されている。最終的には回路の消費電流を供給するのに必要な分の電源スイッチを全てオンさせる。特許文献２には、電源遮断対象の回路を小さい回路ブロックに分割し、タイミングをずらしながら各回路ブロックを順次オンさせていく構成が開示されている。最終的には分割した回路ブロックを全てオンさせる。
【０００８】
特許文献２のように電源遮断対象の回路を小さい回路ブロックに分割することは、設計が困難になる等の観点から好ましくない。従って、特許文献１のように１つの電源遮断対象の回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成が好ましい。このように１つの回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成の場合、必要以上に長い時間をかけることなく且つ確実に電源ノイズを回避できるように、スイッチオンのタイミングを適切に制御することが望まれる。そのためには、固定的に設定した制御とするのではなく、動作状態に応じて動的にスイッチオンのタイミングを制御することが望まれる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−６５７３２号公報
【特許文献２】特開２００７−２６７１６２号公報
【特許文献３】特開平１１−２１４９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上を鑑みて、１つの回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成において、スイッチオンのタイミングを適切に制御可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
半導体装置は、内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、前記内部回路に前記電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、前記命令部の電源供給指示に応答して、前記複数の電源スイッチを順次導通状態にして前記内部回路への電流供給量を増やしていく際に、前記複数の電源スイッチを導通させるタイミングを前記検知結果に応じて制御する論理回路とを含むことを特徴とする。
【００１２】
半導体装置の電源制御方法は、内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部とを含み、前記命令部の電源供給指示に応答して前記複数の電源スイッチを導通状態にして前記内部回路を電源遮断状態から電源供給状態へ変化させる半導体装置において、前記複数の電源スイッチのうちの少なくとも１つを非導通状態から導通状態に変化させ、前記少なくとも１つの電源スイッチを導通状態に変化させた後に前記内部回路に供給される電流が定常状態であるか否かを検知し、前記検知の結果が前記電流の定常状態を示す場合に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を増やす各段階を含むことを特徴とする。
【発明の効果】
【００１３】
本願開示の少なくとも１つの実施例によれば、回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成において、供給電流が定常状態であるか否かを検知し、複数の電源スイッチを導通させるタイミングをその検知結果に応じて制御する。これにより、スイッチオンのタイミングを適切に制御し、ノイズを避けながらも迅速に電源供給開始動作を実行できる。
【図面の簡単な説明】
【００１４】
【図１】電源切断機能を搭載したＬＳＩにおける問題点を説明するための図である。
【図２】回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。
【図３】回路ブロックへの電源供給開始動作を示すタイムチャートである。
【図４】変動検知部の構成の一例を示す図である。
【図５】図４の変動検知部の動作を示すタイムチャートである。
【図６】変動検知部の構成の別の一例を示す図である。
【図７】図６の変動検知部の動作を示すタイムチャートである。
【図８】パルス信号の間隔の適正値について説明するための図である。
【図９】変動検知部に対する変形の一例を示す図である。
【図１０】図９に示す回路の動作例を示すタイムチャートである。
【図１１】変動検知部に対する更なる変形の一例を示す図である。
【図１２】図１１に示す回路の動作例を示すタイムチャートである。
【図１３】変動検知部に対する更なる変形の一例を示す図である。
【図１４】図１３の回路の動作例を示すタイムチャートである。
【図１５】回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の別の一例を示す図である。
【図１６】図１５の構成において回路ブロックへの電源供給開始動作を示すタイムチャートである。
【図１７】変動検知部の構成の一例を示す図である。
【図１８】アンプの構成の一例を示す図である。
【図１９】図１７の変動検知部の動作を示すタイムチャートである。
【図２０】半導体装置の変形例を示す図である。
【図２１】切換回路の構成の一例を示す図である。
【図２２】図２１に示す切換回路の動作及び図２０に示す変動検知部の動作を示す図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図２は、回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。半導体集積回路２０は、ＨＩＧＨ側電源配線２１、ＬＯＷ側電源配線２２、電力管理ユニット（ＰＭＵ）２３、回路ブロック２４、安定化容量２５、ＰＭＯＳトランジスタ２６−１乃至２６−４、フリップフロップ２７−１乃至２７−３、及び変動検知部２８を含む。ＰＭＯＳトランジスタ２６−１乃至２６−４及びフリップフロップ２７−１乃至２７−３は、回路ブロック２４の電源制御のために設けられる回路であり、図示される数だけでなく更に設けられてよい。半導体集積回路２０には、回路ブロック２４以外の他の回路ブロックが設けられてよく、これら他の回路ブロックについても、回路ブロック２４と同様の電源制御のための回路が設けられてよい。
【００１７】
回路ブロック２４に供給する電源電圧のＨＩＧＨ側とＬＯＷ側との間には、回路ブロック２４の電源電圧を安定化するための安定化容量２５が設けられる。図２の例では、回路ブロック２４の電源電圧のＨＩＧＨ側に、パワースイッチであるＰＭＯＳトランジスタ２６−１乃至２６−４が設けられている。電力管理ユニット２３及びフリップフロップ２７−１乃至２７−３がＰＭＯＳトランジスタ２６−１乃至２６−４のゲートに印加するゲート制御信号ａ乃至ｄを制御することにより、回路ブロック２４への電源供給及び停止を切り替える。
【００１８】
ＰＭＯＳトランジスタ２６−１乃至２６−４は、回路ブロック２４へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチである。電力管理ユニット２３は、回路ブロック２４への電源を遮断する指示又は電源を供給する指示を行なう命令部である。変動検知部２８は、回路ブロック２４にＰＭＯＳトランジスタ２６−１乃至２６−４を介して供給される電流が定常状態であるか否かを検知して検知結果を出力する。図２に示す例では、変動検知部２８は、回路ブロック２４（及び安定化容量２５）に充電された電圧ＶＤＤＶＡの時間的な変化率が所定値以下であるか否かに応じた信号を上記の検知結果として出力する。フリップフロップ２７−１乃至２７−３は、電力管理ユニット２３の電源供給指示に応答して、ＰＭＯＳトランジスタ２６−２乃至２６−４を順次導通状態にして回路ブロック２４への電流供給量を徐々に増やしていく。その際に、ＰＭＯＳトランジスタ２６−２乃至２６−４を導通させるタイミングを変動検知部２８の出力する検知結果に応じて制御する。
【００１９】
電力管理ユニット２３が、ゲート制御信号ａをＬＯＷにアサートすると、まず最初にＰＭＯＳトランジスタ２６−１が導通して回路ブロック２４に電流を供給する。このときＰＭＯＳトランジスタ２６−１に流れる電流には、回路ブロック２４内の容量及び安定化容量２５を充電するための充電電流（突入電流）と、回路ブロック２４の消費電流（主にリーク電流）を供給するための定常電流が含まれる。充電電流は、容量の充電が終了すると消滅し、このとき充電電圧ＶＤＤＶＡの変化もなくなる。定常電流は、ＶＤＤＶＡレベルに依存する電流であり、ＶＤＤＶＡが上昇するほど回路ブロック２４の消費電流が多くなり、これを供給するための定常電流の電流量も多くなる。充電が終了すると、充電電圧ＶＤＤＶＡの変化がなくなるとともに充電電流がなくなって定常電流のみとなり、ＰＭＯＳトランジスタ２６−１を流れる電流量は定常状態の一定値となる。このようにＰＭＯＳトランジスタ２６−１を流れる電流が定常状態となると、突入電流による電源ノイズΔＶは既に消滅しているので、次のＰＭＯＳトランジスタ２６−２を導通させてよい。図２の構成例では、変動検知部２８は、充電電圧ＶＤＤＶＡの時間的な変化率が所定値以下になると出力信号ｐｕｌｓｅをアサートする。即ち、充電電圧ＶＤＤＶＡの変化がなくなり定常電流のみとなると、パルス信号ｐｕｌｓｅが生成される。フリップフロップ２７−１は、このパルス信号ｐｕｌｓｅに応答してＤ入力のＬＯＷを取り込み、そのＱ出力であるゲート制御信号ｂがＬＯＷとなる。これにより、ＰＭＯＳトランジスタ２６−２が導通される。以降、同様にしてＰＭＯＳトランジスタが順次導通されていく。このようにして、フリップフロップ２７−１乃至２７−３は、変動検知部２８の検知結果が電流の非定常状態から定常状態への変化を示す毎に、ＰＭＯＳトランジスタのうちで導通状態にある電源スイッチの数を増やしていく。増やしていく数は１つずつでよいが、突入電流によるノイズが許容範囲内であれば、例えば２つのＰＭＯＳトランジスタを同時に導通状態とすることを妨げるものではない。
【００２０】
図３は、回路ブロックへの電源供給開始動作を示すタイムチャートである。回路ブロック２４が電源遮断状態である状態において、まず電力管理ユニット（ＰＭＵ）２３がゲート制御信号ａをＬＯＷにする。このゲート制御信号ａのＬＯＷにより、ＰＭＯＳトランジスタ２６−１が導通状態となり、更にフリップフロップ２７−１乃至２７−３と変動検知部２８とがリセット解除され活性化される。ＰＭＯＳトランジスタ２６−１が導通状態となり流れる電流により、回路ブロック２４の供給電位ＶＤＤＶＡが上昇を始める。またこのとき流れる電流により、ＨＩＧＨ側電源配線２１とＬＯＷ側電源配線２２との間の電圧Ｖ−ΔＶは下降する。この電圧下降は、１つのＰＭＯＳトランジスタ２６−１が導通して流れる電流に起因するものであり、電流量が小さいために電圧降下幅も小さい。その後、電圧ＶＤＤＶＡは、ＰＭＯＳトランジスタ２６−１で供給する電流と、ＶＤＤＶＡ電位時に回路ブロック２４が消費する電流とが釣り合う電位に飽和してくる。ＶＤＤＶＡ電位上昇が完全に飽和した時、回路ブロック２４に流れ込む電流は定常状態の一定値となり、この時の電流は電源ノイズΔＶには寄与しない。変動検知部２８は、ＶＤＤＶＡ電位変動が飽和したこと検知して、すなわちΔＶが十分に小さくなったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−１がゲート制御信号ｂをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−２が導通する。これにより回路ブロック２４を充電するための新たな突入電流が流れ始めてＶＤＤＶＡが再上昇する。その後、電圧ＶＤＤＶＡは、ＰＭＯＳトランジスタ２６−１及び２６−２で供給する電流と、ＶＤＤＶＡ電位時に回路ブロック２４が消費する電流とが釣り合う電位に飽和してくる。変動検知部２８は、ＶＤＤＶＡ電位変動が飽和したこと検知して、すなわちΔＶが十分に小さくなったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−２がゲート制御信号ｃをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−３が導通する。この動作を順次繰り返すことによって、最終的に回路ブロック２４が消費する電流を供給するのに必要なサイズ分のＰＭＯＳトランジスタが導通状態となれば、電源起動が終了となる。
【００２１】
なお電源遮断動作時には、電力管理ユニット２３が電源遮断指示としてゲート制御信号ａをＨＩＧＨにする。これによりフリップフロップ２７−１乃至２７−３はリセットされＱ出力がＨＩＧＨとなり、ＰＭＯＳトランジスタ２６−１乃至２６−４は全て非導通状態とされる。
【００２２】
図４は、変動検知部２８の構成の一例を示す図である。図４に示す変動検知部２８は、コンパレータ３１、インバータ３２、ＮＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ３４、ワンショットパルス生成器３５、容量素子Ｃ、及び抵抗素子Ｒ１乃至Ｒ３を含む。この構成では、電圧ＶＤＤＶＡの時間的な変化率を検知するために、容量素子Ｃと抵抗素子Ｒ１との接続点の電圧ｖｍｅａｓが、容量素子Ｃ及び抵抗素子Ｒ１の時定数に応じて電圧ＶＤＤＶＡから離れていくことを利用する。抵抗素子Ｒ２及びＲ３により基準電圧ｖｒｅｆを生成し、コンパレータ３１により、電圧ｖｍｅａｓと基準電圧ｖｒｅｆとを比較する。ワンショットパルス生成器３５は複数のインバータ３６とＡＮＤ回路３７とを含み、コンパレータ３１の出力信号ｖｄｅｔの立ち上がり遷移に応答して所定の幅のパルス信号を生成する。なおリセット信号ｒｅｓｅｔ（図２に示すゲート制御信号ａ）がＬＯＷになると、ＮＭＯＳトランジスタ３３が導通してコンパレータ３１が活性化され、変動検知部２８のリセット状態が解除される。
【００２３】
図５は、図４の変動検知部２８の動作を示すタイムチャートである。電圧ＶＤＤＶＡが時間に対して高い上昇率（変動率）で上昇している間は、図４の容量素子Ｃと抵抗素子Ｒ１との接続点の電圧ｖｍｅａｓが上昇する。電圧ｖｍｅａｓが基準電圧ｒｅｆ以上になったことをコンパレータ３１が検知すると、コンパレータ３１の出力ｖｄｅｔがＬＯＷになる。その後、電圧ＶＤＤＶＡの上昇率が鈍るとＣＲの時定数に応じてｖｍｅａｓが下降し始める。電圧ｖｍｅａｓが基準電圧ｒｅｆ以下になったことをコンパレータ３１が検知すると、コンパレータ３１の出力ｖｄｅｔがＨＩＧＨになる。この信号ｖｄｅｔのＨＩＧＨへの遷移を、ワンショットパルス生成器３５が検出し、パルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅが、図２に示されるフリップフロップ２７−１乃至２７−３に供給される。
【００２４】
図６は、変動検知部２８の構成の別の一例を示す図である。図６に示す変動検知部２８は、ＡＤコンバータ４１、フリップフロップ４２、フリップフロップ４３、コンパレータ４４、及びワンショットパルス生成器４５を含む。これらＡＤコンバータ４１、フリップフロップ４２、フリップフロップ４３、及びコンパレータ４４は、基準クロック信号ｃｌｏｃｋに同期して動作する。まずＡＤコンバータ４１により、アナログ電圧ＶＤＤＶＡをデジタルデータｄ０乃至ｄ３に変換する。フリップフロップ４２により、デジタルデータｄ０乃至ｄ３から１クロック遅延したデジタルデータｄ１０乃至ｄ１３を生成する。またフリップフロップ４３により、デジタルデータｄ１０乃至ｄ１３から更に１クロック遅延したデジタルデータｄ２０乃至ｄ２３を生成する。コンパレータ４４は、互いに１クロックサイクル分時間的に異なるデータであるデジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とを比較する。コンパレータ４４の比較結果出力ｖｄｅｔは、例えば、デジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とが一致すればＨＩＧＨとなり、一致しなければＬＯＷとなる。ワンショットパルス生成器４５は複数のインバータ４６とＡＮＤ回路４７とを含み、コンパレータ４４の出力信号ｖｄｅｔの立ち上がり遷移に応答して所定の幅のパルス信号を生成する。なおリセット信号ｒｅｓｅｔ（図２に示すゲート制御信号ａ）がＬＯＷになると、ＡＤコンバータ４１が活性化され、変動検知部２８のリセット状態が解除される。
【００２５】
図７は、図６の変動検知部２８の動作を示すタイムチャートである。電圧ＶＤＤＶＡが時間に対して高い上昇率（変動率）で上昇している間は、連続する２クロックサイクル間でデジタルデータが異なる値を示すので、コンパレータ４４の出力ｖｄｅｔはＬＯＷとなる。その後、電圧ＶＤＤＶＡの上昇率が鈍ると、連続する２クロックサイクル間でデジタルデータが一致するので、コンパレータ４４の出力ｖｄｅｔはＨＩＧＨとなる。この信号ｖｄｅｔのＨＩＧＨへの遷移を、ワンショットパルス生成器４５が検出し、パルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅが、図２に示されるフリップフロップ２７−１乃至２７−３に供給される。
【００２６】
図８は、パルス信号ｐｕｌｓｅの間隔の適正値について説明するための図である。図８に示すタイミングＴ１でパルス信号ｐｕｌｓｅを生成して次段のＰＭＯＳトランジスタをオンすると、点線５１に示す電圧波形のように電圧ＶＤＤＶＡが変化する。即ち、前段のＰＭＯＳトランジスタによる電圧ＶＤＤＶＡの上昇の時間的な変化率がまだ十分に小さくなっていない状態で、電圧ＶＤＤＶＡが更なる上昇を始めることになる。即ち、前段の供給電流が十分に定常状態になっていない状態で次段の突入電流が回路ブロック２４に流入することになる。この結果、点線５２に示す電圧波形のように電源ノイズΔＶが許容可能な上限Ｔａｒｇｅｔを越えることになる。それに対して、タイミングＴ２でパルス信号ｐｕｌｓｅを生成して次段のＰＭＯＳトランジスタをオンすると、実線５３に示す電圧波形のように電圧ＶＤＤＶＡが変化する。即ち、前段のＰＭＯＳトランジスタによる電圧ＶＤＤＶＡの上昇の時間的な変化率が十分に小さくなってから、電圧ＶＤＤＶＡが上昇を始めることになる。即ち、前段の供給電流が十分に定常状態になってから次段の突入電流が回路ブロック２４に流入することになる。この結果、実線５４に示す電圧波形のように、電源ノイズΔＶが許容可能な上限Ｔａｒｇｅｔ以下に留まることになる。また供給電流が定常状態になったら直ちに次段の電源スイッチをオンするので、固定のタイミングで余裕を持たせて制御する構成の場合と比較して、電源スイッチを迅速に順次オンしていくことができる。
【００２７】
図９は、変動検知部２８に対する変形の一例を示す図である。図９において、例えば図４に示す変動検知部２８が、変動検知回路２８Ａとワンショットパルス生成器２８Ｂ（３５）とに分割して示される。変動検知回路２８Ａは、図４に示す変動検知部２８のうちでワンショットパルス生成器３５を除いた部分に相当する。或いは、図９において、例えば図６に示す変動検知部２８が、変動検知回路２８Ａとワンショットパルス生成器２８Ｂ（４５）とに分割して示される。この場合の変動検知回路２８Ａは、図６に示す変動検知部２８のうちでワンショットパルス生成器４５を除いた部分に相当する。図９に示す変形例では、変動検知部２８に対してＡＮＤ回路６１及びタイマ６２を付加している。このＡＮＤ回路６１及びタイマ６２は、変動検知回路２８Ａの検知結果ｖｄｅｔが所定期間以上継続して電流の定常状態を示すと、強制的にパルス信号ｐｕｌｓｅを生成する仕組みとなっている。
【００２８】
図１０は、図９に示す回路の動作例を示すタイムチャートである。図１０に示す例において、十分な数の電源スイッチ（図２のＰＭＯＳトランジスタ２６−１乃至２６−４）が導通状態となった後に、パルス信号ｐｕｌｓｅのパルス６５が発生したとする。このパルス６５に応答して新たな電源スイッチがオンするが、既に十分な数の電源スイッチが導通状態となっているので、新たな電源スイッチのオンによる電源ノイズは発生しない、即ちＶＤＤＶＡが上昇しない。従って、変動検知回路２８Ａの出力信号ｖｄｅｔはＨＩＧＨに留まる。この場合、図４や図６の変動検知部２８のみを用いたのでは、次段以降の電源スイッチがオンしなくなる。ＶＤＤＶＡが上昇しないということは、それ以上の電源スイッチをオンさせる必要が無いとも言えるが、実際には回路ブロック２４で消費する電流が増加した場合には追加の供給電流が必要となるので、追加の電源スイッチをオンさせることが好ましい。
【００２９】
図９の構成においてパルス信号ｐｕｌｓｅがタイマ６２に印加されると、タイマ６２は、図１０に示すように時間Ｔ遅れて負のパルス信号ｄ＿ｐｕｌｓｅを生成する。ＡＮＤ回路６１が、変動検知回路２８Ａの出力信号ｖｄｅｔと負のパルス信号ｄ＿ｐｕｌｓｅとのＡＮＤをとる。従って、パルス信号ｐｕｌｓｅのパルス発生から時間Ｔ以上の期間において信号ｖｄｅｔがＨＩＧＨを維持している場合には、ＡＮＤ回路６１の出力ｖｄｅｔ＿ａは、一旦ＬＯＷに落ちてからＨＩＧＨに立ち上がることになる。このＨＩＧＨへの立ち上がりに応答して、ワンショットパルス生成器２８ＢがＨＩＧＨパルスを生成する。このようにして、変動検知回路２８Ａの検知結果ｖｄｅｔが所定期間以上継続して電流の定常状態を示す場合に強制的にパルス信号ｐｕｌｓｅを生成することにより、導通していない全ての電源スイッチを導通させる。
【００３０】
図１１は、変動検知部２８に対する更なる変形の一例を示す図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１に示す構成は、図９に示す構成に対して、ＯＲ回路６３及びワンショットパルス生成器６４を追加してある。ワンショットパルス生成器６４は、複数のインバータ６６とＮＯＲ回路６７とを含み、リセット信号ｒｅｓｅｔの立ち下がりエッジに応答してＨＩＧＨパルスを生成する。ワンショットパルス生成器６４が生成したＨＩＧＨパルスは、ＯＲ回路６３を介してタイマ６２に印加される。
【００３１】
図１２は、図１１に示す回路の動作例を示すタイムチャートである。図１２に示す動作例では、リセット信号ｒｅｓｅｔがＬＯＷになりリセットが解除されても、変動検知回路２８Ａの出力ｖｄｅｔがＬＯＷに遷移しない。このような状況は、図２において初段のＰＭＯＳトランジスタ２６−１がオンしても、ＶＤＤＶＡが現在値以上に上昇しない場合に発生する。例えば電源遮断状態の期間が短く、回路ブロック２４の内部容量及び安定化容量２５に電荷が十分に残っている状態で、電力管理ユニット２３が電源供給指令を発行する場合が考えられる。
【００３２】
図１１の構成において、ワンショットパルス生成器６４が、リセット信号ｒｅｓｅｔの立ち下がりエッジに応答してＨＩＧＨパルスを生成する。このワンショットパルス生成器６４が生成したＨＩＧＨパルスは、ＯＲ回路６３を介してタイマ６２に印加される。従って、リセット解除から時間Ｔ以上の期間において信号ｖｄｅｔがＨＩＧＨを維持している場合には、ＡＮＤ回路６１の出力ｖｄｅｔ＿ａは、一旦ＬＯＷに落ちてからＨＩＧＨに立ち上がることになる。このＨＩＧＨへの立ち上がりに応答して、ワンショットパルス生成器２８ＢがＨＩＧＨパルスを生成する。このようにして、変動検知回路２８Ａの検知結果ｖｄｅｔが所定期間以上継続して電流の定常状態を示す場合に強制的にパルス信号ｐｕｌｓｅを生成することにより、導通していない全ての電源スイッチを導通させる。
【００３３】
図１３は、変動検知部２８に対する更なる変形の一例を示す図である。図１３において、図１１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す構成は、図１１に示す構成に対して、インバータ６８及びＯＲ回路６９を追加してある。インバータ６８は、図２に示すＰＭＯＳトランジスタ２６−１、２６−２、・・・の最終段のゲート制御信号ｌｇ（例えば４段目が最終段であるならゲート制御信号ｄ）を入力とする。インバータ６８の出力は、ＯＲ回路６９を介して変動検知回路２８Ａのリセット入力に印加されると共に、ワンショットパルス生成器６４に入力される。
【００３４】
図１４は、図１３の回路の動作例を示すタイムチャートである。図１２に示す動作例では、電力管理ユニット２３が制御するリセット信号ｒｅｓｅｔ（ゲート制御信号ａ）は、期間Ｐ１の間ＬＯＷとなり、その間リセット解除状態となっている。例えば図１１の回路構成の場合、このリセット解除状態の間は変動検知部２８が動作を継続することになり、動作電流が常時消費されることになる。それに対して図１３の回路構成の場合、変動検知回路２８Ａに印加されるリセット信号はＯＲ回路６９の出力ｎｒｅｓである。このリセット信号ｎｒｅｓは、図１４に示すように期間Ｐ１よりも短い期間Ｐ２の間ＬＯＷとなり、変動検知回路２８Ａをリセット解除状態としている。従って、最終段の電源スイッチを確実にオンしながらも、消費電流を削減することができる。
【００３５】
図１５は、回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の別の一例を示す図である。図１５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５の構成においては、図２の変動検知部２８の代りに変動検知部７１が設けられ、また回路ブロック２４及び安定化容量２５とＬＯＷ側電源配線２２との間に電流検出用の抵抗素子７２が設けられている。変動検知部７１は、電流検出抵抗７２の両端に生じる電圧差（電流検出抵抗７２による降下電圧）を検出し、内部回路（回路ブロック２４及び安定化容量２５）に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を検知結果として出力する。前述のように電源スイッチであるＰＭＯＳトランジスタを流れる電流が定常状態となると、突入電流による電源ノイズΔＶは既に消滅しているので、次のＰＭＯＳトランジスタを導通させてよい。図１５の構成例では、変動検知部７１は、電流検出抵抗７２による降下電圧の時間的な変化率即ち内部回路に流れる電流の時間的な変化率が所定値以下になると出力信号ｐｕｌｓｅをアサートする。
【００３６】
図１６は、図１５の構成において回路ブロックへの電源供給開始動作を示すタイムチャートである。回路ブロック２４が電源遮断状態である状態において、まず電力管理ユニット（ＰＭＵ）２３がゲート制御信号ａをＬＯＷにする。このゲート制御信号ａのＬＯＷにより、ＰＭＯＳトランジスタ２６−１が導通状態となり、更にフリップフロップ２７−１乃至２７−３と変動検知部２８とがリセット解除され活性化される。ＰＭＯＳトランジスタ２６−１が導通状態となり流れる電流により、電流検出抵抗７２の両端の電圧差に相当する電圧ＶＳＳＲＡが上昇する。電圧ＶＳＳＲＡの変化は、ＰＭＯＳトランジスタ２６−１を流れる電流の変化と比例しており、図１６に示すように突入電流（充電電流）の寄与分で最初に増大し、その後突入電流（充電電流）が消滅すると定常電流のみとなる。この定常電流は電源ノイズには寄与しない。変動検知部７１は、電圧ＶＳＳＲＡの時間的な変化量が所定量以下になったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−１がゲート制御信号ｂをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−２が導通する。これにより回路ブロック２４を充電するための新たな突入電流が流れ始める。これにより電圧ＶＳＳＲＡが上昇する。この電圧ＶＳＳＲＡの変化は、ＰＭＯＳトランジスタ２６−１及び２６−２を流れる合計電流の変化に比例している。変動検知部７１は、電圧ＶＳＳＲＡの時間的な変化量が所定量以下になったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−２がゲート制御信号ｃをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−３が導通する。この動作を繰り返すことによって、最終的に回路ブロック２４が消費する電流を供給するのに必要なサイズ分のＰＭＯＳトランジスタが導通状態となれば、電源起動が終了となる。
【００３７】
図１７は、変動検知部７１の構成の一例を示す図である。図１７に示す変動検知部７１は、アンプ８０、ＡＤコンバータ８１、フリップフロップ８２、フリップフロップ８３、コンパレータ８４、及びワンショットパルス生成器８５を含む。これらＡＤコンバータ８１、フリップフロップ８２、フリップフロップ８３、及びコンパレータ８４は、基準クロック信号ｃｌｏｃｋに同期して動作する。まずアンプ８０により、アナログ電圧ＶＳＳＲＡを増幅する。図１６において、回路ブロック２４の動作時の電流が電流検出抵抗７２に流れても動作上の問題が起こらないようにするためには、電流検出抵抗７２の値を数１０ｍΩ程度の小さい抵抗にすることが好ましい。この場合、ＶＳＳＲＡに現れるレベル変動が数１０ｍＶ程度に小さくなってしまうので、図１７に示すアンプ８０で例えば２０倍に増幅して０〜１Ｖ程度のレンジで変動が現れるようにする。
【００３８】
ＡＤコンバータ８１により、増幅後のアナログ電圧をデジタルデータｄ０乃至ｄ３に変換する。フリップフロップ８２により、デジタルデータｄ０乃至ｄ３から１クロック遅延したデジタルデータｄ１０乃至ｄ１３を生成する。またフリップフロップ８３により、デジタルデータｄ１０乃至ｄ１３から更に１クロック遅延したデジタルデータｄ２０乃至ｄ２３を生成する。コンパレータ８４は、互いに１クロックサイクル分時間的に異なるデータであるデジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とを比較する。コンパレータ８４の比較結果出力ｖｄｅｔは、例えば、デジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とが一致すればＨＩＧＨとなり、一致しなければＬＯＷとなる。ワンショットパルス生成器８５は複数のインバータ８６とＡＮＤ回路８７とを含み、コンパレータ８４の出力信号ｖｄｅｔの立ち上がり遷移に応答して所定の幅のパルス信号を生成する。なおリセット信号ｒｅｓｅｔ（図２に示すゲート制御信号ａ）がＬＯＷになると、アンプ８０及びＡＤコンバータ８１が活性化され、変動検知部７１のリセット状態が解除される。
【００３９】
図１８は、アンプ８０の構成の一例を示す図である。図１８のアンプ８０は、演算増幅器９１、インバータ９２、ＮＭＯＳトランジスタ９３、ＰＭＯＳトランジスタ９４、及び抵抗素子９５及び９６を含む。この例では、抵抗素子９６の抵抗値Ｒに対して、抵抗素子９５の抵抗値は１９倍の１９Ｒとする。この抵抗素子９５及び９６の抵抗分割によって、フィードバック電圧ＶＦＢの値は、常に増幅後の電圧ＶＳＳＲＡ＿ＡＭＰの値の２０分の1になる。演算増幅器９１は、フィードバック電圧ＶＦＢが入力電圧ＶＳＳＲＡと略等しくになるようにＶＳＳＲＡ＿ＡＭＰを出力する。その結果、出力電圧ＶＳＳＲＡ＿ＡＭＰは入力電圧ＶＳＳＲＡの約２０倍に増幅される。
【００４０】
図１９は、図１７の変動検知部７１の動作を示すタイムチャートである。電圧ＶＳＳＲＡ＿ＡＭＰが時間に対して高い変動率で変化している間は、連続する２クロックサイクル間でデジタルデータが異なる値を示すので、コンパレータ８４の出力ｖｄｅｔはＬＯＷとなる。その後、電圧ＶＳＳＲＡ＿ＡＭＰの変動率が鈍ると、連続する２クロックサイクル間でデジタルデータが一致するので、コンパレータ８４の出力ｖｄｅｔはＨＩＧＨとなる。この信号ｖｄｅｔのＨＩＧＨへの遷移を、ワンショットパルス生成器８５が検出し、パルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅが、図１５に示されるフリップフロップ２７−１乃至２７−３に供給される。
【００４１】
なお図１７に示す変動検知部７１に対して、図９、図１１、図１３に示したのと同様の変形をしてよい。そのような変形により、図９乃至図１４で説明したのと同様の効果を得ることができる。
【００４２】
図２０は、半導体装置の変形例を示す図である。図２０において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図２０において、回路ユニット２０−１乃至２０−ｎの各々が、回路ブロック２４、安定化容量２５、ＰＭＯＳトランジスタ２６−１乃至２６−４、及びフリップフロップ２７−１乃至２７−３を含む。即ち、複数の回路ブロック２４が設けられ、各回路ブロック２４毎に電源供給を制御するためのＰＭＯＳトランジスタ２６−１乃至２６−４及びフリップフロップ２７−１乃至２７−３が設けられている。なお電力管理ユニット２３は、全体に対して１つ設けられる。
【００４３】
このような構成において、変動検知部２８は、大きな回路面積を占有するので、電源制御対象の回路ブロック２４毎に１つずつ設けるよりも、複数の回路ブロックに共有させることが好ましい。変動検知部２８は、回路を電源遮断状態から電源供給状態に移行するときにしか動作しないこと、また電源遮断している複数の回路ブロックを同時に電源オンすることは電源ノイズ回避のために通常は行なわれないことから、変動検知部２８の共有が可能となる。変動検知部２８を共有するために、切換回路１０１が設けられる。なお図２０では、変動検知部２８を共有する構成を示すが、図１７に示す変動検知部７１を共有する構成としてもよい。
【００４４】
図２１は、切換回路１０１の構成の一例を示す図である。図２１に示す切換回路１０１は、スイッチ回路１１１、インバータ１１２乃至１１４、ＯＲ回路１１５及び１１６、ＡＮＤ回路１１７、及びＮＯＲ回路１１８及び１１９を含む。図２１に示す構成は、２つの回路ユニット２０−１及び２０−２について切換を行なう回路の構成である。回路ユニット２０−１について、対応するリセット信号ｒｅｓｅｔ＿Ａと最終段の電源スイッチのゲート制御信号ｇａｔｅＡの反転論理とのＯＲ論理ｎｒｅｓＡを、ＯＲ回路１１５により求める。このＯＲ論理ｎｒｅｓＡのＬＯＷ状態は、回路ユニット２０−１が電源遮断状態から電源供給状態へ移行する最中であることを示す。同様に、ＯＲ論理ｎｒｅｓＢのＬＯＷ状態は、回路ユニット２０−２が電源遮断状態から電源供給状態へ移行する最中であることを示す。これらＯＲ論理ｎｒｅｓＡ及びｎｒｅｓＢによりスイッチ回路１１１を制御することで、回路ユニット２０−１のＶＤＤＶＡ又は回路ユニット２０−２のＶＤＤＶＢの何れか一方を選択し、検知対象電圧ＶＤＤＶとして変動検知部２８に供給する。また、ＯＲ論理ｎｒｅｓＡがＬＯＷであれば、変動検知部２８が生成するパルス信号ｐｕｌｓｅを、回路ユニット２０−１へパルス信号ｐｕｌｓｅ＿Ａとして供給する。それに対し、ＯＲ論理ｎｒｅｓＢがＬＯＷであれば、変動検知部２８が生成するパルス信号ｐｕｌｓｅを、回路ユニット２０−２へパルス信号ｐｕｌｓｅ＿Ｂとして供給する。
【００４５】
図２２は、図２１に示す切換回路１０１の動作及び図２０に示す変動検知部２８の動作を示す図である。信号ｎｒｅｓＡは、回路ユニット２０−１が電源オフから電源オンへ移行する最中はＬＯＷとなり、それ以外の期間はＨＩＧＨとなる。また信号ｎｒｅｓＢは、回路ユニット２０−２が電源オフから電源オンへ移行する最中はＬＯＷとなり、それ以外の期間はＨＩＧＨとなる。信号ｎｒｅｓＡとｎｒｅｓＢとが同時にＬＯＷになることはない。
【００４６】
切換回路１０１は、信号ｎｒｅｓＡのＬＯＷに応答して変動検知部２８のリセット信号ｒｅｓｅｔをＬＯＷに設定し、変動検知部２８を活性化させる。また切換回路１０１は、電圧ＶＤＤＶＡを検知対象電圧ＶＤＤＶとして変動検知部２８に供給する。その結果、変動検知部２８は、電圧ＶＤＤＶの変化を検知してパルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅは、切換回路１０１によりパルス信号ｐｕｌｓｅ＿Ａとして回路ユニット２０−１のみに供給される。同様に、切換回路１０１は、信号ｎｒｅｓＢのＬＯＷに応答して変動検知部２８のリセット信号ｒｅｓｅｔをＬＯＷに設定し、変動検知部２８を活性化させる。また切換回路１０１は、電圧ＶＤＤＶＢを検知対象電圧ＶＤＤＶとして変動検知部２８に供給する。その結果、変動検知部２８は、電圧ＶＤＤＶの変化を検知してパルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅは、切換回路１０１によりパルス信号ｐｕｌｓｅ＿Ｂとして回路ユニット２０−２のみに供給される。このようにして、１つの変動検知部２８を用いながら、複数の回路ユニットの回路ブロック２４の電源オン動作を管理することが可能となる。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。上記説明では電源スイッチとしてＰＭＯＳトランジスタを用いた構成を例として用いたが、回路ブロックとグランド電源線との間にＮＭＯＳトランジスタを挿入することにより、このＮＭＯＳトランジスタを電源スイッチとして用いてもよい。また順次１つずつ電源スイッチをオンする構成を例として用いたが、電源ノイズが許容範囲に収まるのであれば、順次オンする動作における１回のオン動作において、２つ或いはそれ以上の電源スイッチを同時にオンしてもよい。
【００４８】
なお本願発明は以下の内容を含むものである。
（付記１）
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、
前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、
前記内部回路に前記電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、
前記命令部の電源供給指示に応答して、前記複数の電源スイッチを順次導通状態にして前記内部回路への電流供給量を増やしていく際に、前記複数の電源スイッチを導通させるタイミングを前記検知結果に応じて制御する論理回路と
を含むことを特徴とする半導体装置。
（付記２）
前記命令部は前記複数の電源スイッチのうちの少なくとも１つを最初に導通状態とし、前記論理回路は、前記検知結果が前記電流の非定常状態から定常状態への変化を示す毎に前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やしていくことを特徴とする付記１記載の半導体装置。
（付記３）
前記論理回路は、前記命令部の前記電源供給指示に応答して活性化され、活性化後に前記検知結果が所定期間以上継続して前記電流の定常状態を示すと前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やすことを特徴とする付記２記載の半導体装置。
（付記４）
前記変動検知部は、前記命令部の前記電源供給指示に応答して活性化されることを特徴とする付記１乃至３何れか一項記載の半導体装置。
（付記５）
前記変動検知部は、前記複数の電源スイッチの全てが導通状態になると非活性化されることを特徴とする付記４記載の半導体装置。
（付記６）
前記複数の電源スイッチは、前記命令部の電源遮断指示に応答して全て非導通状態とされることを特徴とする付記１乃至５何れか一項記載の半導体装置。
（付記７）
前記変動検知部は、前記内部回路に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする付記１乃至６何れか一項記載の半導体装置。
（付記８）
前記内部回路に充電された電圧の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする付記１乃至６何れか一項記載の半導体装置。
（付記９）
前記複数の電源スイッチと前記論理回路とは、複数の内部回路の各々に対して別個に設けられ、前記変動検知部は、前記複数の内部回路により共有されることを特徴とする付記１乃至８何れか一項記載の半導体装置。
（付記１０）
内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部とを含み、前記命令部の電源供給指示に応答して前記複数の電源スイッチを導通状態にして前記内部回路を電源遮断状態から電源供給状態へ変化させる半導体装置において、
前記複数の電源スイッチのうちの少なくとも１つを非導通状態から導通状態に変化させ、
前記少なくとも１つの電源スイッチを導通状態に変化させた後に前記内部回路に供給される電流が定常状態であるか否かを検知し、
前記検知の結果が前記電流の定常状態を示す場合に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を増やす
各段階を含むことを特徴とする半導体装置の電源制御方法。
（付記１１）
前記命令部の電源供給指示に応答して前記複数の電源スイッチのうちの少なくとも１つを最初に導通状態とし、前記検知の結果が前記電流の非定常状態から定常状態への変化を示す毎に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を順次増やしていくことを特徴とする付記１０記載の半導体装置の電源制御方法。
（付記１２）
前記検知の結果が所定期間以上継続して前記電流の定常状態を示すと前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やすことを特徴とする付記１１記載の半導体装置の電源制御方法。
（付記１３）
前記内部回路に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知の結果として生成することを特徴とする付記１０乃至１２何れか一項記載の半導体装置の電源制御方法。
（付記１４）
前記内部回路に充電された電圧の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知の結果として生成することを特徴とする付記１０乃至１２何れか一項記載の半導体装置の電源制御方法。
【符号の説明】
【００４９】
２０ 半導体集積回路
２１ ＨＩＧＨ側電源配線
２２ ＬＯＷ側電源配線
２３ 電力管理ユニット
２４ 回路ブロック
２５ 安定化容量
２６−１〜２６−４ ＰＭＯＳトランジスタ
２７−１〜２７−３ フリップフロップ
２８ 変動検知部
【技術分野】
【０００１】
本願の開示は、一般に半導体装置に関し、詳しくは電源制御機構を備えた半導体装置に関する。
【背景技術】
【０００２】
電子機器においては、低消費電力化への要求が強くなっており、電源切断機能を備えたＬＳＩ（大規模集積回路）を採用する場合が多くなっている。電源切断機能を備えたＬＳＩでは、内部の複数の回路ブロックのうち不使用状態の回路ブロックの電源を切断することにより、その回路ブロックでのリーク電流の消費を無くして消費電力を削減する。この機能は、特に待機時の電力削減要求が厳しい通信用携帯機器では必須の技術である。
【０００３】
図１は、電源切断機能を搭載したＬＳＩにおける問題点を説明するための図である。半導体集積回路１０は、ＨＩＧＨ側電源配線１１、ＬＯＷ側電源配線１２、電力管理ユニット（ＰＭＵ）１３、回路ブロック１４、回路ブロック１５、安定化容量１６、安定化容量１７、パワースイッチであるＰＭＯＳトランジスタ１８及び１９を含む。回路ブロック１４に供給する電源電圧のＨＩＧＨ側とＬＯＷ側との間には、回路ブロック１４の電源電圧を安定化するための安定化容量１６が設けられる。図１の例では、回路ブロック１４の電源電圧のＨＩＧＨ側に、パワースイッチであるＰＭＯＳトランジスタ１８が設けられている。電力管理ユニット１３がＰＭＯＳトランジスタ１８のゲートに印加するゲート制御信号ｇａを制御することにより、回路ブロック１４への電源供給／停止を切り替えることができる。回路ブロック１５についても、回路ブロック１４と同様の構成となっている。
【０００４】
電源切断機能により、回路ブロック１４の電源が切断されている状態を考える。切断状態が続くと、安定化容量１６の電荷及び回路ブロック１４内部の電荷が全てリーク電流の経路を介して放電され、電圧ＶＤＤＶＡはグランド電圧ＶＳＳに近い電圧まで降下する。この状態で、電力管理ユニット１３がＰＭＯＳトランジスタ１８を導通状態にして回路ブロック１４への電源供給を開始すると、回路ブロック１４内部の容量及び安定化容量１６を充電するために大量の突入電流（ｒｕｓｈ ｃｕｒｒｅｎｔ）が発生する。この突入電流が流れることにより、ＨＩＧＨ側電源配線１１に電源ノイズ（Ｄｙｎａｍｉｃ ＩＲ−ｄｒｏｐ）が発生し、ＨＩＧＨ側電源配線１１上を伝搬して半導体集積回路１０の各部に悪影響を及ぼす。例えば回路ブロック１５や電力管理ユニット１３の電源電圧が変動することにより、これらの回路が誤動作してしまう可能性がある。このような電源電圧の変動は、主に、ＨＩＧＨ側電源配線１１とＬＯＷ側電源配線１２との間の電圧値が瞬間的にΔＶ降下する形で現れる。
【０００５】
一般的に、ＰＭＯＳトランジスタ１８のサイズ（ゲート幅）が小さければ、供給電流量が少ないので、突入電流を抑制してΔＶを許容可能範囲内に収めることができる。しかしこの場合、回路ブロック１４の消費電流（例えばリーク電流）に相当する量の電流を供給できずに、回路ブロック１４及び安定化容量１６を所望の電圧値まで充電することができない可能性がある。逆に、回路ブロック１４の消費電流を賄うに十分なサイズのＰＭＯＳトランジスタ１８を用いると、突入電流が大きくなり、ΔＶが許容可能な範囲を超えてしまう。ところがＰＭＯＳトランジスタ１８のサイズを更に大きくすると、ＰＭＯＳトランジスタ１８のゲートの入力容量が大きくなりゲート制御信号ｇａの波形が鈍くなる結果、スイッチング速度が低下して突入電流が少なくなるという現象が生じる。このようにしてゲート制御信号ｇａの波形を鈍くすることにより、ΔＶを許容可能範囲内に収めるように設計することができる。
【０００６】
ゲート制御信号の波形を鈍らせる仕組みとして、上記のトランジスタのゲート容量を大きくする手法、大きな設計容量をゲートに付加する手法、ゲート制御信号を駆動するバッファの駆動力を下げる手法等がある。このうち、ゲート容量を大きくする又は大きな設計容量をゲートに付加する手法では、容量がチップ内の面積を占有するために製造コストが上昇する要因となる。またバッファ駆動力を下げる手法では、製造バラツキ等によりバッファが正常動作しないチップが多発し、製造歩留まりが低下し、結果として製造コストが上昇する要因となる。また、電源遮断したい回路の規模が大きくなると、上記の傾向は更に顕著になる。
【０００７】
特許文献１には、電源スイッチを小さいサイズの多数の電源スイッチに分割しておき、タイミングをずらしながら各電源スイッチを順次オンさせていく構成が開示されている。最終的には回路の消費電流を供給するのに必要な分の電源スイッチを全てオンさせる。特許文献２には、電源遮断対象の回路を小さい回路ブロックに分割し、タイミングをずらしながら各回路ブロックを順次オンさせていく構成が開示されている。最終的には分割した回路ブロックを全てオンさせる。
【０００８】
特許文献２のように電源遮断対象の回路を小さい回路ブロックに分割することは、設計が困難になる等の観点から好ましくない。従って、特許文献１のように１つの電源遮断対象の回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成が好ましい。このように１つの回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成の場合、必要以上に長い時間をかけることなく且つ確実に電源ノイズを回避できるように、スイッチオンのタイミングを適切に制御することが望まれる。そのためには、固定的に設定した制御とするのではなく、動作状態に応じて動的にスイッチオンのタイミングを制御することが望まれる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−６５７３２号公報
【特許文献２】特開２００７−２６７１６２号公報
【特許文献３】特開平１１−２１４９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上を鑑みて、１つの回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成において、スイッチオンのタイミングを適切に制御可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
半導体装置は、内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、前記内部回路に前記電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、前記命令部の電源供給指示に応答して、前記複数の電源スイッチを順次導通状態にして前記内部回路への電流供給量を増やしていく際に、前記複数の電源スイッチを導通させるタイミングを前記検知結果に応じて制御する論理回路とを含むことを特徴とする。
【００１２】
半導体装置の電源制御方法は、内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部とを含み、前記命令部の電源供給指示に応答して前記複数の電源スイッチを導通状態にして前記内部回路を電源遮断状態から電源供給状態へ変化させる半導体装置において、前記複数の電源スイッチのうちの少なくとも１つを非導通状態から導通状態に変化させ、前記少なくとも１つの電源スイッチを導通状態に変化させた後に前記内部回路に供給される電流が定常状態であるか否かを検知し、前記検知の結果が前記電流の定常状態を示す場合に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を増やす各段階を含むことを特徴とする。
【発明の効果】
【００１３】
本願開示の少なくとも１つの実施例によれば、回路ブロックに対して設けた複数の電源スイッチを順次オンさせていく構成において、供給電流が定常状態であるか否かを検知し、複数の電源スイッチを導通させるタイミングをその検知結果に応じて制御する。これにより、スイッチオンのタイミングを適切に制御し、ノイズを避けながらも迅速に電源供給開始動作を実行できる。
【図面の簡単な説明】
【００１４】
【図１】電源切断機能を搭載したＬＳＩにおける問題点を説明するための図である。
【図２】回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。
【図３】回路ブロックへの電源供給開始動作を示すタイムチャートである。
【図４】変動検知部の構成の一例を示す図である。
【図５】図４の変動検知部の動作を示すタイムチャートである。
【図６】変動検知部の構成の別の一例を示す図である。
【図７】図６の変動検知部の動作を示すタイムチャートである。
【図８】パルス信号の間隔の適正値について説明するための図である。
【図９】変動検知部に対する変形の一例を示す図である。
【図１０】図９に示す回路の動作例を示すタイムチャートである。
【図１１】変動検知部に対する更なる変形の一例を示す図である。
【図１２】図１１に示す回路の動作例を示すタイムチャートである。
【図１３】変動検知部に対する更なる変形の一例を示す図である。
【図１４】図１３の回路の動作例を示すタイムチャートである。
【図１５】回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の別の一例を示す図である。
【図１６】図１５の構成において回路ブロックへの電源供給開始動作を示すタイムチャートである。
【図１７】変動検知部の構成の一例を示す図である。
【図１８】アンプの構成の一例を示す図である。
【図１９】図１７の変動検知部の動作を示すタイムチャートである。
【図２０】半導体装置の変形例を示す図である。
【図２１】切換回路の構成の一例を示す図である。
【図２２】図２１に示す切換回路の動作及び図２０に示す変動検知部の動作を示す図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図２は、回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の一例を示す図である。半導体集積回路２０は、ＨＩＧＨ側電源配線２１、ＬＯＷ側電源配線２２、電力管理ユニット（ＰＭＵ）２３、回路ブロック２４、安定化容量２５、ＰＭＯＳトランジスタ２６−１乃至２６−４、フリップフロップ２７−１乃至２７−３、及び変動検知部２８を含む。ＰＭＯＳトランジスタ２６−１乃至２６−４及びフリップフロップ２７−１乃至２７−３は、回路ブロック２４の電源制御のために設けられる回路であり、図示される数だけでなく更に設けられてよい。半導体集積回路２０には、回路ブロック２４以外の他の回路ブロックが設けられてよく、これら他の回路ブロックについても、回路ブロック２４と同様の電源制御のための回路が設けられてよい。
【００１７】
回路ブロック２４に供給する電源電圧のＨＩＧＨ側とＬＯＷ側との間には、回路ブロック２４の電源電圧を安定化するための安定化容量２５が設けられる。図２の例では、回路ブロック２４の電源電圧のＨＩＧＨ側に、パワースイッチであるＰＭＯＳトランジスタ２６−１乃至２６−４が設けられている。電力管理ユニット２３及びフリップフロップ２７−１乃至２７−３がＰＭＯＳトランジスタ２６−１乃至２６−４のゲートに印加するゲート制御信号ａ乃至ｄを制御することにより、回路ブロック２４への電源供給及び停止を切り替える。
【００１８】
ＰＭＯＳトランジスタ２６−１乃至２６−４は、回路ブロック２４へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチである。電力管理ユニット２３は、回路ブロック２４への電源を遮断する指示又は電源を供給する指示を行なう命令部である。変動検知部２８は、回路ブロック２４にＰＭＯＳトランジスタ２６−１乃至２６−４を介して供給される電流が定常状態であるか否かを検知して検知結果を出力する。図２に示す例では、変動検知部２８は、回路ブロック２４（及び安定化容量２５）に充電された電圧ＶＤＤＶＡの時間的な変化率が所定値以下であるか否かに応じた信号を上記の検知結果として出力する。フリップフロップ２７−１乃至２７−３は、電力管理ユニット２３の電源供給指示に応答して、ＰＭＯＳトランジスタ２６−２乃至２６−４を順次導通状態にして回路ブロック２４への電流供給量を徐々に増やしていく。その際に、ＰＭＯＳトランジスタ２６−２乃至２６−４を導通させるタイミングを変動検知部２８の出力する検知結果に応じて制御する。
【００１９】
電力管理ユニット２３が、ゲート制御信号ａをＬＯＷにアサートすると、まず最初にＰＭＯＳトランジスタ２６−１が導通して回路ブロック２４に電流を供給する。このときＰＭＯＳトランジスタ２６−１に流れる電流には、回路ブロック２４内の容量及び安定化容量２５を充電するための充電電流（突入電流）と、回路ブロック２４の消費電流（主にリーク電流）を供給するための定常電流が含まれる。充電電流は、容量の充電が終了すると消滅し、このとき充電電圧ＶＤＤＶＡの変化もなくなる。定常電流は、ＶＤＤＶＡレベルに依存する電流であり、ＶＤＤＶＡが上昇するほど回路ブロック２４の消費電流が多くなり、これを供給するための定常電流の電流量も多くなる。充電が終了すると、充電電圧ＶＤＤＶＡの変化がなくなるとともに充電電流がなくなって定常電流のみとなり、ＰＭＯＳトランジスタ２６−１を流れる電流量は定常状態の一定値となる。このようにＰＭＯＳトランジスタ２６−１を流れる電流が定常状態となると、突入電流による電源ノイズΔＶは既に消滅しているので、次のＰＭＯＳトランジスタ２６−２を導通させてよい。図２の構成例では、変動検知部２８は、充電電圧ＶＤＤＶＡの時間的な変化率が所定値以下になると出力信号ｐｕｌｓｅをアサートする。即ち、充電電圧ＶＤＤＶＡの変化がなくなり定常電流のみとなると、パルス信号ｐｕｌｓｅが生成される。フリップフロップ２７−１は、このパルス信号ｐｕｌｓｅに応答してＤ入力のＬＯＷを取り込み、そのＱ出力であるゲート制御信号ｂがＬＯＷとなる。これにより、ＰＭＯＳトランジスタ２６−２が導通される。以降、同様にしてＰＭＯＳトランジスタが順次導通されていく。このようにして、フリップフロップ２７−１乃至２７−３は、変動検知部２８の検知結果が電流の非定常状態から定常状態への変化を示す毎に、ＰＭＯＳトランジスタのうちで導通状態にある電源スイッチの数を増やしていく。増やしていく数は１つずつでよいが、突入電流によるノイズが許容範囲内であれば、例えば２つのＰＭＯＳトランジスタを同時に導通状態とすることを妨げるものではない。
【００２０】
図３は、回路ブロックへの電源供給開始動作を示すタイムチャートである。回路ブロック２４が電源遮断状態である状態において、まず電力管理ユニット（ＰＭＵ）２３がゲート制御信号ａをＬＯＷにする。このゲート制御信号ａのＬＯＷにより、ＰＭＯＳトランジスタ２６−１が導通状態となり、更にフリップフロップ２７−１乃至２７−３と変動検知部２８とがリセット解除され活性化される。ＰＭＯＳトランジスタ２６−１が導通状態となり流れる電流により、回路ブロック２４の供給電位ＶＤＤＶＡが上昇を始める。またこのとき流れる電流により、ＨＩＧＨ側電源配線２１とＬＯＷ側電源配線２２との間の電圧Ｖ−ΔＶは下降する。この電圧下降は、１つのＰＭＯＳトランジスタ２６−１が導通して流れる電流に起因するものであり、電流量が小さいために電圧降下幅も小さい。その後、電圧ＶＤＤＶＡは、ＰＭＯＳトランジスタ２６−１で供給する電流と、ＶＤＤＶＡ電位時に回路ブロック２４が消費する電流とが釣り合う電位に飽和してくる。ＶＤＤＶＡ電位上昇が完全に飽和した時、回路ブロック２４に流れ込む電流は定常状態の一定値となり、この時の電流は電源ノイズΔＶには寄与しない。変動検知部２８は、ＶＤＤＶＡ電位変動が飽和したこと検知して、すなわちΔＶが十分に小さくなったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−１がゲート制御信号ｂをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−２が導通する。これにより回路ブロック２４を充電するための新たな突入電流が流れ始めてＶＤＤＶＡが再上昇する。その後、電圧ＶＤＤＶＡは、ＰＭＯＳトランジスタ２６−１及び２６−２で供給する電流と、ＶＤＤＶＡ電位時に回路ブロック２４が消費する電流とが釣り合う電位に飽和してくる。変動検知部２８は、ＶＤＤＶＡ電位変動が飽和したこと検知して、すなわちΔＶが十分に小さくなったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−２がゲート制御信号ｃをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−３が導通する。この動作を順次繰り返すことによって、最終的に回路ブロック２４が消費する電流を供給するのに必要なサイズ分のＰＭＯＳトランジスタが導通状態となれば、電源起動が終了となる。
【００２１】
なお電源遮断動作時には、電力管理ユニット２３が電源遮断指示としてゲート制御信号ａをＨＩＧＨにする。これによりフリップフロップ２７−１乃至２７−３はリセットされＱ出力がＨＩＧＨとなり、ＰＭＯＳトランジスタ２６−１乃至２６−４は全て非導通状態とされる。
【００２２】
図４は、変動検知部２８の構成の一例を示す図である。図４に示す変動検知部２８は、コンパレータ３１、インバータ３２、ＮＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ３４、ワンショットパルス生成器３５、容量素子Ｃ、及び抵抗素子Ｒ１乃至Ｒ３を含む。この構成では、電圧ＶＤＤＶＡの時間的な変化率を検知するために、容量素子Ｃと抵抗素子Ｒ１との接続点の電圧ｖｍｅａｓが、容量素子Ｃ及び抵抗素子Ｒ１の時定数に応じて電圧ＶＤＤＶＡから離れていくことを利用する。抵抗素子Ｒ２及びＲ３により基準電圧ｖｒｅｆを生成し、コンパレータ３１により、電圧ｖｍｅａｓと基準電圧ｖｒｅｆとを比較する。ワンショットパルス生成器３５は複数のインバータ３６とＡＮＤ回路３７とを含み、コンパレータ３１の出力信号ｖｄｅｔの立ち上がり遷移に応答して所定の幅のパルス信号を生成する。なおリセット信号ｒｅｓｅｔ（図２に示すゲート制御信号ａ）がＬＯＷになると、ＮＭＯＳトランジスタ３３が導通してコンパレータ３１が活性化され、変動検知部２８のリセット状態が解除される。
【００２３】
図５は、図４の変動検知部２８の動作を示すタイムチャートである。電圧ＶＤＤＶＡが時間に対して高い上昇率（変動率）で上昇している間は、図４の容量素子Ｃと抵抗素子Ｒ１との接続点の電圧ｖｍｅａｓが上昇する。電圧ｖｍｅａｓが基準電圧ｒｅｆ以上になったことをコンパレータ３１が検知すると、コンパレータ３１の出力ｖｄｅｔがＬＯＷになる。その後、電圧ＶＤＤＶＡの上昇率が鈍るとＣＲの時定数に応じてｖｍｅａｓが下降し始める。電圧ｖｍｅａｓが基準電圧ｒｅｆ以下になったことをコンパレータ３１が検知すると、コンパレータ３１の出力ｖｄｅｔがＨＩＧＨになる。この信号ｖｄｅｔのＨＩＧＨへの遷移を、ワンショットパルス生成器３５が検出し、パルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅが、図２に示されるフリップフロップ２７−１乃至２７−３に供給される。
【００２４】
図６は、変動検知部２８の構成の別の一例を示す図である。図６に示す変動検知部２８は、ＡＤコンバータ４１、フリップフロップ４２、フリップフロップ４３、コンパレータ４４、及びワンショットパルス生成器４５を含む。これらＡＤコンバータ４１、フリップフロップ４２、フリップフロップ４３、及びコンパレータ４４は、基準クロック信号ｃｌｏｃｋに同期して動作する。まずＡＤコンバータ４１により、アナログ電圧ＶＤＤＶＡをデジタルデータｄ０乃至ｄ３に変換する。フリップフロップ４２により、デジタルデータｄ０乃至ｄ３から１クロック遅延したデジタルデータｄ１０乃至ｄ１３を生成する。またフリップフロップ４３により、デジタルデータｄ１０乃至ｄ１３から更に１クロック遅延したデジタルデータｄ２０乃至ｄ２３を生成する。コンパレータ４４は、互いに１クロックサイクル分時間的に異なるデータであるデジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とを比較する。コンパレータ４４の比較結果出力ｖｄｅｔは、例えば、デジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とが一致すればＨＩＧＨとなり、一致しなければＬＯＷとなる。ワンショットパルス生成器４５は複数のインバータ４６とＡＮＤ回路４７とを含み、コンパレータ４４の出力信号ｖｄｅｔの立ち上がり遷移に応答して所定の幅のパルス信号を生成する。なおリセット信号ｒｅｓｅｔ（図２に示すゲート制御信号ａ）がＬＯＷになると、ＡＤコンバータ４１が活性化され、変動検知部２８のリセット状態が解除される。
【００２５】
図７は、図６の変動検知部２８の動作を示すタイムチャートである。電圧ＶＤＤＶＡが時間に対して高い上昇率（変動率）で上昇している間は、連続する２クロックサイクル間でデジタルデータが異なる値を示すので、コンパレータ４４の出力ｖｄｅｔはＬＯＷとなる。その後、電圧ＶＤＤＶＡの上昇率が鈍ると、連続する２クロックサイクル間でデジタルデータが一致するので、コンパレータ４４の出力ｖｄｅｔはＨＩＧＨとなる。この信号ｖｄｅｔのＨＩＧＨへの遷移を、ワンショットパルス生成器４５が検出し、パルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅが、図２に示されるフリップフロップ２７−１乃至２７−３に供給される。
【００２６】
図８は、パルス信号ｐｕｌｓｅの間隔の適正値について説明するための図である。図８に示すタイミングＴ１でパルス信号ｐｕｌｓｅを生成して次段のＰＭＯＳトランジスタをオンすると、点線５１に示す電圧波形のように電圧ＶＤＤＶＡが変化する。即ち、前段のＰＭＯＳトランジスタによる電圧ＶＤＤＶＡの上昇の時間的な変化率がまだ十分に小さくなっていない状態で、電圧ＶＤＤＶＡが更なる上昇を始めることになる。即ち、前段の供給電流が十分に定常状態になっていない状態で次段の突入電流が回路ブロック２４に流入することになる。この結果、点線５２に示す電圧波形のように電源ノイズΔＶが許容可能な上限Ｔａｒｇｅｔを越えることになる。それに対して、タイミングＴ２でパルス信号ｐｕｌｓｅを生成して次段のＰＭＯＳトランジスタをオンすると、実線５３に示す電圧波形のように電圧ＶＤＤＶＡが変化する。即ち、前段のＰＭＯＳトランジスタによる電圧ＶＤＤＶＡの上昇の時間的な変化率が十分に小さくなってから、電圧ＶＤＤＶＡが上昇を始めることになる。即ち、前段の供給電流が十分に定常状態になってから次段の突入電流が回路ブロック２４に流入することになる。この結果、実線５４に示す電圧波形のように、電源ノイズΔＶが許容可能な上限Ｔａｒｇｅｔ以下に留まることになる。また供給電流が定常状態になったら直ちに次段の電源スイッチをオンするので、固定のタイミングで余裕を持たせて制御する構成の場合と比較して、電源スイッチを迅速に順次オンしていくことができる。
【００２７】
図９は、変動検知部２８に対する変形の一例を示す図である。図９において、例えば図４に示す変動検知部２８が、変動検知回路２８Ａとワンショットパルス生成器２８Ｂ（３５）とに分割して示される。変動検知回路２８Ａは、図４に示す変動検知部２８のうちでワンショットパルス生成器３５を除いた部分に相当する。或いは、図９において、例えば図６に示す変動検知部２８が、変動検知回路２８Ａとワンショットパルス生成器２８Ｂ（４５）とに分割して示される。この場合の変動検知回路２８Ａは、図６に示す変動検知部２８のうちでワンショットパルス生成器４５を除いた部分に相当する。図９に示す変形例では、変動検知部２８に対してＡＮＤ回路６１及びタイマ６２を付加している。このＡＮＤ回路６１及びタイマ６２は、変動検知回路２８Ａの検知結果ｖｄｅｔが所定期間以上継続して電流の定常状態を示すと、強制的にパルス信号ｐｕｌｓｅを生成する仕組みとなっている。
【００２８】
図１０は、図９に示す回路の動作例を示すタイムチャートである。図１０に示す例において、十分な数の電源スイッチ（図２のＰＭＯＳトランジスタ２６−１乃至２６−４）が導通状態となった後に、パルス信号ｐｕｌｓｅのパルス６５が発生したとする。このパルス６５に応答して新たな電源スイッチがオンするが、既に十分な数の電源スイッチが導通状態となっているので、新たな電源スイッチのオンによる電源ノイズは発生しない、即ちＶＤＤＶＡが上昇しない。従って、変動検知回路２８Ａの出力信号ｖｄｅｔはＨＩＧＨに留まる。この場合、図４や図６の変動検知部２８のみを用いたのでは、次段以降の電源スイッチがオンしなくなる。ＶＤＤＶＡが上昇しないということは、それ以上の電源スイッチをオンさせる必要が無いとも言えるが、実際には回路ブロック２４で消費する電流が増加した場合には追加の供給電流が必要となるので、追加の電源スイッチをオンさせることが好ましい。
【００２９】
図９の構成においてパルス信号ｐｕｌｓｅがタイマ６２に印加されると、タイマ６２は、図１０に示すように時間Ｔ遅れて負のパルス信号ｄ＿ｐｕｌｓｅを生成する。ＡＮＤ回路６１が、変動検知回路２８Ａの出力信号ｖｄｅｔと負のパルス信号ｄ＿ｐｕｌｓｅとのＡＮＤをとる。従って、パルス信号ｐｕｌｓｅのパルス発生から時間Ｔ以上の期間において信号ｖｄｅｔがＨＩＧＨを維持している場合には、ＡＮＤ回路６１の出力ｖｄｅｔ＿ａは、一旦ＬＯＷに落ちてからＨＩＧＨに立ち上がることになる。このＨＩＧＨへの立ち上がりに応答して、ワンショットパルス生成器２８ＢがＨＩＧＨパルスを生成する。このようにして、変動検知回路２８Ａの検知結果ｖｄｅｔが所定期間以上継続して電流の定常状態を示す場合に強制的にパルス信号ｐｕｌｓｅを生成することにより、導通していない全ての電源スイッチを導通させる。
【００３０】
図１１は、変動検知部２８に対する更なる変形の一例を示す図である。図１１において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１に示す構成は、図９に示す構成に対して、ＯＲ回路６３及びワンショットパルス生成器６４を追加してある。ワンショットパルス生成器６４は、複数のインバータ６６とＮＯＲ回路６７とを含み、リセット信号ｒｅｓｅｔの立ち下がりエッジに応答してＨＩＧＨパルスを生成する。ワンショットパルス生成器６４が生成したＨＩＧＨパルスは、ＯＲ回路６３を介してタイマ６２に印加される。
【００３１】
図１２は、図１１に示す回路の動作例を示すタイムチャートである。図１２に示す動作例では、リセット信号ｒｅｓｅｔがＬＯＷになりリセットが解除されても、変動検知回路２８Ａの出力ｖｄｅｔがＬＯＷに遷移しない。このような状況は、図２において初段のＰＭＯＳトランジスタ２６−１がオンしても、ＶＤＤＶＡが現在値以上に上昇しない場合に発生する。例えば電源遮断状態の期間が短く、回路ブロック２４の内部容量及び安定化容量２５に電荷が十分に残っている状態で、電力管理ユニット２３が電源供給指令を発行する場合が考えられる。
【００３２】
図１１の構成において、ワンショットパルス生成器６４が、リセット信号ｒｅｓｅｔの立ち下がりエッジに応答してＨＩＧＨパルスを生成する。このワンショットパルス生成器６４が生成したＨＩＧＨパルスは、ＯＲ回路６３を介してタイマ６２に印加される。従って、リセット解除から時間Ｔ以上の期間において信号ｖｄｅｔがＨＩＧＨを維持している場合には、ＡＮＤ回路６１の出力ｖｄｅｔ＿ａは、一旦ＬＯＷに落ちてからＨＩＧＨに立ち上がることになる。このＨＩＧＨへの立ち上がりに応答して、ワンショットパルス生成器２８ＢがＨＩＧＨパルスを生成する。このようにして、変動検知回路２８Ａの検知結果ｖｄｅｔが所定期間以上継続して電流の定常状態を示す場合に強制的にパルス信号ｐｕｌｓｅを生成することにより、導通していない全ての電源スイッチを導通させる。
【００３３】
図１３は、変動検知部２８に対する更なる変形の一例を示す図である。図１３において、図１１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す構成は、図１１に示す構成に対して、インバータ６８及びＯＲ回路６９を追加してある。インバータ６８は、図２に示すＰＭＯＳトランジスタ２６−１、２６−２、・・・の最終段のゲート制御信号ｌｇ（例えば４段目が最終段であるならゲート制御信号ｄ）を入力とする。インバータ６８の出力は、ＯＲ回路６９を介して変動検知回路２８Ａのリセット入力に印加されると共に、ワンショットパルス生成器６４に入力される。
【００３４】
図１４は、図１３の回路の動作例を示すタイムチャートである。図１２に示す動作例では、電力管理ユニット２３が制御するリセット信号ｒｅｓｅｔ（ゲート制御信号ａ）は、期間Ｐ１の間ＬＯＷとなり、その間リセット解除状態となっている。例えば図１１の回路構成の場合、このリセット解除状態の間は変動検知部２８が動作を継続することになり、動作電流が常時消費されることになる。それに対して図１３の回路構成の場合、変動検知回路２８Ａに印加されるリセット信号はＯＲ回路６９の出力ｎｒｅｓである。このリセット信号ｎｒｅｓは、図１４に示すように期間Ｐ１よりも短い期間Ｐ２の間ＬＯＷとなり、変動検知回路２８Ａをリセット解除状態としている。従って、最終段の電源スイッチを確実にオンしながらも、消費電流を削減することができる。
【００３５】
図１５は、回路ブロックへの電源供給及び電源遮断を制御する構成を有する半導体装置の別の一例を示す図である。図１５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５の構成においては、図２の変動検知部２８の代りに変動検知部７１が設けられ、また回路ブロック２４及び安定化容量２５とＬＯＷ側電源配線２２との間に電流検出用の抵抗素子７２が設けられている。変動検知部７１は、電流検出抵抗７２の両端に生じる電圧差（電流検出抵抗７２による降下電圧）を検出し、内部回路（回路ブロック２４及び安定化容量２５）に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を検知結果として出力する。前述のように電源スイッチであるＰＭＯＳトランジスタを流れる電流が定常状態となると、突入電流による電源ノイズΔＶは既に消滅しているので、次のＰＭＯＳトランジスタを導通させてよい。図１５の構成例では、変動検知部７１は、電流検出抵抗７２による降下電圧の時間的な変化率即ち内部回路に流れる電流の時間的な変化率が所定値以下になると出力信号ｐｕｌｓｅをアサートする。
【００３６】
図１６は、図１５の構成において回路ブロックへの電源供給開始動作を示すタイムチャートである。回路ブロック２４が電源遮断状態である状態において、まず電力管理ユニット（ＰＭＵ）２３がゲート制御信号ａをＬＯＷにする。このゲート制御信号ａのＬＯＷにより、ＰＭＯＳトランジスタ２６−１が導通状態となり、更にフリップフロップ２７−１乃至２７−３と変動検知部２８とがリセット解除され活性化される。ＰＭＯＳトランジスタ２６−１が導通状態となり流れる電流により、電流検出抵抗７２の両端の電圧差に相当する電圧ＶＳＳＲＡが上昇する。電圧ＶＳＳＲＡの変化は、ＰＭＯＳトランジスタ２６−１を流れる電流の変化と比例しており、図１６に示すように突入電流（充電電流）の寄与分で最初に増大し、その後突入電流（充電電流）が消滅すると定常電流のみとなる。この定常電流は電源ノイズには寄与しない。変動検知部７１は、電圧ＶＳＳＲＡの時間的な変化量が所定量以下になったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−１がゲート制御信号ｂをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−２が導通する。これにより回路ブロック２４を充電するための新たな突入電流が流れ始める。これにより電圧ＶＳＳＲＡが上昇する。この電圧ＶＳＳＲＡの変化は、ＰＭＯＳトランジスタ２６−１及び２６−２を流れる合計電流の変化に比例している。変動検知部７１は、電圧ＶＳＳＲＡの時間的な変化量が所定量以下になったことを検知して、１ショット検知パルス信号ｐｕｌｓｅを出力する。このパルス信号ｐｕｌｓｅに応答して、フリップフロップ２７−２がゲート制御信号ｃをＬＯＷとし、次段のＰＭＯＳトランジスタ２６−３が導通する。この動作を繰り返すことによって、最終的に回路ブロック２４が消費する電流を供給するのに必要なサイズ分のＰＭＯＳトランジスタが導通状態となれば、電源起動が終了となる。
【００３７】
図１７は、変動検知部７１の構成の一例を示す図である。図１７に示す変動検知部７１は、アンプ８０、ＡＤコンバータ８１、フリップフロップ８２、フリップフロップ８３、コンパレータ８４、及びワンショットパルス生成器８５を含む。これらＡＤコンバータ８１、フリップフロップ８２、フリップフロップ８３、及びコンパレータ８４は、基準クロック信号ｃｌｏｃｋに同期して動作する。まずアンプ８０により、アナログ電圧ＶＳＳＲＡを増幅する。図１６において、回路ブロック２４の動作時の電流が電流検出抵抗７２に流れても動作上の問題が起こらないようにするためには、電流検出抵抗７２の値を数１０ｍΩ程度の小さい抵抗にすることが好ましい。この場合、ＶＳＳＲＡに現れるレベル変動が数１０ｍＶ程度に小さくなってしまうので、図１７に示すアンプ８０で例えば２０倍に増幅して０〜１Ｖ程度のレンジで変動が現れるようにする。
【００３８】
ＡＤコンバータ８１により、増幅後のアナログ電圧をデジタルデータｄ０乃至ｄ３に変換する。フリップフロップ８２により、デジタルデータｄ０乃至ｄ３から１クロック遅延したデジタルデータｄ１０乃至ｄ１３を生成する。またフリップフロップ８３により、デジタルデータｄ１０乃至ｄ１３から更に１クロック遅延したデジタルデータｄ２０乃至ｄ２３を生成する。コンパレータ８４は、互いに１クロックサイクル分時間的に異なるデータであるデジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とを比較する。コンパレータ８４の比較結果出力ｖｄｅｔは、例えば、デジタルデータｄ１０乃至ｄ１３とデジタルデータｄ２０乃至ｄ２３とが一致すればＨＩＧＨとなり、一致しなければＬＯＷとなる。ワンショットパルス生成器８５は複数のインバータ８６とＡＮＤ回路８７とを含み、コンパレータ８４の出力信号ｖｄｅｔの立ち上がり遷移に応答して所定の幅のパルス信号を生成する。なおリセット信号ｒｅｓｅｔ（図２に示すゲート制御信号ａ）がＬＯＷになると、アンプ８０及びＡＤコンバータ８１が活性化され、変動検知部７１のリセット状態が解除される。
【００３９】
図１８は、アンプ８０の構成の一例を示す図である。図１８のアンプ８０は、演算増幅器９１、インバータ９２、ＮＭＯＳトランジスタ９３、ＰＭＯＳトランジスタ９４、及び抵抗素子９５及び９６を含む。この例では、抵抗素子９６の抵抗値Ｒに対して、抵抗素子９５の抵抗値は１９倍の１９Ｒとする。この抵抗素子９５及び９６の抵抗分割によって、フィードバック電圧ＶＦＢの値は、常に増幅後の電圧ＶＳＳＲＡ＿ＡＭＰの値の２０分の1になる。演算増幅器９１は、フィードバック電圧ＶＦＢが入力電圧ＶＳＳＲＡと略等しくになるようにＶＳＳＲＡ＿ＡＭＰを出力する。その結果、出力電圧ＶＳＳＲＡ＿ＡＭＰは入力電圧ＶＳＳＲＡの約２０倍に増幅される。
【００４０】
図１９は、図１７の変動検知部７１の動作を示すタイムチャートである。電圧ＶＳＳＲＡ＿ＡＭＰが時間に対して高い変動率で変化している間は、連続する２クロックサイクル間でデジタルデータが異なる値を示すので、コンパレータ８４の出力ｖｄｅｔはＬＯＷとなる。その後、電圧ＶＳＳＲＡ＿ＡＭＰの変動率が鈍ると、連続する２クロックサイクル間でデジタルデータが一致するので、コンパレータ８４の出力ｖｄｅｔはＨＩＧＨとなる。この信号ｖｄｅｔのＨＩＧＨへの遷移を、ワンショットパルス生成器８５が検出し、パルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅが、図１５に示されるフリップフロップ２７−１乃至２７−３に供給される。
【００４１】
なお図１７に示す変動検知部７１に対して、図９、図１１、図１３に示したのと同様の変形をしてよい。そのような変形により、図９乃至図１４で説明したのと同様の効果を得ることができる。
【００４２】
図２０は、半導体装置の変形例を示す図である。図２０において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図２０において、回路ユニット２０−１乃至２０−ｎの各々が、回路ブロック２４、安定化容量２５、ＰＭＯＳトランジスタ２６−１乃至２６−４、及びフリップフロップ２７−１乃至２７−３を含む。即ち、複数の回路ブロック２４が設けられ、各回路ブロック２４毎に電源供給を制御するためのＰＭＯＳトランジスタ２６−１乃至２６−４及びフリップフロップ２７−１乃至２７−３が設けられている。なお電力管理ユニット２３は、全体に対して１つ設けられる。
【００４３】
このような構成において、変動検知部２８は、大きな回路面積を占有するので、電源制御対象の回路ブロック２４毎に１つずつ設けるよりも、複数の回路ブロックに共有させることが好ましい。変動検知部２８は、回路を電源遮断状態から電源供給状態に移行するときにしか動作しないこと、また電源遮断している複数の回路ブロックを同時に電源オンすることは電源ノイズ回避のために通常は行なわれないことから、変動検知部２８の共有が可能となる。変動検知部２８を共有するために、切換回路１０１が設けられる。なお図２０では、変動検知部２８を共有する構成を示すが、図１７に示す変動検知部７１を共有する構成としてもよい。
【００４４】
図２１は、切換回路１０１の構成の一例を示す図である。図２１に示す切換回路１０１は、スイッチ回路１１１、インバータ１１２乃至１１４、ＯＲ回路１１５及び１１６、ＡＮＤ回路１１７、及びＮＯＲ回路１１８及び１１９を含む。図２１に示す構成は、２つの回路ユニット２０−１及び２０−２について切換を行なう回路の構成である。回路ユニット２０−１について、対応するリセット信号ｒｅｓｅｔ＿Ａと最終段の電源スイッチのゲート制御信号ｇａｔｅＡの反転論理とのＯＲ論理ｎｒｅｓＡを、ＯＲ回路１１５により求める。このＯＲ論理ｎｒｅｓＡのＬＯＷ状態は、回路ユニット２０−１が電源遮断状態から電源供給状態へ移行する最中であることを示す。同様に、ＯＲ論理ｎｒｅｓＢのＬＯＷ状態は、回路ユニット２０−２が電源遮断状態から電源供給状態へ移行する最中であることを示す。これらＯＲ論理ｎｒｅｓＡ及びｎｒｅｓＢによりスイッチ回路１１１を制御することで、回路ユニット２０−１のＶＤＤＶＡ又は回路ユニット２０−２のＶＤＤＶＢの何れか一方を選択し、検知対象電圧ＶＤＤＶとして変動検知部２８に供給する。また、ＯＲ論理ｎｒｅｓＡがＬＯＷであれば、変動検知部２８が生成するパルス信号ｐｕｌｓｅを、回路ユニット２０−１へパルス信号ｐｕｌｓｅ＿Ａとして供給する。それに対し、ＯＲ論理ｎｒｅｓＢがＬＯＷであれば、変動検知部２８が生成するパルス信号ｐｕｌｓｅを、回路ユニット２０−２へパルス信号ｐｕｌｓｅ＿Ｂとして供給する。
【００４５】
図２２は、図２１に示す切換回路１０１の動作及び図２０に示す変動検知部２８の動作を示す図である。信号ｎｒｅｓＡは、回路ユニット２０−１が電源オフから電源オンへ移行する最中はＬＯＷとなり、それ以外の期間はＨＩＧＨとなる。また信号ｎｒｅｓＢは、回路ユニット２０−２が電源オフから電源オンへ移行する最中はＬＯＷとなり、それ以外の期間はＨＩＧＨとなる。信号ｎｒｅｓＡとｎｒｅｓＢとが同時にＬＯＷになることはない。
【００４６】
切換回路１０１は、信号ｎｒｅｓＡのＬＯＷに応答して変動検知部２８のリセット信号ｒｅｓｅｔをＬＯＷに設定し、変動検知部２８を活性化させる。また切換回路１０１は、電圧ＶＤＤＶＡを検知対象電圧ＶＤＤＶとして変動検知部２８に供給する。その結果、変動検知部２８は、電圧ＶＤＤＶの変化を検知してパルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅは、切換回路１０１によりパルス信号ｐｕｌｓｅ＿Ａとして回路ユニット２０−１のみに供給される。同様に、切換回路１０１は、信号ｎｒｅｓＢのＬＯＷに応答して変動検知部２８のリセット信号ｒｅｓｅｔをＬＯＷに設定し、変動検知部２８を活性化させる。また切換回路１０１は、電圧ＶＤＤＶＢを検知対象電圧ＶＤＤＶとして変動検知部２８に供給する。その結果、変動検知部２８は、電圧ＶＤＤＶの変化を検知してパルス信号ｐｕｌｓｅを生成する。このパルス信号ｐｕｌｓｅは、切換回路１０１によりパルス信号ｐｕｌｓｅ＿Ｂとして回路ユニット２０−２のみに供給される。このようにして、１つの変動検知部２８を用いながら、複数の回路ユニットの回路ブロック２４の電源オン動作を管理することが可能となる。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。上記説明では電源スイッチとしてＰＭＯＳトランジスタを用いた構成を例として用いたが、回路ブロックとグランド電源線との間にＮＭＯＳトランジスタを挿入することにより、このＮＭＯＳトランジスタを電源スイッチとして用いてもよい。また順次１つずつ電源スイッチをオンする構成を例として用いたが、電源ノイズが許容範囲に収まるのであれば、順次オンする動作における１回のオン動作において、２つ或いはそれ以上の電源スイッチを同時にオンしてもよい。
【００４８】
なお本願発明は以下の内容を含むものである。
（付記１）
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、
前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、
前記内部回路に前記電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、
前記命令部の電源供給指示に応答して、前記複数の電源スイッチを順次導通状態にして前記内部回路への電流供給量を増やしていく際に、前記複数の電源スイッチを導通させるタイミングを前記検知結果に応じて制御する論理回路と
を含むことを特徴とする半導体装置。
（付記２）
前記命令部は前記複数の電源スイッチのうちの少なくとも１つを最初に導通状態とし、前記論理回路は、前記検知結果が前記電流の非定常状態から定常状態への変化を示す毎に前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やしていくことを特徴とする付記１記載の半導体装置。
（付記３）
前記論理回路は、前記命令部の前記電源供給指示に応答して活性化され、活性化後に前記検知結果が所定期間以上継続して前記電流の定常状態を示すと前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やすことを特徴とする付記２記載の半導体装置。
（付記４）
前記変動検知部は、前記命令部の前記電源供給指示に応答して活性化されることを特徴とする付記１乃至３何れか一項記載の半導体装置。
（付記５）
前記変動検知部は、前記複数の電源スイッチの全てが導通状態になると非活性化されることを特徴とする付記４記載の半導体装置。
（付記６）
前記複数の電源スイッチは、前記命令部の電源遮断指示に応答して全て非導通状態とされることを特徴とする付記１乃至５何れか一項記載の半導体装置。
（付記７）
前記変動検知部は、前記内部回路に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする付記１乃至６何れか一項記載の半導体装置。
（付記８）
前記内部回路に充電された電圧の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする付記１乃至６何れか一項記載の半導体装置。
（付記９）
前記複数の電源スイッチと前記論理回路とは、複数の内部回路の各々に対して別個に設けられ、前記変動検知部は、前記複数の内部回路により共有されることを特徴とする付記１乃至８何れか一項記載の半導体装置。
（付記１０）
内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部とを含み、前記命令部の電源供給指示に応答して前記複数の電源スイッチを導通状態にして前記内部回路を電源遮断状態から電源供給状態へ変化させる半導体装置において、
前記複数の電源スイッチのうちの少なくとも１つを非導通状態から導通状態に変化させ、
前記少なくとも１つの電源スイッチを導通状態に変化させた後に前記内部回路に供給される電流が定常状態であるか否かを検知し、
前記検知の結果が前記電流の定常状態を示す場合に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を増やす
各段階を含むことを特徴とする半導体装置の電源制御方法。
（付記１１）
前記命令部の電源供給指示に応答して前記複数の電源スイッチのうちの少なくとも１つを最初に導通状態とし、前記検知の結果が前記電流の非定常状態から定常状態への変化を示す毎に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を順次増やしていくことを特徴とする付記１０記載の半導体装置の電源制御方法。
（付記１２）
前記検知の結果が所定期間以上継続して前記電流の定常状態を示すと前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やすことを特徴とする付記１１記載の半導体装置の電源制御方法。
（付記１３）
前記内部回路に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知の結果として生成することを特徴とする付記１０乃至１２何れか一項記載の半導体装置の電源制御方法。
（付記１４）
前記内部回路に充電された電圧の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知の結果として生成することを特徴とする付記１０乃至１２何れか一項記載の半導体装置の電源制御方法。
【符号の説明】
【００４９】
２０ 半導体集積回路
２１ ＨＩＧＨ側電源配線
２２ ＬＯＷ側電源配線
２３ 電力管理ユニット
２４ 回路ブロック
２５ 安定化容量
２６−１〜２６−４ ＰＭＯＳトランジスタ
２７−１〜２７−３ フリップフロップ
２８ 変動検知部
【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、
前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、
前記内部回路に前記電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、
前記命令部の電源供給指示に応答して、前記複数の電源スイッチを順次導通状態にして前記内部回路への電流供給量を増やしていく際に、前記複数の電源スイッチを導通させるタイミングを前記検知結果に応じて制御する論理回路と
を含むことを特徴とする半導体装置。
【請求項２】
前記命令部は前記複数の電源スイッチのうちの少なくとも１つを最初に導通状態とし、前記論理回路は、前記検知結果が前記電流の非定常状態から定常状態への変化を示す毎に前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やしていくことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記論理回路は、前記命令部の前記電源供給指示に応答して活性化され、活性化後に前記検知結果が所定期間以上継続して前記電流の定常状態を示すと前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やすことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記変動検知部は、前記命令部の前記電源供給指示に応答して活性化されることを特徴とする請求項１乃至３何れか一項記載の半導体装置。
【請求項５】
前記変動検知部は、前記複数の電源スイッチの全てが導通状態になると非活性化されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記複数の電源スイッチは、前記命令部の電源遮断指示に応答して全て非導通状態とされることを特徴とする請求項１乃至５何れか一項記載の半導体装置。
【請求項７】
前記変動検知部は、前記内部回路に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする請求項１乃至６何れか一項記載の半導体装置。
【請求項８】
前記内部回路に充電された電圧の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする請求項１乃至６何れか一項記載の半導体装置。
【請求項９】
前記複数の電源スイッチと前記論理回路とは、複数の内部回路の各々に対して別個に設けられ、前記変動検知部は、前記複数の内部回路により共有されることを特徴とする請求項１乃至８何れか一項記載の半導体装置。
【請求項１０】
内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部とを含み、前記命令部の電源供給指示に応答して前記複数の電源スイッチを導通状態にして前記内部回路を電源遮断状態から電源供給状態へ変化させる半導体装置において、
前記複数の電源スイッチのうちの少なくとも１つを非導通状態から導通状態に変化させ、
前記少なくとも１つの電源スイッチを導通状態に変化させた後に前記内部回路に供給される電流が定常状態であるか否かを検知し、
前記検知の結果が前記電流の定常状態を示す場合に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を増やす
各段階を含むことを特徴とする半導体装置の電源制御方法。
【請求項１】
内部回路と、
前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられ、導通状態又は非導通状態に制御される複数の電源スイッチと、
前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部と、
前記内部回路に前記電源スイッチを介して供給される電流が定常状態であるか否かを検知して検知結果を出力する変動検知部と、
前記命令部の電源供給指示に応答して、前記複数の電源スイッチを順次導通状態にして前記内部回路への電流供給量を増やしていく際に、前記複数の電源スイッチを導通させるタイミングを前記検知結果に応じて制御する論理回路と
を含むことを特徴とする半導体装置。
【請求項２】
前記命令部は前記複数の電源スイッチのうちの少なくとも１つを最初に導通状態とし、前記論理回路は、前記検知結果が前記電流の非定常状態から定常状態への変化を示す毎に前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やしていくことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記論理回路は、前記命令部の前記電源供給指示に応答して活性化され、活性化後に前記検知結果が所定期間以上継続して前記電流の定常状態を示すと前記複数の電源スイッチのうちで導通状態にある電源スイッチの数を増やすことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記変動検知部は、前記命令部の前記電源供給指示に応答して活性化されることを特徴とする請求項１乃至３何れか一項記載の半導体装置。
【請求項５】
前記変動検知部は、前記複数の電源スイッチの全てが導通状態になると非活性化されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記複数の電源スイッチは、前記命令部の電源遮断指示に応答して全て非導通状態とされることを特徴とする請求項１乃至５何れか一項記載の半導体装置。
【請求項７】
前記変動検知部は、前記内部回路に流れる電流の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする請求項１乃至６何れか一項記載の半導体装置。
【請求項８】
前記内部回路に充電された電圧の時間的な変化率が所定値以下であるか否かに応じた信号を前記検知結果として出力することを特徴とする請求項１乃至６何れか一項記載の半導体装置。
【請求項９】
前記複数の電源スイッチと前記論理回路とは、複数の内部回路の各々に対して別個に設けられ、前記変動検知部は、前記複数の内部回路により共有されることを特徴とする請求項１乃至８何れか一項記載の半導体装置。
【請求項１０】
内部回路と、前記内部回路へ電流を供給する複数の並列な経路にそれぞれ設けられる複数の電源スイッチと、前記内部回路への電源を遮断する指示又は電源を供給する指示を行なう命令部とを含み、前記命令部の電源供給指示に応答して前記複数の電源スイッチを導通状態にして前記内部回路を電源遮断状態から電源供給状態へ変化させる半導体装置において、
前記複数の電源スイッチのうちの少なくとも１つを非導通状態から導通状態に変化させ、
前記少なくとも１つの電源スイッチを導通状態に変化させた後に前記内部回路に供給される電流が定常状態であるか否かを検知し、
前記検知の結果が前記電流の定常状態を示す場合に前記複数の電源スイッチのうちの導通状態にある電源スイッチの数を増やす
各段階を含むことを特徴とする半導体装置の電源制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１１−７７８１４（Ｐ２０１１−７７８１４Ａ）
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２００９−２２７１１３（Ｐ２００９−２２７１１３）
【出願日】平成２１年９月３０日（２００９．９．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２１年９月３０日（２００９．９．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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