【課題】位相比較器において、２つのフリップ・フロップの出力信号がリセットされるまでの遅延時間によって両出力信号に現れる余分な成分を取り除き、それによって生じる種々の問題を解決すること。
【解決手段】本発明の位相比較器は、比較対象の２つの入力信号が入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、第１と第２の出力信号を論理積処理してリセット信号を出力する論理積処理回路と、論理積処理回路と同じ遅延時間を持ち第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、第１遅延信号と第２遅延信号がそれぞれ入力されるとともにリセット信号によってリセットされて第３と第４の出力信号を出力する第３と第４のフリップ・フロップとを備え、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号が入力される第３もしくは第４のフリップ・フロップの出力信号に位相比較出力信号が出力さるように構成されている。 （もっと読む）

【課題】周波数やロックアップ時間が変動したり、ＰＬＬ特性が劣化したりするのを抑えることのできるＰＬＬ回路を提供する。
【解決手段】演算器１５ａ，１５ｂは、出力信号の目標の周波数を示す目標周波数設定値が変化した時、フラクショナル分周器１７に対して目標周波数設定値で示される周波数と異なる周波数を示す周波数設定値を複数回設定する。そして、演算器１５ａ，１５ｂが周波数設定値を複数回設定した後に、演算器１５ａ，１５ｂから出力される周波数設定値は、目標周波数設定値と同じ値になる。これにより、周波数の引き込み動作時に、アナログスイッチング素子を用いてループフィルタの切り替えを行う必要がないため、スイッチング切り替え時に発生するノイズや、切り替え前後のループフィルタに生じる電圧差によって、発振器にノイズが発生することがない。 （もっと読む）

【課題】周波数シンセサイザにおいて、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。 （もっと読む）

【課題】信号発生器の周波数設定データを複数の箇所から設定する際に、複雑なスイッチを設けることなく、周波数設定データの衝突を防止し、また、より狭い周波数偏差の要求に応える。
【解決手段】無線通信機１００は、ＰＬＬ回路１４４を構成するＰＬＬＩＣ１２８と、ＰＬＬＩＣに出力周波数を設定する第１のデータを出力し、少なくとも、ＰＬＬＩＣへのアクセス不実行状態と、アクセス待機状態と、アクセス実行状態との３つの状態を遷移するＣＰＵ１１２と、出力周波数を増加もしくは減少させるためＰＬＬＩＣに設定する第２のデータを出力し、少なくとも、ＰＬＬＩＣのアクセス可能状態と、アクセス禁止状態との２つの状態を遷移するＤＳＰ１１８とを備え、ＣＰＵとＤＳＰとが第１の信号と第２の信号によって互いに状態遷移に関する情報を交換し、ＰＬＬＩＣへのアクセスの衝突を防止する。 （もっと読む）

【課題】入力クロックが停止しても出力クロックの周波数を保持するＰＬＬを用いて、ロジック回路を駆動する方法を提供する。
【解決手段】位相周波数比較回路をＰＦＤ主要部と基準クロック停止検出部２０２Ｂの二つのモジュールから構成する。基準クロック停止検出部２０２ＢはＰＦＤ主要部のＲＳ−ＦＦのデータ端子に基準データ信号ｐｆｄ＿ｉｎ＿ｅｎを出力する。この基準データ信号ｐｆｄ＿ｉｎ＿ｅｎは、基準クロック停止検出部２０２Ｂ内のフリップフロップ２０２Ｂ−１に由来して生成される。このフリップフロップ２０２Ｂ−１は位相比較動作の終了を表すオーバラップ信号ｏｖｅｒｌａｐをタイミングとし、基準クロックｒｅｆ＿ｃｌｋによってリセットされる。基準クロックｒｅｆ＿ｃｌｋが停止すると、基準データ信号ｐｆｄ＿ｉｎ＿ｅｎは「Ｌ」のままとなり、結果ＰＦＤ主要部の動作が停止する。 （もっと読む）

【課題】改善された性能、低電力消費、低コストのディジタル送信機を提供する。
【解決手段】デカルト座標−極座標変換器２３０で、受信したデカルト座標から極座標への変換を行う。ＦＩＲフィルタ２３４（または、デルタ−シグマ変調器）により、前記極座標の振幅情報からエンベロープ信号を生成し、位相変調ＰＬＬ２５０、ＶＣＯにより、前記極座標の位相情報から位相変調された信号を生成する。複数状態増幅器２７４（または、排他的論理和ゲート）により、前記のエンベロープ信号および位相変調された信号に基づいて、ディジタル変調された信号を生成する。電力増幅器２８０は、前記のディジタル変調された信号を増幅して、ＲＦ出力信号を生成する。 （もっと読む）

【課題】簡易な構成によりクロックリカバリを実現し、伝送時のオーバーヘッドを削減する。
【解決手段】送信装置１−１は、制御用メタデータを生成し、制御用メタデータを定期的に受信装置２−１へ送信する。また、送信装置１−１は、コンポーネントの符号化を行い、自身のコンポーネントのクロックを用いてＰＣＲ、ＤＴＳ及びＣＴＳを生成し、または、他のコンポーネントのクロックを用いてＤＴＳ及びＣＴＳを生成し、コンポーネントの符号データ等を受信装置２−１へ送信する。受信装置２−１は、制御用メタデータを定期的に受信すると共に、コンポーネントの符号データ等を受信する。そして、受信装置２−１は、制御用メタデータに従って、受信したＰＣＲに基づいて自身のコンポーネントのクロックに対しクロックリカバリを行い、復号等を行う。また、受信装置２−１は、他のコンポーネントのクロックを流用して復号等を行う。 （もっと読む）

【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。
【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。 （もっと読む）

【課題】位相同期回路のセトリング時間を短縮する。
【解決手段】位相同期回路は、制御信号に応じた発振周波数を含む発振信号を生成する電圧制御発振器と、前記発振信号を分周して分周信号を生成する分周器と、前記分周信号と基準信号との位相を比較し、比較信号を生成する位相比較器と、前記比較信号に応じた電流を出力するチャージポンプと、前記電流をフィルタリングし、前記制御信号を生成するフィルタと、前記分周信号の周波数の定数倍の値と前記基準信号の周波数の定数倍の値との差分が極小となった場合に検出信号を生成する周波数差検出回路と、前記検出信号が生成されると、前記分周信号と前記基準信号との位相を同期させる位相調整回路とを備える。 （もっと読む）

【課題】位相雑音が小さい発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。 （もっと読む）

【課題】発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出する。
【解決手段】多相化回路２は、差動発振信号Ｐ１、Ｐ２をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮを生成し、フリップフロップＦ１〜ＦＮは、基準信号ＲＣＫの入力に同期して多相化信号Ｓ１〜ＳＮをそれぞれ取り込み、デコーダ３は、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮをデコードする。 （もっと読む）

【課題】サブサンプリングPLLの利点を保持したまま、フラクショナル分周を実現する。
【解決手段】電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。サブサンプリング位相比較器は、基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有する。セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプにまたはこれと反対に供給する第1、第２供給モードを選択的に実行する。ループフィルタは、前記第1、第２の電流信号の合成電流信号を平滑化して、前記電圧制御発振器に与える前記制御電圧を生成する。 （もっと読む）

【課題】分周器の発振を防止する分周回路を提供する。
【解決手段】クロック信号Ｖｃを所定の分周比にて分周する分周器２０を備え、分周器の発振を防止する分周回路１であって、クロック信号のピーク電圧Ｖｃｐを検出してピーク値を保持するピーク検出器３０と、分周器が正常動作するために必要なクロック信号の振幅ｖｐに対応した参照電圧Ｖｒｅｆを出力する参照電圧発生器４０と、ピーク検出器により検出されたピーク値と参照電圧とを比較する比較器５０と、を備え、分周器に分周開始を指示する制御信号を入力する制御端子を備え、制御端子に比較器の出力信号Ｖｅを接続し、ピーク値が参照電圧を超えたときに、比較器は、分周器の制御端子に分周開始を指示する制御信号を出力する （もっと読む）

【課題】 ＰＬＬを動作させた状態で、同期外れを起させず、入力クロックの切り替えおよびそれに伴う分周比の切り替えを行うことが可能なクロック発生回路を提供する。
【解決手段】 タイミング制御部８は、入力クロックを指定するクロック選択情報が切り替わった後、分周器１がリファレンスクロックＣＬＫＲＥＦを出力するのに応じて、クロック選択指令ＳＥＬＣＫを切り替える動作と、分周器１に１個のリファレンスクロックＣＬＫＲＥＦを出力させるための入力クロックの個数Ｒと、分周器６に１個のフィードバッククロックＣＬＫＦＢを出力させるための出力クロックＣＬＫＯの個数Ｆのうちの少なくとも一方の設定を切り替え、切り替え後の設定個数Ｒに対応した入力クロックの分周器１によるカウント動作および切り替え後の設定個数Ｆに対応した出力クロックの分周器６によるカウント動作の両方を開始させる。 （もっと読む）

【課題】内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、安定した回路動作とすることができる信号処理回路を得る。
【解決手段】入力信号と位相制御信号とを受け、前記入力信号及び前記位相制御信号の位相差に基づき位相比較信号を出力する位相比較手段と、前記位相比較信号を受け、前記位相比較信号に基づく周波数で発振する発振信号を出力する発振手段と、前記発振信号を受け、前記位相制御信号を出力する位相制御信号発生手段とを備え、同時に前記位相制御信号を出力信号とし、該位相制御信号を内部クロックとして供給することを特徴とする位相差制御回路である信号処理回路等を提供する。 （もっと読む）

【課題】２点変調を採用するフェーズロックドループを用いた通信システムを提供する。
【解決手段】フェーズロックドループは、位相検出器１０６の第１の入力に動作可能に接続された出力を有する主発振器１００、位相検出器１０６の第２の入力に動作可能に接続された出力を有する従発振器１０２、及び位相検出器１０６の生誤り端末に動作可能に接続されたフォワード利得適応モジュールを含む。フォワード利得適応モジュールは、位相検出器１０６の生誤り端末と動作可能に接続された、フォワード利得適応モジュールの可変利得増幅器２００と、前記フォワード利得適応モジュールの可変利得増幅器２００と前記従発振器１０２とに動作可能に接続された、フォワード利得適応モジュールの積分器２０２とを具備する。 （もっと読む）

【課題】温度補償ループフィルタのキャパシタの容量値を小さくする。
【解決手段】ＰＬＬシンセサイザは，位相比較器ＰＤと，ループフィルタＬＦと，電圧制御発振器ＶＣＯとを有する。さらに，温度補償ループとして，周波数制御電圧が制御電圧範囲から外れたときに比較信号３０を出力する比較器ＣＭＰと，比較信号３０を積分してＭビットの第１のデジタル信号３２を生成するデジタルフィルタＤＦと，第１のデジタル信号３２を入力し，前記Ｍビットより少ないＮビットで、前記第１のデジタル信号３２に対応する第２のデジタル信号３４を生成するΣΔ変調器１２、１０と，第２のデジタル信号３４を電流信号３６に変換する温度補償チャージポンプＣＰｔと，前記電流信号３６を温度補償制御電圧に変換する温度補償ループフィルタＴＦとを有し，電圧制御発振器ＶＣＯは温度補償制御電圧ｆｔに基づいて出力クロックＣＫｏｕｔの周波数を制御する。 （もっと読む）

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。 （もっと読む）

【課題】周波数補正ミスをなくせ、電圧対周波数変換利得Ｋvcoを低く抑えることが可能で、ＰＬＬ位相ノイズ設計を緩和できる位相同期回路および無線通信装置を提供する。
【解決手段】キャリブレーション部１９０は、電圧制御発振器１８４の出力発振信号の周波数をカウントするカウンタ回路１９１と、カウンタ回路のカウント結果を保持しておくための第１および第２の記憶回路１９３，１９４と、カウンタ回路とターゲット周波数を比較し大小を判定する比較回路１９５と、比較回路の結果を受けカウンタ回路のカウント結果と第１の記憶回路の保持結果を比較し、電圧制御発振器の容量バンクを制御する制御回路１０６と、電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路１９７と、カウンタ回路のカウント結果と第１および第２の記憶回路の結果より演算を行い、演算結果に応じて電圧生成回路を制御する処理回路１９８と、を含む。 （もっと読む）