【課題】 外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。 （もっと読む）

【課題】アナログデジタル変換器のサンプリングクロックのジッタの影響を、低消費電力でデジタル補正する。
【解決手段】アナログデジタル変換器のサンプリングクロックを、サンプリングクロックよりも低周波数かつ低ジッタの基準クロックを源振とする位相同期ループ(PLL)により生成する。サンプリングクロックと基準クロックが同期するタイミングにおけるタイミング誤差を時間デジタル変換器(TDC)によりデジタル値に変換する。なお、基準クロックが存在しないサンプリングタイミングにおけるタイミング誤差については、検出されたタイミング誤差を補間して生成する。これにより、各サンプリングタイミングにおけるサンプリングクロックのジッタ値を取得する。当該ジッタ値からサンプリング電圧誤差を算出し、アナログデジタル変換器の出力をデジタル補正する。 （もっと読む）

【課題】システムリセット時の起動時間を短縮可能な情報処理システムを提供する。
【解決手段】複数の機能モジュールの内の機能モジュール１では、システムリセット信号にてＰＬＬ回路１０及び信号処理部１２をリセットした後にＰＬＬ回路１０へのリセットを解除する。リセット解除後にＰＬＬ回路１０で生成された内部クロック信号がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を機能モジュール２に供給する。位相ロックしている場合には起動完了を示す第２の起動状態信号を機能モジュール２に供給すると共に信号処理部１２へのリセットを解除する。機能モジュール２では、第１の起動状態信号にてＰＬＬ回路２０及び信号処理部２２をリセットする。そして、第２の起動状態信号にてＰＬＬ回路２０へのリセットを解除し、リセット解除後に、位相ロックした時に信号処理部２２へのリセットを解除する。 （もっと読む）

【課題】ディジタル型ＰＬＬ回路を備えた高周波信号処理装置および無線通信システムにおいて、スプリアスの影響を低減する。
【解決手段】例えば、ディジタル位相比較部ＤＰＦＤ、ディジタルロウパスフィルタＤＬＰＦ、ディジタル制御発振部ＤＣＯ、マルチモジュールドライバ部（分周部）ＭＭＤを備えたディジタル型ＰＬＬ回路において、ＤＬＰＦのクロック信号ＣＫ_ＤＬＰＦのクロック周波数が複数の選択肢の中から選択可能に構成される。当該クロック周波数は、基準発振信号Ｆｒｅｆの整数倍の周波数の中から、ＤＣＯの発振出力信号ＲＦｄｃｏに対して規格上のどの周波数帯を設定するかに応じて選択される。 （もっと読む）

【課題】帯域制限フィルタを含むＰＬＬのロックアップ時間を短縮する。
【解決手段】実施形態によれば、周波数調整回路２００は、レジスタ２１３と、デジタルアナログ変換器２２０と、帯域制限フィルタ２５０と、バッファアンプ２４０とを含む。レジスタ２１３は、第１の動作モードの終了時にデジタル制御コード１２を保存し、第３の動作モードの開始時に出力する。第１の動作モードにおいて、制御電圧１５を持つアナログ制御信号１４が電圧制御発振器１１０の制御端子に供給される。第２の動作モードにおいて、アナログ制御信号１４がバッファアンプ２４０に供給され、バッファアンプ２４０は帯域制限フィルタ２５０を駆動し、帯域制限フィルタ２５０は制御電圧１５を生成する。第３の動作モードにおいて、アナログ制御信号１４が帯域制限フィルタ２５０に供給され、帯域制限フィルタ２５０は制御電圧１５を生成する。 （もっと読む）

【課題】スペクトルのピークを抑制する。
【解決手段】発振回路２は、基準クロック信号ＣＫ_ＲＥＦを受け、出力クロック信号ＣＫ_ＯＵＴを生成する。プログラマブル分周器１８は、その分周比が少なくとも２値で切りかえ可能に構成され、出力クロック信号ＣＫ_ＯＵＴを設定された分周比で分周し、分周クロック信号ＣＫ_ＤＩＶを生成する。位相比較器１０は、基準クロック信号ＣＫ_ＲＥＦと分周クロック信号ＣＫ_ＤＩＶの位相差に応じた位相差信号Ｓ１を生成する。ループフィルタ１２は、位相差信号Ｓ１を平滑化する。ＶＣＯ（電圧制御発振器）１４は、ループフィルタ１２から出力される位相差信号Ｓ２に応じた周波数で発振し、出力クロック信号ＣＫ_ＯＵＴを生成する。制御部２０は、プログラマブル分周器１８の分周比を、時分割的に切りかえることにより出力クロック信号ＣＫ_ＯＵＴのスペクトルを拡散させる。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】少数点逓倍の精度を向上させ、累積ジッタを低減した周波数シンセサイザを提供する。
【解決手段】位相比較器１と、チャージポンプ２と、ローパスフィルタ３と、電圧制御発振器４と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備える。帰還回路は、電圧制御発振器４の出力クロック信号を分周する可変分周器５と、電圧制御発振器４の８相のクロック信号から１つの位相のクロック信号を選択するマルチプレクサ７と、マルチプレクサ７で選択した特定の位相のクロック信号により可変分周器５のクロック信号をリタイミングするリタイミング回路（ＤＦＦ回路８，９とアンド回路１０）とを備える。 （もっと読む）

【課題】 異なる複数の基準周波数に同期したクロックを生成でき、また、自走動作時に、ノイズの発生と消費電力を低減することができるクロック生成装置を提供する
【解決手段】 複数の外部基準クロックを入力可能とし、信号レベル検出回路２４，２５部が入力された外部基準信号の帯域毎にレベル検出し、マイクロコントローラ４が、検出された信号レベルに応じて、一つの外部基準信号のみが適正レベルであった場合に、自走制御信号によりクロック選択回路３４の外部基準クロックの出力をイネーブルとし、選択制御信号により適正レベルであった外部基準クロックを選択させ、それ以外の場合には、自走制御信号によりクロック選択回路３４の外部基準クロックの出力をディセーブルとすると共に、ＰＬＬ−ＩＣ５をパワーダウンさせて、電圧制御発振器９に自走制御用直流電圧生成回路６からの電圧に基づいて自走発振を行わせるクロック生成装置としている。 （もっと読む）

【課題】メモリの容量を抑えることができる発振装置を提供すること。
【解決手段】第１の発振回路の発振周波数をｆ１、基準温度における第１の発振回路の発振周波数をｆ１ｒ、第２の発振回路の発振周波数をｆ２、基準温度における第２の発振回路の発振周波数をｆ２ｒとすると、ｆ１とｆ１ｒとの差分に対応する値と、ｆ２とｆ２ｒとの差分に対応する値と、の差分値に対応する差分対応値を求める周波数差検出部と、この周波数差検出部にて検出された前記差分対応値ｘに基づいて環境温度が基準温度と異なることに起因するｆ１の周波数補正値を取得する補正値取得部と、を備え、装置固有の除算係数をｋとすると、前記補正値取得部は、ｘ／ｋに相当する値であるＸについてｎ次の多項式を演算することによりｆ１の周波数補正値を求める機能を備えるように装置を構成して、多項式の係数を小さくする。 （もっと読む）

【課題】雑音特性及び高速動作を維持しながら、消費電力を削減することができる位相周波数比較回路を得ることを目的とする。
【解決手段】出力バッファ回路３が、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＵＰ信号が出力された場合、アップ信号を出力し、電流制御信号生成回路２から電流制御信号が出力されている期間中、位相周波数比較コア回路１からＤＮ信号が出力された場合、ダウン信号を出力する。 （もっと読む）

【課題】
本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。
【解決手段】
ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、ＶＣＯの発振周波数を広い範囲で変化させることができるＰＬＬ回路及びその制御方法を提供すること。
【解決手段】本発明にかかるＰＬＬ回路１は、ＶＣＯ１１と、制御ロジック１４と、位相比較器１３と、を備える。ＶＣＯ１１は、両端の電位差に応じて容量値が変化する可変容量素子を有し、電位差に応じた発振周波数の出力信号を出力する。制御ロジック１４は、可変容量素子の一端に所定の電圧を印加した状態で、基準信号と出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する制御電圧Ｖｔｃを決定する。位相比較器１３は、可変容量素子の他端の電圧を制御ロジック１４により決定された制御電圧Ｖｔｃに固定した状態で、基準信号と出力信号との位相差に基づいて、可変容量素子の一端に印加する制御電圧Ｖｔａを決定する。 （もっと読む）

【課題】ＰＬＬのループフィルタの帯域を大きくすることにより、局部発振器の位相雑音性能が大幅に改善し、隣接チャネル選択性能を改善する受信機を提供する。
【解決手段】受信信号と局部発振器から出力されるローカル信号とをミキサでミキシングし、生成された中間周波数（ＩＦ）信号をバンドパスフィルタで選択して復調する無線受信機において、局部発振器は、受信信号のチャネル周波数間隔のｎ倍（ｎは３以上の整数）の周波数間隔のローカル信号を切り替えて出力する構成であり、バンドパスフィルタは、受信信号の受信すべきチャネルによって通過帯域の中心周波数を切り替える構成である。 （もっと読む）

【課題】 基準発振器、ＶＣＯ、位相比較器の純度が低くても位相雑音特性を良好にする。
【解決手段】 基準発振器２８ａが発振する基準周波数ｆ_refをＢＳ放送波のチャンネル間隔とされる３８．３６ＭＨｚに設定する。そして、中間周波数を２８２．２８（＝７×３８．３６+１３．７６）ＭＨｚとした場合は、１０４９．４８ＭＨｚのチャンネル周波数とされるＢＳ−１チャンネルがアサインされるＢＳ−ＩＦレベル調整ユニット１０では、局部発振器２８の出力周波数ｆ_outが７６７．２ＭＨｚになり、分周器２８ｅの分周数Ｎを２０とすればよい。基準周波数ｆ_refを３８．３６ＭＨｚと高くすることができるため、局部発振器２８の位相雑音特性が良好になる。 （もっと読む）

【課題】ＰＬＬのチャージポンプ回路からの出力電流ミスマッチにより、ＰＬＬの特性劣化に繋がるリファレンススプリアスが発生する問題がある。
【解決手段】基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】占有面積や定常位相誤差の増大、並びに、クロックが安定するまでに長時間を要することなく、スペクトラム拡散クロックを生成してＥＭＩ対策を図る。
【解決手段】基準信号ＣＫ１を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第１信号ＣＫ２を生成する第１回路４と、前記第１信号を受け取って、周期的に周波数が変化するクロックを生成する第２回路５と、を有する。 （もっと読む）

【課題】スタンバイ状態からの復帰後、電圧制御発振器に入力される電圧信号が短時間で一定となる、消費電力の低減された位相同期回路を提供することを課題とする。
【解決手段】電圧制御発振器の入力端子とループフィルタを構成する容量素子の間に、酸化物半導体材料を用いて半導体層を形成したトランジスタを設け、通常動作状態の時には当該トランジスタをオン状態に、スタンバイ状態の時には当該トランジスタをオフ状態とする。 （もっと読む）

【課題】インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 （もっと読む）

【課題】半導体集積回路上に小面積で形成でき、かつ、適切な周波数の発振信号を生成できる発振器と、これを用いたＰＬＬ回路を提供する。
【解決手段】発振器は、第１のノードと第２のノードと間に並列接続される抵抗と、反転増幅器と、半導体素子とを備える。前記半導体素子は、半導体基板と、前記半導体基板に、長辺および短辺を有する形状で形成される音響波伝播層と、少なくとも前記音響波伝播層の長辺方向の両端に形成される音響波反射層と、前記音響波伝播層上に形成され、前記第１のノードと電気的に接続される第１のコンタクトと、前記音響波伝播層上に前記第１のコンタクトとは離れて形成され、前記第２のノードと電気的に接続される第２のコンタクトと、を有する。前記第１のノードまたは前記第２のノードから発振信号を出力する。 （もっと読む）