【課題】位相雑音の劣化を抑制することができる高周波発振源を得ることを目的とする。
【解決手段】所定の周波数で発振する基準発振器１と、その基準発振器の出力波が注入されていない場合の発振周波数が、その基準発振器の出力波の周波数の整数倍に設定されている（または設定される）注入同期発振器とを備え、その基準発振器から注入同期発振器に注入される電力を、注入同期発振器の低離調周波数の位相雑音が基準発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように、かつ高離調周波数の位相雑音が注入電力がない時の注入同期発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように適切な注入電力とする電力調整手段を設ける。 （もっと読む）

【課題】入力信号の周波数比が整数でない場合にも、±１８０度の範囲で位相差検出ができる位相比較回路を得る。
【解決手段】ＲＦ信号と基準信号との立ち上がりエッジを比較してアップ信号またはダウン信号を生成する位相比較コア回路１と、ＲＦ信号と基準信号との周波数比をＮ＋Ｋ／Ｍ（但し、Ｎ，Ｋ，Ｍは任意の自然数）とし、ＲＦ信号の周波数をｆｒｆとしたとき、アップ信号の立ち上がりの直前のＲＦ信号の立ち上がりに同期して立ち上がり、パルス幅は基準信号の1周期分とほぼ等しく、周期は（Ｍ×Ｎ＋Ｋ）／ｆｒｆとなるマスク制御信号ＭＳＫ１を生成するマスク信号生成回路２と、位相比較コア回路１により生成されたアップ信号およびダウン信号を、マスク信号生成回路２により生成されたマスク制御信号ＭＳＫ１に従いマスクする信号マスク回路３とを備えた。 （もっと読む）

【課題】高速なクロックを内部回路に供給するためには、消費電力の高いクロックバッファを必要とする。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【解決手段】クロック供給回路は、電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。 （もっと読む）

【課題】目的の周波数からずれた周波数のクロックをクロックの供給先に与える危険性の少ない、クロック生成装置を提供する。
【解決手段】各クロック供給部１０，２０に、水晶発振器であるＶＣＸＯ１１，２１を目的の周波数で発振させるために設定された基準値と基準値が設定された時を示す設定時情報とを記憶するメモリ１４，２４と、ＶＣＸＯ１１，２１の生成するクロックを他のクロック供給部のＶＣＸＯの出力するクロックに同期させる同期手段とをそれぞれ備える。メモリ１４，２４の記憶内容に基づき、最も設定時情報が新しいＶＣＸＯを選別し、その選別したＶＣＸＯを基準値に基づいて発振させて目的の周波数のクロックを生成させる。他のＶＣＸＯには、選別したＶＣＸＯの生成したクロックに同期したクロックを生成させる。 （もっと読む）

【課題】ＰＬＬ回路を有する発振器であって、小型化を図ることができる発振器を提供する。
【解決手段】発振器１００は、基板１１０の上方に配置された第１ＭＥＭＳ振動子１２を含み第１発振信号を出力する基準発振回路と、基板１１０の上方に配置された第２ＭＥＭＳ振動子５２を含み制御信号で発振周波数が制御され第２発振信号を出力する電圧制御発振回路と、前記第２発振信号を分周して分周信号を出力する分周回路と、前記分周信号と前記第１発振信号との位相差に基づいた前記制御信号を出力する位相比較回路と、を含み、第１ＭＥＭＳ振動子１２および第２ＭＥＭＳ振動子５２の各々は、第１電極と、第２電極と、を有し、第２電極は、第１電極と対向配置された可動部を有し、基板の平面視において第１ＭＥＭＳ振動子１２の可動部の面積は、第２ＭＥＭＳ振動子５２の可動部の面積よりも大きい。 （もっと読む）

【課題】ロックポイント付近におけるサンプリングクロックの位相の調整と、イコライザ部の制御とを安定させ、ジッタトレランスを高める。
【解決手段】位相比較部は、サンプリングタイミングとサンプリングタイミングよりも第一の所定位相分前のタイミングとの間の第一区間に、等化信号ＥＱＤＡＴＡのエッジが存在するか否かを示す位相比較信号ＬＡＧ（ｎ）を出力するとともに、サンプリングタイミングとサンプリングタイミングよりも第二の所定位相分後のタイミングとの間の第二区間に、等化信号ＥＱＤＡＴＡのエッジが存在するか否かを示す位相比較信号ＬＥＡＤ（ｎ）を出力する。判定部は、検出データパターンの各ビットに対応する位相比較信号ＬＡＧ（ｎ），ＬＥＡＤ（ｎ）の出力パターンを所定の比較対象パターンと比較し、合致するか否かに基づいて、等化信号ＥＱＤＡＴＡの１ビットがサンプリングクロックＣＫの１周期よりも長いか短いかを判定する。 （もっと読む）

【課題】ＰＬＬを用いた周波数シンセサイザにおいて、簡素な構成でありかつスプリアス特性が良好であること。
【解決手段】位相比較部に入力する参照周波数信号を、ディジタル信号からなる鋸波のゼロクロスポイントを検出したときのクロックに基づいて生成する。しかしこの場合ディジタル値が飛び飛びの値であることから正負の符号が逆転するときにディジタル値がゼロとなるとは限らない。そこで前記ディジタル値が徐々に変化する領域において正、負の符号が逆転するゼロクロス時の直前のディジタル値及び直後のディジタル値を読み出したクロック信号を夫々Ｐ１及びＰ２とし、クロック信号Ｐ２の次のタイミングのクロック信号をＰ３とすると、Ｐ１とＰ２で読み出されるディジタル値の比率に対応する比率でＰ１、Ｐ３を使用する。 （もっと読む）

【課題】サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。 （もっと読む）

【課題】アナログ特性を容易な設計で高速なデジタルアシストが可能な位相同期装置および位相同期回路の周波数キャリブレーション方法、並びにプログラムを提供する。
【解決手段】デジタルアシストキャリブレーション回路は、探索範囲を所定の値から順番に検索値を変更して、検索値と目的値との大小関係を確認する順次探索と、探索範囲の検索値の中央値と上記目的値との大小関係を確認し、目的値が含まれる側の半分の検索範囲に対してのみその半分の検索範囲の検索値の中央値と目的値との大小関係を確認して、目的値を検索していく二分探索と、を選択的に処理可能で、検索過程における最初の過程と最後の過程のうち、少なくとも最初の過程と最後の過程のいずれかにおいて二分探索を行い、残りの過程では順次探索処理を行う。 （もっと読む）

【課題】ループフィルタをオンチップ化する際、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、回路規模と消費電力の増大を軽減する。
【解決手段】半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。アッテネータ２は、サンプリング回路２１とカウンタ２２とを含む。回路２１にサンプリングパルスＳＰＬ＿ＣＬＫと位相周波数比較器１から出力される第１と第２の出力信号が供給され、回路２１はサンプリング出力信号を出力する。カウンタ２２は回路２１から出力される所定個数のサンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。チャージポンプ３は、カウントアップ完了出力信号に応答してループフィルタ４に充電電流または放電電流を出力する。 （もっと読む）

【課題】短時間でかつ正確に、所望の周波数の発振信号にロック可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、粗調整ループ部と微調整ループ部を有する。前記粗調整ループ部は、前記複数の第１切替部の切替情報を記憶する切替情報記憶部と、複数の第１切替部の新たな切替情報を設定する切替情報設定部と、切替情報設定部で設定した複数の第１切替部の切替情報に基づいて調整した電圧制御型発振器の発振信号を分周した分周信号を生成する分周器と、分周信号の周波数と基準信号の周波数とを比較した結果に基づいて、切替情報設定部に対して切替情報の再設定を指示する発振周波数調整部と、切替情報設定部で設定した切替情報と、切替情報記憶部に記憶されている切替情報と、の差分情報を生成し、該差分情報が所定の閾値範囲内であれば、ループ制御部に粗調整の終了を報知し、差分情報が閾値範囲外の場合には、切替情報設定部に対して切替情報の再設定を指示する比較器と、を有する。 （もっと読む）

【課題】 フラクショナルＮ方式のＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧する。
【解決手段】 可変分周器の分周数を２つ以上の整数値で時間的に切り替えるフラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて、電圧制御発振器２とループフィルタ７の間に、抑圧周波数および減衰量の制御を可能とする可変ノッチフィルタ８を設けることで、フラクショナルスプリアスを抑圧することができる。 （もっと読む）

【課題】ばらつき条件（温度、電源電圧、経年変化等）下の安定動作を補償しかつ低ゲインの電圧−周波数特性を実現できる位相同期回路を提供する。
【解決手段】バラクタアレイを有するＶＣＯ１０１と、ＶＣＯ１０１の特性をモニターするモニター回路１０２と、モニター結果に応じてバラクタアレイに供給するオフセット量を切り替えるオフセット発生回路１０３とを備える。ばらつき条件下のＶＣＯの特性をモニターした結果からバラクタアレイのオフセット量を調整することで、位相同期回路の動作不良を防ぐ。 （もっと読む）

【課題】分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を提供する。
【解決手段】フラクショナルＰＬＬ回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ、電圧制御発振器４、位相コントローラ５、及び位相選択回路６を備える。位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量で変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択回路６を制御する。 （もっと読む）

【課題】アパーチャディレイをより小さくするアパーチャディレイ調整機能を有するサンプリングクロック生成回路を提供する。
【解決手段】ＳＳＣＧ１１からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給する、遅延回路２１，２２及びクロック発生器２３からなるサンプリングクロック生成手段と、ＳＳＣＧ１１の出力クロック信号に基づいて生成されたＣＣＤ駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する遅延型フリップフロップ２４と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御ロジック回路２０とを備えた。 （もっと読む）

【課題】発振周波数の安定性及び周波数の過渡応答性において従来よりも優れた多周波発振器を提供する。
【解決手段】水晶振動子を少なくとも備え、変調信号発生器５から入力された変調信号によって水晶振動子の発振周波数を調整する基準信号発生器１２と、位相比較器６、ループフィルタ７及び電圧制御発振器８を少なくとも備え、基準信号発生器１１の出力と電圧制御発振器８の出力とを位相比較器６で位相比較するＰＬＬ１１とを具備する。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】電圧制御発振器の制御利得を発振周波数に対して比較的一定に維持し、位相ノイズを低減したプログラマブルバラクタ装置を提供する。
【解決手段】プログラマブルバラクタ装置１００は、複数のデジタルバラクタビットＢ０、Ｂ１、Ｂ２によって制御される複数のバイナリ重み付けバラクタ１０４，１０６，１０８を含み得る。プログラマブルバラクタ装置は、複数のバイナリ重み付けバラクタと、プログラマブルバラクタ装置の実効容量を低減するために複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする制御とを含み得る。プログラマブルバラクタ装置の実効容量を変化させる方法は、複数のバイナリ重み付けバラクタを設けることと、プログラマブルバラクタ装置の実効容量を低減するために複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとすることとを含み得る。 （もっと読む）

【課題】大きな電圧制御オシレータ（ＶＣＯ）利得を効率的に取り扱うための技術の提供。
【解決手段】ＶＣＯの中心周波数を調節する平均制御電流を供給するための低速高利得パス、及び通常動作の間ＶＣＯ周波数を調節する瞬間的な制御電流を供給するための高速低利得パス、を利用する。１つのデザインでは、ＶＣＯは、電圧−電流コンバータ２５２、電流増幅器２５４、総和器２５６、及び電流制御オシレータ（ＩＣＯ）２６０を含む。電圧−電流コンバータは、制御電圧ＶＣＴＲＬを受け取り、そして第１電流Ｉ_１と第２電流Ｉ_２とを発生する。電流増幅器は、第１電流を増幅しそしてフィルタし、そして第３電流Ｉ_３を発生する。総和器は、第２電流と第３電流を合算し、そして制御電流を発生する。ＩＣＯは、制御電流ＣＴＲＬを受け取り、そして制御電流により決定される周波数を有するオシレータ信号を発生する。 （もっと読む）

【課題】異なるコヒーレント加算時間で算出した積算パワーの平方根の差分によって周波数ずれ量を算出することで、高精度な周波数ずれ量を算出する。
【解決手段】 所望の衛星信号ｙを加算時間Ｍ_Ａでコヒーレント加算し、Ｎ_Ａ回ノンコヒーレント加算をして、積算パワー｜ｙ_Ａ｜^２を算出する積算器１７と、衛星信号ｙを加算時間Ｍ_Ａと異なる加算時間Ｍ_Ｂでコヒーレント加算し、Ｎ_Ｂ回ノンコヒーレント加算をして、積算パワー｜ｙ_Ｂ｜^２を算出する積算器１８と、積算器１７によって算出される積算パワーの平方根｜ｙ_Ａ｜と、積算器１８によって算出される積算パワーの平方根｜ｙ_Ｂ｜との差分から、周波数ずれ量Δｆ_２を算出する周波数ずれ演算器２０と、を備え、周波数ずれ演算器２０で算出された周波数ずれ量Δｆ_２に基づいて、所望の衛星信号ｙを追尾する。 （もっと読む）