【課題】２つの結合されたＬＣＶＣＯにおいて生じる多相クロック信号の位相誤差を改善し、制御可能な位相オフセットでクロック信号を生成する方法を提供する。
【解決手段】方法は、ＬＣＶＣＯによって第１のＬＣタンクの共振周波数に基づく第１の位相を有する第１の周期信号を生成するステップと、第２のＬＣＶＣＯによって第２のＬＣタンクの共振周波数に基づく第２の位相を有する第２の周期信号を生成するステップと、第１及び第２の周期信号に基づいて第１及び第２のＬＣタンクの間の位相オフセットを決定するステップと、決定された位相オフセットに基づいて第１及び第２の出力信号を生成するステップと、所定の位相オフセットと略等しくなるよう位相オフセットを調整するステップとを有する。調整ステップは、第１の出力信号に基づいて第１のＬＣタンクの第１のインピーダンスを変調するステップ、及び／又は、第２の出力信号に基づいて第２のＬＣタンクの第２のインピーダンスを変調するステップを有する。 （もっと読む）

【課題】簡素な回路構成で、電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止できる位相ロックループ回路を提供する。
【解決手段】リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路１と、検出された位相差に応じた電流を容量に出力するチャージポンプ回路２と、容量に蓄積されている電荷に基づく制御電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振回路４とを有する位相ロックループ回路にて、制御電圧がロック状態時の電圧であった場合に電圧制御発振回路４の入力部に流れるリーク電流に等しい電流を生成し、生成された電流に応じた補正電流をカレントミラー回路を介して容量に出力するようにして、リーク電流による制御電圧の変動を抑制する。 （もっと読む）

【課題】チップサイズの増大を抑え、広帯域の発振周波数帯域を有するＰＬＬ回路等を提供する。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。 （もっと読む）

【課題】リファレンスリークを低減することができ、位相ノイズを抑制することができるＰＬＬ回路を提供する。
【解決手段】切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行う。 （もっと読む）

【課題】 想定外の伝送レートの入力信号が入力されても、次の入力信号に対するクロックとデータの再生を適切かつ高速に行えるようにする。
【解決手段】 本発明は、位相ロックループと周波数ロックループのうちのいずれか一方に切り替え可能なデュアルループ方式のクロックデータ再生回路５０に関する。この再生回路５０は、各ループのうちのいずれか一方を選択的に動作させるセレクタ５３と、各ループにおいてそれぞれ制御電圧を発生させ、周波数ロックループの動作中に制御電圧をいったん入力信号の到来前の中立状態に戻す電圧発生回路５４と、を備える。 （もっと読む）

【課題】位相固定ループのロッキングタイムを減らすことができる、特にターゲット値（出力クロックの目標周波数）が変化しても常に短いロッキングタイムを有する位相固定ループ及びその動作方法を提供する。
【解決手段】位相固定ループは、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とを比較する位相比較部３１０と、位相比較部３１０の比較結果ＵＰ，ＤＮに応じて周波数制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する制御部３３０と、周波数制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳに応答して出力クロックＣＬＫ＿ＯＵＴを生成するオシレータ部３４０と、入力クロックＣＬＫ＿ＩＮの周波数を検出して、検出結果に応じて初期値ＩＮＩＴ＿ＶＡＬＵＥを制御部３３０に提供する初期値提供部３５０とを備える。 （もっと読む）

【課題】ロックアップタイムの高速化とリファレンスリークの低減化をとバランス良く達成する。
【解決手段】電圧制御発振器（１０４）の制御電圧ＶＣＯＮＴをアナログ／デジタル変換して得られるデジタル信号（ＡＤＣＯ）を出力するアナログ／デジタル変換回路（１０６）と、基準クロック信号（ＦＲＥＦ）と帰還クロック信号（ＦＤＩＶ）とがロックしたことを検出した時にロック検出信号（Ｓ２０１）を出力するロック検出部（２０１）と、ロック検出部からロック検出信号が入力された時にアナログ／デジタル変換回路から入力されたロック時デジタル信号を保持する保持部（１０７）と、保持部に保持されたロック時デジタル信号とアナログ／デジタル変換回路から出力されたデジタル信号との比較結果に基づいてチャージポンプ電流の電流量を段階的に減少させるチャージポンプ電流量制御信号（ＣＰＣＯＮＴ）を生成するチャージポンプ制御部（１０８）と、を備えるＰＬＬ回路。 （もっと読む）

【課題】送信機の出力スペクトルをフィルタリングするための効率的な方法及びシステムを提供する。
【解決手段】本明細書に開示する方法は、位相同期回路の出力を位相同期回路の入力で受け取った信号と同期させることを備える。方法は、更に、位相同期回路の第１利得及び第１抵抗の内の少なくとも１つを、潜在的に問題のあるチャネルにおける通信に適用することによって、潜在的に問題のあるチャネルにおけるエミッションを抑制することを備え、第１利得及び第１抵抗の内の少なくとも１つは、潜在的に問題のあるチャネル以外のチャネルにおける通信に適用される第２利得及び第２抵抗とは異なっている。 （もっと読む）

【課題】ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することが可能な回路を提供する。
【解決手段】本実施形態の回路は、OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLL部100の位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、PLL部100のループゲインを制御することを特徴とする。 （もっと読む）

【課題】より高い周波数において、高い精度で出力信号の位相（タイミング）変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得る。
【解決手段】入力信号をＮ分周し、パルス幅が前記入力信号の周期のＢ倍となる出力信号を生成し、ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数として規定される分数パルス幅出力分周器（１）と、入力信号と出力信号の排他的論理和信号を生成する演算回路（２）と、排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタ（３）とを備える。 （もっと読む）

【課題】被駆動部材となる可動部とそれを駆動する駆動部とを備えて成るアクチュエータをＰＬＬ回路で駆動し、機械共振駆動を行わせる駆動装置において、短時間でかつ確実な位相引き込み動作を可能にし、さらに回路規模の増大やコストアップを抑える。
【解決手段】ＰＬＬ回路のループフィルタ部１４ａを、位相比較器１３の位相比較信号Ｖｐｄを平滑化してＶＣＯ１１へ制御電圧Ｖｃとして与えるＬＰＦとしての機能を実現する積分回路２１に、基準電圧源２２とリセット手段としての短絡スイッチ２３とを設ける。したがって、前記制御電圧Ｖｃは、積分動作に伴い、基準電圧Ｖｒｅｆから共振周波数の目標電圧付近に滑らかに移行するので、オーバーシュートやリンギングの発生がなく、短時間でかつ確実な位相引き込み動作（位相ロックイン）を行うことができる。また、ＰＬＬループの外部に、制御信号を掃引するための特別な構成を設ける必要もない。 （もっと読む）

【課題】基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現する。
【解決手段】同期判定回路（１５）は、基準クロック信号（Ｒ）の位相を基準として帰還クロック信号（Ｖ）の位相が進相又は遅相であるかを検出し、両信号の位相差の期間、進相検出信号（ＤＯＷＮ）又は遅相検出信号（ＵＰ）を出力する進相及び遅相検出部（１５８）と、進相検出信号（ＤＯＷＮ）が出力されている期間、初期値からの計数を開始する進相期間計数部（１５５）と、遅相検出信号ＵＰが出力されている期間、初期値からの計数を開始する遅相期間計数部（１５６）と、進相期間計数部又は遅相期間計数部の計数値が第１の規定値に到達しない回数が第２の規定値を上回ったとき、位相同期検出信号（Ｐ＿ＤＥＴ）を出力する位相同期判定部（１５７）と、を備える。 （もっと読む）

【課題】
応答性が高く維持され、かつハードウェアの構成が簡略化されるにもかかわらず、各部の変動やバラツキに対して安定に適応できる周波数シンセサイザを提供する。
【解決手段】
位相同期ループが供給する制御情報に対応した所望の周波数で出力信号を生成する可変周波発振器を有し、前記所望の周波数となり得る目標周波数毎に、前期可変周波発振器に与えられるべき制御情報の初期値が予め登録されたテーブルと、前記所望の周波数が切り替えられたときに、前記位相同期ループの応答を規制し、かつ最新の所望の周波数に対応して前期テーブルに登録されている初期値を前記可変周波発振器に供給する初期値設定手段と、前記位相同期ループのロックアップを前記位相差に基づいて検出するロックアップ検出手段と、前記ロックアップが検出されたときに、前記応答の規制を解除し、かつ前記初期値設定手段による初期値の供給を規制する位相同期再開手段とを備える。
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【課題】従属同期網に於けるクロック位相同期回路に関し、誤接続によるクロックループ接続状態の有無を判定する。
【解決手段】基準となる上位局からのリファレンス入力と電圧制御発振器１の出力信号又は分周器４により分周した信号との位相差を位相比較器３により求め、その位相差に対応した制御値を算出し、制御値に従った制御電圧を電圧制御発振器１に入力し、リファレンス入力に位相同期したクロックを出力するクロック位相同期回路であって、位相比較器３により求めた位相比較出力信号を基に、電圧制御発振器１の制御値を求める制御値演算部２と、この制御値演算部２により求めた制御値に所定の変動量を所定時間だけ加算して、制御値の変動経過を監視する監視制御部６とを備え、制御値算出部７により求めた制御値に、所定の変動量を所定時間加算したことによる制御値の変化を基に正常な従属同期網を構成しているか否かを判定する構成を備えている。 （もっと読む）

【課題】改善された位相雑音特性を有するＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＶＣＯ２０は、制御電圧Ｖ_ＣＮＴに応じた周波数ｆ_ＶＣＯで発振する。周波数ミキサ２２は、ＶＣＯ２０の出力信号Ｓ_ＶＣＯとローカル周波数ｆ_ＬＯを有するローカル信号Ｓ_ＬＯを周波数ミキシングする。第１フィルタ２６は、ミキサ２２によるミキシングにより得られる差周波信号Ｓ_ＤＩＦＦを抽出する。位相誤差検出部１２は、第１フィルタ２６により抽出された差周波信号Ｓ_ＤＩＦＦと基準周波数ｆ_ＲＥＦを有する基準信号Ｓ_ＲＥＦの位相を比較し、位相差に応じた位相誤差信号Ｖ_ＰＥを生成する。ループフィルタ１８は、位相誤差信号Ｖ_ＰＥをフィルタリングし、制御電圧Ｖ_ＣＮＴを生成する。第２フィルタ２８は、ミキサ２２によるミキシングにより得られる和周波信号Ｓ_ＳＵＭを抽出し、出力端子ＯＵＴから和周波信号Ｓ_ＳＵＭを出力する。 （もっと読む）

【課題】接地電位が変動した場合においても、通信品質の劣化が生じない周波数制御回路及び出力周波数制御方法を提供すること
【解決手段】本発明にかかる周波数制御回路は、入力電圧に応じて出力周波数を変化させる電圧制御発振器１０と、電圧制御発振器１０から出力される出力周波数と基準周波数との位相差を検出し、当該位相差に応じて出力電圧を変化させる位相検出器１１と、電圧制御発振器１０における接地電位と位相検出器１１における基準接地電位との間に発生する抵抗によって生じる電位差を、出力電圧に加算して電圧制御発振器１０へ出力する加算器１２と、を備えるものである。 （もっと読む）

【課題】変調度が安定しない。
【解決手段】周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路。 （もっと読む）

【課題】送信波の周波数に同期された周波数又はその逓倍波を容易かつ正確に出力できる周波数補正回路を提供する。
【解決手段】第１電圧制御発振器１６の出力信号と基準発振信号との位相差に応じた位相差信号を第１位相比較器１０により生成し、第１ループフィルタ１２を介して第１位相差信号に応じた第１発振制御信号により第１制御発振器１６の発振をフィードバック制御する第１フェーズロックループ回路１０６と、第２電圧制御発振器３６の出力信号と比較対象信号との位相差に応じた位相差信号を第２位相比較器３０により生成し、第２ループフィルタ３２を介して第２位相差信号に応じた第２発振制御信号により第２制御発振器３６の発振をフィードバック制御する第２フェーズロックループ回路１１４とを備え、第１発振制御信号に応じて第２発振制御信号を変動させることによって比較対象信号に応じて出力信号をロックする。 （もっと読む）

【課題】優れた長期安定度を有する高安定発振器を用いた基準信号発振器において、高安定発振器に短時間の障害が発生したときにおいても、継続して安定して基準信号を出力すること。
【解決手段】高安定発振器としてルビジウム発振器やセシウム発振器を用い、これら発振器に比べて長期間の周波数安定度が劣るが、短期間の周波数安定度が高い準安定発振器であるＯＣＸＯをバックアップとして用いる。高安定発振器に異常が発生してからの経過時間と、両発振器の使用の重み付け（利用比率）とを対応させたテーブルを用意し、このテーブルを用いることで、高安定発振器が復帰した後、初めは準安定発振器の発振周波数を１００％利用するが、その後段階的に準安定発振器の使用の重み付け（利用比率）を小さくし、高安定発振器の利用比率を大きくする。 （もっと読む）

【課題】出力クロック信号のロングタームジッタを抑制するＰＬＬ回路を提供する。
【解決手段】位相比較器、チャージポンプ回路、ループフィルタ、及び電圧制御発振器を有するＰＬＬ回路において、基準クロック信号と帰還クロック信号との位相差が所定の閾値より大きい場合には、位相差の単位量当たりに対する変化を小さくして位相差に応じた出力電流を出力し、位相差が所定の閾値以下である場合には、位相差の単位量当たりに対する変化を大きくして位相差に応じた出力電流を出力するようにして、ロック後のループ帯域を広げることができるようにする。 （もっと読む）