ＰＬＬ周波数シンセサイザ
【課題】改善された位相雑音特性を有するＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＶＣＯ２０は、制御電圧ＶＣＮＴに応じた周波数ｆＶＣＯで発振する。周波数ミキサ２２は、ＶＣＯ２０の出力信号ＳＶＣＯとローカル周波数ｆＬＯを有するローカル信号ＳＬＯを周波数ミキシングする。第１フィルタ２６は、ミキサ２２によるミキシングにより得られる差周波信号ＳＤＩＦＦを抽出する。位相誤差検出部１２は、第１フィルタ２６により抽出された差周波信号ＳＤＩＦＦと基準周波数ｆＲＥＦを有する基準信号ＳＲＥＦの位相を比較し、位相差に応じた位相誤差信号ＶＰＥを生成する。ループフィルタ１８は、位相誤差信号ＶＰＥをフィルタリングし、制御電圧ＶＣＮＴを生成する。第２フィルタ２８は、ミキサ２２によるミキシングにより得られる和周波信号ＳＳＵＭを抽出し、出力端子ＯＵＴから和周波信号ＳＳＵＭを出力する。
【解決手段】ＶＣＯ２０は、制御電圧ＶＣＮＴに応じた周波数ｆＶＣＯで発振する。周波数ミキサ２２は、ＶＣＯ２０の出力信号ＳＶＣＯとローカル周波数ｆＬＯを有するローカル信号ＳＬＯを周波数ミキシングする。第１フィルタ２６は、ミキサ２２によるミキシングにより得られる差周波信号ＳＤＩＦＦを抽出する。位相誤差検出部１２は、第１フィルタ２６により抽出された差周波信号ＳＤＩＦＦと基準周波数ｆＲＥＦを有する基準信号ＳＲＥＦの位相を比較し、位相差に応じた位相誤差信号ＶＰＥを生成する。ループフィルタ１８は、位相誤差信号ＶＰＥをフィルタリングし、制御電圧ＶＣＮＴを生成する。第２フィルタ２８は、ミキサ２２によるミキシングにより得られる和周波信号ＳＳＵＭを抽出し、出力端子ＯＵＴから和周波信号ＳＳＵＭを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）周波数シンセサイザに関する。
【背景技術】
【０００２】
任意の周波数を有する信号を発生するために、ＰＬＬ周波数シンセサイザが利用される。ＰＬＬ周波数シンセサイザとしては、分周器を用いたＰＬＬを用いたものや、分周器に代えて周波数ミキサを有するもの、あるいはその両方を有するものが知られている（特許文献１参照）。
【０００３】
図１は、ＰＬＬ周波数シンセサイザの構成例を示すブロック図である。
ＶＣＯ（電圧制御発振器）２０は、制御電圧ＶＣＮＴに応じた周波数ｆＶＣＯで発振する。ローカル発振器２４は、ローカル周波数ｆＬＯを有するローカル信号ＳＬＯを発生する。ミキサ２２は、ＶＣＯ２０の出力信号ＳＶＣＯとローカル信号ＳＬＯを周波数ミキシングする。ミキサ２２によるミキシングにより、和周波数ｆＶＣＯ＋ｆＬＯを有する信号ＳＳＵＭおよび差周波数ｆＶＣＯ−ｆＬＯを有する信号ＳＤＩＦＦが生成される。フィルタ２６はローパスフィルタであり、ミキサ２２によりミキシングされた差周波信号ＳＤＩＦＦを抽出する。
【０００４】
位相誤差検出部１２は、基準発振器１０から出力される基準周波数ｆＲＥＦを有する基準周波数信号ＳＲＥＦと、差周波信号ＳＤＩＦＦの位相を比較し、位相差に応じた位相誤差信号ＶＰＥを生成する。具体的には、位相比較器１４は、基準周波数信号ＳＲＥＦと差周波信号ＳＤＩＦＦの位相関係に応じて、アップダウン信号ＵＰ／ＤＮを発生する。チャージポンプ回路１６は、アップダウン信号ＵＰ／ＤＮに応じてキャパシタを充放電し、キャパシタに生ずる電圧を位相誤差信号ＶＰＥとして出力する。ループフィルタ１８は、位相誤差信号ＶＰＥをフィルタリングし、ＶＣＯ２０に対する制御電圧ＶＣＮＴとして出力する。
【０００５】
ＰＬＬ周波数シンセサイザ１１００は、ＶＣＯ２０の出力信号ＳＶＣＯを出力端子ＯＵＴから出力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−４０９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＰＬＬ周波数シンセサイザ１１００では、差周波信号ＳＤＩＦＦの周波数ｆＶＣＯ−ｆＬＯが、基準周波数ｆＲＥＦと等しくなるようにフィードバックループが形成され、式（１）が成り立つ。
ｆＶＣＯ−ｆＬＯ＝ｆＲＥＦ …（１）
つまりＰＬＬ周波数シンセサイザ１１００の出力信号ＳＯＵＴの周波数ｆＯＵＴは、式（２）で与えられる。
ｆＯＵＴ＝ｆＶＣＯ＝ｆＬＯ＋ｆＲＥＦ …（２）
【０００８】
図１のＰＬＬ周波数シンセサイザ１１００は、分周器ではなくミキサ２２を用いて、基準周波数ｆＲＥＦと比較すべき信号（位相比較対象信号）ＳＤＩＦＦを生成する。位相比較対称信号の生成に１／Ｎ分周器を用いると、基準発振器１０や位相比較器１４の位相雑音性能がＮ倍悪化して出力信号に現れるが、図１のＰＬＬ周波数シンセサイザ１１００では、分周器に代えてミキサ２２を用いるため、位相雑音性能の悪化を抑制できるという利点がある。
【０００９】
ところが、図１のＰＬＬ周波数シンセサイザ１１００では、ｆＯＵＴ＝ｆＶＣＯであるため、所望の出力周波数ｆＯＵＴと同じ周波数で発振するＶＣＯが必要となる。一般に、ＶＣＯの位相雑音特性は、その発振周波数が高いものほど悪いため、出力周波数ｆＯＵＴが高い場合には、図１のＰＬＬ周波数シンセサイザ１１００の位相雑音特性は悪化する。
【００１０】
この対策として、ＰＬＬ周波数シンセサイザ１１００の後段に、ＶＣＯ２０の出力信号ＳＶＣＯをＭ逓倍する周波数逓倍器を設け、ｆＯＵＴ＝ｆＶＣＯ×Ｍとする場合もある。この場合、ＶＣＯ２０の発振周波数ｆＶＣＯは、周波数逓倍器を設けない場合の１／Ｍ倍となるため、ＶＣＯ２０自身の位相雑音特性は改善されるが、その後段の周波数逓倍器によって位相雑音もＭ倍されるため、それほど位相雑音性能は改善されない。
【００１１】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、改善された位相雑音特性を有するＰＬＬ周波数シンセサイザの提供にある。
【課題を解決するための手段】
【００１２】
本発明のある態様は、ＰＬＬ周波数シンセサイザに関する。ＰＬＬ周波数シンセサイザは、制御電圧に応じた周波数で発振する電圧制御発振器と、ローカル周波数を有するローカル信号を発生するローカル発振器と、基準周波数を有する基準信号を発生する基準信号発生器と、電圧制御発振器の出力信号とローカル信号を周波数ミキシングする周波数ミキサと、ミキサによるミキシングにより得られる差周波信号を抽出する第１フィルタと、第１フィルタにより抽出された差周波信号と基準信号の位相を比較し、位相差に応じた位相誤差信号を生成する位相誤差検出部と、位相誤差信号をフィルタリングし、制御電圧を生成するループフィルタと、ミキサによるミキシングにより得られる和周波信号を抽出する第２フィルタと、を備える。このＰＬＬ周波数シンセサイザは、和周波信号を出力する。
【００１３】
この態様によると、ＰＬＬ周波数シンセサイザの出力信号の周波数に対して、電圧制御発振器の発振周波数は、ローカル周波数分低くて済む。したがって、発振周波数帯域が低い、すなわち位相雑音特性が優れた電圧制御発振器を用いることができ、ＰＬＬ周波数シンセサイザ全体の位相雑音特性を改善することができる。
【００１４】
ある態様のＰＬＬ周波数シンセサイザは、和周波信号と電圧制御発振器の出力信号を受け、一方を選択して出力するセレクタをさらに備えてもよい。
この場合、ＰＬＬ周波数シンセサイザの出力信号の周波数を切りかえることができる。
【００１５】
ある態様のＰＬＬ周波数シンセサイザは、差周波信号を分周する分周器をさらに備えてもよい。位相誤差検出部は、差周波信号に代えて分周器の出力信号と基準信号の位相を比較してもよい。
基準信号の周波数をそれほど高くできない場合には、差周波信号を分周器で分周した後に、位相誤差検出部へと入力することにより、基準信号の周波数を低くすることができる。また分周比を制御可能なプログラマブル分周器を用いれば、分周比に応じて出力周波数を制御できる。
【００１６】
基準信号発生器は、ＤＤＳ（Direct Digital Synthesizer）信号源を含んでもよい。この場合、基準周波数を任意に制御することができる。
【００１７】
ある態様のＰＬＬ周波数シンセサイザは、電圧制御発振器の出力信号を受ける第１バッファと、第２フィルタからの和周波信号を受ける第２バッファと、をさらに備えてもよい。この場合、信号のアイソレーションを高めることができる。
【００１８】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、改善された位相雑音特性を有するＰＬＬ周波数シンセサイザの提供にある。
【図面の簡単な説明】
【００２０】
【図１】ＰＬＬ周波数シンセサイザの構成例を示すブロック図である。
【図２】実施の形態に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図３】ミキサの入出力特性を示す図である。
【図４】第１の変形例に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図５】第２の変形例に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図６】第１フィルタおよび第２フィルタの変形例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２３】
図２は、実施の形態に係るＰＬＬ周波数シンセサイザ１００の構成を示すブロック図である。ＰＬＬ周波数シンセサイザ１００は、基準発振器１０、位相誤差検出部１２、ループフィルタ１８、ＶＣＯ２０、ミキサ２２、ローカル発振器２４、第１フィルタ２６、第２フィルタ２８を備える。
【００２４】
ＶＣＯ（電圧制御発振器）２０は、制御電圧ＶＣＮＴに応じた周波数ｆＶＣＯで発振する。ローカル発振器２４は、ローカル周波数ｆＬＯを有するローカル信号ＳＬＯを発生する。ミキサ２２は、ＶＣＯ２０の出力信号ＳＶＣＯとローカル信号ＳＬＯを周波数ミキシングする。ミキサ２２によるミキシングにより、和周波数ｆＳＵＭ（＝ｆＶＣＯ＋ｆＬＯ）を有する信号ＳＳＵＭおよび差周波数ｆＤＩＦＦ（＝ｆＶＣＯ−ｆＬＯ）を有する信号ＳＤＩＦＦが生成される。第１フィルタ２６はミキサ２２によるミキシングにより得られる和周波信号ＳＳＵＭを除去し、差周波信号ＳＤＩＦＦを抽出する。たとえば第１フィルタ２６は、差周波信号ＳＤＩＦＦよりも高いカットオフ周波数を有するローパスフィルタである。
【００２５】
位相誤差検出部１２は、基準発振器１０から出力される基準周波数ｆＲＥＦを有する基準周波数信号ＳＲＥＦと、差周波信号ＳＤＩＦＦの位相を比較し、位相差に応じた位相誤差信号ＶＰＥを生成する。具体的には、位相比較器１４は、基準周波数信号ＳＲＥＦと差周波信号ＳＤＩＦＦの位相関係に応じて、アップダウン信号ＵＰ／ＤＮを発生する。チャージポンプ回路１６は、アップダウン信号ＵＰ／ＤＮに応じてキャパシタを充放電し、キャパシタに生ずる電圧を位相誤差信号ＶＰＥとして出力する。ループフィルタ１８は、位相誤差信号ＶＰＥをフィルタリングし、ＶＣＯ２０に対する制御電圧ＶＣＮＴとして出力する。なお位相誤差検出部１２の構成は図２のそれには限定されない。
【００２６】
第２フィルタ２８は、ミキサ２２によるミキシングにより得られる差周波信号ＳＤＩＦＦを除去し、和周波信号ＳＳＵＭを抽出する。たとえば第２フィルタ２８は、和周波数ｆＳＵＭよりも低いカットオフ周波数を有するハイパスフィルタである。第１フィルタ２６および第２フィルタ２８は、ダイプレクサあるいは分波器（３０）として理解することができる。
【００２７】
ＰＬＬ周波数シンセサイザ１００は、第２フィルタ２８により抽出された和周波信号ＳＳＵＭを、出力端子ＯＵＴから出力する。つまりＰＬＬ周波数シンセサイザ１００の出力周波数ｆＯＵＴは、
ｆＯＵＴ＝ｆＳＵＭ＝ｆＶＣＯ＋ｆＬＯ …（３）
となる。
【００２８】
以上がＰＬＬ周波数シンセサイザ１００の構成である。続いてその動作を説明する。
図３は、ミキサ２２の入出力特性を示す図である。上段は入力信号であるＳＶＣＯおよびローカル信号ｆＬＯの強度を、下段はミキシングにより生成される和周波信号ＳＳＵＭおよび差周波信号ＳＤＩＦＦの強度を示している。
【００２９】
ＰＬＬ周波数シンセサイザ１００のフィードバックループにより、ｆＲＥＦ＝ｆＤＩＦＦが成り立つように、言い換えれば式（４）が成り立つように、周波数（位相）ロックされる。
ｆＲＥＦ＝ｆＶＣＯ−ｆＬＯ …（４）
【００３０】
式（４）を変形すると、式（５）を得る。
ｆＶＣＯ＝ｆＲＥＦ＋ｆＬＯ …（５）
式（５）を式（３）に代入すると、出力周波数ｆＯＵＴは、式（６）で表される。
ｆＯＵＴ＝ｆＲＥＦ＋２×ｆＬＯ …（６）
【００３１】
たとえば、基準周波数ｆＲＥＦは数百ＭＨｚ程度、ここでは２００ＭＨｚとする。ローカル周波数ｆＬＯを２ＧＨｚとすれば、ＶＣＯ２０の発振周波数ｆＶＣＯは、式（５）から２．２ＧＨｚとなる。
【００３２】
そしてＶＣＯ２０の出力信号ＳＶＣＯとローカル信号ＳＬＯをミキシングして得られる和周波信号ＳＳＵＭつまり、ＰＬＬ周波数シンセサイザ１００の出力信号ＳＯＵＴの周波数ｆＯＵＴは式（６）から、
ｆＯＵＴ＝０．２＋２×２＝４．２ＧＨｚ
となる。
【００３３】
図２のＰＬＬ周波数シンセサイザ１００の利点は、図１のＰＬＬ周波数シンセサイザ１１００との対比によって明確となる。図１のＰＬＬ周波数シンセサイザ１１００の出力周波数ｆＯＵＴは、式（２）で与えられる。つまり、図１のＰＬＬ周波数シンセサイザ１１００において、ｆＲＥＦ＝２００ＭＨｚが供給される場合、出力周波数ｆＯＵＴ＝４．２ＧＨｚを得るためには、ｆＬＯ＝４ＧＨｚ、ｆＶＣＯ＝４．２ＧＨｚとする必要がある。
【００３４】
これに対して図２のＰＬＬ周波数シンセサイザ１００によれば、ＶＣＯ２０の発振周波数ｆＶＣＯよりも２倍以上高い出力周波数ｆＯＵＴを得ることができる。言い換えれば、ＶＣＯ２０の発振周波数ｆＶＣＯは、出力周波数ｆＯＵＴの１／２程度で足りる。
【００３５】
ＶＣＯ２０の位相雑音特性は、その発振周波数が高くなるほど悪化するところ、図２のＰＬＬ周波数シンセサイザ１００によれば、図１よりもＶＣＯ２０の発振周波数を１／２程度まで低くすることができるため、位相雑音特性を大幅に改善することができる。
【００３６】
また図１ではローカル周波数ｆＬＯが４ＧＨｚであるのに対して、図２では、ローカル周波数ｆＬＯは２ＧＨｚと低くなっている。ローカル発振器２４の構成にも依存するが、一般的に発振器の位相雑音特性は発振周波数が高いほど悪化する。したがって、図２のＰＬＬ周波数シンセサイザ１００では、図１に比べてローカル信号ＳＬＯの位相雑音特性も優れており、その結果、それをミキシングして得られる出力信号ＳＯＵＴの位相雑音特性も改善することができる。
【００３７】
なお、図１のＰＬＬ周波数シンセサイザ１１００においては、ミキサ２２における和周波成分は不要であるため、ミキサ２２は、差周波数ｆＤＩＦＦのゲインが高くなるように設計される。一方、図２のＰＬＬ周波数シンセサイザ１００においてミキサ２２は、必要なレベルの和周波ｆＳＵＭが得られるように、そのゲインが設計されている点で、図１とは異なっていることにも留意すべきである。
【００３８】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００３９】
図４は、第１の変形例に係るＰＬＬ周波数シンセサイザ１００ａの構成を示すブロック図である。ＰＬＬ周波数シンセサイザ１００ａは、図２のＰＬＬ周波数シンセサイザ１００に加えてさらにセレクタ３２を備える。
【００４０】
セレクタ３２は、２つの入力端子の一方にＶＣＯ２０の出力信号ＳＶＣＯが入力され、他方に第２フィルタ２８の出力信号、つまり和周波信号ＳＳＵＭが入力される。セレクタ３２の出力端子は、ＰＬＬ周波数シンセサイザ１００ａの出力端子ＯＵＴと接続される。
【００４１】
このＰＬＬ周波数シンセサイザ１００ａによれば、その出力周波数ｆＯＵＴを、図２のＰＬＬ周波数シンセサイザ１００のそれ（ｆＶＣＯ）と、図１のＰＬＬ周波数シンセサイザ１１００のそれ（ｆＶＣＯ＋ｆＬＯ）と、で切りかえることができる。
【００４２】
図５は、第２の変形例に係るＰＬＬ周波数シンセサイザ１００ｂの構成を示すブロック図である。図５のＰＬＬ周波数シンセサイザ１００ｂは、基準信号ＳＲＥＦを、基準発振器１０から直接得るのではなく、ＤＤＳ（Direct Digital Synthesizer）信号源１１により発生させる。これにより、基準周波数ｆＲＥＦを制御でき、出力周波数ｆＯＵＴを制御することができる。
【００４３】
また、ＰＬＬ周波数シンセサイザ１００ｂは、第１フィルタ２６の後段に分周器３４を備える。分周器３４は、第１フィルタ２６の出力信号（差周波信号ＳＤＩＦＦ）を１／Ｎ分周し、位相誤差検出部１２へと出力する。位相誤差検出部１２は、差周波信号ＳＤＩＦＦに代えて分周器３４の出力信号ＳＤＩＦＦ’と基準信号ＳＲＥＦの位相を比較する。
分周器３４を設けた場合、
ｆＲＥＦ＝ｆＤＩＦＦ／Ｎ＝（ｆＶＣＯ−ｆＬＯ）／Ｎ
が成り立つようにフィードバックがかかる。つまり、
ｆＶＣＯ＝Ｎ×ｆＲＥＦ＋ｆＬＯ
が成り立つ。分周器３４を設けることにより、設けない場合に比べて、同じ出力周波数ｆＯＵＴを得るために必要な基準周波数ｆＲＥＦを低くすることができる。
また分周器３４を、分周比（１／Ｎ）を制御可能なプログラマブル分周器とすれば、分周比に応じて出力周波数ｆＯＵＴを制御できる。
【００４４】
ＰＬＬ周波数シンセサイザ１００ｂは、さらに第１バッファＢＵＦ１〜第３バッファＢＵＦ３を備える。
第１バッファＢＵＦ１は、ＶＣＯ２０の後段に挿入される。第２バッファＢＵＦ２は、第２フィルタ２８の後段に挿入される。第３バッファＢＵＦ３は、第１バッファＢＵＦ１とミキサ２２の間に挿入される。これらのバッファＢＵＦ１〜ＢＵＦ３を設けることにより、回路のアイソレーションを改善することができる。
【００４５】
なお、図５に示される追加的な回路要素は、単独で用いてもよいし、任意に組み合わせて用いてもよいことは言うまでもない。
【００４６】
図６は、第１フィルタ２６および第２フィルタ２８の変形例を示す図である。図６（ａ）の第１フィルタ２６、第２フィルタ２８は、図２のそれらと同様である。
【００４７】
図６（ｂ）の第１フィルタ２６は、その通過周波数が差周波数ｆＤＩＦＦにチューニングされたバンドパスフィルタであり、第２フィルタ２８はハイパスフィルタである。第１フィルタ２６としてバンドパスフィルタを用いた場合、差周波数ｆＤＩＦＦよりも低い周波数をフィードループから除去できるため、低周波数が特性の悪化を招く場合には有効である。
【００４８】
図６（ｃ）の第１フィルタ２６はローパスフィルタであり、第２フィルタ２８は、その通過周波数が和周波数ｆＳＵＭにチューニングされたバンドパスフィルタである。第２フィルタ２８としてバンドパスフィルタを用いた場合、和周波数ｆＳＵＭよりも高周波数の信号成分（つまりノイズ）が、出力端子ＯＵＴから漏れ出るのを防止できる。
【００４９】
図６（ｄ）では、第１フィルタ２６および第２フィルタ２８は両方バンドパスフィルタである。この場合、図６（ｂ）、（ｃ）双方の利点を享受できる。
【００５０】
実施の形態では、位相誤差検出部１２にフィードバックされる差周波信号ＳＤＩＦＦの周波数が、
ｆＤＩＦＦ＝ｆＶＣＯ−ｆＬＯ
の場合を説明したが、本発明はそれに限定されず、差周波信号ＳＤＩＦＦの周波数ｆＤＩＦＦは、
ｆＤＩＦＦ＝ｆＬＯ−ｆＶＣＯ
であってもよい。この場合、ｆＬＯ−ｆＶＣＯ＝ｆＲＥＦが成り立つように周波数が安定化される。
【００５１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５２】
１００…ＰＬＬ周波数シンセサイザ、１０…基準発振器、１１…ＤＤＳ信号源、１２…位相誤差検出部、１４…位相比較器、１６…チャージポンプ回路、１８…ループフィルタ、２０…ＶＣＯ、２２…ミキサ、２４…ローカル発振器、２６…第１フィルタ、２８…第２フィルタ、３０…ダイプレクサ、３２…セレクタ、３４…分周器、ＢＵＦ１…第１バッファ、ＢＵＦ２…第２バッファ、ＢＵＦ３…第３バッファ。
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）周波数シンセサイザに関する。
【背景技術】
【０００２】
任意の周波数を有する信号を発生するために、ＰＬＬ周波数シンセサイザが利用される。ＰＬＬ周波数シンセサイザとしては、分周器を用いたＰＬＬを用いたものや、分周器に代えて周波数ミキサを有するもの、あるいはその両方を有するものが知られている（特許文献１参照）。
【０００３】
図１は、ＰＬＬ周波数シンセサイザの構成例を示すブロック図である。
ＶＣＯ（電圧制御発振器）２０は、制御電圧ＶＣＮＴに応じた周波数ｆＶＣＯで発振する。ローカル発振器２４は、ローカル周波数ｆＬＯを有するローカル信号ＳＬＯを発生する。ミキサ２２は、ＶＣＯ２０の出力信号ＳＶＣＯとローカル信号ＳＬＯを周波数ミキシングする。ミキサ２２によるミキシングにより、和周波数ｆＶＣＯ＋ｆＬＯを有する信号ＳＳＵＭおよび差周波数ｆＶＣＯ−ｆＬＯを有する信号ＳＤＩＦＦが生成される。フィルタ２６はローパスフィルタであり、ミキサ２２によりミキシングされた差周波信号ＳＤＩＦＦを抽出する。
【０００４】
位相誤差検出部１２は、基準発振器１０から出力される基準周波数ｆＲＥＦを有する基準周波数信号ＳＲＥＦと、差周波信号ＳＤＩＦＦの位相を比較し、位相差に応じた位相誤差信号ＶＰＥを生成する。具体的には、位相比較器１４は、基準周波数信号ＳＲＥＦと差周波信号ＳＤＩＦＦの位相関係に応じて、アップダウン信号ＵＰ／ＤＮを発生する。チャージポンプ回路１６は、アップダウン信号ＵＰ／ＤＮに応じてキャパシタを充放電し、キャパシタに生ずる電圧を位相誤差信号ＶＰＥとして出力する。ループフィルタ１８は、位相誤差信号ＶＰＥをフィルタリングし、ＶＣＯ２０に対する制御電圧ＶＣＮＴとして出力する。
【０００５】
ＰＬＬ周波数シンセサイザ１１００は、ＶＣＯ２０の出力信号ＳＶＣＯを出力端子ＯＵＴから出力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−４０９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＰＬＬ周波数シンセサイザ１１００では、差周波信号ＳＤＩＦＦの周波数ｆＶＣＯ−ｆＬＯが、基準周波数ｆＲＥＦと等しくなるようにフィードバックループが形成され、式（１）が成り立つ。
ｆＶＣＯ−ｆＬＯ＝ｆＲＥＦ …（１）
つまりＰＬＬ周波数シンセサイザ１１００の出力信号ＳＯＵＴの周波数ｆＯＵＴは、式（２）で与えられる。
ｆＯＵＴ＝ｆＶＣＯ＝ｆＬＯ＋ｆＲＥＦ …（２）
【０００８】
図１のＰＬＬ周波数シンセサイザ１１００は、分周器ではなくミキサ２２を用いて、基準周波数ｆＲＥＦと比較すべき信号（位相比較対象信号）ＳＤＩＦＦを生成する。位相比較対称信号の生成に１／Ｎ分周器を用いると、基準発振器１０や位相比較器１４の位相雑音性能がＮ倍悪化して出力信号に現れるが、図１のＰＬＬ周波数シンセサイザ１１００では、分周器に代えてミキサ２２を用いるため、位相雑音性能の悪化を抑制できるという利点がある。
【０００９】
ところが、図１のＰＬＬ周波数シンセサイザ１１００では、ｆＯＵＴ＝ｆＶＣＯであるため、所望の出力周波数ｆＯＵＴと同じ周波数で発振するＶＣＯが必要となる。一般に、ＶＣＯの位相雑音特性は、その発振周波数が高いものほど悪いため、出力周波数ｆＯＵＴが高い場合には、図１のＰＬＬ周波数シンセサイザ１１００の位相雑音特性は悪化する。
【００１０】
この対策として、ＰＬＬ周波数シンセサイザ１１００の後段に、ＶＣＯ２０の出力信号ＳＶＣＯをＭ逓倍する周波数逓倍器を設け、ｆＯＵＴ＝ｆＶＣＯ×Ｍとする場合もある。この場合、ＶＣＯ２０の発振周波数ｆＶＣＯは、周波数逓倍器を設けない場合の１／Ｍ倍となるため、ＶＣＯ２０自身の位相雑音特性は改善されるが、その後段の周波数逓倍器によって位相雑音もＭ倍されるため、それほど位相雑音性能は改善されない。
【００１１】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、改善された位相雑音特性を有するＰＬＬ周波数シンセサイザの提供にある。
【課題を解決するための手段】
【００１２】
本発明のある態様は、ＰＬＬ周波数シンセサイザに関する。ＰＬＬ周波数シンセサイザは、制御電圧に応じた周波数で発振する電圧制御発振器と、ローカル周波数を有するローカル信号を発生するローカル発振器と、基準周波数を有する基準信号を発生する基準信号発生器と、電圧制御発振器の出力信号とローカル信号を周波数ミキシングする周波数ミキサと、ミキサによるミキシングにより得られる差周波信号を抽出する第１フィルタと、第１フィルタにより抽出された差周波信号と基準信号の位相を比較し、位相差に応じた位相誤差信号を生成する位相誤差検出部と、位相誤差信号をフィルタリングし、制御電圧を生成するループフィルタと、ミキサによるミキシングにより得られる和周波信号を抽出する第２フィルタと、を備える。このＰＬＬ周波数シンセサイザは、和周波信号を出力する。
【００１３】
この態様によると、ＰＬＬ周波数シンセサイザの出力信号の周波数に対して、電圧制御発振器の発振周波数は、ローカル周波数分低くて済む。したがって、発振周波数帯域が低い、すなわち位相雑音特性が優れた電圧制御発振器を用いることができ、ＰＬＬ周波数シンセサイザ全体の位相雑音特性を改善することができる。
【００１４】
ある態様のＰＬＬ周波数シンセサイザは、和周波信号と電圧制御発振器の出力信号を受け、一方を選択して出力するセレクタをさらに備えてもよい。
この場合、ＰＬＬ周波数シンセサイザの出力信号の周波数を切りかえることができる。
【００１５】
ある態様のＰＬＬ周波数シンセサイザは、差周波信号を分周する分周器をさらに備えてもよい。位相誤差検出部は、差周波信号に代えて分周器の出力信号と基準信号の位相を比較してもよい。
基準信号の周波数をそれほど高くできない場合には、差周波信号を分周器で分周した後に、位相誤差検出部へと入力することにより、基準信号の周波数を低くすることができる。また分周比を制御可能なプログラマブル分周器を用いれば、分周比に応じて出力周波数を制御できる。
【００１６】
基準信号発生器は、ＤＤＳ（Direct Digital Synthesizer）信号源を含んでもよい。この場合、基準周波数を任意に制御することができる。
【００１７】
ある態様のＰＬＬ周波数シンセサイザは、電圧制御発振器の出力信号を受ける第１バッファと、第２フィルタからの和周波信号を受ける第２バッファと、をさらに備えてもよい。この場合、信号のアイソレーションを高めることができる。
【００１８】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、改善された位相雑音特性を有するＰＬＬ周波数シンセサイザの提供にある。
【図面の簡単な説明】
【００２０】
【図１】ＰＬＬ周波数シンセサイザの構成例を示すブロック図である。
【図２】実施の形態に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図３】ミキサの入出力特性を示す図である。
【図４】第１の変形例に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図５】第２の変形例に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図６】第１フィルタおよび第２フィルタの変形例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２３】
図２は、実施の形態に係るＰＬＬ周波数シンセサイザ１００の構成を示すブロック図である。ＰＬＬ周波数シンセサイザ１００は、基準発振器１０、位相誤差検出部１２、ループフィルタ１８、ＶＣＯ２０、ミキサ２２、ローカル発振器２４、第１フィルタ２６、第２フィルタ２８を備える。
【００２４】
ＶＣＯ（電圧制御発振器）２０は、制御電圧ＶＣＮＴに応じた周波数ｆＶＣＯで発振する。ローカル発振器２４は、ローカル周波数ｆＬＯを有するローカル信号ＳＬＯを発生する。ミキサ２２は、ＶＣＯ２０の出力信号ＳＶＣＯとローカル信号ＳＬＯを周波数ミキシングする。ミキサ２２によるミキシングにより、和周波数ｆＳＵＭ（＝ｆＶＣＯ＋ｆＬＯ）を有する信号ＳＳＵＭおよび差周波数ｆＤＩＦＦ（＝ｆＶＣＯ−ｆＬＯ）を有する信号ＳＤＩＦＦが生成される。第１フィルタ２６はミキサ２２によるミキシングにより得られる和周波信号ＳＳＵＭを除去し、差周波信号ＳＤＩＦＦを抽出する。たとえば第１フィルタ２６は、差周波信号ＳＤＩＦＦよりも高いカットオフ周波数を有するローパスフィルタである。
【００２５】
位相誤差検出部１２は、基準発振器１０から出力される基準周波数ｆＲＥＦを有する基準周波数信号ＳＲＥＦと、差周波信号ＳＤＩＦＦの位相を比較し、位相差に応じた位相誤差信号ＶＰＥを生成する。具体的には、位相比較器１４は、基準周波数信号ＳＲＥＦと差周波信号ＳＤＩＦＦの位相関係に応じて、アップダウン信号ＵＰ／ＤＮを発生する。チャージポンプ回路１６は、アップダウン信号ＵＰ／ＤＮに応じてキャパシタを充放電し、キャパシタに生ずる電圧を位相誤差信号ＶＰＥとして出力する。ループフィルタ１８は、位相誤差信号ＶＰＥをフィルタリングし、ＶＣＯ２０に対する制御電圧ＶＣＮＴとして出力する。なお位相誤差検出部１２の構成は図２のそれには限定されない。
【００２６】
第２フィルタ２８は、ミキサ２２によるミキシングにより得られる差周波信号ＳＤＩＦＦを除去し、和周波信号ＳＳＵＭを抽出する。たとえば第２フィルタ２８は、和周波数ｆＳＵＭよりも低いカットオフ周波数を有するハイパスフィルタである。第１フィルタ２６および第２フィルタ２８は、ダイプレクサあるいは分波器（３０）として理解することができる。
【００２７】
ＰＬＬ周波数シンセサイザ１００は、第２フィルタ２８により抽出された和周波信号ＳＳＵＭを、出力端子ＯＵＴから出力する。つまりＰＬＬ周波数シンセサイザ１００の出力周波数ｆＯＵＴは、
ｆＯＵＴ＝ｆＳＵＭ＝ｆＶＣＯ＋ｆＬＯ …（３）
となる。
【００２８】
以上がＰＬＬ周波数シンセサイザ１００の構成である。続いてその動作を説明する。
図３は、ミキサ２２の入出力特性を示す図である。上段は入力信号であるＳＶＣＯおよびローカル信号ｆＬＯの強度を、下段はミキシングにより生成される和周波信号ＳＳＵＭおよび差周波信号ＳＤＩＦＦの強度を示している。
【００２９】
ＰＬＬ周波数シンセサイザ１００のフィードバックループにより、ｆＲＥＦ＝ｆＤＩＦＦが成り立つように、言い換えれば式（４）が成り立つように、周波数（位相）ロックされる。
ｆＲＥＦ＝ｆＶＣＯ−ｆＬＯ …（４）
【００３０】
式（４）を変形すると、式（５）を得る。
ｆＶＣＯ＝ｆＲＥＦ＋ｆＬＯ …（５）
式（５）を式（３）に代入すると、出力周波数ｆＯＵＴは、式（６）で表される。
ｆＯＵＴ＝ｆＲＥＦ＋２×ｆＬＯ …（６）
【００３１】
たとえば、基準周波数ｆＲＥＦは数百ＭＨｚ程度、ここでは２００ＭＨｚとする。ローカル周波数ｆＬＯを２ＧＨｚとすれば、ＶＣＯ２０の発振周波数ｆＶＣＯは、式（５）から２．２ＧＨｚとなる。
【００３２】
そしてＶＣＯ２０の出力信号ＳＶＣＯとローカル信号ＳＬＯをミキシングして得られる和周波信号ＳＳＵＭつまり、ＰＬＬ周波数シンセサイザ１００の出力信号ＳＯＵＴの周波数ｆＯＵＴは式（６）から、
ｆＯＵＴ＝０．２＋２×２＝４．２ＧＨｚ
となる。
【００３３】
図２のＰＬＬ周波数シンセサイザ１００の利点は、図１のＰＬＬ周波数シンセサイザ１１００との対比によって明確となる。図１のＰＬＬ周波数シンセサイザ１１００の出力周波数ｆＯＵＴは、式（２）で与えられる。つまり、図１のＰＬＬ周波数シンセサイザ１１００において、ｆＲＥＦ＝２００ＭＨｚが供給される場合、出力周波数ｆＯＵＴ＝４．２ＧＨｚを得るためには、ｆＬＯ＝４ＧＨｚ、ｆＶＣＯ＝４．２ＧＨｚとする必要がある。
【００３４】
これに対して図２のＰＬＬ周波数シンセサイザ１００によれば、ＶＣＯ２０の発振周波数ｆＶＣＯよりも２倍以上高い出力周波数ｆＯＵＴを得ることができる。言い換えれば、ＶＣＯ２０の発振周波数ｆＶＣＯは、出力周波数ｆＯＵＴの１／２程度で足りる。
【００３５】
ＶＣＯ２０の位相雑音特性は、その発振周波数が高くなるほど悪化するところ、図２のＰＬＬ周波数シンセサイザ１００によれば、図１よりもＶＣＯ２０の発振周波数を１／２程度まで低くすることができるため、位相雑音特性を大幅に改善することができる。
【００３６】
また図１ではローカル周波数ｆＬＯが４ＧＨｚであるのに対して、図２では、ローカル周波数ｆＬＯは２ＧＨｚと低くなっている。ローカル発振器２４の構成にも依存するが、一般的に発振器の位相雑音特性は発振周波数が高いほど悪化する。したがって、図２のＰＬＬ周波数シンセサイザ１００では、図１に比べてローカル信号ＳＬＯの位相雑音特性も優れており、その結果、それをミキシングして得られる出力信号ＳＯＵＴの位相雑音特性も改善することができる。
【００３７】
なお、図１のＰＬＬ周波数シンセサイザ１１００においては、ミキサ２２における和周波成分は不要であるため、ミキサ２２は、差周波数ｆＤＩＦＦのゲインが高くなるように設計される。一方、図２のＰＬＬ周波数シンセサイザ１００においてミキサ２２は、必要なレベルの和周波ｆＳＵＭが得られるように、そのゲインが設計されている点で、図１とは異なっていることにも留意すべきである。
【００３８】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００３９】
図４は、第１の変形例に係るＰＬＬ周波数シンセサイザ１００ａの構成を示すブロック図である。ＰＬＬ周波数シンセサイザ１００ａは、図２のＰＬＬ周波数シンセサイザ１００に加えてさらにセレクタ３２を備える。
【００４０】
セレクタ３２は、２つの入力端子の一方にＶＣＯ２０の出力信号ＳＶＣＯが入力され、他方に第２フィルタ２８の出力信号、つまり和周波信号ＳＳＵＭが入力される。セレクタ３２の出力端子は、ＰＬＬ周波数シンセサイザ１００ａの出力端子ＯＵＴと接続される。
【００４１】
このＰＬＬ周波数シンセサイザ１００ａによれば、その出力周波数ｆＯＵＴを、図２のＰＬＬ周波数シンセサイザ１００のそれ（ｆＶＣＯ）と、図１のＰＬＬ周波数シンセサイザ１１００のそれ（ｆＶＣＯ＋ｆＬＯ）と、で切りかえることができる。
【００４２】
図５は、第２の変形例に係るＰＬＬ周波数シンセサイザ１００ｂの構成を示すブロック図である。図５のＰＬＬ周波数シンセサイザ１００ｂは、基準信号ＳＲＥＦを、基準発振器１０から直接得るのではなく、ＤＤＳ（Direct Digital Synthesizer）信号源１１により発生させる。これにより、基準周波数ｆＲＥＦを制御でき、出力周波数ｆＯＵＴを制御することができる。
【００４３】
また、ＰＬＬ周波数シンセサイザ１００ｂは、第１フィルタ２６の後段に分周器３４を備える。分周器３４は、第１フィルタ２６の出力信号（差周波信号ＳＤＩＦＦ）を１／Ｎ分周し、位相誤差検出部１２へと出力する。位相誤差検出部１２は、差周波信号ＳＤＩＦＦに代えて分周器３４の出力信号ＳＤＩＦＦ’と基準信号ＳＲＥＦの位相を比較する。
分周器３４を設けた場合、
ｆＲＥＦ＝ｆＤＩＦＦ／Ｎ＝（ｆＶＣＯ−ｆＬＯ）／Ｎ
が成り立つようにフィードバックがかかる。つまり、
ｆＶＣＯ＝Ｎ×ｆＲＥＦ＋ｆＬＯ
が成り立つ。分周器３４を設けることにより、設けない場合に比べて、同じ出力周波数ｆＯＵＴを得るために必要な基準周波数ｆＲＥＦを低くすることができる。
また分周器３４を、分周比（１／Ｎ）を制御可能なプログラマブル分周器とすれば、分周比に応じて出力周波数ｆＯＵＴを制御できる。
【００４４】
ＰＬＬ周波数シンセサイザ１００ｂは、さらに第１バッファＢＵＦ１〜第３バッファＢＵＦ３を備える。
第１バッファＢＵＦ１は、ＶＣＯ２０の後段に挿入される。第２バッファＢＵＦ２は、第２フィルタ２８の後段に挿入される。第３バッファＢＵＦ３は、第１バッファＢＵＦ１とミキサ２２の間に挿入される。これらのバッファＢＵＦ１〜ＢＵＦ３を設けることにより、回路のアイソレーションを改善することができる。
【００４５】
なお、図５に示される追加的な回路要素は、単独で用いてもよいし、任意に組み合わせて用いてもよいことは言うまでもない。
【００４６】
図６は、第１フィルタ２６および第２フィルタ２８の変形例を示す図である。図６（ａ）の第１フィルタ２６、第２フィルタ２８は、図２のそれらと同様である。
【００４７】
図６（ｂ）の第１フィルタ２６は、その通過周波数が差周波数ｆＤＩＦＦにチューニングされたバンドパスフィルタであり、第２フィルタ２８はハイパスフィルタである。第１フィルタ２６としてバンドパスフィルタを用いた場合、差周波数ｆＤＩＦＦよりも低い周波数をフィードループから除去できるため、低周波数が特性の悪化を招く場合には有効である。
【００４８】
図６（ｃ）の第１フィルタ２６はローパスフィルタであり、第２フィルタ２８は、その通過周波数が和周波数ｆＳＵＭにチューニングされたバンドパスフィルタである。第２フィルタ２８としてバンドパスフィルタを用いた場合、和周波数ｆＳＵＭよりも高周波数の信号成分（つまりノイズ）が、出力端子ＯＵＴから漏れ出るのを防止できる。
【００４９】
図６（ｄ）では、第１フィルタ２６および第２フィルタ２８は両方バンドパスフィルタである。この場合、図６（ｂ）、（ｃ）双方の利点を享受できる。
【００５０】
実施の形態では、位相誤差検出部１２にフィードバックされる差周波信号ＳＤＩＦＦの周波数が、
ｆＤＩＦＦ＝ｆＶＣＯ−ｆＬＯ
の場合を説明したが、本発明はそれに限定されず、差周波信号ＳＤＩＦＦの周波数ｆＤＩＦＦは、
ｆＤＩＦＦ＝ｆＬＯ−ｆＶＣＯ
であってもよい。この場合、ｆＬＯ−ｆＶＣＯ＝ｆＲＥＦが成り立つように周波数が安定化される。
【００５１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５２】
１００…ＰＬＬ周波数シンセサイザ、１０…基準発振器、１１…ＤＤＳ信号源、１２…位相誤差検出部、１４…位相比較器、１６…チャージポンプ回路、１８…ループフィルタ、２０…ＶＣＯ、２２…ミキサ、２４…ローカル発振器、２６…第１フィルタ、２８…第２フィルタ、３０…ダイプレクサ、３２…セレクタ、３４…分周器、ＢＵＦ１…第１バッファ、ＢＵＦ２…第２バッファ、ＢＵＦ３…第３バッファ。
【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数で発振する電圧制御発振器と、
ローカル周波数を有するローカル信号を発生するローカル発振器と、
基準周波数を有する基準信号を発生する基準信号発生器と、
前記電圧制御発振器の出力信号と前記ローカル信号を周波数ミキシングする周波数ミキサと、
前記ミキサによるミキシングにより得られる差周波信号を抽出する第１フィルタと、
前記第１フィルタにより抽出された前記差周波信号と前記基準信号の位相を比較し、位相差に応じた位相誤差信号を生成する位相誤差検出部と、
前記位相誤差信号をフィルタリングし、前記制御電圧を生成するループフィルタと、
前記ミキサによるミキシングにより得られる和周波信号を抽出する第２フィルタと、
を備え、
前記和周波信号を出力することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記和周波信号と前記電圧制御発振器の出力信号を受け、一方を選択して出力するセレクタをさらに備えることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記差周波信号を分周する分周器をさらに備え、
前記位相誤差検出部は、前記差周波信号に代えて前記分周器の出力信号と前記基準信号の位相を比較することを特徴とする請求項１または２に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記基準信号発生器は、ＤＤＳ（Direct Digital Synthesizer）信号源を含むことを特徴とする請求項１から３のいずれかに記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記電圧制御発振器の出力信号を受ける第１バッファと、
前記第２フィルタからの和周波信号を受ける第２バッファと、
をさらに備えることを特徴とする請求項１から４のいずれかに記載のＰＬＬ周波数シンセサイザ。
【請求項１】
制御電圧に応じた周波数で発振する電圧制御発振器と、
ローカル周波数を有するローカル信号を発生するローカル発振器と、
基準周波数を有する基準信号を発生する基準信号発生器と、
前記電圧制御発振器の出力信号と前記ローカル信号を周波数ミキシングする周波数ミキサと、
前記ミキサによるミキシングにより得られる差周波信号を抽出する第１フィルタと、
前記第１フィルタにより抽出された前記差周波信号と前記基準信号の位相を比較し、位相差に応じた位相誤差信号を生成する位相誤差検出部と、
前記位相誤差信号をフィルタリングし、前記制御電圧を生成するループフィルタと、
前記ミキサによるミキシングにより得られる和周波信号を抽出する第２フィルタと、
を備え、
前記和周波信号を出力することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記和周波信号と前記電圧制御発振器の出力信号を受け、一方を選択して出力するセレクタをさらに備えることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記差周波信号を分周する分周器をさらに備え、
前記位相誤差検出部は、前記差周波信号に代えて前記分周器の出力信号と前記基準信号の位相を比較することを特徴とする請求項１または２に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記基準信号発生器は、ＤＤＳ（Direct Digital Synthesizer）信号源を含むことを特徴とする請求項１から３のいずれかに記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記電圧制御発振器の出力信号を受ける第１バッファと、
前記第２フィルタからの和周波信号を受ける第２バッファと、
をさらに備えることを特徴とする請求項１から４のいずれかに記載のＰＬＬ周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２４４２７９（Ｐ２０１１−２４４２７９Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１５６１７（Ｐ２０１０−１１５６１７）
【出願日】平成２２年５月１９日（２０１０．５．１９）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１９日（２０１０．５．１９）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
[ Back to top ]