ＰＬＬ回路
【課題】ロックアップタイムの高速化とリファレンスリークの低減化をとバランス良く達成する。
【解決手段】電圧制御発振器（１０４）の制御電圧ＶＣＯＮＴをアナログ／デジタル変換して得られるデジタル信号（ＡＤＣＯ）を出力するアナログ／デジタル変換回路（１０６）と、基準クロック信号（ＦＲＥＦ）と帰還クロック信号（ＦＤＩＶ）とがロックしたことを検出した時にロック検出信号（Ｓ２０１）を出力するロック検出部（２０１）と、ロック検出部からロック検出信号が入力された時にアナログ／デジタル変換回路から入力されたロック時デジタル信号を保持する保持部（１０７）と、保持部に保持されたロック時デジタル信号とアナログ／デジタル変換回路から出力されたデジタル信号との比較結果に基づいてチャージポンプ電流の電流量を段階的に減少させるチャージポンプ電流量制御信号（ＣＰＣＯＮＴ）を生成するチャージポンプ制御部（１０８）と、を備えるＰＬＬ回路。
【解決手段】電圧制御発振器（１０４）の制御電圧ＶＣＯＮＴをアナログ／デジタル変換して得られるデジタル信号（ＡＤＣＯ）を出力するアナログ／デジタル変換回路（１０６）と、基準クロック信号（ＦＲＥＦ）と帰還クロック信号（ＦＤＩＶ）とがロックしたことを検出した時にロック検出信号（Ｓ２０１）を出力するロック検出部（２０１）と、ロック検出部からロック検出信号が入力された時にアナログ／デジタル変換回路から入力されたロック時デジタル信号を保持する保持部（１０７）と、保持部に保持されたロック時デジタル信号とアナログ／デジタル変換回路から出力されたデジタル信号との比較結果に基づいてチャージポンプ電流の電流量を段階的に減少させるチャージポンプ電流量制御信号（ＣＰＣＯＮＴ）を生成するチャージポンプ制御部（１０８）と、を備えるＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ回路に関する。
【背景技術】
【０００２】
従来のＰＬＬ回路の構成について図８を用いて説明する。図８に示すＰＬＬ回路は、位相周波数差検出回路７０１と、チャージポンプ回路７０２と、ローパスフィルタ７０３と、電圧制御発振器７０４と、分周器７０５と、を備えて構成されている。
【０００３】
位相周波数差検出回路７０１は、基準クロック信号ＦＲＥＦと出力クロック信号ＦＶＣＯに応じた帰還クロック信号ＦＤＩＶとの間の位相差及び周波数差を検出し、当該位相差及び当該周波数差に応じてチャージポンプ回路７０２を制御するためのアップパルス信号ＵＰ及びダウンパルス信号ＤＯＷＮを出力する。具体的には、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦよりも位相が遅れている（又は周波数が低い）場合、帰還クロック信号ＦＤＩＶの周波数を高くさせる位相差及び周波数差に応じたパルス幅のアップパルス信号ＵＰを出力する。逆に、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦに比べて位相が進んでいる（又は周波数が高い）場合、帰還クロック信号ＦＤＩＶの周波数を低くさせる位相差及び周波数差に応じたパルス幅のダウンパルス信号ＤＯＷＮを出力する。
【０００４】
チャージポンプ回路７０２は、位相周波数差検出回路７０１から出力されたアップパルス信号ＵＰ又はダウンパルス信号ＤＯＷＮに応じたチャージポンプ電流ＩＣＰＯを出力する。ローパスフィルタ７０３は、チャージポンプ回路７０２からのチャージポンプ電流ＩＣＰＯを平滑化してアナログ電圧信号ＶＣＯＮＴを出力する。電圧制御発振器７０４は、ローパスフィルタ７０３からのアナログ電圧信号ＶＣＯＮＴに応じて決まる発振周波数の出力クロック信号ＦＶＣＯを出力する。分周器７０５は、出力クロック信号ＦＶＣＯを任意の分周数で分周した帰還クロック信号ＦＤＩＶを生成して、位相周波数差検出回路７０１にフィードバックする。これにより、基準クロック信号ＦＲＥＦに位相同期しており、かつ上記分周数の逆数で逓倍した基準クロック信号ＦＲＥＦの周波数を持つ出力クロック信号ＦＶＣＯを得ることができる。
【０００５】
ところで、ＰＬＬ回路の性能向上を図るためには、ＰＬＬ動作開始からロック完了までの時間であるロックアップタイムの高速化と、ロック後の安定性や出力クロック信号のノイズに影響を与えるリファレンスリーク（スプリアス）の低減化とを実現する必要がある。ロックアップタイムを高速化するためには、チャージポンプ回路の出力電流を大きくすればよいが、その反面、ロック後にリファレンスリークが悪化してしまう。反対にリファレンスリークを良化させるためには、チャージポンプの出力電流を小さくすればよいが、その反面、ロックアップタイムが長くなってしまう。
【０００６】
このように、ロックアップタイムの高速化とリファレンスリークの低減化との間にはトレードオフの関係が成立するので、両方をバランス良く実現する必要がある。そこで、特許文献１と特許文献２とにそれぞれ開示された従来技術が提案されている。
【０００７】
特許文献１では、チャージポンプ電流を切替可能なＰＬＬ回路において、チャージポンプ電流を制御するアップパルス信号とダウンパルス信号とのパルス幅の差がパルス幅差生成器によって識別され、当該パルス幅が大きい場合にはチャージポンプ電流を大きくさせ、一方当該パルス幅の差が小さい場合にはチャージポンプ電流を小さくさせることが提案されている。
【０００８】
特許文献２では、ＰＬＬ回路において、ローパスフィルタから出力された電圧制御発振器の制御電圧に基づいて、ループゲイン及びダンピングファクタが変動しないように、チャージポンプ電流を補正することが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−２３３６８１号公報
【特許文献２】特開平１１−２５１９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、特許文献１、２に開示されたＰＬＬ回路の技術には次のような課題がある。
【００１１】
特許文献１に開示されたＰＬＬ回路では、位相比較器とチャージポンプ回路の間には、ロック検出及びチャージポンプ電流を切り替えるためのパルス幅差検出器が設けられている。ＰＬＬ回路の設計上、位相比較器とチャージポンプ回路との間の信号パスはノイズなどの外乱により特性劣化の影響を受けやすいことが知られており、ロック後のＰＬＬ回路の安定性（ジッタなど）に影響を与える可能性がある。よって、チャージポンプ電流を適切に切り替えることができない虞がある。
【００１２】
特許文献２に開示されたＰＬＬ回路では、電圧制御発振器の制御電圧に応じてチャージポンプ電流を補正しているが、電圧制御発振器の制御電圧と発振周波数との関係は、図９に示すように、特に温度変化の影響を受けやすく、同じ制御電圧であっても発振周波数が変化するため、温度変化に対応した制御が必要となる。よって、電圧制御発振器の制御電圧に応じてチャージポンプ電流を適切に補正できない虞がある。
【００１３】
また、特許文献１、２それぞれのＰＬＬ回路に共通する点として、ロック検出用の回路及び制御回路はアナログ回路として設計されるため、ＰＬＬ回路規模の増大やプロセスばらつきによる不安定な要素を含んでいる。
【００１４】
本発明は、上記のような従来の課題を解決するためになされたものであり、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成したＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、基準クロック信号と出力クロック信号に応じた帰還クロック信号との間の位相差及び周波数差に応じたパルス幅の位相周波数差信号を出力する位相周波数差検出回路と、前記位相周波数差信号に応じた出力電流であるチャージポンプ電流を出力するとともに、チャージポンプ電流量を段階的に減少させるチャージポンプ電流量制御信号に基づいて当該チャージポンプ電流量を段階的に減少させるように構成されたチャージポンプ回路と、前記チャージポンプ電流を平滑化して得られる制御電圧を出力するローパスフィルタと、前記制御電圧に応じた発振周波数の前記出力クロック信号を出力する電圧制御発振回路と、前記制御電圧をアナログ／デジタル変換して得られるデジタル信号を出力するアナログ／デジタル変換回路と、前記基準クロック信号と前記帰還クロック信号とがロックしたか否かを検出して当該ロックを検出した時にロック検出信号を出力するロック検出部と、前記ロック検出部から前記ロック検出信号が入力された時に前記アナログ／デジタル変換回路から入力された前記デジタル信号（以下、ロック時デジタル信号という）を保持する保持部と、前記保持部に保持された前記ロック時デジタル信号と前記アナログ／デジタル変換回路から出力された前記デジタル信号との比較結果に基づいて前記チャージポンプ電流量制御信号を生成して前記チャージポンプ回路に出力するチャージポンプ制御部と、を備えるＰＬＬ回路である。
【００１６】
この構成によれば、基準クロック信号と帰還クロック信号とが同期したことが検出されるまでは、チャージポンプ電流量が変わらないので、ロックアップタイムの高速化が図られる。また、基準クロック信号と帰還クロック信号とが同期したことが検出された時は、チャージポンプ電流量を段階的に減少させるので、リファレンスリークの低減化が図られる。このように、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成できる。
【００１７】
上記のＰＬＬ回路において、前記チャージポンプ制御部は、前記保持部に保持された前記ロック時デジタル信号の保持値を上回る上限閾値及び当該保持値を下回る下限閾値を生成する閾値生成部と、前記アナログ／デジタル変換回路からの前記デジタル信号が前記下限閾値から前記上限閾値までのロック検出範囲内にあるか否かを検出する比較部と、前記比較部において前記アナログ／デジタル変換回路から出力された前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、初期電流量である第１電流量から当該第１電流量よりも少ない第２電流量に切り替える前記チャージポンプ電流量制御信号を生成する前記制御信号生成部と、を備えるとしてもよい。
【００１８】
この構成によれば、ＰＬＬ回路が前回ロックした時に保持部に保持されたデジタル信号を含むロック検出範囲内を事前に設定しておくことで、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成すべく、チャージポンプ電流量を減少させるタイミング（デジタル信号がロック検出範囲内に初めて到達したこと）を最適化できる。
【００１９】
上記のＰＬＬ回路において、前記制御信号生成部は、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内から外れるか又は前記ロック検出範囲内に到達したことが検出される毎に、チャージポンプ電流の初期電流量から当該初期電流量よりも少ない電流量に段階的に減少させる前記チャージポンプ電流量制御信号を生成する、としてもよい。
【００２０】
この構成によれば、チャージポンプ電流量を急激に減少させるのではなく、ＰＬＬ回路のロックが安定化するに従ってチャージポンプ電流量を徐々に減少させるので、ＰＬＬ回路の動作をより安定化させることができる。
【００２１】
上記のＰＬＬ回路において、前記保持部に保持させる前記ロック時デジタル信号は任意に設定可能である、としてもよい。
【００２２】
この構成によれば、チャージポンプ電流量を減少させる最適なタイミングを容易に設定可能となる。
【００２３】
上記のＰＬＬ回路において、外部からの外部ロック検出信号又は前記ロック検出部からの前記ロック検出信号を所定の選択制御信号に基づいて選択して前記保持部に出力する選択部を備える、としてもよい。
【００２４】
この構成によれば、外部ロック検出信号又はロック検出部から出力されるロック検出信号を用いて、保持部においてデジタル信号を保持させるタイミングをより柔軟に決定できる。
【発明の効果】
【００２５】
本発明によれば、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成した高性能のＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は本発明の第１の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】図２は図１に示す保持部の構成を示すブロック図である。
【図３】図３は図２に示すロック検出部のロック検出方法を説明するための図である。
【図４】図４は図１に示す制御部の構成を示すブロック図である。
【図５】図５は図４に示すチャージポンプ制御部によるチャージポンプ電流量の２値切り替えを説明するための図である。
【図６】図６は本発明の第２の実施の形態に係るＰＬＬ回路におけるチャージポンプ制御部によるチャージポンプ電流量の多値切り替えを説明するための図である。
【図７】図７は本発明の第４の実施の形態に係るＰＬＬ回路における保持部の構成を示すブロック図である。
【図８】図８は従来のＰＬＬ回路の構成を示すブロック図である。
【図９】図９は従来のＰＬＬ回路のＶＣＯ制御電圧と発振周波数との関係を表すグラフである。
【発明を実施するための形態】
【００２７】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（第１の実施の形態）
[ＰＬＬ回路]
以下、図１を用いて本発明の第１の実施の形態に係るＰＬＬ回路の構成を説明する。
【００２８】
図１は、本発明の第１の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【００２９】
図１に示すＰＬＬ回路は、位相周波数差検出回路１０１と、チャージポンプ回路１０２と、ローパスフィルタ１０３と、電圧制御発振器１０４と、分周器１０５と、アナログ／デジタル変換回路１０６と、ロック検出部２０１と、保持部１０７と、チャージポンプ制御部１０８と、を備えて構成されている。
【００３０】
位相周波数差検出回路１０１は、基準クロック信号ＦＲＥＦと帰還クロック信号ＦＤＩＶとの間の位相差及び周波数差を検出し、当該位相差及び周波数差に応じてチャージポンプ回路１０２を制御するアップパルス信号ＵＰ及びダウンパルス信号ＤＯＷＮを出力し続ける。具体的には、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦよりも位相が遅れている（又は周波数が低い）場合、帰還クロック信号ＦＤＩＶの周波数を高くさせる位相差及び周波数差に応じたパルス幅のアップパルス信号ＵＰを出力する。逆に、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦに比べて位相が進んでいる（又は周波数が高い）場合、帰還クロック信号ＦＤＩＶの周波数を低くさせる位相差及び周波数差に応じたパルス幅のダウンパルス信号ＤＯＷＮを出力する。
【００３１】
チャージポンプ回路１０２は、位相周波数差検出回路１０１から出力されたアップパルス信号ＵＰ及びダウンパルス信号ＤＯＷＮを合成したチャージポンプ電流ＩＣＰＯを出力するように構成されている。さらに、チャージポンプ回路１０２は、チャージポンプ制御部１０８から出力されたチャージポンプ電流量制御信号ＣＰＣＯＮＴに基づいて、チャージポンプ電流ＩＣＰＯの電流量を第１の電流量又は当該第１の電流量よりも少ない第２の電流量の２段階に切り替え可能なように構成されている。例えば、特開平１１−２５１９０２号公報の図１１に示されているように、チャージポンプ回路１０２は、第１の電流量に対応した第１の電流源と、第２の電流量に対応した第２の電流源とを備え、チャージポンプ制御部１０８から出力されたチャージポンプ電流量制御信号ＣＰＣＯＮＴに基づいて第１の電流源又は第２の電流源を動作させるように構成すればよい。
【００３２】
ローパスフィルタ１０３は、チャージポンプ回路１０２からのチャージポンプ電流ＩＣＰＯを平滑化してアナログ電圧信号ＶＣＯＮＴを出力する。電圧制御発振器１０４は、ローパスフィルタ１０３からのアナログ電圧信号ＶＣＯＮＴに応じて決まる周波数の出力クロック信号ＦＶＣＯを出力する。分周器１０５は、電圧制御発振器１０４からの出力クロック信号ＦＶＣＯを任意の分周数により分周された帰還クロック信号ＦＤＩＶを出力する。これにより、基準クロック信号ＦＲＥＦに同期し、かつ基準クロック信号ＦＲＥＦを上記分周数の逆数で逓倍した周波数を持つ出力クロック信号ＦＶＣＯを得ることができる。なお、周波数を変更する必要がない場合には、分周器１０５を設ける必要はない。
【００３３】
アナログ／デジタル変換回路１０６は、ローパスフィルタ１０３から出力されたアナログ電圧信号ＶＣＯＮＴをデジタル信号ＡＤＣＯに変換する。保持部１０７は、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯを保持する。チャージポンプ制御部１０８は、保持部１０７から読み出したロック時デジタル信号Ｓ１０７（ＡＤＣＯ）と、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとを比較し、その比較結果に応じてチャージポンプ電流ＩＣＰＯの電流量を第１の電流量から当該第１の電流量よりも少なく第２の電流量に切り替えるチャージポンプ電流量制御信号ＣＰＣＯＮＴを出力する。
【００３４】
ロック検出部２０１は、基準クロック信号ＦＲＥＦと帰還クロック信号ＦＤＩＶとがロックしたか否かを検出して、当該ロックを検出した時にロック検出信号Ｓ２０１を出力する。
【００３５】
保持部１０７は、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとロック検出信号Ｓ２０１とが入力され、ロック検出部２０１からロック検出信号Ｓ２０１が入力された時にアナログ／デジタル変換回路１０６から入力されたデジタル信号（以下、ロック時デジタル信号という）Ｓ１０７を保持する。
【００３６】
チャージポンプ制御部１０８は、保持部１０７に保持されたロック時デジタル信号Ｓ１０７とアナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとが入力され、両者の比較結果に基づいてチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成してチャージポンプ回路１０２に出力する。
[保持部]
以下、図２を用いて図１に示した保持部１０７の構成を説明する。
【００３７】
図２は、図１に示した保持部１０７の構成を示すブロック図である。図２に示す保持部１０７は、選択部２０２と、Ｄフリップフロップ２０３とを備えて構成されている。
【００３８】
選択部２０２は、ロック検出部２０１からロック検出信号Ｓ２０１が出力されたことを契機として、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯを、出力信号Ｓ２０２としてＤフリップフロップ２０３に向けて伝送し、そこに保持させる。具体的には、選択部２０２は、ロック検出信号Ｓ２０１のレベルがアクティブ（１）の場合、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯは、選択部２０２を介してＤフリップフロップ２０３に伝送されて保持される。一方、ロック検出信号Ｓ２０１のレベルがネガティブ（０）の場合、Ｄフリップフロップ２０３の出力が選択部２０２を介してＤフリップフロップ２０３の入力に帰還される。つまり、Ｄフリップフロップ２０３に保持されているデジタル信号ＡＤＣＯが引き続き保持される。以後、Ｄフリップフロップ２０３は、ロック検出部２０１から再びロック検出信号Ｓ２０１が出力されない限り、デジタル信号ＡＤＣＯを保持し続ける。かかる構成により、保持部１０７は、ＰＬＬ回路がロックした時のロック時デジタル信号ＡＤＣＯを保持することができる。
【００３９】
図３を用いてロック検出部２０１におけるロック検出方法を説明する。なお、図３は、ＰＬＬ動作開始からロック検出までのデジタル信号ＡＤＣＯの変遷を例示した図である。図３に示す波形の中で、ＰＬＬ動作開始から出現する各ピークはＰ１、Ｐ２、・・・、Ｐ４と順に表され、ＰＬＬ動作開始から出現する各ボトムはＢ１、Ｂ２、・・・、Ｂ４と順に表される。ここで、ピークＰ１とボトムＢ１との差の絶対値をΔ１、ピークＰ２とボトムＢ１との差の絶対値をΔ２、・・・、ピークＰ４とボトムＢ３との差の絶対値をΔ６と表したとき、ロック検出部２０１は、ピークとボトムとの差の絶対値が基準値以下になった場合に、ＰＬＬ回路がロックしたことを検出する。なお、上記の基準値は任意の値とする。
[チャージポンプ制御部]
まず、図４を用いて図１に示したチャージポンプ制御部１０８の構成を説明する。
【００４０】
図４は、図１に示したチャージポンプ制御部１０８の構成を示すブロック図である。図４に示すチャージポンプ制御部１０８は、保持部１０７から出力されたロック時デジタル信号Ｓ１０７（ＡＤＣＯ）に基づいて上限閾値及び下限閾値を生成する閾値生成部３０１と、閾値生成部３０１により生成された上限閾値及び下限閾値とアナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとを比較する比較部３０２と、比較部３０２からその比較結果を表す出力信号Ｓ３０２が入力され、その出力信号Ｓ３０２に基づいてチャージポンプ電流量を段階的に減少させるためのチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成する制御信号生成部３０３と、を備える。
【００４１】
つぎに、図５を用いて図１に示したチャージポンプ制御部１０８によるチャージポンプ電流量の切替動作を説明する。
【００４２】
図５は、図４に示すチャージポンプ制御部１０８によるチャージポンプ電流量の２値切り替えを説明するための図である。初回のＰＬＬ動作時において帰還クロック信号ＦＤＩＶと基準クロック信号ＦＲＥＦとがロックした時、保持部１０７は、ロック検出部２０１により当該ロックしたことを検出して、Ｄフリップフロップ２０３においてロック時デジタル信号ＡＤＣＯを保持させる。また、チャージポンプ制御部１０８は、閾値生成部３０１によって、保持部１０７に保持されたロック時デジタル信号ＡＤＣＯに対し、変数αを加算した値を上限閾値として生成するとともに、変数βを減算した値を下限閾値として生成する。なお、変数α及びβの値はレジスタ等により任意に設定可能とする。また、以下では、下限閾値から上限閾値までの範囲のことをロック検出範囲と呼ぶ。ロック検出範囲内にデジタル信号ＡＤＣＯが収束していれば、初回のＰＬＬ動作時におけるロックと同程度のロックが検出されたことを意味している。
【００４３】
２回目以降のＰＬＬ動作時において、チャージポンプ制御部１０８は、比較部３０２により、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯと、閾値生成部３０１により生成された上限閾値及び下限閾値と、を比較する。図５に示すように、デジタル信号ＡＤＣＯが０Ｖに相当するデジタル値（最小値）から上昇開始する場合、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが初めて下限閾値と等しくなった時（ロック検出範囲に到達した時）、チャージポンプ電流量を第１電流量Ｉｃｐ１から当該第１電流量Ｉｃｐ１よりも少ない第２電流量Ｉｃｐ２（＜Iｃｐ１）に切り替えるためのチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成する。一方、図示はしないが、デジタル信号ＡＤＣＯが電源電圧に相当するデジタル値（最大値）から下降開始する場合、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが初めて上限閾値と等しくなった時（ロック検出範囲に到達した時）、チャージポンプ電流量を第１電流量Ｉｃｐ１から第２電流量Ｉｃｐ２に切り替えるチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成する。
【００４４】
つまり、チャージポンプ制御部１０８は、初回のＰＬＬ動作時におけるロック時デジタル信号ＡＤＣＯの保持値を含んだ下限閾値から上限閾値までのロック検出範囲内に、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯが初めて到達した時に、チャージポンプ電流量を段階的に減少させる制御を行う。この結果、図１に示すＰＬＬ回路は、温度や電源電圧などのＩＣの動作条件に関わらず、ロックアップタイムの高速化とリファレンスリークの低減化をバランス良く達成すべく、チャージポンプ電流量を段階的に減少させる最適なタイミングを得ることができる。また、このようなチャージポンプ電流量の制御をアナログ回路ではなくデジタル回路によって実現したので、その制御の安定性が図られるとともに、プロセス微細化による面積削減や消費電力削減等の効果も見込まれる。
（第２の実施の形態）
以下、図６を用いて本発明の第２の実施の形態に係るＰＬＬ回路を説明する。
【００４５】
本発明の第２の実施の形態に係るＰＬＬ回路の構成は、図１に示した本発明の第１の実施の形態に係るＰＬＬ回路と同様であるが、デジタル信号ＡＤＣＯが初めて下限閾値又は上限閾値と等しくなった時以降では、チャージポンプ電流量を初期電流量から当該初期電流量よりも少ない電流量に３段階以上の多段階で切り替え可能とするものである。
具体的には、図６に示すように、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが下限閾値と等しくなる時（ロック検出範囲に到達した時）、第１電流量Ｉｃｐ１から第１電流量Ｉｃｐ１よりも少ない第２電流量Ｉｃｐ２に切り替える。引き続いて、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが上限閾値と等しくなると（ロック検出範囲から外れる時）、第２電流量Ｉｃｐ２から第３の電流量Ｉｃｐ３へ切り替える。
このように、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが下限閾値又は上限閾値と等しくなる毎に（ロック検出範囲内から外れる又はロック検出範囲内に到達する毎に）、チャージポンプ電流量を、第１の電流量Ｉｃｐ１、第２の電流量Ｉｃｐ２、・・・第８の電流量Ｉｃｐ８（Ｉｃｐ１＞Ｉｃｐ２＞・・・＞Ｉｃｐ８）の順に切り替える制御を行う。この結果、チャージポンプ電流量を急激に減少させるのではなく、ＰＬＬ回路のロックが安定化するに従ってチャージポンプ電流量を３段階以上の多段階で徐々に減少させるようにしたので、上記の第１の実施の形態の効果に加えて、ＰＬＬ回路の動作をより安定化させることができる。
（第３の実施の形態）
以下、本発明の第３の実施の形態に係るＰＬＬ回路を説明する。
【００４６】
本発明の第２の実施の形態に係るＰＬＬ回路の構成（保持部１０７、チャージポンプ制御部１０８を含む）は、図１に示した本発明の第１の実施の形態に係るＰＬＬ回路と同様である。但し、保持部１０７は、初回のＰＬＬ動作時においてロック時のデジタル信号ＡＤＣＯを保持するのではなく、予め任意のデジタル信号ＡＤＣＯを保持するようにする。なお、保持部１０７は、デジタル回路として実現されるため、保持部１０７に保持させる保持値をレジスタなどで任意に設定可能である。以上の構成により、チャージポンプ電流量を減少させる最適なタイミングを容易に設定可能となる。
（第４の実施の形態）
以下、図７を用いて本発明の第４の実施の形態に係るＰＬＬ回路を説明する。
【００４７】
本発明の第４の実施の形態に係るＰＬＬ回路の構成は、図１に示した本発明の第１の実施の形態に係るＰＬＬ回路と同様であるが、図７に示すように、新たに選択部８０２が備えられている点が相違する。
【００４８】
選択部８０２は、制御信号ＣＴＬＫのレベルに応じて、ＰＬＬ回路の外部から供給された外部ロック検出信号ＯＵＴＬＫ、又はＰＬＬ回路内部のロック検出部２０１から出力されたロック検出信号Ｓ２０１を選択して出力するように構成される。具体的は、選択部８０２は、制御信号ＣＴＬＫがＨｉｇｈレベル（１）の時、外部ロック検出信号ＯＵＴＬＫを選択して選択制御信号Ｓ８０２として出力し、制御信号ＣＴＬＫがＬｏｗレベル（０）の時、ロック検出部２０１から出力されたロック検出信号Ｓ２０１を選択して選択制御信号Ｓ８０２として出力する。
【００４９】
選択制御信号Ｓ８０２は、保持部１０７の選択部２０２における制御信号として用いられる。選択部２０２は、選択部８０２からの選択制御信号Ｓ８０２を受けて、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯをＤフリップフロップ２０３に送信する。以後、選択部８０２から選択制御信号Ｓ８０２が出力されない限り、Ｄフリップフロップ２０３は現在を保持し続ける。なお、ロック検出部２０１を用いることなく、外部ロック検出信号ＯＵＴＬＫのみを用いて、保持部１０７においてデジタル信号ＡＤＣＯを保持させるタイミングを決定してもよい。
【００５０】
以上の構成により、外部ロック検出信号ＯＵＴＬＫ又はロック検出部２０１から出力されるロック検出信号Ｓ２０１を用いて、保持部１０７においてデジタル信号ＡＤＣＯを保持させるタイミングをより柔軟に決定することが可能となる。
【００５１】
上記の説明から、当業者にとっては、本発明の多くの改良や他の実施の形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００５２】
本発明によれば、ロックアップタイムの高速化とリファレンスリークの低減化をとバランス良く達成できるため、ＰＬＬ回路の性能向上を図る上で有用である。
【符号の説明】
【００５３】
１０１ 位相周波数差検出回路
１０２ チャージポンプ回路
１０３ ローパスフィルタ
１０４ 電圧制御発振器
１０５ 分周器
１０６ アナログ／デジタル変換回路
１０７ 保持部
Ｓ１０７ ロック時デジタル信号
１０８ チャージポンプ制御部
ＦＲＥＦ 基準クロック信号
ＦＤＩＶ 帰還クロック信号
ＵＰ アップパルス信号
ＤＯＷＮ ダウンパルス信号
ＩＣＰＯ チャージポンプ電流
ＶＣＯＮＴ アナログ電圧信号
ＦＶＣＯ 出力クロック信号
ＡＤＣＯ デジタル信号
ＣＰＣＯＮＴ チャージポンプ電流量制御信号
２０１ ロック検出部
Ｓ２０１ ロック検出信号
２０２ 選択部
Ｓ２０２ 出力信号
２０３ Ｄフリップフロップ
３０１ 閾値生成部
３０２ 比較部
Ｓ３０２ 出力信号
３０３ 制御信号生成部
８０２ 選択部
Ｓ８０２ 選択制御信号
【技術分野】
【０００１】
本発明はＰＬＬ回路に関する。
【背景技術】
【０００２】
従来のＰＬＬ回路の構成について図８を用いて説明する。図８に示すＰＬＬ回路は、位相周波数差検出回路７０１と、チャージポンプ回路７０２と、ローパスフィルタ７０３と、電圧制御発振器７０４と、分周器７０５と、を備えて構成されている。
【０００３】
位相周波数差検出回路７０１は、基準クロック信号ＦＲＥＦと出力クロック信号ＦＶＣＯに応じた帰還クロック信号ＦＤＩＶとの間の位相差及び周波数差を検出し、当該位相差及び当該周波数差に応じてチャージポンプ回路７０２を制御するためのアップパルス信号ＵＰ及びダウンパルス信号ＤＯＷＮを出力する。具体的には、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦよりも位相が遅れている（又は周波数が低い）場合、帰還クロック信号ＦＤＩＶの周波数を高くさせる位相差及び周波数差に応じたパルス幅のアップパルス信号ＵＰを出力する。逆に、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦに比べて位相が進んでいる（又は周波数が高い）場合、帰還クロック信号ＦＤＩＶの周波数を低くさせる位相差及び周波数差に応じたパルス幅のダウンパルス信号ＤＯＷＮを出力する。
【０００４】
チャージポンプ回路７０２は、位相周波数差検出回路７０１から出力されたアップパルス信号ＵＰ又はダウンパルス信号ＤＯＷＮに応じたチャージポンプ電流ＩＣＰＯを出力する。ローパスフィルタ７０３は、チャージポンプ回路７０２からのチャージポンプ電流ＩＣＰＯを平滑化してアナログ電圧信号ＶＣＯＮＴを出力する。電圧制御発振器７０４は、ローパスフィルタ７０３からのアナログ電圧信号ＶＣＯＮＴに応じて決まる発振周波数の出力クロック信号ＦＶＣＯを出力する。分周器７０５は、出力クロック信号ＦＶＣＯを任意の分周数で分周した帰還クロック信号ＦＤＩＶを生成して、位相周波数差検出回路７０１にフィードバックする。これにより、基準クロック信号ＦＲＥＦに位相同期しており、かつ上記分周数の逆数で逓倍した基準クロック信号ＦＲＥＦの周波数を持つ出力クロック信号ＦＶＣＯを得ることができる。
【０００５】
ところで、ＰＬＬ回路の性能向上を図るためには、ＰＬＬ動作開始からロック完了までの時間であるロックアップタイムの高速化と、ロック後の安定性や出力クロック信号のノイズに影響を与えるリファレンスリーク（スプリアス）の低減化とを実現する必要がある。ロックアップタイムを高速化するためには、チャージポンプ回路の出力電流を大きくすればよいが、その反面、ロック後にリファレンスリークが悪化してしまう。反対にリファレンスリークを良化させるためには、チャージポンプの出力電流を小さくすればよいが、その反面、ロックアップタイムが長くなってしまう。
【０００６】
このように、ロックアップタイムの高速化とリファレンスリークの低減化との間にはトレードオフの関係が成立するので、両方をバランス良く実現する必要がある。そこで、特許文献１と特許文献２とにそれぞれ開示された従来技術が提案されている。
【０００７】
特許文献１では、チャージポンプ電流を切替可能なＰＬＬ回路において、チャージポンプ電流を制御するアップパルス信号とダウンパルス信号とのパルス幅の差がパルス幅差生成器によって識別され、当該パルス幅が大きい場合にはチャージポンプ電流を大きくさせ、一方当該パルス幅の差が小さい場合にはチャージポンプ電流を小さくさせることが提案されている。
【０００８】
特許文献２では、ＰＬＬ回路において、ローパスフィルタから出力された電圧制御発振器の制御電圧に基づいて、ループゲイン及びダンピングファクタが変動しないように、チャージポンプ電流を補正することが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−２３３６８１号公報
【特許文献２】特開平１１−２５１９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、特許文献１、２に開示されたＰＬＬ回路の技術には次のような課題がある。
【００１１】
特許文献１に開示されたＰＬＬ回路では、位相比較器とチャージポンプ回路の間には、ロック検出及びチャージポンプ電流を切り替えるためのパルス幅差検出器が設けられている。ＰＬＬ回路の設計上、位相比較器とチャージポンプ回路との間の信号パスはノイズなどの外乱により特性劣化の影響を受けやすいことが知られており、ロック後のＰＬＬ回路の安定性（ジッタなど）に影響を与える可能性がある。よって、チャージポンプ電流を適切に切り替えることができない虞がある。
【００１２】
特許文献２に開示されたＰＬＬ回路では、電圧制御発振器の制御電圧に応じてチャージポンプ電流を補正しているが、電圧制御発振器の制御電圧と発振周波数との関係は、図９に示すように、特に温度変化の影響を受けやすく、同じ制御電圧であっても発振周波数が変化するため、温度変化に対応した制御が必要となる。よって、電圧制御発振器の制御電圧に応じてチャージポンプ電流を適切に補正できない虞がある。
【００１３】
また、特許文献１、２それぞれのＰＬＬ回路に共通する点として、ロック検出用の回路及び制御回路はアナログ回路として設計されるため、ＰＬＬ回路規模の増大やプロセスばらつきによる不安定な要素を含んでいる。
【００１４】
本発明は、上記のような従来の課題を解決するためになされたものであり、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成したＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、基準クロック信号と出力クロック信号に応じた帰還クロック信号との間の位相差及び周波数差に応じたパルス幅の位相周波数差信号を出力する位相周波数差検出回路と、前記位相周波数差信号に応じた出力電流であるチャージポンプ電流を出力するとともに、チャージポンプ電流量を段階的に減少させるチャージポンプ電流量制御信号に基づいて当該チャージポンプ電流量を段階的に減少させるように構成されたチャージポンプ回路と、前記チャージポンプ電流を平滑化して得られる制御電圧を出力するローパスフィルタと、前記制御電圧に応じた発振周波数の前記出力クロック信号を出力する電圧制御発振回路と、前記制御電圧をアナログ／デジタル変換して得られるデジタル信号を出力するアナログ／デジタル変換回路と、前記基準クロック信号と前記帰還クロック信号とがロックしたか否かを検出して当該ロックを検出した時にロック検出信号を出力するロック検出部と、前記ロック検出部から前記ロック検出信号が入力された時に前記アナログ／デジタル変換回路から入力された前記デジタル信号（以下、ロック時デジタル信号という）を保持する保持部と、前記保持部に保持された前記ロック時デジタル信号と前記アナログ／デジタル変換回路から出力された前記デジタル信号との比較結果に基づいて前記チャージポンプ電流量制御信号を生成して前記チャージポンプ回路に出力するチャージポンプ制御部と、を備えるＰＬＬ回路である。
【００１６】
この構成によれば、基準クロック信号と帰還クロック信号とが同期したことが検出されるまでは、チャージポンプ電流量が変わらないので、ロックアップタイムの高速化が図られる。また、基準クロック信号と帰還クロック信号とが同期したことが検出された時は、チャージポンプ電流量を段階的に減少させるので、リファレンスリークの低減化が図られる。このように、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成できる。
【００１７】
上記のＰＬＬ回路において、前記チャージポンプ制御部は、前記保持部に保持された前記ロック時デジタル信号の保持値を上回る上限閾値及び当該保持値を下回る下限閾値を生成する閾値生成部と、前記アナログ／デジタル変換回路からの前記デジタル信号が前記下限閾値から前記上限閾値までのロック検出範囲内にあるか否かを検出する比較部と、前記比較部において前記アナログ／デジタル変換回路から出力された前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、初期電流量である第１電流量から当該第１電流量よりも少ない第２電流量に切り替える前記チャージポンプ電流量制御信号を生成する前記制御信号生成部と、を備えるとしてもよい。
【００１８】
この構成によれば、ＰＬＬ回路が前回ロックした時に保持部に保持されたデジタル信号を含むロック検出範囲内を事前に設定しておくことで、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成すべく、チャージポンプ電流量を減少させるタイミング（デジタル信号がロック検出範囲内に初めて到達したこと）を最適化できる。
【００１９】
上記のＰＬＬ回路において、前記制御信号生成部は、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内から外れるか又は前記ロック検出範囲内に到達したことが検出される毎に、チャージポンプ電流の初期電流量から当該初期電流量よりも少ない電流量に段階的に減少させる前記チャージポンプ電流量制御信号を生成する、としてもよい。
【００２０】
この構成によれば、チャージポンプ電流量を急激に減少させるのではなく、ＰＬＬ回路のロックが安定化するに従ってチャージポンプ電流量を徐々に減少させるので、ＰＬＬ回路の動作をより安定化させることができる。
【００２１】
上記のＰＬＬ回路において、前記保持部に保持させる前記ロック時デジタル信号は任意に設定可能である、としてもよい。
【００２２】
この構成によれば、チャージポンプ電流量を減少させる最適なタイミングを容易に設定可能となる。
【００２３】
上記のＰＬＬ回路において、外部からの外部ロック検出信号又は前記ロック検出部からの前記ロック検出信号を所定の選択制御信号に基づいて選択して前記保持部に出力する選択部を備える、としてもよい。
【００２４】
この構成によれば、外部ロック検出信号又はロック検出部から出力されるロック検出信号を用いて、保持部においてデジタル信号を保持させるタイミングをより柔軟に決定できる。
【発明の効果】
【００２５】
本発明によれば、ロックアップタイムの高速化とリファレンスリークの低減化とをバランス良く達成した高性能のＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は本発明の第１の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】図２は図１に示す保持部の構成を示すブロック図である。
【図３】図３は図２に示すロック検出部のロック検出方法を説明するための図である。
【図４】図４は図１に示す制御部の構成を示すブロック図である。
【図５】図５は図４に示すチャージポンプ制御部によるチャージポンプ電流量の２値切り替えを説明するための図である。
【図６】図６は本発明の第２の実施の形態に係るＰＬＬ回路におけるチャージポンプ制御部によるチャージポンプ電流量の多値切り替えを説明するための図である。
【図７】図７は本発明の第４の実施の形態に係るＰＬＬ回路における保持部の構成を示すブロック図である。
【図８】図８は従来のＰＬＬ回路の構成を示すブロック図である。
【図９】図９は従来のＰＬＬ回路のＶＣＯ制御電圧と発振周波数との関係を表すグラフである。
【発明を実施するための形態】
【００２７】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（第１の実施の形態）
[ＰＬＬ回路]
以下、図１を用いて本発明の第１の実施の形態に係るＰＬＬ回路の構成を説明する。
【００２８】
図１は、本発明の第１の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【００２９】
図１に示すＰＬＬ回路は、位相周波数差検出回路１０１と、チャージポンプ回路１０２と、ローパスフィルタ１０３と、電圧制御発振器１０４と、分周器１０５と、アナログ／デジタル変換回路１０６と、ロック検出部２０１と、保持部１０７と、チャージポンプ制御部１０８と、を備えて構成されている。
【００３０】
位相周波数差検出回路１０１は、基準クロック信号ＦＲＥＦと帰還クロック信号ＦＤＩＶとの間の位相差及び周波数差を検出し、当該位相差及び周波数差に応じてチャージポンプ回路１０２を制御するアップパルス信号ＵＰ及びダウンパルス信号ＤＯＷＮを出力し続ける。具体的には、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦよりも位相が遅れている（又は周波数が低い）場合、帰還クロック信号ＦＤＩＶの周波数を高くさせる位相差及び周波数差に応じたパルス幅のアップパルス信号ＵＰを出力する。逆に、帰還クロック信号ＦＤＩＶが基準クロック信号ＦＲＥＦに比べて位相が進んでいる（又は周波数が高い）場合、帰還クロック信号ＦＤＩＶの周波数を低くさせる位相差及び周波数差に応じたパルス幅のダウンパルス信号ＤＯＷＮを出力する。
【００３１】
チャージポンプ回路１０２は、位相周波数差検出回路１０１から出力されたアップパルス信号ＵＰ及びダウンパルス信号ＤＯＷＮを合成したチャージポンプ電流ＩＣＰＯを出力するように構成されている。さらに、チャージポンプ回路１０２は、チャージポンプ制御部１０８から出力されたチャージポンプ電流量制御信号ＣＰＣＯＮＴに基づいて、チャージポンプ電流ＩＣＰＯの電流量を第１の電流量又は当該第１の電流量よりも少ない第２の電流量の２段階に切り替え可能なように構成されている。例えば、特開平１１−２５１９０２号公報の図１１に示されているように、チャージポンプ回路１０２は、第１の電流量に対応した第１の電流源と、第２の電流量に対応した第２の電流源とを備え、チャージポンプ制御部１０８から出力されたチャージポンプ電流量制御信号ＣＰＣＯＮＴに基づいて第１の電流源又は第２の電流源を動作させるように構成すればよい。
【００３２】
ローパスフィルタ１０３は、チャージポンプ回路１０２からのチャージポンプ電流ＩＣＰＯを平滑化してアナログ電圧信号ＶＣＯＮＴを出力する。電圧制御発振器１０４は、ローパスフィルタ１０３からのアナログ電圧信号ＶＣＯＮＴに応じて決まる周波数の出力クロック信号ＦＶＣＯを出力する。分周器１０５は、電圧制御発振器１０４からの出力クロック信号ＦＶＣＯを任意の分周数により分周された帰還クロック信号ＦＤＩＶを出力する。これにより、基準クロック信号ＦＲＥＦに同期し、かつ基準クロック信号ＦＲＥＦを上記分周数の逆数で逓倍した周波数を持つ出力クロック信号ＦＶＣＯを得ることができる。なお、周波数を変更する必要がない場合には、分周器１０５を設ける必要はない。
【００３３】
アナログ／デジタル変換回路１０６は、ローパスフィルタ１０３から出力されたアナログ電圧信号ＶＣＯＮＴをデジタル信号ＡＤＣＯに変換する。保持部１０７は、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯを保持する。チャージポンプ制御部１０８は、保持部１０７から読み出したロック時デジタル信号Ｓ１０７（ＡＤＣＯ）と、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとを比較し、その比較結果に応じてチャージポンプ電流ＩＣＰＯの電流量を第１の電流量から当該第１の電流量よりも少なく第２の電流量に切り替えるチャージポンプ電流量制御信号ＣＰＣＯＮＴを出力する。
【００３４】
ロック検出部２０１は、基準クロック信号ＦＲＥＦと帰還クロック信号ＦＤＩＶとがロックしたか否かを検出して、当該ロックを検出した時にロック検出信号Ｓ２０１を出力する。
【００３５】
保持部１０７は、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとロック検出信号Ｓ２０１とが入力され、ロック検出部２０１からロック検出信号Ｓ２０１が入力された時にアナログ／デジタル変換回路１０６から入力されたデジタル信号（以下、ロック時デジタル信号という）Ｓ１０７を保持する。
【００３６】
チャージポンプ制御部１０８は、保持部１０７に保持されたロック時デジタル信号Ｓ１０７とアナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとが入力され、両者の比較結果に基づいてチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成してチャージポンプ回路１０２に出力する。
[保持部]
以下、図２を用いて図１に示した保持部１０７の構成を説明する。
【００３７】
図２は、図１に示した保持部１０７の構成を示すブロック図である。図２に示す保持部１０７は、選択部２０２と、Ｄフリップフロップ２０３とを備えて構成されている。
【００３８】
選択部２０２は、ロック検出部２０１からロック検出信号Ｓ２０１が出力されたことを契機として、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯを、出力信号Ｓ２０２としてＤフリップフロップ２０３に向けて伝送し、そこに保持させる。具体的には、選択部２０２は、ロック検出信号Ｓ２０１のレベルがアクティブ（１）の場合、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯは、選択部２０２を介してＤフリップフロップ２０３に伝送されて保持される。一方、ロック検出信号Ｓ２０１のレベルがネガティブ（０）の場合、Ｄフリップフロップ２０３の出力が選択部２０２を介してＤフリップフロップ２０３の入力に帰還される。つまり、Ｄフリップフロップ２０３に保持されているデジタル信号ＡＤＣＯが引き続き保持される。以後、Ｄフリップフロップ２０３は、ロック検出部２０１から再びロック検出信号Ｓ２０１が出力されない限り、デジタル信号ＡＤＣＯを保持し続ける。かかる構成により、保持部１０７は、ＰＬＬ回路がロックした時のロック時デジタル信号ＡＤＣＯを保持することができる。
【００３９】
図３を用いてロック検出部２０１におけるロック検出方法を説明する。なお、図３は、ＰＬＬ動作開始からロック検出までのデジタル信号ＡＤＣＯの変遷を例示した図である。図３に示す波形の中で、ＰＬＬ動作開始から出現する各ピークはＰ１、Ｐ２、・・・、Ｐ４と順に表され、ＰＬＬ動作開始から出現する各ボトムはＢ１、Ｂ２、・・・、Ｂ４と順に表される。ここで、ピークＰ１とボトムＢ１との差の絶対値をΔ１、ピークＰ２とボトムＢ１との差の絶対値をΔ２、・・・、ピークＰ４とボトムＢ３との差の絶対値をΔ６と表したとき、ロック検出部２０１は、ピークとボトムとの差の絶対値が基準値以下になった場合に、ＰＬＬ回路がロックしたことを検出する。なお、上記の基準値は任意の値とする。
[チャージポンプ制御部]
まず、図４を用いて図１に示したチャージポンプ制御部１０８の構成を説明する。
【００４０】
図４は、図１に示したチャージポンプ制御部１０８の構成を示すブロック図である。図４に示すチャージポンプ制御部１０８は、保持部１０７から出力されたロック時デジタル信号Ｓ１０７（ＡＤＣＯ）に基づいて上限閾値及び下限閾値を生成する閾値生成部３０１と、閾値生成部３０１により生成された上限閾値及び下限閾値とアナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯとを比較する比較部３０２と、比較部３０２からその比較結果を表す出力信号Ｓ３０２が入力され、その出力信号Ｓ３０２に基づいてチャージポンプ電流量を段階的に減少させるためのチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成する制御信号生成部３０３と、を備える。
【００４１】
つぎに、図５を用いて図１に示したチャージポンプ制御部１０８によるチャージポンプ電流量の切替動作を説明する。
【００４２】
図５は、図４に示すチャージポンプ制御部１０８によるチャージポンプ電流量の２値切り替えを説明するための図である。初回のＰＬＬ動作時において帰還クロック信号ＦＤＩＶと基準クロック信号ＦＲＥＦとがロックした時、保持部１０７は、ロック検出部２０１により当該ロックしたことを検出して、Ｄフリップフロップ２０３においてロック時デジタル信号ＡＤＣＯを保持させる。また、チャージポンプ制御部１０８は、閾値生成部３０１によって、保持部１０７に保持されたロック時デジタル信号ＡＤＣＯに対し、変数αを加算した値を上限閾値として生成するとともに、変数βを減算した値を下限閾値として生成する。なお、変数α及びβの値はレジスタ等により任意に設定可能とする。また、以下では、下限閾値から上限閾値までの範囲のことをロック検出範囲と呼ぶ。ロック検出範囲内にデジタル信号ＡＤＣＯが収束していれば、初回のＰＬＬ動作時におけるロックと同程度のロックが検出されたことを意味している。
【００４３】
２回目以降のＰＬＬ動作時において、チャージポンプ制御部１０８は、比較部３０２により、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯと、閾値生成部３０１により生成された上限閾値及び下限閾値と、を比較する。図５に示すように、デジタル信号ＡＤＣＯが０Ｖに相当するデジタル値（最小値）から上昇開始する場合、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが初めて下限閾値と等しくなった時（ロック検出範囲に到達した時）、チャージポンプ電流量を第１電流量Ｉｃｐ１から当該第１電流量Ｉｃｐ１よりも少ない第２電流量Ｉｃｐ２（＜Iｃｐ１）に切り替えるためのチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成する。一方、図示はしないが、デジタル信号ＡＤＣＯが電源電圧に相当するデジタル値（最大値）から下降開始する場合、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが初めて上限閾値と等しくなった時（ロック検出範囲に到達した時）、チャージポンプ電流量を第１電流量Ｉｃｐ１から第２電流量Ｉｃｐ２に切り替えるチャージポンプ電流量制御信号ＣＰＣＯＮＴを生成する。
【００４４】
つまり、チャージポンプ制御部１０８は、初回のＰＬＬ動作時におけるロック時デジタル信号ＡＤＣＯの保持値を含んだ下限閾値から上限閾値までのロック検出範囲内に、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯが初めて到達した時に、チャージポンプ電流量を段階的に減少させる制御を行う。この結果、図１に示すＰＬＬ回路は、温度や電源電圧などのＩＣの動作条件に関わらず、ロックアップタイムの高速化とリファレンスリークの低減化をバランス良く達成すべく、チャージポンプ電流量を段階的に減少させる最適なタイミングを得ることができる。また、このようなチャージポンプ電流量の制御をアナログ回路ではなくデジタル回路によって実現したので、その制御の安定性が図られるとともに、プロセス微細化による面積削減や消費電力削減等の効果も見込まれる。
（第２の実施の形態）
以下、図６を用いて本発明の第２の実施の形態に係るＰＬＬ回路を説明する。
【００４５】
本発明の第２の実施の形態に係るＰＬＬ回路の構成は、図１に示した本発明の第１の実施の形態に係るＰＬＬ回路と同様であるが、デジタル信号ＡＤＣＯが初めて下限閾値又は上限閾値と等しくなった時以降では、チャージポンプ電流量を初期電流量から当該初期電流量よりも少ない電流量に３段階以上の多段階で切り替え可能とするものである。
具体的には、図６に示すように、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが下限閾値と等しくなる時（ロック検出範囲に到達した時）、第１電流量Ｉｃｐ１から第１電流量Ｉｃｐ１よりも少ない第２電流量Ｉｃｐ２に切り替える。引き続いて、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが上限閾値と等しくなると（ロック検出範囲から外れる時）、第２電流量Ｉｃｐ２から第３の電流量Ｉｃｐ３へ切り替える。
このように、チャージポンプ制御部１０８は、デジタル信号ＡＤＣＯが下限閾値又は上限閾値と等しくなる毎に（ロック検出範囲内から外れる又はロック検出範囲内に到達する毎に）、チャージポンプ電流量を、第１の電流量Ｉｃｐ１、第２の電流量Ｉｃｐ２、・・・第８の電流量Ｉｃｐ８（Ｉｃｐ１＞Ｉｃｐ２＞・・・＞Ｉｃｐ８）の順に切り替える制御を行う。この結果、チャージポンプ電流量を急激に減少させるのではなく、ＰＬＬ回路のロックが安定化するに従ってチャージポンプ電流量を３段階以上の多段階で徐々に減少させるようにしたので、上記の第１の実施の形態の効果に加えて、ＰＬＬ回路の動作をより安定化させることができる。
（第３の実施の形態）
以下、本発明の第３の実施の形態に係るＰＬＬ回路を説明する。
【００４６】
本発明の第２の実施の形態に係るＰＬＬ回路の構成（保持部１０７、チャージポンプ制御部１０８を含む）は、図１に示した本発明の第１の実施の形態に係るＰＬＬ回路と同様である。但し、保持部１０７は、初回のＰＬＬ動作時においてロック時のデジタル信号ＡＤＣＯを保持するのではなく、予め任意のデジタル信号ＡＤＣＯを保持するようにする。なお、保持部１０７は、デジタル回路として実現されるため、保持部１０７に保持させる保持値をレジスタなどで任意に設定可能である。以上の構成により、チャージポンプ電流量を減少させる最適なタイミングを容易に設定可能となる。
（第４の実施の形態）
以下、図７を用いて本発明の第４の実施の形態に係るＰＬＬ回路を説明する。
【００４７】
本発明の第４の実施の形態に係るＰＬＬ回路の構成は、図１に示した本発明の第１の実施の形態に係るＰＬＬ回路と同様であるが、図７に示すように、新たに選択部８０２が備えられている点が相違する。
【００４８】
選択部８０２は、制御信号ＣＴＬＫのレベルに応じて、ＰＬＬ回路の外部から供給された外部ロック検出信号ＯＵＴＬＫ、又はＰＬＬ回路内部のロック検出部２０１から出力されたロック検出信号Ｓ２０１を選択して出力するように構成される。具体的は、選択部８０２は、制御信号ＣＴＬＫがＨｉｇｈレベル（１）の時、外部ロック検出信号ＯＵＴＬＫを選択して選択制御信号Ｓ８０２として出力し、制御信号ＣＴＬＫがＬｏｗレベル（０）の時、ロック検出部２０１から出力されたロック検出信号Ｓ２０１を選択して選択制御信号Ｓ８０２として出力する。
【００４９】
選択制御信号Ｓ８０２は、保持部１０７の選択部２０２における制御信号として用いられる。選択部２０２は、選択部８０２からの選択制御信号Ｓ８０２を受けて、アナログ／デジタル変換回路１０６から出力されたデジタル信号ＡＤＣＯをＤフリップフロップ２０３に送信する。以後、選択部８０２から選択制御信号Ｓ８０２が出力されない限り、Ｄフリップフロップ２０３は現在を保持し続ける。なお、ロック検出部２０１を用いることなく、外部ロック検出信号ＯＵＴＬＫのみを用いて、保持部１０７においてデジタル信号ＡＤＣＯを保持させるタイミングを決定してもよい。
【００５０】
以上の構成により、外部ロック検出信号ＯＵＴＬＫ又はロック検出部２０１から出力されるロック検出信号Ｓ２０１を用いて、保持部１０７においてデジタル信号ＡＤＣＯを保持させるタイミングをより柔軟に決定することが可能となる。
【００５１】
上記の説明から、当業者にとっては、本発明の多くの改良や他の実施の形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００５２】
本発明によれば、ロックアップタイムの高速化とリファレンスリークの低減化をとバランス良く達成できるため、ＰＬＬ回路の性能向上を図る上で有用である。
【符号の説明】
【００５３】
１０１ 位相周波数差検出回路
１０２ チャージポンプ回路
１０３ ローパスフィルタ
１０４ 電圧制御発振器
１０５ 分周器
１０６ アナログ／デジタル変換回路
１０７ 保持部
Ｓ１０７ ロック時デジタル信号
１０８ チャージポンプ制御部
ＦＲＥＦ 基準クロック信号
ＦＤＩＶ 帰還クロック信号
ＵＰ アップパルス信号
ＤＯＷＮ ダウンパルス信号
ＩＣＰＯ チャージポンプ電流
ＶＣＯＮＴ アナログ電圧信号
ＦＶＣＯ 出力クロック信号
ＡＤＣＯ デジタル信号
ＣＰＣＯＮＴ チャージポンプ電流量制御信号
２０１ ロック検出部
Ｓ２０１ ロック検出信号
２０２ 選択部
Ｓ２０２ 出力信号
２０３ Ｄフリップフロップ
３０１ 閾値生成部
３０２ 比較部
Ｓ３０２ 出力信号
３０３ 制御信号生成部
８０２ 選択部
Ｓ８０２ 選択制御信号
【特許請求の範囲】
【請求項１】
基準クロック信号と出力クロック信号に応じた帰還クロック信号との間の位相差及び周波数差に応じたパルス幅の位相周波数差信号を出力する位相周波数差検出回路と、
前記位相周波数差信号に応じた出力電流であるチャージポンプ電流を出力するとともに、チャージポンプ電流量を段階的に減少させるチャージポンプ電流量制御信号に基づいて当該チャージポンプ電流量を段階的に減少させるように構成されたチャージポンプ回路と、
前記チャージポンプ電流を平滑化して得られる制御電圧を出力するローパスフィルタと、
前記制御電圧に応じた発振周波数の前記出力クロック信号を出力する電圧制御発振回路と、
前記制御電圧をアナログ／デジタル変換して得られるデジタル信号を出力するアナログ／デジタル変換回路と、
前記基準クロック信号と前記帰還クロック信号とがロックしたか否かを検出して当該ロックを検出した時にロック検出信号を出力するロック検出部と、
前記ロック検出部から前記ロック検出信号が入力された時に前記アナログ／デジタル変換回路から入力された前記デジタル信号（以下、ロック時デジタル信号という）を保持する保持部と、
前記保持部に保持された前記ロック時デジタル信号と前記アナログ／デジタル変換回路から出力された前記デジタル信号との比較結果に基づいて前記チャージポンプ電流量制御信号を生成して前記チャージポンプ回路に出力するチャージポンプ制御部と、
を備えるＰＬＬ回路。
【請求項２】
前記チャージポンプ制御部は、
前記保持部に保持された前記ロック時デジタル信号の保持値を上回る上限閾値及び当該保持値を下回る下限閾値を生成する閾値生成部と、
前記アナログ／デジタル変換回路からの前記デジタル信号が前記下限閾値から前記上限閾値までのロック検出範囲内にあるか否かを検出する比較部と、
前記比較部において前記アナログ／デジタル変換回路から出力された前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、初期電流量である第１電流量から当該第１電流量よりも少ない第２電流量に切り替える前記チャージポンプ電流量制御信号を生成する前記制御信号生成部と、
を備える請求項１に記載のＰＬＬ回路。
【請求項３】
前記制御信号生成部は、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内から外れるか又は前記ロック検出範囲内に到達したことが検出される毎に、チャージポンプ電流の初期電流量から当該初期電流量よりも少ない電流量に段階的に減少させる前記チャージポンプ電流量制御信号を生成する、請求項２に記載のＰＬＬ回路。
【請求項４】
前記保持部に保持させる前記ロック時デジタル信号は任意に設定可能である、請求項１に記載のＰＬＬ回路。
【請求項５】
外部からの外部ロック検出信号又は前記ロック検出部からの前記ロック検出信号を所定の選択制御信号に基づいて選択して前記保持部に出力する選択部を備える、請求項１に記載のＰＬＬ回路。
【請求項１】
基準クロック信号と出力クロック信号に応じた帰還クロック信号との間の位相差及び周波数差に応じたパルス幅の位相周波数差信号を出力する位相周波数差検出回路と、
前記位相周波数差信号に応じた出力電流であるチャージポンプ電流を出力するとともに、チャージポンプ電流量を段階的に減少させるチャージポンプ電流量制御信号に基づいて当該チャージポンプ電流量を段階的に減少させるように構成されたチャージポンプ回路と、
前記チャージポンプ電流を平滑化して得られる制御電圧を出力するローパスフィルタと、
前記制御電圧に応じた発振周波数の前記出力クロック信号を出力する電圧制御発振回路と、
前記制御電圧をアナログ／デジタル変換して得られるデジタル信号を出力するアナログ／デジタル変換回路と、
前記基準クロック信号と前記帰還クロック信号とがロックしたか否かを検出して当該ロックを検出した時にロック検出信号を出力するロック検出部と、
前記ロック検出部から前記ロック検出信号が入力された時に前記アナログ／デジタル変換回路から入力された前記デジタル信号（以下、ロック時デジタル信号という）を保持する保持部と、
前記保持部に保持された前記ロック時デジタル信号と前記アナログ／デジタル変換回路から出力された前記デジタル信号との比較結果に基づいて前記チャージポンプ電流量制御信号を生成して前記チャージポンプ回路に出力するチャージポンプ制御部と、
を備えるＰＬＬ回路。
【請求項２】
前記チャージポンプ制御部は、
前記保持部に保持された前記ロック時デジタル信号の保持値を上回る上限閾値及び当該保持値を下回る下限閾値を生成する閾値生成部と、
前記アナログ／デジタル変換回路からの前記デジタル信号が前記下限閾値から前記上限閾値までのロック検出範囲内にあるか否かを検出する比較部と、
前記比較部において前記アナログ／デジタル変換回路から出力された前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、初期電流量である第１電流量から当該第１電流量よりも少ない第２電流量に切り替える前記チャージポンプ電流量制御信号を生成する前記制御信号生成部と、
を備える請求項１に記載のＰＬＬ回路。
【請求項３】
前記制御信号生成部は、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内に初めて到達したことが検出されたことを契機として、前記比較部において前記アナログ／デジタル変換回路からの前記デジタル信号が前記ロック検出範囲内から外れるか又は前記ロック検出範囲内に到達したことが検出される毎に、チャージポンプ電流の初期電流量から当該初期電流量よりも少ない電流量に段階的に減少させる前記チャージポンプ電流量制御信号を生成する、請求項２に記載のＰＬＬ回路。
【請求項４】
前記保持部に保持させる前記ロック時デジタル信号は任意に設定可能である、請求項１に記載のＰＬＬ回路。
【請求項５】
外部からの外部ロック検出信号又は前記ロック検出部からの前記ロック検出信号を所定の選択制御信号に基づいて選択して前記保持部に出力する選択部を備える、請求項１に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２５９３３１（Ｐ２０１１−２５９３３１Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３３５４０（Ｐ２０１０−１３３５４０）
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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