位相同期ループ回路および位相同期ループ回路の制御方法
【課題】チップサイズの増大を抑え、広帯域の発振周波数帯域を有するＰＬＬ回路等を提供する。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広帯域の発振周波数帯域を有するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＶＣＯ回路は、発振周波数帯域が広帯域であることが望まれる。一方、位相雑音および直線性の劣化を防ぐためには、発振周波数帯域を狭くすることが望ましい。そこで、従来では、複数のＶＣＯ回路や複数の可変容量素子を備え、設定発振周波数に対応するＶＣＯ回路や可変容量素子に切り替える技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１０５９９号公報
【特許文献２】特開２００３−１１０４２４号公報
【特許文献３】米国特許第７，２６８，６３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ＶＣＯ回路や可変容量素子などを切り替える場合には、切り替えのための複雑な制御が必要となる場合がある。すると、切り替え制御回路の回路規模が大きくなり、半導体装置のチップサイズが増大するおそれがあるため問題である。
【０００５】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、広帯域の発振周波数帯域を有するＰＬＬ回路およびＰＬＬ回路の制御方法を提供することを提案する。
【課題を解決するための手段】
【０００６】
本開示の位相同期ループ回路は、第１の可変容量と、第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、複数の第２の可変容量の可変範囲は第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、第１の可変容量と複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器を備える。また、入力される出力信号と基準周波数信号との位相比較結果に基づいて制御電圧を生成する位相比較部を備える。また、位相比較結果に基づいて、出力信号の発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部を備える。また、入力される制御電圧に応じて、複数の第２の可変容量の切り替えの要否を判定し、複数の第２の可変容量のうちの何れを選択するかを決定する選択部を備える。また、ロック検出部の出力と選択部の出力とが入力され、出力信号の粗調整段階においては第１の可変容量を選択させ、粗調整段階において出力信号のロックが検出された場合に出力信号の微調整段階へ移行し、微調整段階においては微調整段階に移行する場合において選択部によって選択されていた第２の可変容量を選択させるセレクタ部を備えることを特徴とする。
【発明の効果】
【０００７】
本開示のＰＬＬ回路によれば、チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なＰＬＬ回路を提供することが可能になる。更に、発振周波数帯域の変更に伴う可変容量の再選択時に、現在選択されている可変容量と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、可変容量の切り替えを抑止することで、調整による動作時間の遅延を防止することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】ＰＬＬ回路１における一実施例の回路図である。
【図２】ＶＣＯブロック３における一実施例の回路図である。
【図３】セレクタＳＬ１における一実施例の回路図である。
【図４】バッファＢＵＦ１における一実施例の回路図である。
【図５】バッファＢＵＦ１における一実施例の真理値表である。
【図６】バラクタにおける一実施例の特性図（その１）である。
【図７】バラクタにおける一実施例の特性図（その２）である。
【図８】デコーダ部４１における一実施例のデコード例である。
【図９】ＰＬＬ回路１における一実施例のフロー図（その１）である。
【図１０】ＰＬＬ回路１における一実施例のフロー図（その２）である。
【図１１】ＰＬＬ回路１の動作を示すタイミングチャート（１）である。
【図１２】ＰＬＬ回路１の動作を示すタイミングチャート（２）である。
【図１３】ＰＬＬ回路１の動作を示すタイミングチャート（３）である。
【図１４】フリップフロップＦＦ１ａ、ラッチＦＦ１ｂにおける一実施例の真理値表である。
【発明を実施するための形態】
【０００９】
本開示のＰＬＬ回路１に係る実施形態を図１ないし図９を用いて説明する。図１に、本実施形態に係るＰＬＬ回路１の回路図を示す。ＰＬＬ回路１は、ＰＬＬブロック２およびＶＣＯブロック３を備える。ＰＬＬブロック２は、リファレンスカウンタ２１、メインカウンタ２２、位相比較器２３、ロック検出器２４、チャージポンプ２５、ローパスフィルタ２６を備える。ＰＬＬ回路１には、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥが入力される。ＰＬＬ回路１は３ｗｉｒｅ−ＰＬＬであり、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥの３つの信号により設定周波数ｆＳの設定などの各種設定が行われる。リファレンスカウンタ２１には、入力クロック信号ＣＬＫＲが入力され、分周入力クロック信号ＣＬＫＮが出力される。メインカウンタ２２には、出力クロック信号ＣＬＫＯが入力され、分周内部クロック信号ＣＬＫＭが出力される。位相比較器２３には分周入力クロック信号ＣＬＫＮおよび分周内部クロック信号ＣＬＫＭが入力される。位相比較器２３から出力される位相差信号ＵＰおよびＤＮはチャージポンプ２５に入力され、チャージポンプ２５からは位相差電流ＩＰが出力される。位相差電流ＩＰはローパスフィルタ２６に入力され、ローパスフィルタ２６からは制御電圧ＶＴが出力され、ＶＣＯブロック３に入力される。また、位相比較器２３から出力される一致信号ＳＤは、ロック検出器２４に入力される。ロック検出器２４からはロック検出信号ＬＤが出力され、ＶＣＯブロック３に入力される。
【００１０】
ＶＣＯブロック３は、ＶＴ電圧検出部３１、セレクタ部３２、スイッチ部３３、ＶＣＯ（電圧制御型発振器）３４を備える。ＶＴ電圧検出部３１には制御電圧ＶＴが入力され、選択信号Ｖ１ないしＶ３が出力される。セレクタ部３２には、選択信号Ｖ１ないしＶ３、ロック検出信号ＬＤ、リセット信号ＬＥが入力され、バラクタ切替信号ＶＣ０ないしＶＣ３が出力される。スイッチ部３３には、バラクタ切替信号ＶＣ０ないしＶＣ３、制御電圧ＶＴが入力される。スイッチ部３３から出力された制御電圧ＶＴはＶＣＯ３４に入力され、ＶＣＯ３４からは出力クロック信号ＣＬＫＯが出力される。
【００１１】
図２に、ＶＣＯブロック３の詳細な回路図を示す。ＶＴ電圧検出部３１は、インバータＩＮＶ１およびＩＮＶ２と、バッファＢＵＦ１およびＢＵＦ２と、デコーダ部４１と、電圧変化検出部５１を備える。インバータＩＮＶ１には制御電圧ＶＴが入力され、信号ＯＵＴ１が出力される。インバータＩＮＶ２には制御電圧ＶＴが入力され、信号ＯＵＴ２が出力される。インバータＩＮＶ１の論理閾値電圧は、後述する閾電圧Ｖｔｈ１に合わせた値（１（Ｖ））に調整される。インバータＩＮＶ１の信号ＯＵＴ１は、制御電圧ＶＴが１（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが１（Ｖ）よりも大きい時にはローレベルとなる。また、インバータＩＮＶ２の論理閾値電圧は、後述する閾電圧Ｖｔｈ２に合わせた値（２（Ｖ））に調整される。インバータＩＮＶ２の信号ＯＵＴ２は、制御電圧ＶＴが２（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが２（Ｖ）よりも大きい時にはローレベルとなる。バッファＢＵＦ１には、信号ＯＵＴ１ないし後述する信号ＣＮＴ＿ＯＵＴが入力され、信号ＯＵＴ２１を出力する。バッファＢＵＦ２には、信号ＯＵＴ２ないし後述する信号ＣＮＴ＿ＯＵＴが入力され、信号ＯＵＴ２２を出力する。
【００１２】
図４にバッファＢＵＦ１の回路図を示す。信号ＯＵＴ１はＰチャネル型電界効果トランジスタＰ２１のソースおよびＮチャネル型電界効果トランジスタＮ２１のソースに入力される。Ｐチャネル型電界効果トランジスタＰ２１のゲートには、信号ＣＮＴ＿ＯＵＴがインバータＩＮＶ２１を介して入力される。Ｎチャネル型電界効果トランジスタＮ２１のゲートには、信号ＣＮＴ＿ＯＵＴが入力される。Ｐチャネル型電界効果トランジスタＰ２１のドレインとＮチャネル型電界効果トランジスタＮ２１のドレインは接続され、インバータＩＮＶ２２およびＩＮＶ２４を介して信号ＯＵＴ２１としてバッファＢＵＦ１の外部に出力される。また、Ｐチャネル型電界効果トランジスタＰ２１のドレインとＮチャネル型電界効果トランジスタＮ２１のドレインは、インバータＩＮＶ２２およびＩＮＶ２３を介し、Ｐチャネル型電界効果トランジスタＰ２２のソースおよびＮチャネル型電界効果トランジスタＮ２２のソースと接続される。Ｐチャネル型電界効果トランジスタＰ２２のゲートには信号ＣＮＴ＿ＯＵＴが入力される。Ｎチャネル型電界効果トランジスタＮ２２のゲートにはインバータＩＮＶ２１を介して信号ＣＮＴ＿ＯＵＴが入力される。Ｐチャネル型電界効果トランジスタＰ２２のドレインとＮチャネル型電界効果トランジスタＮ２２のドレインは接続され、Ｐチャネル型電界効果トランジスタＰ２１のドレインおよびＮチャネル型電界効果トランジスタＮ２１のドレインと接続される。
【００１３】
図５にバッファＢＵＦ１の動作を表す真理値表を示す。信号ＣＮＴ＿ＯＵＴがローレベル即ち０である限り、出力ＯＵＴ２１は前の出力を保持する。信号ＣＮＴ＿ＯＵＴがハイレベル即ち１である場合、入力される信号ＯＵＴ１がローレベル即ち０である場合、出力ＯＵＴ２１はローレベル即ち０となる。また、信号ＣＮＴ＿ＯＵＴがハイレベル即ち１である場合、入力される信号ＯＵＴ１がハイレベル即ち１である場合、出力ＯＵＴ２１はハイレベル即ち１となる。なお、バッファＢＵＦ２の回路構成はバッファＢＵＦ１と等しく、バッファＢＵＦ１の入力信号ＯＵＴ１をＯＵＴ２に置き換え、出力信号ＯＵＴ２１をＯＵＴ２２に置き換えたものである。
【００１４】
デコーダ部４１は、インバータＩＮＶ３ないしＩＮＶ５、ナンドゲートＮＤ１ないしＮＤ３を備える。ナンドゲートＮＤ１には、信号ＯＵＴ２１がインバータＩＮＶ４を介して入力されると共に、信号ＯＵＴ２２がインバータＩＮＶ５を介して入力され、選択信号Ｖ１が出力される。ナンドゲートＮＤ２には、信号ＯＵＴ２１がインバータＩＮＶ３を介して入力されると共に、信号ＯＵＴ２２が入力され、選択信号Ｖ２が出力される。ナンドゲートＮＤ３には、信号ＯＵＴ２１およびＯＵＴ２２が入力され、選択信号Ｖ３が出力される。デコーダ部４１によって、信号ＯＵＴ２１およびＯＵＴ２２がデコードされ、選択信号Ｖ１ないしＶ３が生成される。
【００１５】
図８に、デコーダ部４１によるデコード例を示す。制御電圧ＶＴが０（Ｖ）から１（Ｖ）の範囲では、選択信号Ｖ１およびＶ２がハイレベル、選択信号Ｖ３がローレベルとされる。また、制御電圧ＶＴが１（Ｖ）から２（Ｖ）の範囲では、選択信号Ｖ１およびＶ３がハイレベル、選択信号Ｖ２がローレベルとされる。また、制御電圧ＶＴが２（Ｖ）から３（Ｖ）の範囲では、選択信号Ｖ２およびＶ３がハイレベル、選択信号Ｖ１がローレベルとされる。
【００１６】
電圧変化検出部５１は、インバータＩＮＶ５１ないしＩＮＶ５５、ナンドゲートＮＤ５１ないしＮＤ５３を備える。ナンドゲートＮＤ５１には、制御電圧ＶＴがインバータＩＮＶ５１とインバータＩＮＶ５２を介して信号Ｖ０５として入力されるとともに、制御電圧ＶＴがインバータＩＮＶ５３を介して信号Ｖ２５として入力される。インバータＩＮＶ５１の論理閾値電圧は後述する閾電圧Ｖｔｈ１より小さい値（０．５（Ｖ））に調整される。また、インバータＩＮＶ５３の論路閾値電圧は、後述する閾電圧Ｖｔｈ２よりも大きい値（２．５（Ｖ））に調整される。信号Ｖ０５は制御電圧ＶＴが０．５Ｖより小さいときにローレベルとなり、制御電圧ＶＴが０．５Ｖ以上のときにハイレベルとなる信号である。また、信号Ｖ２５は制御電圧ＶＴが２．５Ｖより大きいときにローレベルとなり、制御電圧ＶＴが２．５Ｖ以下のときにハイレベルとなる信号である。ナンドゲートＮＤ５１の出力信号ＶＬＨは、制御電圧ＶＴが０．５Ｖ以上２．５Ｖ以下の場合にローレベルとなり、制御電圧ＶＴが０．５Ｖより小さい、または、２．５Ｖより大きい場合にハイレベルとなる。信号ＶＬＨは後述するラッチ回路５２、セレクタＳＬ０ないしＳＬ３へ入力される。
【００１７】
また、電圧変化検出部５１の備えるインバータＩＮＶ５４およびＩＮＶ５５、ナンドゲートＮＤ５２およびＮＤ５３はラッチ回路５２として動作する。ナンドゲートＮＤ５２には、インバータＩＮＶ５４を介したロック検出信号ＬＤおよびナンドゲートＮＤ５３の出力信号が入力される。ナンドゲートＮＤ５３には、ＩＮＶ５５を介した信号ＶＬＨおよびナンドゲートＮＤ５２の出力信号が入力される。ナンドゲートＮＤ５３の出力信号ＣＮＴ＿ＯＵＴは、バッファＢＵＦ１およびＢＵＦ２へ入力される。
【００１８】
セレクタ部３２は、セレクタＳＬ０ないしＳＬ３を備える。セレクタＳＬ０ないしＳＬ３の各々には、信号ＶＬＨ、ロック検出信号ＬＤおよびリセット信号ＬＥが入力される。また、セレクタＳＬ０には接地電圧ＶＳＳが入力され、セレクタＳＬ１には選択信号Ｖ１が入力され、セレクタＳＬ２には選択信号Ｖ２が入力され、セレクタＳＬ３には選択信号Ｖ３が入力される。セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂは、インバータＩＮＶ６で反転され、バラクタ切替信号ＶＣ０として出力される。インバータＩＮＶ６から出力されるバラクタ切替信号ＶＣ０は、スイッチＳＷ０の制御端子に入力される。また、セレクタＳＬ１ないしＳＬ３の各々からは、バラクタ切替信号ＶＣ１ないしＶＣ３が出力され、スイッチＳＷ１ないしＳＷ３の各々の制御端子に入力される。
【００１９】
スイッチ部３３は、スイッチＳＷ０ないしＳＷ３を備える。スイッチＳＷ０ないしＳＷ３の入力端子の各々には、制御電圧ＶＴが共通して入力される。また、スイッチＳＷ０ないしＳＷ３の出力端子の各々は、ＶＣＯ３４のバラクタＶＡ０ないしＶＡ３の入力端子の各々に接続される。スイッチＳＷ０ないしＳＷ３は、バラクタ切替信号ＶＣ０ないしＶＣ３がハイレベルとされる期間においては導通状態とされ、ローレベルとされる期間においては非導通状態とされるスイッチである。
【００２０】
ＶＣＯ３４は、インダクタＬ１およびＬ２、バラクタＶＡ０ないしＶＡ３、トランジスタＴｒ１およびＴｒ２、定電流源ＣＧ１を備える。インダクタＬ１およびＬ２の一端は、電源電圧ＶＣＣに共通に接続される。インダクタＬ１およびＬ２の他端には、バラクタＶＡ０ないしＶＡ３がそれぞれ接続されている。インダクタＬ１およびＬ２と、バラクタＶＡ０ないしＶＡ３によって、共振回路３５が構成される。
【００２１】
トランジスタＴｒ１およびＴｒ２のコレクタ端子は、共振回路３５に接続される。トランジスタＴｒ１のベース端子はトランジスタＴｒ２のコレクタ端子に接続され、トランジスタＴｒ２のベース端子はトランジスタＴｒ１のコレクタ端子に接続される。トランジスタＴｒ１およびＴｒ２のエミッタ端子は、定電流源ＣＧ１を介して接地電圧ＶＳＳに接続される。トランジスタＴｒ１およびＴｒ２によって、共振回路によって生成された発振信号が増幅される。トランジスタＴｒ２のコレクタ端子からは、増幅された発振信号が、出力クロック信号ＣＬＫＯとして出力される。
【００２２】
図３を用いて、セレクタ部３２に備えられるセレクタＳＬ１の回路構成について説明する。セレクタＳＬ１は、リセット機能付きフリップフロップ（以下フリップフロップ）ＦＦ１ａ、リセット機能付きラッチ（以下ラッチ）ＦＦ１ｂ、インバータＩＮＶ１１およびＩＮＶ１２、ナンドゲートＮＤ１１、遅延部ＤＰを備える。インバータＩＮＶ１１にはロック検出信号ＬＤが入力され、反転ロック検出信号ＬＤＸが出力される。フリップフロップＦＦ１ａのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子ＣＫにはロック検出信号ＬＤが入力され、反転入力端子ＸＣＫには反転ロック検出信号ＬＤＸが入力される。フリップフロップＦＦ１ａの出力端子Ｑからは信号ＬＯが出力され、反転出力端子ＱＸからは信号ＬＯの反転信号である反転信号ＬＯＸが出力される。また、フリップフロップＦＦ１ａの真理値表を図１４（Ａ）に示す。
【００２３】
遅延部ＤＰは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部ＤＰにはロック検出信号ＬＤが入力され、遅延時間が付与された遅延ロック検出信号ＬＤＤが出力される。遅延部ＤＰは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートＮＤ１１には、遅延ロック検出信号ＬＤＤおよび信号ＬＯＸが入力され、信号ＯＵＴが出力される。信号ＯＵＴは、インバータＩＮＶ１２で反転され、反転信号ＯＵＴＸとして出力される。
【００２４】
ラッチＦＦ１ｂのリセット端子Ｌには信号ＶＬＨが入力され、入力端子Ｄには選択信号Ｖ１が入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ１ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ１が出力される。ラッチＦＦ１ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて選択信号Ｖ１をラッチし、反転して、バラクタ切替信号ＶＣ１として出力する動作を行う。また、ラッチＦＦ１ｂの真理値表を図１４（Ｂ）に示す。なお、セレクタＳＬ２およびＳＬ３の構成も、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２５】
また、セレクタＳＬ０の回路構成について説明する。セレクタＳＬ０は、図３のセレクタＳＬ１におけるラッチＦＦ１ｂに代えて、リセット機能付きラッチ（以下ラッチ）ＦＦ０ｂを備える。ラッチＦＦ０ｂのリセット端子Ｌにはリセット信号ＶＬＨが入力され、入力端子Ｄには接地電圧ＶＳＳが入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ０ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ０Ｂが出力される。ラッチＦＦ０ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳをラッチし、ローレベルのバラクタ切替信号ＶＣ０Ｂを出力する動作を行う。なお、セレクタＳＬ０のその他の構成は、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２６】
図６を用いて、バラクタＶＡ０ないしＶＡ３について説明する。バラクタＶＡ０ないしＶＡ３は、制御電圧ＶＴの変化に応じて容量値が変化する可変容量素子である。バラクタＶＡ０は粗調整用バラクタであり、バラクタＶＡ１ないしＶＡ３は微調整用バラクタである。図６（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ０は、容量可変範囲ＣＶ０を有する。バラクタＶＡ０の容量可変範囲ＣＶ０は、制御電圧ＶＴの電圧範囲（０〜３（Ｖ））と１対１に対応する。バラクタＶＡ０の容量可変範囲ＣＶ０は、複数の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃに分割される。ここで、分割容量可変範囲ＣＶ０ｃとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ１と定義する。また、分割容量可変範囲ＣＶ０ａとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ２と定義する。本実施形態の図４の例では、閾電圧Ｖｔｈ１＝１（Ｖ）、閾電圧Ｖｔｈ２＝２（Ｖ）とされる場合を説明する。
【００２７】
また、図６（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、容量可変範囲ＣＶ１ないしＣＶ３を有する。容量可変範囲ＣＶ１ないしＣＶ３の可変範囲は、バラクタＶＡ０の容量値の容量可変範囲ＣＶ０よりも小さい範囲とされる。また、容量可変範囲ＣＶ１ないしＣＶ３の範囲は、バラクタＶＡ０の容量可変範囲ＣＶ０をカバーするように、互いに異なる範囲に設定される。そして、バラクタＶＡ０の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の容量可変範囲ＣＶ１ないしＣＶ３が設定される。本実施例において、制御電圧ＶＴが０．５Ｖ以下および２．５Ｖ以上となった場合、バラクタを切り替える。バラクタＶＡ１ないしＶＡ３の容量可変範囲ＣＶ１ないしＣＶ３はバラクタに入力される制御電圧ＶＴが０．５Ｖ以上２．５Ｖ以下の領域での容量可変範囲と定義する。
【００２８】
図７を用いて、バラクタＶＡ０ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を説明する。図７（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ０は、周波数可変範囲ｆＶ０を有する。周波数可変範囲ｆＶ０は、複数の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃに分割される。また図７（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、周波数可変範囲ｆＶ１ないしｆＶ３を有する。そして、バラクタＶＡ０の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の周波数可変範囲ｆＶ１ないしｆＶ３が設定される。
【００２９】
ＶＣＯ３４の動作を説明する。共振回路３５の発振周波数ｆＶＣＯは、インダクタＬ１およびＬ２のインダクタンスＬと、バラクタＶＡ０ないしＶＡ３の何れかが有する容量Ｃとにより、次式で与えられる。
ｆＶＣＯ＝１／（２π×（Ｌ×Ｃ）１／２）・・・（１）式
そして制御電圧ＶＴにより、バラクタＶＡ０ないしＶＡ３の容量を変化させることができ、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯを制御することができる。
【００３０】
本発明に係るＰＬＬ回路１の動作を、図９および図１０のフローと、図１１ないし図１３のタイミングチャートを用いて説明する。
【００３１】
Ｓ１において、電源電圧ＶＣＣが立ち上がり、ＰＬＬ回路１の回路動作が開始される（図１１、時刻ｔ０）。制御電圧ＶＴが入力されていないため、信号Ｖ０５はローレベルとなり、信号ＶＬＨはハイレベルとなる（図１１、矢印Ｙ１）。信号ＶＬＨの立ち上がりにより、セレクタ部３２のセレクタＳＬ１ないしＳＬ３は、ローレベルへリセットされる。また、セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂがローレベルとされるため、インバータＩＮＶ６を介して出力されるバラクタ切替信号ＶＣ０がハイレベルとされ、スイッチＳＷ０は導通状態とされる（矢印Ｙ３）。よって、信号ＶＬＨの立ち上がりエッジに応じて、バラクタＶＡ１ないしＶＡ３の何れかを選択する設定から、バラクタＶＡ０を選択する設定に初期化が行われる。
【００３２】
Ｓ３において、設定周波数ｆＳの設定が行われる。設定周波数ｆＳの値は、ユーザ等によって、任意の値に設定可能とされる。設定周波数ｆＳの設定が完了することに応じて、ハイレベルのリセット信号ＬＥがＰＬＬ回路１に入力される（図１１、時刻ｔ１）。ここで設定される設定周波数ｆＳは、後述する粗調整段階（Ｓ５〜Ｓ１３）で選択されるバラクタＶＡ０を使用した場合のＶＣＯブロック３の制御電圧ＶＴが、０．５Ｖ〜２．５Ｖの電圧範囲に入るものとする。
【００３３】
Ｓ５において、ＰＬＬ回路１はバラクタＶＡ０を選択して、出力クロック信号ＣＬＫＯの粗調整段階（Ｓ５〜Ｓ１３）として動作する。制御電圧ＶＴは０．５Ｖ〜２．５Ｖの電圧範囲で動作するので、電圧変化検出部５１における信号Ｖ０５はハイレベルに、信号Ｖ２５はローレベルになる。その結果、出力信号ＶＬＨはローレベルとなる。
【００３４】
Ｓ７において、ＰＬＬチューニングが行われる。ＰＬＬチューニングの動作について説明する。リファレンスカウンタ２１は、入力クロック信号ＣＬＫＲをＮ分周して、分周入力クロック信号ＣＬＫＮを出力する。またメインカウンタ２２は、出力クロック信号ＣＬＫＯをＭ分周して、分周内部クロック信号ＣＬＫＭを出力する。位相比較器２３は、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号ＵＰ、ＤＮを出力する。
【００３５】
チャージポンプ２５は、位相差信号ＵＰ、ＤＮに応じ、ローパスフィルタ２６に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。ローパスフィルタ２６は、チャージポンプ２５が出力する位相差電流ＩＰを積分して制御電圧ＶＴを出力する。
【００３６】
ＶＣＯ３４は、ローパスフィルタ２６から出力される制御電圧ＶＴに応じた周波数の出力クロック信号ＣＬＫＯを生成する。そして、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯが設定周波数ｆＳに一致するように、ＰＬＬチューニングが行われる。
【００３７】
Ｓ９において、バラクタＶＡ０を用いた粗調整段階において、発振周波数ｆＶＣＯが設定周波数ｆＳにロックする（図１１，時刻ｔ２）。この時の制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ１と定義する。本実施形態の説明例では、ロック制御電圧ＶＴＬ１が１．２（Ｖ）となる場合を説明する。
【００３８】
Ｓ１１において、ＶＴ電圧検出部３１で、選択信号Ｖ１ないしＶ３が設定される。ＶＴ電圧検出部３１は、入力される制御電圧ＶＴの値に応じて、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する回路である。具体的には、インバータＩＮＶ１およびＩＮＶ２を用いることにより、制御電圧ＶＴの値に対応する分割可変範囲を、分割容量可変範囲ＣＶ０ａないしＣＶ０ｃのうちから選択する。そして、デコーダ部４１を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号Ｖ１ないしＶ３を生成する。
【００３９】
本実施形態の例では、ロック制御電圧ＶＴＬ１が１．２（Ｖ）の場合を説明しているため、インバータＩＮＶ１から出力される信号ＯＵＴ１およびバッファＢＵＦ１から出力される信号ＯＵＴ２１はローレベルとされる。また、インバータＩＮＶ２から出力される信号ＯＵＴ２およびバッファＢＵＦ２から出力される信号ＯＵＴ２２はハイレベルとされる。よって、図８のデコード例に示すように、選択信号Ｖ１およびＶ３はハイレベルとされ、選択信号Ｖ２はローレベルとされる。これにより、図６（Ａ）に示すように、ロック制御電圧ＶＴＬ１に対応する分割可変範囲として、分割容量可変範囲ＣＶ０ｂが選択される。そして、分割可変範囲ＣＶ０ｂに対応するバラクタとして、バラクタＶＡ２が選択される。
【００４０】
Ｓ１３において、ロック状態が所定時間ＬＴの間継続されることに応じて、ロック検出器２４からハイレベルのロック検出信号ＬＤが出力される。本実施形態の例では、図１１の時刻ｔ３においてロック検出が行われ、ロック検出信号ＬＤがハイレベルに遷移する。そして、粗調整段階から微調整段階（Ｓ１５〜Ｓ２９）へ移行する。
【００４１】
Ｓ１５において、セレクタ部３２で、バラクタ切替信号ＶＣ０ないしＶＣ３が生成される。バラクタ切替信号ＶＣ１ないしＶＣ３は、ロック検出信号ＬＤを用いて選択信号Ｖ１ないしＶ３をラッチすることによって生成される。また、バラクタ切替信号ＶＣ０は、ロック検出信号ＬＤを用いて接地電圧ＶＳＳをラッチすることによって生成される。
【００４２】
バラクタ切替信号ＶＣ１ないしＶＣ３の生成動作を説明する。図１１の時刻ｔ３において、ロック検出信号ＬＤがハイレベルに遷移することに応じて、フリップフロップＦＦ１ａ（図３）から出力される反転信号ＬＯＸがハイレベルへ遷移する（矢印Ｙ５）。ナンドゲートＮＤ１１にはハイレベルの反転信号ＬＯＸおよびハイレベルの遅延ロック検出信号ＬＤＤが入力されるため、信号ＯＵＴはローレベルへ遷移し、反転信号ＯＵＴＸはハイレベルへ遷移する（矢印Ｙ７）。セレクタＳＬ１のラッチＦＦ１ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ハイレベルの選択信号Ｖ１が反転された上でラッチされ、バラクタ切替信号ＶＣ１がローレベルに維持される（矢印Ｙ９）。同様に、セレクタＳＬ２では選択信号Ｖ２が反転された上でラッチされ、バラクタ切替信号ＶＣ２がハイレベルとされる（矢印Ｙ９）。同様に、セレクタＳＬ３では選択信号Ｖ３が反転された上でラッチされ、バラクタ切替信号ＶＣ３がローレベルに維持される（矢印Ｙ９）。これにより、微調整段階への移行時点（時刻ｔ３）での選択信号Ｖ１ないしＶ３の各々が、反転された上で、バラクタ切替信号ＶＣ１ないしＶＣ３としてラッチされる。
【００４３】
また、セレクタＳＬ０のラッチＦＦ０ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳが反転された上でラッチされることで、バラクタ切替信号ＶＣ０Ｂがハイレベルへ遷移し、バラクタ切替信号ＶＣ０がローレベルへ遷移する（矢印Ｙ１１）。これにより、微調整段階への移行時点（時刻ｔ３）において、ＶＴ電圧検出部３１によって選択されていたバラクタＶＡ２へ切り替える動作が行われる。
【００４４】
Ｓ１７（図１０）において、スイッチＳＷ０ないしＳＷ３の切り替えにより、使用されるバラクタが切り替えられる。本実施形態の説明例では、時刻ｔ４（図１１）において、スイッチＳＷ２が導通状態とされ、スイッチＳＷ０は非導通状態とされることで、使用されるバラクタがバラクタＶＡ０からＶＡ２へ切り替えられる。
【００４５】
このとき、制御電圧ＶＴがロック制御電圧ＶＴＬ１の状態で、バラクタＶＡ０からＶＡ２へ切り替わる。すると、切り替わり後におけるロック制御電圧ＶＴＬ１での発振周波数ｆＶＣＯは、設定周波数ｆＳからずれた異なる値となるため、ロックが外れる（図７，矢印Ｙ２０）。よって、時刻ｔ４（図１１）において、ロック検出信号ＬＤはローレベルに遷移する。
【００４６】
Ｓ１９において、ロックが外れることに応じて、ＰＬＬの再チューニングが開始される。再チューニングでは、切り替え後のバラクタＶＡ２が用いられる。そして再チューニング中に、ＶＴ電圧検出部３１において、選択信号Ｖ１ないしＶ３が再設定される（Ｓ２０）。本実施形態の例では、図７（Ｂ）に示すように、再チューニングにより、ロック制御電圧ＶＴＬ１からＶＴＬ２へ変化する（図７（Ｂ）、矢印Ｙ２１）。このような場合においても、ロック検出信号ＬＤがハイレベルとなるとともに、信号ＣＮＴ＿ＯＵＴがローレベルとなっているため、バッファＢＵＦ１およびＢＵＦ２の出力信号ＯＵＴ２１およびＯＵＴ２２は固定される。よって、このように、再チューニング時において、制御電圧ＶＴの値が変化して閾電圧をまたぐ場合であっても、再チューニングの前後で選択信号Ｖ１ないしＶ３の値は変化しない。
【００４７】
Ｓ２１において、切り替え後のバラクタＶＡ２を使用して、発振周波数ｆＶＣＯが設定周波数ｆＳに再ロックする。このときの制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ２と定義する（図７（Ｂ））。
【００４８】
Ｓ２５において、ロック検出器２４からロック検出信号ＬＤが再出力される。本実施形態の例では、時刻ｔ５（図１１）において、ロック検出信号ＬＤは再度ハイレベルへ遷移する。
【００４９】
Ｓ２７において、再ロック時以降においても、再チューニング時に使用されたバラクタＶＡ２の選択が保持される。Ｓ２９において、そして、再チューニング時に使用されたバラクタＶＡ２で、発振周波数ｆＶＣＯの設定周波数ｆＳに対するロックが継続される（Ｓ２９）。
【００５０】
Ｓ３１において、新規なＰＬＬ周波数設定がＰＬＬ回路１で行われたか否かが判断される。新規なＰＬＬ周波数設定が行われていないと判断される場合（Ｓ３１：ＮＯ）には、Ｓ２７へ戻り、ロック状態が維持される。一方、新規なＰＬＬ周波数設定が入力されていると判断される場合（Ｓ３１：ＹＥＳ）には、バラクタの切り替えが必要か否か判断される（Ｓ３３）。
【００５１】
Ｓ３３において、バラクタの切り替えが不要の場合（Ｓ３３：ＮＯ）のタイミングチャートを図１２に示す。新規設定周波数に応じた制御電圧ＶＴが、０．５Ｖ以上２．５Ｖ以下の場合、バラクタＶＡ１ないしＶＡ３のうちから現在選択されているバラクタをそのまま新規設定周波数用のバラクタとして用いることが可能である。
時刻ｔ２１において、リセット信号ＬＥが入力され、ロック検出信号ＬＤがローレベルとなる。制御電圧ＶＴが、０．５Ｖ以上２．５Ｖ以下の場合、信号ＶＬＨはローレベルとなる（図１２、矢印Ｙ２３）。信号ＶＬＨがローレベルのとき、信号ＣＮＴ＿ＯＵＴもローレベルであり（図１２、矢印Ｙ２５）、信号ＯＵＴ２１およびＯＵＴ２２も変化しない（図１２、矢印Ｙ２７）。よって、セレクタＳＬ１ないしＳＬ３の出力ＶＣ１ないしＶＣ３も変化せず、バラクタの変更は行われず、時刻ｔ２１から所定時間ＬＴ経過後、時刻ｔ２２において、ロック検出信号ＬＤがハイレベルとなる。そして、選択されているバラクタをそのまま選択し続け、設定を維持する（図１０、Ｓ２７）。
【００５２】
Ｓ３３において、バラクタの切り替えが必要な場合（Ｓ３３：ＹＥＳ）のタイミングチャートを図１３に示す。時刻ｔ３１において、リセット信号ＬＥが入力され、ロック検出信号新規設定周波数に応じた制御電圧ＶＴが０．５Ｖ未満または２．５Ｖより上の場合、信号ＶＬＨがハイレベルになり（図１３、矢印Ｙ３１）、信号ＣＮＴ＿ＯＵＴがハイレベルになる（図１３、矢印Ｙ３３）。信号ＣＮＴ＿ＯＵＴがハイレベルとなると、信号ＯＵＴ２１およびＯＵＴ２２が制御信号ＶＴに応じて変化する（図１３、矢印Ｙ３５）。また、信号ＶＬＨがハイレベルになると、セレクタＳＬ０ないしＳＬ３がリセットされ、ＶＣ０がハイレベルとなり、ＶＣ１ないしＶＣ３がローレベルとなる（図１３、矢印Ｙ３７）。
ＶＣ０のみがハイレベルとなることで、バラクタＶＡ２からバラクタＶＡ０に切り替えられ、新たなＰＬＬチューニング動作が開始される（図９、Ｓ５）。その後のフローについては、前述したフローと同様であるため、ここでは詳細な説明は省略する。
【００５３】
本実施形態に係るＰＬＬ回路１の効果を説明する。ＰＬＬ回路１では、ＶＣＯ３４に、粗調整用のバラクタＶＡ０と、複数の微調整用のバラクタＶＡ１ないしＶＡ３が備えられる。そして、ＰＬＬチューニングが開始されると、バラクタＶＡ０が選択され、粗調整段階とされる。粗調整段階では、発振周波数帯域は広くされるが、変換感度（Ｋｖ）が高くなり位相雑音特性が悪化すると共に、制御電圧ＶＴに対する発振周波数ｆＶＣＯの変化の直線性が劣化する。そして、初回のロック検出が行われることに応じて、バラクタＶＡ１ないしＶＡ３の何れかが選択され、微調整段階へ移行する。微調整段階では、発振周波数帯域は狭くなるが、位相雑音特性および発振周波数ｆＶＣＯの変化の直線性が向上する。これにより、広周波数帯域で発振し、かつ低位相雑音特性および高直線性を有するＰＬＬ回路１を提供することができる。よって、ＰＬＬ回路１でのロックレンジが狭くなることや、製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。更に、発振周波数の変更に伴う微調整用のバラクタＶＡ１ないしＶＡ３の再選択時に、現在選択されているバラクタＶＡ１ないしＶＡ３と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、バラクタの切り替えを抑止する。この微調整用バラクタの切り替えの抑止により、調整による動作時間の遅延を防止することが可能となる。
【００５４】
また、本実施形態に係るＰＬＬ回路１のセレクタＳＬ１では、フリップフロップＦＦ１ａは、入力されるロック検出信号を分周して反転信号ＬＯＸを出力する。また、ナンドゲートＮＤ１１およびインバータＩＮＶ１２により、反転信号ＬＯＸから反転信号ＯＵＴＸを生成する。そして、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ラッチＦＦ１ｂにおいて、選択信号Ｖ１をラッチする。また、セレクタＳＬ２およびＳＬ３においても同様して、選択信号Ｖ２およびＶ３がラッチされる。これにより、ロック検出信号ＬＤを分周した信号を用いて選択信号Ｖ１ないしＶ３のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号ＬＤを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【００５５】
また、本実施形態に係るＰＬＬ回路１では、バラクタの切り替え制御に、ロック検出信号ＬＤを使用している。そして、ＰＬＬブロック２およびＶＣＯブロック３は、ＰＬＬループを構成する上でセットで用いられる回路であることから、ロック検出信号ＬＤは必須の信号である。すると、必須の信号であるロック検出信号ＬＤを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【００５６】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、本実施形態に係るＰＬＬ回路１では、粗調整段階と微調整段階の２段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【００５７】
また、本実施形態に係るＰＬＬ回路１では、共振回路３５内において、スイッチＳＷ０ないしＳＷ３が、インダクタＬ１およびＬ２やバラクタＶＡ０ないしＶＡ３などと直列に接続されない構成とされる。よって、スイッチＳＷ０ないしＳＷ３のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【００５８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００５９】
またロック検出器２４では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、粗調整に必要な時間を短縮することが可能となる。
【００６０】
また、インバータＩＮＶ１およびＩＮＶ２に代えて、コンパレータを用いてもよい。この場合、コンパレータの基準電圧に、閾電圧Ｖｔｈ１およびＶｔｈ２を用いればよい。
【００６１】
なお、バラクタＶＡ０は第１の可変容量の一例、バラクタＶＡ１ないしＶＡ３は第２の可変容量の一例、ＶＴ電圧検出部３１は選択部の一例、選択信号Ｖ１ないしＶ３は第１選択信号の一例、フリップフロップＦＦ１ａは報知回路の一例、ラッチＦＦ１ｂはラッチ回路の一例である。
【００６２】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、前記第１の可変容量と前記複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
入力される前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
入力される前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
（付記２）
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする付記１に記載の位相同期ループ回路。
（付記３）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする付記２に記載の位相同期ループ回路。
（付記４）
前記第１の可変容量の可変範囲は前記制御電圧の電圧範囲と１対１に対応し、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第２の可変容量を選択する
ことを特徴とする付記１ないし付記３の何れかに記載の位相同期ループ回路。
（付記５）
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする付記１に記載の位相同期ループ回路。
（付記６）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数に所定期間一致することを検出することで前記ロック検出を行い、
前記粗調整段階での前記所定期間は、前記微調整段階での前記所定期間よりも短くされる
ことを特徴とする付記１ないし付記５の何れかに記載の位相同期ループ回路。
（付記７）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【符号の説明】
【００６３】
１ ＰＬＬ回路
２４ ロック検出器
３１ ＶＴ電圧検出部
ＶＡ０ないしＶＡ３ バラクタ
Ｖ１ないしＶ３ 選択信号
ＳＬ０ないしＳＬ３ セレクタ
ＦＦ１ａおよびＦＦ１ｂ フリップフロップ
【技術分野】
【０００１】
本発明は、広帯域の発振周波数帯域を有するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＶＣＯ回路は、発振周波数帯域が広帯域であることが望まれる。一方、位相雑音および直線性の劣化を防ぐためには、発振周波数帯域を狭くすることが望ましい。そこで、従来では、複数のＶＣＯ回路や複数の可変容量素子を備え、設定発振周波数に対応するＶＣＯ回路や可変容量素子に切り替える技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１０５９９号公報
【特許文献２】特開２００３−１１０４２４号公報
【特許文献３】米国特許第７，２６８，６３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ＶＣＯ回路や可変容量素子などを切り替える場合には、切り替えのための複雑な制御が必要となる場合がある。すると、切り替え制御回路の回路規模が大きくなり、半導体装置のチップサイズが増大するおそれがあるため問題である。
【０００５】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、広帯域の発振周波数帯域を有するＰＬＬ回路およびＰＬＬ回路の制御方法を提供することを提案する。
【課題を解決するための手段】
【０００６】
本開示の位相同期ループ回路は、第１の可変容量と、第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、複数の第２の可変容量の可変範囲は第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、第１の可変容量と複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器を備える。また、入力される出力信号と基準周波数信号との位相比較結果に基づいて制御電圧を生成する位相比較部を備える。また、位相比較結果に基づいて、出力信号の発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部を備える。また、入力される制御電圧に応じて、複数の第２の可変容量の切り替えの要否を判定し、複数の第２の可変容量のうちの何れを選択するかを決定する選択部を備える。また、ロック検出部の出力と選択部の出力とが入力され、出力信号の粗調整段階においては第１の可変容量を選択させ、粗調整段階において出力信号のロックが検出された場合に出力信号の微調整段階へ移行し、微調整段階においては微調整段階に移行する場合において選択部によって選択されていた第２の可変容量を選択させるセレクタ部を備えることを特徴とする。
【発明の効果】
【０００７】
本開示のＰＬＬ回路によれば、チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なＰＬＬ回路を提供することが可能になる。更に、発振周波数帯域の変更に伴う可変容量の再選択時に、現在選択されている可変容量と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、可変容量の切り替えを抑止することで、調整による動作時間の遅延を防止することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】ＰＬＬ回路１における一実施例の回路図である。
【図２】ＶＣＯブロック３における一実施例の回路図である。
【図３】セレクタＳＬ１における一実施例の回路図である。
【図４】バッファＢＵＦ１における一実施例の回路図である。
【図５】バッファＢＵＦ１における一実施例の真理値表である。
【図６】バラクタにおける一実施例の特性図（その１）である。
【図７】バラクタにおける一実施例の特性図（その２）である。
【図８】デコーダ部４１における一実施例のデコード例である。
【図９】ＰＬＬ回路１における一実施例のフロー図（その１）である。
【図１０】ＰＬＬ回路１における一実施例のフロー図（その２）である。
【図１１】ＰＬＬ回路１の動作を示すタイミングチャート（１）である。
【図１２】ＰＬＬ回路１の動作を示すタイミングチャート（２）である。
【図１３】ＰＬＬ回路１の動作を示すタイミングチャート（３）である。
【図１４】フリップフロップＦＦ１ａ、ラッチＦＦ１ｂにおける一実施例の真理値表である。
【発明を実施するための形態】
【０００９】
本開示のＰＬＬ回路１に係る実施形態を図１ないし図９を用いて説明する。図１に、本実施形態に係るＰＬＬ回路１の回路図を示す。ＰＬＬ回路１は、ＰＬＬブロック２およびＶＣＯブロック３を備える。ＰＬＬブロック２は、リファレンスカウンタ２１、メインカウンタ２２、位相比較器２３、ロック検出器２４、チャージポンプ２５、ローパスフィルタ２６を備える。ＰＬＬ回路１には、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥが入力される。ＰＬＬ回路１は３ｗｉｒｅ−ＰＬＬであり、クロック信号ＣＫＳ、データ信号ＤＡＴＡ、リセット信号ＬＥの３つの信号により設定周波数ｆＳの設定などの各種設定が行われる。リファレンスカウンタ２１には、入力クロック信号ＣＬＫＲが入力され、分周入力クロック信号ＣＬＫＮが出力される。メインカウンタ２２には、出力クロック信号ＣＬＫＯが入力され、分周内部クロック信号ＣＬＫＭが出力される。位相比較器２３には分周入力クロック信号ＣＬＫＮおよび分周内部クロック信号ＣＬＫＭが入力される。位相比較器２３から出力される位相差信号ＵＰおよびＤＮはチャージポンプ２５に入力され、チャージポンプ２５からは位相差電流ＩＰが出力される。位相差電流ＩＰはローパスフィルタ２６に入力され、ローパスフィルタ２６からは制御電圧ＶＴが出力され、ＶＣＯブロック３に入力される。また、位相比較器２３から出力される一致信号ＳＤは、ロック検出器２４に入力される。ロック検出器２４からはロック検出信号ＬＤが出力され、ＶＣＯブロック３に入力される。
【００１０】
ＶＣＯブロック３は、ＶＴ電圧検出部３１、セレクタ部３２、スイッチ部３３、ＶＣＯ（電圧制御型発振器）３４を備える。ＶＴ電圧検出部３１には制御電圧ＶＴが入力され、選択信号Ｖ１ないしＶ３が出力される。セレクタ部３２には、選択信号Ｖ１ないしＶ３、ロック検出信号ＬＤ、リセット信号ＬＥが入力され、バラクタ切替信号ＶＣ０ないしＶＣ３が出力される。スイッチ部３３には、バラクタ切替信号ＶＣ０ないしＶＣ３、制御電圧ＶＴが入力される。スイッチ部３３から出力された制御電圧ＶＴはＶＣＯ３４に入力され、ＶＣＯ３４からは出力クロック信号ＣＬＫＯが出力される。
【００１１】
図２に、ＶＣＯブロック３の詳細な回路図を示す。ＶＴ電圧検出部３１は、インバータＩＮＶ１およびＩＮＶ２と、バッファＢＵＦ１およびＢＵＦ２と、デコーダ部４１と、電圧変化検出部５１を備える。インバータＩＮＶ１には制御電圧ＶＴが入力され、信号ＯＵＴ１が出力される。インバータＩＮＶ２には制御電圧ＶＴが入力され、信号ＯＵＴ２が出力される。インバータＩＮＶ１の論理閾値電圧は、後述する閾電圧Ｖｔｈ１に合わせた値（１（Ｖ））に調整される。インバータＩＮＶ１の信号ＯＵＴ１は、制御電圧ＶＴが１（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが１（Ｖ）よりも大きい時にはローレベルとなる。また、インバータＩＮＶ２の論理閾値電圧は、後述する閾電圧Ｖｔｈ２に合わせた値（２（Ｖ））に調整される。インバータＩＮＶ２の信号ＯＵＴ２は、制御電圧ＶＴが２（Ｖ）よりも小さい時にはハイレベル、制御電圧ＶＴが２（Ｖ）よりも大きい時にはローレベルとなる。バッファＢＵＦ１には、信号ＯＵＴ１ないし後述する信号ＣＮＴ＿ＯＵＴが入力され、信号ＯＵＴ２１を出力する。バッファＢＵＦ２には、信号ＯＵＴ２ないし後述する信号ＣＮＴ＿ＯＵＴが入力され、信号ＯＵＴ２２を出力する。
【００１２】
図４にバッファＢＵＦ１の回路図を示す。信号ＯＵＴ１はＰチャネル型電界効果トランジスタＰ２１のソースおよびＮチャネル型電界効果トランジスタＮ２１のソースに入力される。Ｐチャネル型電界効果トランジスタＰ２１のゲートには、信号ＣＮＴ＿ＯＵＴがインバータＩＮＶ２１を介して入力される。Ｎチャネル型電界効果トランジスタＮ２１のゲートには、信号ＣＮＴ＿ＯＵＴが入力される。Ｐチャネル型電界効果トランジスタＰ２１のドレインとＮチャネル型電界効果トランジスタＮ２１のドレインは接続され、インバータＩＮＶ２２およびＩＮＶ２４を介して信号ＯＵＴ２１としてバッファＢＵＦ１の外部に出力される。また、Ｐチャネル型電界効果トランジスタＰ２１のドレインとＮチャネル型電界効果トランジスタＮ２１のドレインは、インバータＩＮＶ２２およびＩＮＶ２３を介し、Ｐチャネル型電界効果トランジスタＰ２２のソースおよびＮチャネル型電界効果トランジスタＮ２２のソースと接続される。Ｐチャネル型電界効果トランジスタＰ２２のゲートには信号ＣＮＴ＿ＯＵＴが入力される。Ｎチャネル型電界効果トランジスタＮ２２のゲートにはインバータＩＮＶ２１を介して信号ＣＮＴ＿ＯＵＴが入力される。Ｐチャネル型電界効果トランジスタＰ２２のドレインとＮチャネル型電界効果トランジスタＮ２２のドレインは接続され、Ｐチャネル型電界効果トランジスタＰ２１のドレインおよびＮチャネル型電界効果トランジスタＮ２１のドレインと接続される。
【００１３】
図５にバッファＢＵＦ１の動作を表す真理値表を示す。信号ＣＮＴ＿ＯＵＴがローレベル即ち０である限り、出力ＯＵＴ２１は前の出力を保持する。信号ＣＮＴ＿ＯＵＴがハイレベル即ち１である場合、入力される信号ＯＵＴ１がローレベル即ち０である場合、出力ＯＵＴ２１はローレベル即ち０となる。また、信号ＣＮＴ＿ＯＵＴがハイレベル即ち１である場合、入力される信号ＯＵＴ１がハイレベル即ち１である場合、出力ＯＵＴ２１はハイレベル即ち１となる。なお、バッファＢＵＦ２の回路構成はバッファＢＵＦ１と等しく、バッファＢＵＦ１の入力信号ＯＵＴ１をＯＵＴ２に置き換え、出力信号ＯＵＴ２１をＯＵＴ２２に置き換えたものである。
【００１４】
デコーダ部４１は、インバータＩＮＶ３ないしＩＮＶ５、ナンドゲートＮＤ１ないしＮＤ３を備える。ナンドゲートＮＤ１には、信号ＯＵＴ２１がインバータＩＮＶ４を介して入力されると共に、信号ＯＵＴ２２がインバータＩＮＶ５を介して入力され、選択信号Ｖ１が出力される。ナンドゲートＮＤ２には、信号ＯＵＴ２１がインバータＩＮＶ３を介して入力されると共に、信号ＯＵＴ２２が入力され、選択信号Ｖ２が出力される。ナンドゲートＮＤ３には、信号ＯＵＴ２１およびＯＵＴ２２が入力され、選択信号Ｖ３が出力される。デコーダ部４１によって、信号ＯＵＴ２１およびＯＵＴ２２がデコードされ、選択信号Ｖ１ないしＶ３が生成される。
【００１５】
図８に、デコーダ部４１によるデコード例を示す。制御電圧ＶＴが０（Ｖ）から１（Ｖ）の範囲では、選択信号Ｖ１およびＶ２がハイレベル、選択信号Ｖ３がローレベルとされる。また、制御電圧ＶＴが１（Ｖ）から２（Ｖ）の範囲では、選択信号Ｖ１およびＶ３がハイレベル、選択信号Ｖ２がローレベルとされる。また、制御電圧ＶＴが２（Ｖ）から３（Ｖ）の範囲では、選択信号Ｖ２およびＶ３がハイレベル、選択信号Ｖ１がローレベルとされる。
【００１６】
電圧変化検出部５１は、インバータＩＮＶ５１ないしＩＮＶ５５、ナンドゲートＮＤ５１ないしＮＤ５３を備える。ナンドゲートＮＤ５１には、制御電圧ＶＴがインバータＩＮＶ５１とインバータＩＮＶ５２を介して信号Ｖ０５として入力されるとともに、制御電圧ＶＴがインバータＩＮＶ５３を介して信号Ｖ２５として入力される。インバータＩＮＶ５１の論理閾値電圧は後述する閾電圧Ｖｔｈ１より小さい値（０．５（Ｖ））に調整される。また、インバータＩＮＶ５３の論路閾値電圧は、後述する閾電圧Ｖｔｈ２よりも大きい値（２．５（Ｖ））に調整される。信号Ｖ０５は制御電圧ＶＴが０．５Ｖより小さいときにローレベルとなり、制御電圧ＶＴが０．５Ｖ以上のときにハイレベルとなる信号である。また、信号Ｖ２５は制御電圧ＶＴが２．５Ｖより大きいときにローレベルとなり、制御電圧ＶＴが２．５Ｖ以下のときにハイレベルとなる信号である。ナンドゲートＮＤ５１の出力信号ＶＬＨは、制御電圧ＶＴが０．５Ｖ以上２．５Ｖ以下の場合にローレベルとなり、制御電圧ＶＴが０．５Ｖより小さい、または、２．５Ｖより大きい場合にハイレベルとなる。信号ＶＬＨは後述するラッチ回路５２、セレクタＳＬ０ないしＳＬ３へ入力される。
【００１７】
また、電圧変化検出部５１の備えるインバータＩＮＶ５４およびＩＮＶ５５、ナンドゲートＮＤ５２およびＮＤ５３はラッチ回路５２として動作する。ナンドゲートＮＤ５２には、インバータＩＮＶ５４を介したロック検出信号ＬＤおよびナンドゲートＮＤ５３の出力信号が入力される。ナンドゲートＮＤ５３には、ＩＮＶ５５を介した信号ＶＬＨおよびナンドゲートＮＤ５２の出力信号が入力される。ナンドゲートＮＤ５３の出力信号ＣＮＴ＿ＯＵＴは、バッファＢＵＦ１およびＢＵＦ２へ入力される。
【００１８】
セレクタ部３２は、セレクタＳＬ０ないしＳＬ３を備える。セレクタＳＬ０ないしＳＬ３の各々には、信号ＶＬＨ、ロック検出信号ＬＤおよびリセット信号ＬＥが入力される。また、セレクタＳＬ０には接地電圧ＶＳＳが入力され、セレクタＳＬ１には選択信号Ｖ１が入力され、セレクタＳＬ２には選択信号Ｖ２が入力され、セレクタＳＬ３には選択信号Ｖ３が入力される。セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂは、インバータＩＮＶ６で反転され、バラクタ切替信号ＶＣ０として出力される。インバータＩＮＶ６から出力されるバラクタ切替信号ＶＣ０は、スイッチＳＷ０の制御端子に入力される。また、セレクタＳＬ１ないしＳＬ３の各々からは、バラクタ切替信号ＶＣ１ないしＶＣ３が出力され、スイッチＳＷ１ないしＳＷ３の各々の制御端子に入力される。
【００１９】
スイッチ部３３は、スイッチＳＷ０ないしＳＷ３を備える。スイッチＳＷ０ないしＳＷ３の入力端子の各々には、制御電圧ＶＴが共通して入力される。また、スイッチＳＷ０ないしＳＷ３の出力端子の各々は、ＶＣＯ３４のバラクタＶＡ０ないしＶＡ３の入力端子の各々に接続される。スイッチＳＷ０ないしＳＷ３は、バラクタ切替信号ＶＣ０ないしＶＣ３がハイレベルとされる期間においては導通状態とされ、ローレベルとされる期間においては非導通状態とされるスイッチである。
【００２０】
ＶＣＯ３４は、インダクタＬ１およびＬ２、バラクタＶＡ０ないしＶＡ３、トランジスタＴｒ１およびＴｒ２、定電流源ＣＧ１を備える。インダクタＬ１およびＬ２の一端は、電源電圧ＶＣＣに共通に接続される。インダクタＬ１およびＬ２の他端には、バラクタＶＡ０ないしＶＡ３がそれぞれ接続されている。インダクタＬ１およびＬ２と、バラクタＶＡ０ないしＶＡ３によって、共振回路３５が構成される。
【００２１】
トランジスタＴｒ１およびＴｒ２のコレクタ端子は、共振回路３５に接続される。トランジスタＴｒ１のベース端子はトランジスタＴｒ２のコレクタ端子に接続され、トランジスタＴｒ２のベース端子はトランジスタＴｒ１のコレクタ端子に接続される。トランジスタＴｒ１およびＴｒ２のエミッタ端子は、定電流源ＣＧ１を介して接地電圧ＶＳＳに接続される。トランジスタＴｒ１およびＴｒ２によって、共振回路によって生成された発振信号が増幅される。トランジスタＴｒ２のコレクタ端子からは、増幅された発振信号が、出力クロック信号ＣＬＫＯとして出力される。
【００２２】
図３を用いて、セレクタ部３２に備えられるセレクタＳＬ１の回路構成について説明する。セレクタＳＬ１は、リセット機能付きフリップフロップ（以下フリップフロップ）ＦＦ１ａ、リセット機能付きラッチ（以下ラッチ）ＦＦ１ｂ、インバータＩＮＶ１１およびＩＮＶ１２、ナンドゲートＮＤ１１、遅延部ＤＰを備える。インバータＩＮＶ１１にはロック検出信号ＬＤが入力され、反転ロック検出信号ＬＤＸが出力される。フリップフロップＦＦ１ａのリセット端子Ｌにはリセット信号ＬＥが入力され、入力端子ＣＫにはロック検出信号ＬＤが入力され、反転入力端子ＸＣＫには反転ロック検出信号ＬＤＸが入力される。フリップフロップＦＦ１ａの出力端子Ｑからは信号ＬＯが出力され、反転出力端子ＱＸからは信号ＬＯの反転信号である反転信号ＬＯＸが出力される。また、フリップフロップＦＦ１ａの真理値表を図１４（Ａ）に示す。
【００２３】
遅延部ＤＰは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部ＤＰにはロック検出信号ＬＤが入力され、遅延時間が付与された遅延ロック検出信号ＬＤＤが出力される。遅延部ＤＰは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートＮＤ１１には、遅延ロック検出信号ＬＤＤおよび信号ＬＯＸが入力され、信号ＯＵＴが出力される。信号ＯＵＴは、インバータＩＮＶ１２で反転され、反転信号ＯＵＴＸとして出力される。
【００２４】
ラッチＦＦ１ｂのリセット端子Ｌには信号ＶＬＨが入力され、入力端子Ｄには選択信号Ｖ１が入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ１ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ１が出力される。ラッチＦＦ１ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて選択信号Ｖ１をラッチし、反転して、バラクタ切替信号ＶＣ１として出力する動作を行う。また、ラッチＦＦ１ｂの真理値表を図１４（Ｂ）に示す。なお、セレクタＳＬ２およびＳＬ３の構成も、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２５】
また、セレクタＳＬ０の回路構成について説明する。セレクタＳＬ０は、図３のセレクタＳＬ１におけるラッチＦＦ１ｂに代えて、リセット機能付きラッチ（以下ラッチ）ＦＦ０ｂを備える。ラッチＦＦ０ｂのリセット端子Ｌにはリセット信号ＶＬＨが入力され、入力端子Ｄには接地電圧ＶＳＳが入力され、クロック端子Ｇには反転信号ＯＵＴＸが入力される。ラッチＦＦ０ｂの出力端子Ｑからは、バラクタ切替信号ＶＣ０Ｂが出力される。ラッチＦＦ０ｂは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳをラッチし、ローレベルのバラクタ切替信号ＶＣ０Ｂを出力する動作を行う。なお、セレクタＳＬ０のその他の構成は、セレクタＳＬ１の構成と同様であるため、ここでは詳細な説明は省略する。
【００２６】
図６を用いて、バラクタＶＡ０ないしＶＡ３について説明する。バラクタＶＡ０ないしＶＡ３は、制御電圧ＶＴの変化に応じて容量値が変化する可変容量素子である。バラクタＶＡ０は粗調整用バラクタであり、バラクタＶＡ１ないしＶＡ３は微調整用バラクタである。図６（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ０は、容量可変範囲ＣＶ０を有する。バラクタＶＡ０の容量可変範囲ＣＶ０は、制御電圧ＶＴの電圧範囲（０〜３（Ｖ））と１対１に対応する。バラクタＶＡ０の容量可変範囲ＣＶ０は、複数の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃに分割される。ここで、分割容量可変範囲ＣＶ０ｃとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ１と定義する。また、分割容量可変範囲ＣＶ０ａとＣＶ０ｂとの境界を定める制御電圧ＶＴの値を、閾電圧Ｖｔｈ２と定義する。本実施形態の図４の例では、閾電圧Ｖｔｈ１＝１（Ｖ）、閾電圧Ｖｔｈ２＝２（Ｖ）とされる場合を説明する。
【００２７】
また、図６（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと容量値との関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、容量可変範囲ＣＶ１ないしＣＶ３を有する。容量可変範囲ＣＶ１ないしＣＶ３の可変範囲は、バラクタＶＡ０の容量値の容量可変範囲ＣＶ０よりも小さい範囲とされる。また、容量可変範囲ＣＶ１ないしＣＶ３の範囲は、バラクタＶＡ０の容量可変範囲ＣＶ０をカバーするように、互いに異なる範囲に設定される。そして、バラクタＶＡ０の分割容量可変範囲ＣＶ０ａないしＣＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の容量可変範囲ＣＶ１ないしＣＶ３が設定される。本実施例において、制御電圧ＶＴが０．５Ｖ以下および２．５Ｖ以上となった場合、バラクタを切り替える。バラクタＶＡ１ないしＶＡ３の容量可変範囲ＣＶ１ないしＣＶ３はバラクタに入力される制御電圧ＶＴが０．５Ｖ以上２．５Ｖ以下の領域での容量可変範囲と定義する。
【００２８】
図７を用いて、バラクタＶＡ０ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を説明する。図７（Ａ）に、バラクタＶＡ０における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ０は、周波数可変範囲ｆＶ０を有する。周波数可変範囲ｆＶ０は、複数の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃに分割される。また図７（Ｂ）に、バラクタＶＡ１ないしＶＡ３における、制御電圧ＶＴと発振周波数ｆＶＣＯとの関係を示す。バラクタＶＡ１ないしＶＡ３の各々は、周波数可変範囲ｆＶ１ないしｆＶ３を有する。そして、バラクタＶＡ０の分割周波数可変範囲ｆＶ０ａないしｆＶ０ｃの各々に対応するように、バラクタＶＡ１ないしＶＡ３の周波数可変範囲ｆＶ１ないしｆＶ３が設定される。
【００２９】
ＶＣＯ３４の動作を説明する。共振回路３５の発振周波数ｆＶＣＯは、インダクタＬ１およびＬ２のインダクタンスＬと、バラクタＶＡ０ないしＶＡ３の何れかが有する容量Ｃとにより、次式で与えられる。
ｆＶＣＯ＝１／（２π×（Ｌ×Ｃ）１／２）・・・（１）式
そして制御電圧ＶＴにより、バラクタＶＡ０ないしＶＡ３の容量を変化させることができ、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯを制御することができる。
【００３０】
本発明に係るＰＬＬ回路１の動作を、図９および図１０のフローと、図１１ないし図１３のタイミングチャートを用いて説明する。
【００３１】
Ｓ１において、電源電圧ＶＣＣが立ち上がり、ＰＬＬ回路１の回路動作が開始される（図１１、時刻ｔ０）。制御電圧ＶＴが入力されていないため、信号Ｖ０５はローレベルとなり、信号ＶＬＨはハイレベルとなる（図１１、矢印Ｙ１）。信号ＶＬＨの立ち上がりにより、セレクタ部３２のセレクタＳＬ１ないしＳＬ３は、ローレベルへリセットされる。また、セレクタＳＬ０から出力されるバラクタ切替信号ＶＣ０Ｂがローレベルとされるため、インバータＩＮＶ６を介して出力されるバラクタ切替信号ＶＣ０がハイレベルとされ、スイッチＳＷ０は導通状態とされる（矢印Ｙ３）。よって、信号ＶＬＨの立ち上がりエッジに応じて、バラクタＶＡ１ないしＶＡ３の何れかを選択する設定から、バラクタＶＡ０を選択する設定に初期化が行われる。
【００３２】
Ｓ３において、設定周波数ｆＳの設定が行われる。設定周波数ｆＳの値は、ユーザ等によって、任意の値に設定可能とされる。設定周波数ｆＳの設定が完了することに応じて、ハイレベルのリセット信号ＬＥがＰＬＬ回路１に入力される（図１１、時刻ｔ１）。ここで設定される設定周波数ｆＳは、後述する粗調整段階（Ｓ５〜Ｓ１３）で選択されるバラクタＶＡ０を使用した場合のＶＣＯブロック３の制御電圧ＶＴが、０．５Ｖ〜２．５Ｖの電圧範囲に入るものとする。
【００３３】
Ｓ５において、ＰＬＬ回路１はバラクタＶＡ０を選択して、出力クロック信号ＣＬＫＯの粗調整段階（Ｓ５〜Ｓ１３）として動作する。制御電圧ＶＴは０．５Ｖ〜２．５Ｖの電圧範囲で動作するので、電圧変化検出部５１における信号Ｖ０５はハイレベルに、信号Ｖ２５はローレベルになる。その結果、出力信号ＶＬＨはローレベルとなる。
【００３４】
Ｓ７において、ＰＬＬチューニングが行われる。ＰＬＬチューニングの動作について説明する。リファレンスカウンタ２１は、入力クロック信号ＣＬＫＲをＮ分周して、分周入力クロック信号ＣＬＫＮを出力する。またメインカウンタ２２は、出力クロック信号ＣＬＫＯをＭ分周して、分周内部クロック信号ＣＬＫＭを出力する。位相比較器２３は、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号ＵＰ、ＤＮを出力する。
【００３５】
チャージポンプ２５は、位相差信号ＵＰ、ＤＮに応じ、ローパスフィルタ２６に対して正または負の位相差電流ＩＰを供給する。すなわち、位相差信号ＵＰが入力される場合には、正電流を供給し、位相差信号ＤＮが入力される場合には、負電流を供給する。ローパスフィルタ２６は、チャージポンプ２５が出力する位相差電流ＩＰを積分して制御電圧ＶＴを出力する。
【００３６】
ＶＣＯ３４は、ローパスフィルタ２６から出力される制御電圧ＶＴに応じた周波数の出力クロック信号ＣＬＫＯを生成する。そして、分周入力クロック信号ＣＬＫＮ及び分周内部クロック信号ＣＬＫＭの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号ＣＬＫＯの発振周波数ｆＶＣＯが設定周波数ｆＳに一致するように、ＰＬＬチューニングが行われる。
【００３７】
Ｓ９において、バラクタＶＡ０を用いた粗調整段階において、発振周波数ｆＶＣＯが設定周波数ｆＳにロックする（図１１，時刻ｔ２）。この時の制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ１と定義する。本実施形態の説明例では、ロック制御電圧ＶＴＬ１が１．２（Ｖ）となる場合を説明する。
【００３８】
Ｓ１１において、ＶＴ電圧検出部３１で、選択信号Ｖ１ないしＶ３が設定される。ＶＴ電圧検出部３１は、入力される制御電圧ＶＴの値に応じて、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する回路である。具体的には、インバータＩＮＶ１およびＩＮＶ２を用いることにより、制御電圧ＶＴの値に対応する分割可変範囲を、分割容量可変範囲ＣＶ０ａないしＣＶ０ｃのうちから選択する。そして、デコーダ部４１を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号Ｖ１ないしＶ３を生成する。
【００３９】
本実施形態の例では、ロック制御電圧ＶＴＬ１が１．２（Ｖ）の場合を説明しているため、インバータＩＮＶ１から出力される信号ＯＵＴ１およびバッファＢＵＦ１から出力される信号ＯＵＴ２１はローレベルとされる。また、インバータＩＮＶ２から出力される信号ＯＵＴ２およびバッファＢＵＦ２から出力される信号ＯＵＴ２２はハイレベルとされる。よって、図８のデコード例に示すように、選択信号Ｖ１およびＶ３はハイレベルとされ、選択信号Ｖ２はローレベルとされる。これにより、図６（Ａ）に示すように、ロック制御電圧ＶＴＬ１に対応する分割可変範囲として、分割容量可変範囲ＣＶ０ｂが選択される。そして、分割可変範囲ＣＶ０ｂに対応するバラクタとして、バラクタＶＡ２が選択される。
【００４０】
Ｓ１３において、ロック状態が所定時間ＬＴの間継続されることに応じて、ロック検出器２４からハイレベルのロック検出信号ＬＤが出力される。本実施形態の例では、図１１の時刻ｔ３においてロック検出が行われ、ロック検出信号ＬＤがハイレベルに遷移する。そして、粗調整段階から微調整段階（Ｓ１５〜Ｓ２９）へ移行する。
【００４１】
Ｓ１５において、セレクタ部３２で、バラクタ切替信号ＶＣ０ないしＶＣ３が生成される。バラクタ切替信号ＶＣ１ないしＶＣ３は、ロック検出信号ＬＤを用いて選択信号Ｖ１ないしＶ３をラッチすることによって生成される。また、バラクタ切替信号ＶＣ０は、ロック検出信号ＬＤを用いて接地電圧ＶＳＳをラッチすることによって生成される。
【００４２】
バラクタ切替信号ＶＣ１ないしＶＣ３の生成動作を説明する。図１１の時刻ｔ３において、ロック検出信号ＬＤがハイレベルに遷移することに応じて、フリップフロップＦＦ１ａ（図３）から出力される反転信号ＬＯＸがハイレベルへ遷移する（矢印Ｙ５）。ナンドゲートＮＤ１１にはハイレベルの反転信号ＬＯＸおよびハイレベルの遅延ロック検出信号ＬＤＤが入力されるため、信号ＯＵＴはローレベルへ遷移し、反転信号ＯＵＴＸはハイレベルへ遷移する（矢印Ｙ７）。セレクタＳＬ１のラッチＦＦ１ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ハイレベルの選択信号Ｖ１が反転された上でラッチされ、バラクタ切替信号ＶＣ１がローレベルに維持される（矢印Ｙ９）。同様に、セレクタＳＬ２では選択信号Ｖ２が反転された上でラッチされ、バラクタ切替信号ＶＣ２がハイレベルとされる（矢印Ｙ９）。同様に、セレクタＳＬ３では選択信号Ｖ３が反転された上でラッチされ、バラクタ切替信号ＶＣ３がローレベルに維持される（矢印Ｙ９）。これにより、微調整段階への移行時点（時刻ｔ３）での選択信号Ｖ１ないしＶ３の各々が、反転された上で、バラクタ切替信号ＶＣ１ないしＶＣ３としてラッチされる。
【００４３】
また、セレクタＳＬ０のラッチＦＦ０ｂでは、反転信号ＯＵＴＸの立ち上がりエッジに応じて接地電圧ＶＳＳが反転された上でラッチされることで、バラクタ切替信号ＶＣ０Ｂがハイレベルへ遷移し、バラクタ切替信号ＶＣ０がローレベルへ遷移する（矢印Ｙ１１）。これにより、微調整段階への移行時点（時刻ｔ３）において、ＶＴ電圧検出部３１によって選択されていたバラクタＶＡ２へ切り替える動作が行われる。
【００４４】
Ｓ１７（図１０）において、スイッチＳＷ０ないしＳＷ３の切り替えにより、使用されるバラクタが切り替えられる。本実施形態の説明例では、時刻ｔ４（図１１）において、スイッチＳＷ２が導通状態とされ、スイッチＳＷ０は非導通状態とされることで、使用されるバラクタがバラクタＶＡ０からＶＡ２へ切り替えられる。
【００４５】
このとき、制御電圧ＶＴがロック制御電圧ＶＴＬ１の状態で、バラクタＶＡ０からＶＡ２へ切り替わる。すると、切り替わり後におけるロック制御電圧ＶＴＬ１での発振周波数ｆＶＣＯは、設定周波数ｆＳからずれた異なる値となるため、ロックが外れる（図７，矢印Ｙ２０）。よって、時刻ｔ４（図１１）において、ロック検出信号ＬＤはローレベルに遷移する。
【００４６】
Ｓ１９において、ロックが外れることに応じて、ＰＬＬの再チューニングが開始される。再チューニングでは、切り替え後のバラクタＶＡ２が用いられる。そして再チューニング中に、ＶＴ電圧検出部３１において、選択信号Ｖ１ないしＶ３が再設定される（Ｓ２０）。本実施形態の例では、図７（Ｂ）に示すように、再チューニングにより、ロック制御電圧ＶＴＬ１からＶＴＬ２へ変化する（図７（Ｂ）、矢印Ｙ２１）。このような場合においても、ロック検出信号ＬＤがハイレベルとなるとともに、信号ＣＮＴ＿ＯＵＴがローレベルとなっているため、バッファＢＵＦ１およびＢＵＦ２の出力信号ＯＵＴ２１およびＯＵＴ２２は固定される。よって、このように、再チューニング時において、制御電圧ＶＴの値が変化して閾電圧をまたぐ場合であっても、再チューニングの前後で選択信号Ｖ１ないしＶ３の値は変化しない。
【００４７】
Ｓ２１において、切り替え後のバラクタＶＡ２を使用して、発振周波数ｆＶＣＯが設定周波数ｆＳに再ロックする。このときの制御電圧ＶＴの値を、ロック制御電圧ＶＴＬ２と定義する（図７（Ｂ））。
【００４８】
Ｓ２５において、ロック検出器２４からロック検出信号ＬＤが再出力される。本実施形態の例では、時刻ｔ５（図１１）において、ロック検出信号ＬＤは再度ハイレベルへ遷移する。
【００４９】
Ｓ２７において、再ロック時以降においても、再チューニング時に使用されたバラクタＶＡ２の選択が保持される。Ｓ２９において、そして、再チューニング時に使用されたバラクタＶＡ２で、発振周波数ｆＶＣＯの設定周波数ｆＳに対するロックが継続される（Ｓ２９）。
【００５０】
Ｓ３１において、新規なＰＬＬ周波数設定がＰＬＬ回路１で行われたか否かが判断される。新規なＰＬＬ周波数設定が行われていないと判断される場合（Ｓ３１：ＮＯ）には、Ｓ２７へ戻り、ロック状態が維持される。一方、新規なＰＬＬ周波数設定が入力されていると判断される場合（Ｓ３１：ＹＥＳ）には、バラクタの切り替えが必要か否か判断される（Ｓ３３）。
【００５１】
Ｓ３３において、バラクタの切り替えが不要の場合（Ｓ３３：ＮＯ）のタイミングチャートを図１２に示す。新規設定周波数に応じた制御電圧ＶＴが、０．５Ｖ以上２．５Ｖ以下の場合、バラクタＶＡ１ないしＶＡ３のうちから現在選択されているバラクタをそのまま新規設定周波数用のバラクタとして用いることが可能である。
時刻ｔ２１において、リセット信号ＬＥが入力され、ロック検出信号ＬＤがローレベルとなる。制御電圧ＶＴが、０．５Ｖ以上２．５Ｖ以下の場合、信号ＶＬＨはローレベルとなる（図１２、矢印Ｙ２３）。信号ＶＬＨがローレベルのとき、信号ＣＮＴ＿ＯＵＴもローレベルであり（図１２、矢印Ｙ２５）、信号ＯＵＴ２１およびＯＵＴ２２も変化しない（図１２、矢印Ｙ２７）。よって、セレクタＳＬ１ないしＳＬ３の出力ＶＣ１ないしＶＣ３も変化せず、バラクタの変更は行われず、時刻ｔ２１から所定時間ＬＴ経過後、時刻ｔ２２において、ロック検出信号ＬＤがハイレベルとなる。そして、選択されているバラクタをそのまま選択し続け、設定を維持する（図１０、Ｓ２７）。
【００５２】
Ｓ３３において、バラクタの切り替えが必要な場合（Ｓ３３：ＹＥＳ）のタイミングチャートを図１３に示す。時刻ｔ３１において、リセット信号ＬＥが入力され、ロック検出信号新規設定周波数に応じた制御電圧ＶＴが０．５Ｖ未満または２．５Ｖより上の場合、信号ＶＬＨがハイレベルになり（図１３、矢印Ｙ３１）、信号ＣＮＴ＿ＯＵＴがハイレベルになる（図１３、矢印Ｙ３３）。信号ＣＮＴ＿ＯＵＴがハイレベルとなると、信号ＯＵＴ２１およびＯＵＴ２２が制御信号ＶＴに応じて変化する（図１３、矢印Ｙ３５）。また、信号ＶＬＨがハイレベルになると、セレクタＳＬ０ないしＳＬ３がリセットされ、ＶＣ０がハイレベルとなり、ＶＣ１ないしＶＣ３がローレベルとなる（図１３、矢印Ｙ３７）。
ＶＣ０のみがハイレベルとなることで、バラクタＶＡ２からバラクタＶＡ０に切り替えられ、新たなＰＬＬチューニング動作が開始される（図９、Ｓ５）。その後のフローについては、前述したフローと同様であるため、ここでは詳細な説明は省略する。
【００５３】
本実施形態に係るＰＬＬ回路１の効果を説明する。ＰＬＬ回路１では、ＶＣＯ３４に、粗調整用のバラクタＶＡ０と、複数の微調整用のバラクタＶＡ１ないしＶＡ３が備えられる。そして、ＰＬＬチューニングが開始されると、バラクタＶＡ０が選択され、粗調整段階とされる。粗調整段階では、発振周波数帯域は広くされるが、変換感度（Ｋｖ）が高くなり位相雑音特性が悪化すると共に、制御電圧ＶＴに対する発振周波数ｆＶＣＯの変化の直線性が劣化する。そして、初回のロック検出が行われることに応じて、バラクタＶＡ１ないしＶＡ３の何れかが選択され、微調整段階へ移行する。微調整段階では、発振周波数帯域は狭くなるが、位相雑音特性および発振周波数ｆＶＣＯの変化の直線性が向上する。これにより、広周波数帯域で発振し、かつ低位相雑音特性および高直線性を有するＰＬＬ回路１を提供することができる。よって、ＰＬＬ回路１でのロックレンジが狭くなることや、製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。更に、発振周波数の変更に伴う微調整用のバラクタＶＡ１ないしＶＡ３の再選択時に、現在選択されているバラクタＶＡ１ないしＶＡ３と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、バラクタの切り替えを抑止する。この微調整用バラクタの切り替えの抑止により、調整による動作時間の遅延を防止することが可能となる。
【００５４】
また、本実施形態に係るＰＬＬ回路１のセレクタＳＬ１では、フリップフロップＦＦ１ａは、入力されるロック検出信号を分周して反転信号ＬＯＸを出力する。また、ナンドゲートＮＤ１１およびインバータＩＮＶ１２により、反転信号ＬＯＸから反転信号ＯＵＴＸを生成する。そして、反転信号ＯＵＴＸの立ち上がりエッジに応じて、ラッチＦＦ１ｂにおいて、選択信号Ｖ１をラッチする。また、セレクタＳＬ２およびＳＬ３においても同様して、選択信号Ｖ２およびＶ３がラッチされる。これにより、ロック検出信号ＬＤを分周した信号を用いて選択信号Ｖ１ないしＶ３のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号ＬＤを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【００５５】
また、本実施形態に係るＰＬＬ回路１では、バラクタの切り替え制御に、ロック検出信号ＬＤを使用している。そして、ＰＬＬブロック２およびＶＣＯブロック３は、ＰＬＬループを構成する上でセットで用いられる回路であることから、ロック検出信号ＬＤは必須の信号である。すると、必須の信号であるロック検出信号ＬＤを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【００５６】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、本実施形態に係るＰＬＬ回路１では、粗調整段階と微調整段階の２段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【００５７】
また、本実施形態に係るＰＬＬ回路１では、共振回路３５内において、スイッチＳＷ０ないしＳＷ３が、インダクタＬ１およびＬ２やバラクタＶＡ０ないしＶＡ３などと直列に接続されない構成とされる。よって、スイッチＳＷ０ないしＳＷ３のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【００５８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００５９】
またロック検出器２４では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、粗調整に必要な時間を短縮することが可能となる。
【００６０】
また、インバータＩＮＶ１およびＩＮＶ２に代えて、コンパレータを用いてもよい。この場合、コンパレータの基準電圧に、閾電圧Ｖｔｈ１およびＶｔｈ２を用いればよい。
【００６１】
なお、バラクタＶＡ０は第１の可変容量の一例、バラクタＶＡ１ないしＶＡ３は第２の可変容量の一例、ＶＴ電圧検出部３１は選択部の一例、選択信号Ｖ１ないしＶ３は第１選択信号の一例、フリップフロップＦＦ１ａは報知回路の一例、ラッチＦＦ１ｂはラッチ回路の一例である。
【００６２】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、前記第１の可変容量と前記複数の第２の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
入力される前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
入力される前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
（付記２）
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする付記１に記載の位相同期ループ回路。
（付記３）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする付記２に記載の位相同期ループ回路。
（付記４）
前記第１の可変容量の可変範囲は前記制御電圧の電圧範囲と１対１に対応し、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第２の可変容量を選択する
ことを特徴とする付記１ないし付記３の何れかに記載の位相同期ループ回路。
（付記５）
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする付記１に記載の位相同期ループ回路。
（付記６）
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数に所定期間一致することを検出することで前記ロック検出を行い、
前記粗調整段階での前記所定期間は、前記微調整段階での前記所定期間よりも短くされる
ことを特徴とする付記１ないし付記５の何れかに記載の位相同期ループ回路。
（付記７）
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【符号の説明】
【００６３】
１ ＰＬＬ回路
２４ ロック検出器
３１ ＶＴ電圧検出部
ＶＡ０ないしＶＡ３ バラクタ
Ｖ１ないしＶ３ 選択信号
ＳＬ０ないしＳＬ３ セレクタ
ＦＦ１ａおよびＦＦ１ｂ フリップフロップ
【特許請求の範囲】
【請求項１】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする請求項２に記載の位相同期ループ回路。
【請求項４】
前記第１の可変容量の可変範囲は前記制御電圧の電圧範囲と１対１に対応し、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第２の可変容量を選択する
ことを特徴とする請求項１ないし請求項３の何れかに記載の位相同期ループ回路。
【請求項５】
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする請求項１に記載の位相同期ループ回路。
【請求項６】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【請求項１】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記選択部は、前記複数の第２の可変容量のうちの何れを選択するかを報知する第１選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第１選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第１選択信号をラッチし、ラッチした前記第１選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第１レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第２レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第１レベルから前記第２レベルへの遷移に応じて前記第１選択信号をラッチする
ことを特徴とする請求項２に記載の位相同期ループ回路。
【請求項４】
前記第１の可変容量の可変範囲は前記制御電圧の電圧範囲と１対１に対応し、
前記第１の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第２の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第２の可変容量を選択する
ことを特徴とする請求項１ないし請求項３の何れかに記載の位相同期ループ回路。
【請求項５】
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする請求項１に記載の位相同期ループ回路。
【請求項６】
第１の可変容量と、前記第１の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第２の可変容量とを備え、前記複数の第２の可変容量の可変範囲は前記第１の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第２の可変容量の切り替えの要否を判定し、前記複数の第２の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第１の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第２の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−９９４９（Ｐ２０１２−９９４９Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４１８５９（Ｐ２０１０−１４１８５９）
【出願日】平成２２年６月２２日（２０１０．６．２２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２２日（２０１０．６．２２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]