位相同期ループ回路および位相同期ループ回路の制御方法
【課題】チップサイズの増大を抑え、広帯域の発振周波数帯域を有するPLL回路等を提供する。
【解決手段】VCO34は、制御電圧VTに応じた発振周波数fVCOを有する出力クロック信号CLKOを生成する。PLLブロック2は、制御電圧VTを生成する。ロック検出器24は、発振周波数fVCOが設定周波数fSにロックされているか否かを検出する。VT電圧検出部31は、バラクタVA1ないしVA3のうちの何れを選択するかを決定する。セレクタ部32は、出力クロック信号CLKOの粗調整段階においてはバラクタVA0を選択する。また、粗調整段階においてロック検出された旨をロック検出器24から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるVT電圧検出部31によって選択されていたバラクタの選択を維持する。
【解決手段】VCO34は、制御電圧VTに応じた発振周波数fVCOを有する出力クロック信号CLKOを生成する。PLLブロック2は、制御電圧VTを生成する。ロック検出器24は、発振周波数fVCOが設定周波数fSにロックされているか否かを検出する。VT電圧検出部31は、バラクタVA1ないしVA3のうちの何れを選択するかを決定する。セレクタ部32は、出力クロック信号CLKOの粗調整段階においてはバラクタVA0を選択する。また、粗調整段階においてロック検出された旨をロック検出器24から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるVT電圧検出部31によって選択されていたバラクタの選択を維持する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、広帯域の発振周波数帯域を有するPLL回路に関するものである。
【背景技術】
【0002】
VCO回路は、発振周波数帯域が広帯域であることが望まれる。一方、位相雑音および直線性の劣化を防ぐためには、発振周波数帯域を狭くすることが望ましい。そこで、従来では、複数のVCO回路や複数の可変容量素子を備え、設定発振周波数に対応するVCO回路や可変容量素子に切り替える技術が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−10599号公報
【特許文献2】特開2003−110424号公報
【特許文献3】米国特許第7,268,630号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、VCO回路や可変容量素子などを切り替える場合には、切り替えのための複雑な制御が必要となる場合がある。すると、切り替え制御回路の回路規模が大きくなり、半導体装置のチップサイズが増大するおそれがあるため問題である。
【0005】
本発明は前記背景技術の課題の少なくとも1つを解消するためになされたものであり、広帯域の発振周波数帯域を有するPLL回路およびPLL回路の制御方法を提供することを提案する。
【課題を解決するための手段】
【0006】
本開示の位相同期ループ回路は、第1の可変容量と、第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、複数の第2の可変容量の可変範囲は第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、第1の可変容量と複数の第2の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器を備える。また、入力される出力信号と基準周波数信号との位相比較結果に基づいて制御電圧を生成する位相比較部を備える。また、位相比較結果に基づいて、出力信号の発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部を備える。また、入力される制御電圧に応じて、複数の第2の可変容量の切り替えの要否を判定し、複数の第2の可変容量のうちの何れを選択するかを決定する選択部を備える。また、ロック検出部の出力と選択部の出力とが入力され、出力信号の粗調整段階においては第1の可変容量を選択させ、粗調整段階において出力信号のロックが検出された場合に出力信号の微調整段階へ移行し、微調整段階においては微調整段階に移行する場合において選択部によって選択されていた第2の可変容量を選択させるセレクタ部を備えることを特徴とする。
【発明の効果】
【0007】
本開示のPLL回路によれば、チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なPLL回路を提供することが可能になる。更に、発振周波数帯域の変更に伴う可変容量の再選択時に、現在選択されている可変容量と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、可変容量の切り替えを抑止することで、調整による動作時間の遅延を防止することが可能となる。
【図面の簡単な説明】
【0008】
【図1】PLL回路1における一実施例の回路図である。
【図2】VCOブロック3における一実施例の回路図である。
【図3】セレクタSL1における一実施例の回路図である。
【図4】バッファBUF1における一実施例の回路図である。
【図5】バッファBUF1における一実施例の真理値表である。
【図6】バラクタにおける一実施例の特性図(その1)である。
【図7】バラクタにおける一実施例の特性図(その2)である。
【図8】デコーダ部41における一実施例のデコード例である。
【図9】PLL回路1における一実施例のフロー図(その1)である。
【図10】PLL回路1における一実施例のフロー図(その2)である。
【図11】PLL回路1の動作を示すタイミングチャート(1)である。
【図12】PLL回路1の動作を示すタイミングチャート(2)である。
【図13】PLL回路1の動作を示すタイミングチャート(3)である。
【図14】フリップフロップFF1a、ラッチFF1bにおける一実施例の真理値表である。
【発明を実施するための形態】
【0009】
本開示のPLL回路1に係る実施形態を図1ないし図9を用いて説明する。図1に、本実施形態に係るPLL回路1の回路図を示す。PLL回路1は、PLLブロック2およびVCOブロック3を備える。PLLブロック2は、リファレンスカウンタ21、メインカウンタ22、位相比較器23、ロック検出器24、チャージポンプ25、ローパスフィルタ26を備える。PLL回路1には、クロック信号CKS、データ信号DATA、リセット信号LEが入力される。PLL回路1は3wire−PLLであり、クロック信号CKS、データ信号DATA、リセット信号LEの3つの信号により設定周波数fSの設定などの各種設定が行われる。リファレンスカウンタ21には、入力クロック信号CLKRが入力され、分周入力クロック信号CLKNが出力される。メインカウンタ22には、出力クロック信号CLKOが入力され、分周内部クロック信号CLKMが出力される。位相比較器23には分周入力クロック信号CLKNおよび分周内部クロック信号CLKMが入力される。位相比較器23から出力される位相差信号UPおよびDNはチャージポンプ25に入力され、チャージポンプ25からは位相差電流IPが出力される。位相差電流IPはローパスフィルタ26に入力され、ローパスフィルタ26からは制御電圧VTが出力され、VCOブロック3に入力される。また、位相比較器23から出力される一致信号SDは、ロック検出器24に入力される。ロック検出器24からはロック検出信号LDが出力され、VCOブロック3に入力される。
【0010】
VCOブロック3は、VT電圧検出部31、セレクタ部32、スイッチ部33、VCO(電圧制御型発振器)34を備える。VT電圧検出部31には制御電圧VTが入力され、選択信号V1ないしV3が出力される。セレクタ部32には、選択信号V1ないしV3、ロック検出信号LD、リセット信号LEが入力され、バラクタ切替信号VC0ないしVC3が出力される。スイッチ部33には、バラクタ切替信号VC0ないしVC3、制御電圧VTが入力される。スイッチ部33から出力された制御電圧VTはVCO34に入力され、VCO34からは出力クロック信号CLKOが出力される。
【0011】
図2に、VCOブロック3の詳細な回路図を示す。VT電圧検出部31は、インバータINV1およびINV2と、バッファBUF1およびBUF2と、デコーダ部41と、電圧変化検出部51を備える。インバータINV1には制御電圧VTが入力され、信号OUT1が出力される。インバータINV2には制御電圧VTが入力され、信号OUT2が出力される。インバータINV1の論理閾値電圧は、後述する閾電圧Vth1に合わせた値(1(V))に調整される。インバータINV1の信号OUT1は、制御電圧VTが1(V)よりも小さい時にはハイレベル、制御電圧VTが1(V)よりも大きい時にはローレベルとなる。また、インバータINV2の論理閾値電圧は、後述する閾電圧Vth2に合わせた値(2(V))に調整される。インバータINV2の信号OUT2は、制御電圧VTが2(V)よりも小さい時にはハイレベル、制御電圧VTが2(V)よりも大きい時にはローレベルとなる。バッファBUF1には、信号OUT1ないし後述する信号CNT_OUTが入力され、信号OUT21を出力する。バッファBUF2には、信号OUT2ないし後述する信号CNT_OUTが入力され、信号OUT22を出力する。
【0012】
図4にバッファBUF1の回路図を示す。信号OUT1はPチャネル型電界効果トランジスタP21のソースおよびNチャネル型電界効果トランジスタN21のソースに入力される。Pチャネル型電界効果トランジスタP21のゲートには、信号CNT_OUTがインバータINV21を介して入力される。Nチャネル型電界効果トランジスタN21のゲートには、信号CNT_OUTが入力される。Pチャネル型電界効果トランジスタP21のドレインとNチャネル型電界効果トランジスタN21のドレインは接続され、インバータINV22およびINV24を介して信号OUT21としてバッファBUF1の外部に出力される。また、Pチャネル型電界効果トランジスタP21のドレインとNチャネル型電界効果トランジスタN21のドレインは、インバータINV22およびINV23を介し、Pチャネル型電界効果トランジスタP22のソースおよびNチャネル型電界効果トランジスタN22のソースと接続される。Pチャネル型電界効果トランジスタP22のゲートには信号CNT_OUTが入力される。Nチャネル型電界効果トランジスタN22のゲートにはインバータINV21を介して信号CNT_OUTが入力される。Pチャネル型電界効果トランジスタP22のドレインとNチャネル型電界効果トランジスタN22のドレインは接続され、Pチャネル型電界効果トランジスタP21のドレインおよびNチャネル型電界効果トランジスタN21のドレインと接続される。
【0013】
図5にバッファBUF1の動作を表す真理値表を示す。信号CNT_OUTがローレベル即ち0である限り、出力OUT21は前の出力を保持する。信号CNT_OUTがハイレベル即ち1である場合、入力される信号OUT1がローレベル即ち0である場合、出力OUT21はローレベル即ち0となる。また、信号CNT_OUTがハイレベル即ち1である場合、入力される信号OUT1がハイレベル即ち1である場合、出力OUT21はハイレベル即ち1となる。なお、バッファBUF2の回路構成はバッファBUF1と等しく、バッファBUF1の入力信号OUT1をOUT2に置き換え、出力信号OUT21をOUT22に置き換えたものである。
【0014】
デコーダ部41は、インバータINV3ないしINV5、ナンドゲートND1ないしND3を備える。ナンドゲートND1には、信号OUT21がインバータINV4を介して入力されると共に、信号OUT22がインバータINV5を介して入力され、選択信号V1が出力される。ナンドゲートND2には、信号OUT21がインバータINV3を介して入力されると共に、信号OUT22が入力され、選択信号V2が出力される。ナンドゲートND3には、信号OUT21およびOUT22が入力され、選択信号V3が出力される。デコーダ部41によって、信号OUT21およびOUT22がデコードされ、選択信号V1ないしV3が生成される。
【0015】
図8に、デコーダ部41によるデコード例を示す。制御電圧VTが0(V)から1(V)の範囲では、選択信号V1およびV2がハイレベル、選択信号V3がローレベルとされる。また、制御電圧VTが1(V)から2(V)の範囲では、選択信号V1およびV3がハイレベル、選択信号V2がローレベルとされる。また、制御電圧VTが2(V)から3(V)の範囲では、選択信号V2およびV3がハイレベル、選択信号V1がローレベルとされる。
【0016】
電圧変化検出部51は、インバータINV51ないしINV55、ナンドゲートND51ないしND53を備える。ナンドゲートND51には、制御電圧VTがインバータINV51とインバータINV52を介して信号V05として入力されるとともに、制御電圧VTがインバータINV53を介して信号V25として入力される。インバータINV51の論理閾値電圧は後述する閾電圧Vth1より小さい値(0.5(V))に調整される。また、インバータINV53の論路閾値電圧は、後述する閾電圧Vth2よりも大きい値(2.5(V))に調整される。信号V05は制御電圧VTが0.5Vより小さいときにローレベルとなり、制御電圧VTが0.5V以上のときにハイレベルとなる信号である。また、信号V25は制御電圧VTが2.5Vより大きいときにローレベルとなり、制御電圧VTが2.5V以下のときにハイレベルとなる信号である。ナンドゲートND51の出力信号VLHは、制御電圧VTが0.5V以上2.5V以下の場合にローレベルとなり、制御電圧VTが0.5Vより小さい、または、2.5Vより大きい場合にハイレベルとなる。信号VLHは後述するラッチ回路52、セレクタSL0ないしSL3へ入力される。
【0017】
また、電圧変化検出部51の備えるインバータINV54およびINV55、ナンドゲートND52およびND53はラッチ回路52として動作する。ナンドゲートND52には、インバータINV54を介したロック検出信号LDおよびナンドゲートND53の出力信号が入力される。ナンドゲートND53には、INV55を介した信号VLHおよびナンドゲートND52の出力信号が入力される。ナンドゲートND53の出力信号CNT_OUTは、バッファBUF1およびBUF2へ入力される。
【0018】
セレクタ部32は、セレクタSL0ないしSL3を備える。セレクタSL0ないしSL3の各々には、信号VLH、ロック検出信号LDおよびリセット信号LEが入力される。また、セレクタSL0には接地電圧VSSが入力され、セレクタSL1には選択信号V1が入力され、セレクタSL2には選択信号V2が入力され、セレクタSL3には選択信号V3が入力される。セレクタSL0から出力されるバラクタ切替信号VC0Bは、インバータINV6で反転され、バラクタ切替信号VC0として出力される。インバータINV6から出力されるバラクタ切替信号VC0は、スイッチSW0の制御端子に入力される。また、セレクタSL1ないしSL3の各々からは、バラクタ切替信号VC1ないしVC3が出力され、スイッチSW1ないしSW3の各々の制御端子に入力される。
【0019】
スイッチ部33は、スイッチSW0ないしSW3を備える。スイッチSW0ないしSW3の入力端子の各々には、制御電圧VTが共通して入力される。また、スイッチSW0ないしSW3の出力端子の各々は、VCO34のバラクタVA0ないしVA3の入力端子の各々に接続される。スイッチSW0ないしSW3は、バラクタ切替信号VC0ないしVC3がハイレベルとされる期間においては導通状態とされ、ローレベルとされる期間においては非導通状態とされるスイッチである。
【0020】
VCO34は、インダクタL1およびL2、バラクタVA0ないしVA3、トランジスタTr1およびTr2、定電流源CG1を備える。インダクタL1およびL2の一端は、電源電圧VCCに共通に接続される。インダクタL1およびL2の他端には、バラクタVA0ないしVA3がそれぞれ接続されている。インダクタL1およびL2と、バラクタVA0ないしVA3によって、共振回路35が構成される。
【0021】
トランジスタTr1およびTr2のコレクタ端子は、共振回路35に接続される。トランジスタTr1のベース端子はトランジスタTr2のコレクタ端子に接続され、トランジスタTr2のベース端子はトランジスタTr1のコレクタ端子に接続される。トランジスタTr1およびTr2のエミッタ端子は、定電流源CG1を介して接地電圧VSSに接続される。トランジスタTr1およびTr2によって、共振回路によって生成された発振信号が増幅される。トランジスタTr2のコレクタ端子からは、増幅された発振信号が、出力クロック信号CLKOとして出力される。
【0022】
図3を用いて、セレクタ部32に備えられるセレクタSL1の回路構成について説明する。セレクタSL1は、リセット機能付きフリップフロップ(以下フリップフロップ)FF1a、リセット機能付きラッチ(以下ラッチ)FF1b、インバータINV11およびINV12、ナンドゲートND11、遅延部DPを備える。インバータINV11にはロック検出信号LDが入力され、反転ロック検出信号LDXが出力される。フリップフロップFF1aのリセット端子Lにはリセット信号LEが入力され、入力端子CKにはロック検出信号LDが入力され、反転入力端子XCKには反転ロック検出信号LDXが入力される。フリップフロップFF1aの出力端子Qからは信号LOが出力され、反転出力端子QXからは信号LOの反転信号である反転信号LOXが出力される。また、フリップフロップFF1aの真理値表を図14(A)に示す。
【0023】
遅延部DPは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部DPにはロック検出信号LDが入力され、遅延時間が付与された遅延ロック検出信号LDDが出力される。遅延部DPは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートND11には、遅延ロック検出信号LDDおよび信号LOXが入力され、信号OUTが出力される。信号OUTは、インバータINV12で反転され、反転信号OUTXとして出力される。
【0024】
ラッチFF1bのリセット端子Lには信号VLHが入力され、入力端子Dには選択信号V1が入力され、クロック端子Gには反転信号OUTXが入力される。ラッチFF1bの出力端子Qからは、バラクタ切替信号VC1が出力される。ラッチFF1bは、反転信号OUTXの立ち上がりエッジに応じて選択信号V1をラッチし、反転して、バラクタ切替信号VC1として出力する動作を行う。また、ラッチFF1bの真理値表を図14(B)に示す。なお、セレクタSL2およびSL3の構成も、セレクタSL1の構成と同様であるため、ここでは詳細な説明は省略する。
【0025】
また、セレクタSL0の回路構成について説明する。セレクタSL0は、図3のセレクタSL1におけるラッチFF1bに代えて、リセット機能付きラッチ(以下ラッチ)FF0bを備える。ラッチFF0bのリセット端子Lにはリセット信号VLHが入力され、入力端子Dには接地電圧VSSが入力され、クロック端子Gには反転信号OUTXが入力される。ラッチFF0bの出力端子Qからは、バラクタ切替信号VC0Bが出力される。ラッチFF0bは、反転信号OUTXの立ち上がりエッジに応じて接地電圧VSSをラッチし、ローレベルのバラクタ切替信号VC0Bを出力する動作を行う。なお、セレクタSL0のその他の構成は、セレクタSL1の構成と同様であるため、ここでは詳細な説明は省略する。
【0026】
図6を用いて、バラクタVA0ないしVA3について説明する。バラクタVA0ないしVA3は、制御電圧VTの変化に応じて容量値が変化する可変容量素子である。バラクタVA0は粗調整用バラクタであり、バラクタVA1ないしVA3は微調整用バラクタである。図6(A)に、バラクタVA0における、制御電圧VTと容量値との関係を示す。バラクタVA0は、容量可変範囲CV0を有する。バラクタVA0の容量可変範囲CV0は、制御電圧VTの電圧範囲(0〜3(V))と1対1に対応する。バラクタVA0の容量可変範囲CV0は、複数の分割容量可変範囲CV0aないしCV0cに分割される。ここで、分割容量可変範囲CV0cとCV0bとの境界を定める制御電圧VTの値を、閾電圧Vth1と定義する。また、分割容量可変範囲CV0aとCV0bとの境界を定める制御電圧VTの値を、閾電圧Vth2と定義する。本実施形態の図4の例では、閾電圧Vth1=1(V)、閾電圧Vth2=2(V)とされる場合を説明する。
【0027】
また、図6(B)に、バラクタVA1ないしVA3における、制御電圧VTと容量値との関係を示す。バラクタVA1ないしVA3の各々は、容量可変範囲CV1ないしCV3を有する。容量可変範囲CV1ないしCV3の可変範囲は、バラクタVA0の容量値の容量可変範囲CV0よりも小さい範囲とされる。また、容量可変範囲CV1ないしCV3の範囲は、バラクタVA0の容量可変範囲CV0をカバーするように、互いに異なる範囲に設定される。そして、バラクタVA0の分割容量可変範囲CV0aないしCV0cの各々に対応するように、バラクタVA1ないしVA3の容量可変範囲CV1ないしCV3が設定される。本実施例において、制御電圧VTが0.5V以下および2.5V以上となった場合、バラクタを切り替える。バラクタVA1ないしVA3の容量可変範囲CV1ないしCV3はバラクタに入力される制御電圧VTが0.5V以上2.5V以下の領域での容量可変範囲と定義する。
【0028】
図7を用いて、バラクタVA0ないしVA3における、制御電圧VTと発振周波数fVCOとの関係を説明する。図7(A)に、バラクタVA0における、制御電圧VTと発振周波数fVCOとの関係を示す。バラクタVA0は、周波数可変範囲fV0を有する。周波数可変範囲fV0は、複数の分割周波数可変範囲fV0aないしfV0cに分割される。また図7(B)に、バラクタVA1ないしVA3における、制御電圧VTと発振周波数fVCOとの関係を示す。バラクタVA1ないしVA3の各々は、周波数可変範囲fV1ないしfV3を有する。そして、バラクタVA0の分割周波数可変範囲fV0aないしfV0cの各々に対応するように、バラクタVA1ないしVA3の周波数可変範囲fV1ないしfV3が設定される。
【0029】
VCO34の動作を説明する。共振回路35の発振周波数fVCOは、インダクタL1およびL2のインダクタンスLと、バラクタVA0ないしVA3の何れかが有する容量Cとにより、次式で与えられる。
fVCO=1/(2π×(L×C)1/2)・・・(1)式
そして制御電圧VTにより、バラクタVA0ないしVA3の容量を変化させることができ、出力クロック信号CLKOの発振周波数fVCOを制御することができる。
【0030】
本発明に係るPLL回路1の動作を、図9および図10のフローと、図11ないし図13のタイミングチャートを用いて説明する。
【0031】
S1において、電源電圧VCCが立ち上がり、PLL回路1の回路動作が開始される(図11、時刻t0)。制御電圧VTが入力されていないため、信号V05はローレベルとなり、信号VLHはハイレベルとなる(図11、矢印Y1)。信号VLHの立ち上がりにより、セレクタ部32のセレクタSL1ないしSL3は、ローレベルへリセットされる。また、セレクタSL0から出力されるバラクタ切替信号VC0Bがローレベルとされるため、インバータINV6を介して出力されるバラクタ切替信号VC0がハイレベルとされ、スイッチSW0は導通状態とされる(矢印Y3)。よって、信号VLHの立ち上がりエッジに応じて、バラクタVA1ないしVA3の何れかを選択する設定から、バラクタVA0を選択する設定に初期化が行われる。
【0032】
S3において、設定周波数fSの設定が行われる。設定周波数fSの値は、ユーザ等によって、任意の値に設定可能とされる。設定周波数fSの設定が完了することに応じて、ハイレベルのリセット信号LEがPLL回路1に入力される(図11、時刻t1)。ここで設定される設定周波数fSは、後述する粗調整段階(S5〜S13)で選択されるバラクタVA0を使用した場合のVCOブロック3の制御電圧VTが、0.5V〜2.5Vの電圧範囲に入るものとする。
【0033】
S5において、PLL回路1はバラクタVA0を選択して、出力クロック信号CLKOの粗調整段階(S5〜S13)として動作する。制御電圧VTは0.5V〜2.5Vの電圧範囲で動作するので、電圧変化検出部51における信号V05はハイレベルに、信号V25はローレベルになる。その結果、出力信号VLHはローレベルとなる。
【0034】
S7において、PLLチューニングが行われる。PLLチューニングの動作について説明する。リファレンスカウンタ21は、入力クロック信号CLKRをN分周して、分周入力クロック信号CLKNを出力する。またメインカウンタ22は、出力クロック信号CLKOをM分周して、分周内部クロック信号CLKMを出力する。位相比較器23は、分周入力クロック信号CLKN及び分周内部クロック信号CLKMの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号UP、DNを出力する。
【0035】
チャージポンプ25は、位相差信号UP、DNに応じ、ローパスフィルタ26に対して正または負の位相差電流IPを供給する。すなわち、位相差信号UPが入力される場合には、正電流を供給し、位相差信号DNが入力される場合には、負電流を供給する。ローパスフィルタ26は、チャージポンプ25が出力する位相差電流IPを積分して制御電圧VTを出力する。
【0036】
VCO34は、ローパスフィルタ26から出力される制御電圧VTに応じた周波数の出力クロック信号CLKOを生成する。そして、分周入力クロック信号CLKN及び分周内部クロック信号CLKMの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号CLKOの発振周波数fVCOが設定周波数fSに一致するように、PLLチューニングが行われる。
【0037】
S9において、バラクタVA0を用いた粗調整段階において、発振周波数fVCOが設定周波数fSにロックする(図11,時刻t2)。この時の制御電圧VTの値を、ロック制御電圧VTL1と定義する。本実施形態の説明例では、ロック制御電圧VTL1が1.2(V)となる場合を説明する。
【0038】
S11において、VT電圧検出部31で、選択信号V1ないしV3が設定される。VT電圧検出部31は、入力される制御電圧VTの値に応じて、バラクタVA1ないしVA3のうちの何れを選択するかを決定する回路である。具体的には、インバータINV1およびINV2を用いることにより、制御電圧VTの値に対応する分割可変範囲を、分割容量可変範囲CV0aないしCV0cのうちから選択する。そして、デコーダ部41を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号V1ないしV3を生成する。
【0039】
本実施形態の例では、ロック制御電圧VTL1が1.2(V)の場合を説明しているため、インバータINV1から出力される信号OUT1およびバッファBUF1から出力される信号OUT21はローレベルとされる。また、インバータINV2から出力される信号OUT2およびバッファBUF2から出力される信号OUT22はハイレベルとされる。よって、図8のデコード例に示すように、選択信号V1およびV3はハイレベルとされ、選択信号V2はローレベルとされる。これにより、図6(A)に示すように、ロック制御電圧VTL1に対応する分割可変範囲として、分割容量可変範囲CV0bが選択される。そして、分割可変範囲CV0bに対応するバラクタとして、バラクタVA2が選択される。
【0040】
S13において、ロック状態が所定時間LTの間継続されることに応じて、ロック検出器24からハイレベルのロック検出信号LDが出力される。本実施形態の例では、図11の時刻t3においてロック検出が行われ、ロック検出信号LDがハイレベルに遷移する。そして、粗調整段階から微調整段階(S15〜S29)へ移行する。
【0041】
S15において、セレクタ部32で、バラクタ切替信号VC0ないしVC3が生成される。バラクタ切替信号VC1ないしVC3は、ロック検出信号LDを用いて選択信号V1ないしV3をラッチすることによって生成される。また、バラクタ切替信号VC0は、ロック検出信号LDを用いて接地電圧VSSをラッチすることによって生成される。
【0042】
バラクタ切替信号VC1ないしVC3の生成動作を説明する。図11の時刻t3において、ロック検出信号LDがハイレベルに遷移することに応じて、フリップフロップFF1a(図3)から出力される反転信号LOXがハイレベルへ遷移する(矢印Y5)。ナンドゲートND11にはハイレベルの反転信号LOXおよびハイレベルの遅延ロック検出信号LDDが入力されるため、信号OUTはローレベルへ遷移し、反転信号OUTXはハイレベルへ遷移する(矢印Y7)。セレクタSL1のラッチFF1bでは、反転信号OUTXの立ち上がりエッジに応じて、ハイレベルの選択信号V1が反転された上でラッチされ、バラクタ切替信号VC1がローレベルに維持される(矢印Y9)。同様に、セレクタSL2では選択信号V2が反転された上でラッチされ、バラクタ切替信号VC2がハイレベルとされる(矢印Y9)。同様に、セレクタSL3では選択信号V3が反転された上でラッチされ、バラクタ切替信号VC3がローレベルに維持される(矢印Y9)。これにより、微調整段階への移行時点(時刻t3)での選択信号V1ないしV3の各々が、反転された上で、バラクタ切替信号VC1ないしVC3としてラッチされる。
【0043】
また、セレクタSL0のラッチFF0bでは、反転信号OUTXの立ち上がりエッジに応じて接地電圧VSSが反転された上でラッチされることで、バラクタ切替信号VC0Bがハイレベルへ遷移し、バラクタ切替信号VC0がローレベルへ遷移する(矢印Y11)。これにより、微調整段階への移行時点(時刻t3)において、VT電圧検出部31によって選択されていたバラクタVA2へ切り替える動作が行われる。
【0044】
S17(図10)において、スイッチSW0ないしSW3の切り替えにより、使用されるバラクタが切り替えられる。本実施形態の説明例では、時刻t4(図11)において、スイッチSW2が導通状態とされ、スイッチSW0は非導通状態とされることで、使用されるバラクタがバラクタVA0からVA2へ切り替えられる。
【0045】
このとき、制御電圧VTがロック制御電圧VTL1の状態で、バラクタVA0からVA2へ切り替わる。すると、切り替わり後におけるロック制御電圧VTL1での発振周波数fVCOは、設定周波数fSからずれた異なる値となるため、ロックが外れる(図7,矢印Y20)。よって、時刻t4(図11)において、ロック検出信号LDはローレベルに遷移する。
【0046】
S19において、ロックが外れることに応じて、PLLの再チューニングが開始される。再チューニングでは、切り替え後のバラクタVA2が用いられる。そして再チューニング中に、VT電圧検出部31において、選択信号V1ないしV3が再設定される(S20)。本実施形態の例では、図7(B)に示すように、再チューニングにより、ロック制御電圧VTL1からVTL2へ変化する(図7(B)、矢印Y21)。このような場合においても、ロック検出信号LDがハイレベルとなるとともに、信号CNT_OUTがローレベルとなっているため、バッファBUF1およびBUF2の出力信号OUT21およびOUT22は固定される。よって、このように、再チューニング時において、制御電圧VTの値が変化して閾電圧をまたぐ場合であっても、再チューニングの前後で選択信号V1ないしV3の値は変化しない。
【0047】
S21において、切り替え後のバラクタVA2を使用して、発振周波数fVCOが設定周波数fSに再ロックする。このときの制御電圧VTの値を、ロック制御電圧VTL2と定義する(図7(B))。
【0048】
S25において、ロック検出器24からロック検出信号LDが再出力される。本実施形態の例では、時刻t5(図11)において、ロック検出信号LDは再度ハイレベルへ遷移する。
【0049】
S27において、再ロック時以降においても、再チューニング時に使用されたバラクタVA2の選択が保持される。S29において、そして、再チューニング時に使用されたバラクタVA2で、発振周波数fVCOの設定周波数fSに対するロックが継続される(S29)。
【0050】
S31において、新規なPLL周波数設定がPLL回路1で行われたか否かが判断される。新規なPLL周波数設定が行われていないと判断される場合(S31:NO)には、S27へ戻り、ロック状態が維持される。一方、新規なPLL周波数設定が入力されていると判断される場合(S31:YES)には、バラクタの切り替えが必要か否か判断される(S33)。
【0051】
S33において、バラクタの切り替えが不要の場合(S33:NO)のタイミングチャートを図12に示す。新規設定周波数に応じた制御電圧VTが、0.5V以上2.5V以下の場合、バラクタVA1ないしVA3のうちから現在選択されているバラクタをそのまま新規設定周波数用のバラクタとして用いることが可能である。
時刻t21において、リセット信号LEが入力され、ロック検出信号LDがローレベルとなる。制御電圧VTが、0.5V以上2.5V以下の場合、信号VLHはローレベルとなる(図12、矢印Y23)。信号VLHがローレベルのとき、信号CNT_OUTもローレベルであり(図12、矢印Y25)、信号OUT21およびOUT22も変化しない(図12、矢印Y27)。よって、セレクタSL1ないしSL3の出力VC1ないしVC3も変化せず、バラクタの変更は行われず、時刻t21から所定時間LT経過後、時刻t22において、ロック検出信号LDがハイレベルとなる。そして、選択されているバラクタをそのまま選択し続け、設定を維持する(図10、S27)。
【0052】
S33において、バラクタの切り替えが必要な場合(S33:YES)のタイミングチャートを図13に示す。時刻t31において、リセット信号LEが入力され、ロック検出信号新規設定周波数に応じた制御電圧VTが0.5V未満または2.5Vより上の場合、信号VLHがハイレベルになり(図13、矢印Y31)、信号CNT_OUTがハイレベルになる(図13、矢印Y33)。信号CNT_OUTがハイレベルとなると、信号OUT21およびOUT22が制御信号VTに応じて変化する(図13、矢印Y35)。また、信号VLHがハイレベルになると、セレクタSL0ないしSL3がリセットされ、VC0がハイレベルとなり、VC1ないしVC3がローレベルとなる(図13、矢印Y37)。
VC0のみがハイレベルとなることで、バラクタVA2からバラクタVA0に切り替えられ、新たなPLLチューニング動作が開始される(図9、S5)。その後のフローについては、前述したフローと同様であるため、ここでは詳細な説明は省略する。
【0053】
本実施形態に係るPLL回路1の効果を説明する。PLL回路1では、VCO34に、粗調整用のバラクタVA0と、複数の微調整用のバラクタVA1ないしVA3が備えられる。そして、PLLチューニングが開始されると、バラクタVA0が選択され、粗調整段階とされる。粗調整段階では、発振周波数帯域は広くされるが、変換感度(Kv)が高くなり位相雑音特性が悪化すると共に、制御電圧VTに対する発振周波数fVCOの変化の直線性が劣化する。そして、初回のロック検出が行われることに応じて、バラクタVA1ないしVA3の何れかが選択され、微調整段階へ移行する。微調整段階では、発振周波数帯域は狭くなるが、位相雑音特性および発振周波数fVCOの変化の直線性が向上する。これにより、広周波数帯域で発振し、かつ低位相雑音特性および高直線性を有するPLL回路1を提供することができる。よって、PLL回路1でのロックレンジが狭くなることや、製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。更に、発振周波数の変更に伴う微調整用のバラクタVA1ないしVA3の再選択時に、現在選択されているバラクタVA1ないしVA3と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、バラクタの切り替えを抑止する。この微調整用バラクタの切り替えの抑止により、調整による動作時間の遅延を防止することが可能となる。
【0054】
また、本実施形態に係るPLL回路1のセレクタSL1では、フリップフロップFF1aは、入力されるロック検出信号を分周して反転信号LOXを出力する。また、ナンドゲートND11およびインバータINV12により、反転信号LOXから反転信号OUTXを生成する。そして、反転信号OUTXの立ち上がりエッジに応じて、ラッチFF1bにおいて、選択信号V1をラッチする。また、セレクタSL2およびSL3においても同様して、選択信号V2およびV3がラッチされる。これにより、ロック検出信号LDを分周した信号を用いて選択信号V1ないしV3のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号LDを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【0055】
また、本実施形態に係るPLL回路1では、バラクタの切り替え制御に、ロック検出信号LDを使用している。そして、PLLブロック2およびVCOブロック3は、PLLループを構成する上でセットで用いられる回路であることから、ロック検出信号LDは必須の信号である。すると、必須の信号であるロック検出信号LDを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【0056】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、本実施形態に係るPLL回路1では、粗調整段階と微調整段階の2段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【0057】
また、本実施形態に係るPLL回路1では、共振回路35内において、スイッチSW0ないしSW3が、インダクタL1およびL2やバラクタVA0ないしVA3などと直列に接続されない構成とされる。よって、スイッチSW0ないしSW3のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【0058】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【0059】
またロック検出器24では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、粗調整に必要な時間を短縮することが可能となる。
【0060】
また、インバータINV1およびINV2に代えて、コンパレータを用いてもよい。この場合、コンパレータの基準電圧に、閾電圧Vth1およびVth2を用いればよい。
【0061】
なお、バラクタVA0は第1の可変容量の一例、バラクタVA1ないしVA3は第2の可変容量の一例、VT電圧検出部31は選択部の一例、選択信号V1ないしV3は第1選択信号の一例、フリップフロップFF1aは報知回路の一例、ラッチFF1bはラッチ回路の一例である。
【0062】
以上の実施形態に関し、更に以下の付記を開示する。
(付記1)
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、前記第1の可変容量と前記複数の第2の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
入力される前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
入力される前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
(付記2)
前記選択部は、前記複数の第2の可変容量のうちの何れを選択するかを報知する第1選択信号を出力し、
前記セレクタ部は、前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第1選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第1選択信号をラッチし、ラッチした前記第1選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする付記1に記載の位相同期ループ回路。
(付記3)
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第1レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第2レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第1レベルから前記第2レベルへの遷移に応じて前記第1選択信号をラッチする
ことを特徴とする付記2に記載の位相同期ループ回路。
(付記4)
前記第1の可変容量の可変範囲は前記制御電圧の電圧範囲と1対1に対応し、
前記第1の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第2の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第2の可変容量を選択する
ことを特徴とする付記1ないし付記3の何れかに記載の位相同期ループ回路。
(付記5)
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする付記1に記載の位相同期ループ回路。
(付記6)
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数に所定期間一致することを検出することで前記ロック検出を行い、
前記粗調整段階での前記所定期間は、前記微調整段階での前記所定期間よりも短くされる
ことを特徴とする付記1ないし付記5の何れかに記載の位相同期ループ回路。
(付記7)
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【符号の説明】
【0063】
1 PLL回路
24 ロック検出器
31 VT電圧検出部
VA0ないしVA3 バラクタ
V1ないしV3 選択信号
SL0ないしSL3 セレクタ
FF1aおよびFF1b フリップフロップ
【技術分野】
【0001】
本発明は、広帯域の発振周波数帯域を有するPLL回路に関するものである。
【背景技術】
【0002】
VCO回路は、発振周波数帯域が広帯域であることが望まれる。一方、位相雑音および直線性の劣化を防ぐためには、発振周波数帯域を狭くすることが望ましい。そこで、従来では、複数のVCO回路や複数の可変容量素子を備え、設定発振周波数に対応するVCO回路や可変容量素子に切り替える技術が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−10599号公報
【特許文献2】特開2003−110424号公報
【特許文献3】米国特許第7,268,630号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、VCO回路や可変容量素子などを切り替える場合には、切り替えのための複雑な制御が必要となる場合がある。すると、切り替え制御回路の回路規模が大きくなり、半導体装置のチップサイズが増大するおそれがあるため問題である。
【0005】
本発明は前記背景技術の課題の少なくとも1つを解消するためになされたものであり、広帯域の発振周波数帯域を有するPLL回路およびPLL回路の制御方法を提供することを提案する。
【課題を解決するための手段】
【0006】
本開示の位相同期ループ回路は、第1の可変容量と、第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、複数の第2の可変容量の可変範囲は第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、第1の可変容量と複数の第2の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器を備える。また、入力される出力信号と基準周波数信号との位相比較結果に基づいて制御電圧を生成する位相比較部を備える。また、位相比較結果に基づいて、出力信号の発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部を備える。また、入力される制御電圧に応じて、複数の第2の可変容量の切り替えの要否を判定し、複数の第2の可変容量のうちの何れを選択するかを決定する選択部を備える。また、ロック検出部の出力と選択部の出力とが入力され、出力信号の粗調整段階においては第1の可変容量を選択させ、粗調整段階において出力信号のロックが検出された場合に出力信号の微調整段階へ移行し、微調整段階においては微調整段階に移行する場合において選択部によって選択されていた第2の可変容量を選択させるセレクタ部を備えることを特徴とする。
【発明の効果】
【0007】
本開示のPLL回路によれば、チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なPLL回路を提供することが可能になる。更に、発振周波数帯域の変更に伴う可変容量の再選択時に、現在選択されている可変容量と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、可変容量の切り替えを抑止することで、調整による動作時間の遅延を防止することが可能となる。
【図面の簡単な説明】
【0008】
【図1】PLL回路1における一実施例の回路図である。
【図2】VCOブロック3における一実施例の回路図である。
【図3】セレクタSL1における一実施例の回路図である。
【図4】バッファBUF1における一実施例の回路図である。
【図5】バッファBUF1における一実施例の真理値表である。
【図6】バラクタにおける一実施例の特性図(その1)である。
【図7】バラクタにおける一実施例の特性図(その2)である。
【図8】デコーダ部41における一実施例のデコード例である。
【図9】PLL回路1における一実施例のフロー図(その1)である。
【図10】PLL回路1における一実施例のフロー図(その2)である。
【図11】PLL回路1の動作を示すタイミングチャート(1)である。
【図12】PLL回路1の動作を示すタイミングチャート(2)である。
【図13】PLL回路1の動作を示すタイミングチャート(3)である。
【図14】フリップフロップFF1a、ラッチFF1bにおける一実施例の真理値表である。
【発明を実施するための形態】
【0009】
本開示のPLL回路1に係る実施形態を図1ないし図9を用いて説明する。図1に、本実施形態に係るPLL回路1の回路図を示す。PLL回路1は、PLLブロック2およびVCOブロック3を備える。PLLブロック2は、リファレンスカウンタ21、メインカウンタ22、位相比較器23、ロック検出器24、チャージポンプ25、ローパスフィルタ26を備える。PLL回路1には、クロック信号CKS、データ信号DATA、リセット信号LEが入力される。PLL回路1は3wire−PLLであり、クロック信号CKS、データ信号DATA、リセット信号LEの3つの信号により設定周波数fSの設定などの各種設定が行われる。リファレンスカウンタ21には、入力クロック信号CLKRが入力され、分周入力クロック信号CLKNが出力される。メインカウンタ22には、出力クロック信号CLKOが入力され、分周内部クロック信号CLKMが出力される。位相比較器23には分周入力クロック信号CLKNおよび分周内部クロック信号CLKMが入力される。位相比較器23から出力される位相差信号UPおよびDNはチャージポンプ25に入力され、チャージポンプ25からは位相差電流IPが出力される。位相差電流IPはローパスフィルタ26に入力され、ローパスフィルタ26からは制御電圧VTが出力され、VCOブロック3に入力される。また、位相比較器23から出力される一致信号SDは、ロック検出器24に入力される。ロック検出器24からはロック検出信号LDが出力され、VCOブロック3に入力される。
【0010】
VCOブロック3は、VT電圧検出部31、セレクタ部32、スイッチ部33、VCO(電圧制御型発振器)34を備える。VT電圧検出部31には制御電圧VTが入力され、選択信号V1ないしV3が出力される。セレクタ部32には、選択信号V1ないしV3、ロック検出信号LD、リセット信号LEが入力され、バラクタ切替信号VC0ないしVC3が出力される。スイッチ部33には、バラクタ切替信号VC0ないしVC3、制御電圧VTが入力される。スイッチ部33から出力された制御電圧VTはVCO34に入力され、VCO34からは出力クロック信号CLKOが出力される。
【0011】
図2に、VCOブロック3の詳細な回路図を示す。VT電圧検出部31は、インバータINV1およびINV2と、バッファBUF1およびBUF2と、デコーダ部41と、電圧変化検出部51を備える。インバータINV1には制御電圧VTが入力され、信号OUT1が出力される。インバータINV2には制御電圧VTが入力され、信号OUT2が出力される。インバータINV1の論理閾値電圧は、後述する閾電圧Vth1に合わせた値(1(V))に調整される。インバータINV1の信号OUT1は、制御電圧VTが1(V)よりも小さい時にはハイレベル、制御電圧VTが1(V)よりも大きい時にはローレベルとなる。また、インバータINV2の論理閾値電圧は、後述する閾電圧Vth2に合わせた値(2(V))に調整される。インバータINV2の信号OUT2は、制御電圧VTが2(V)よりも小さい時にはハイレベル、制御電圧VTが2(V)よりも大きい時にはローレベルとなる。バッファBUF1には、信号OUT1ないし後述する信号CNT_OUTが入力され、信号OUT21を出力する。バッファBUF2には、信号OUT2ないし後述する信号CNT_OUTが入力され、信号OUT22を出力する。
【0012】
図4にバッファBUF1の回路図を示す。信号OUT1はPチャネル型電界効果トランジスタP21のソースおよびNチャネル型電界効果トランジスタN21のソースに入力される。Pチャネル型電界効果トランジスタP21のゲートには、信号CNT_OUTがインバータINV21を介して入力される。Nチャネル型電界効果トランジスタN21のゲートには、信号CNT_OUTが入力される。Pチャネル型電界効果トランジスタP21のドレインとNチャネル型電界効果トランジスタN21のドレインは接続され、インバータINV22およびINV24を介して信号OUT21としてバッファBUF1の外部に出力される。また、Pチャネル型電界効果トランジスタP21のドレインとNチャネル型電界効果トランジスタN21のドレインは、インバータINV22およびINV23を介し、Pチャネル型電界効果トランジスタP22のソースおよびNチャネル型電界効果トランジスタN22のソースと接続される。Pチャネル型電界効果トランジスタP22のゲートには信号CNT_OUTが入力される。Nチャネル型電界効果トランジスタN22のゲートにはインバータINV21を介して信号CNT_OUTが入力される。Pチャネル型電界効果トランジスタP22のドレインとNチャネル型電界効果トランジスタN22のドレインは接続され、Pチャネル型電界効果トランジスタP21のドレインおよびNチャネル型電界効果トランジスタN21のドレインと接続される。
【0013】
図5にバッファBUF1の動作を表す真理値表を示す。信号CNT_OUTがローレベル即ち0である限り、出力OUT21は前の出力を保持する。信号CNT_OUTがハイレベル即ち1である場合、入力される信号OUT1がローレベル即ち0である場合、出力OUT21はローレベル即ち0となる。また、信号CNT_OUTがハイレベル即ち1である場合、入力される信号OUT1がハイレベル即ち1である場合、出力OUT21はハイレベル即ち1となる。なお、バッファBUF2の回路構成はバッファBUF1と等しく、バッファBUF1の入力信号OUT1をOUT2に置き換え、出力信号OUT21をOUT22に置き換えたものである。
【0014】
デコーダ部41は、インバータINV3ないしINV5、ナンドゲートND1ないしND3を備える。ナンドゲートND1には、信号OUT21がインバータINV4を介して入力されると共に、信号OUT22がインバータINV5を介して入力され、選択信号V1が出力される。ナンドゲートND2には、信号OUT21がインバータINV3を介して入力されると共に、信号OUT22が入力され、選択信号V2が出力される。ナンドゲートND3には、信号OUT21およびOUT22が入力され、選択信号V3が出力される。デコーダ部41によって、信号OUT21およびOUT22がデコードされ、選択信号V1ないしV3が生成される。
【0015】
図8に、デコーダ部41によるデコード例を示す。制御電圧VTが0(V)から1(V)の範囲では、選択信号V1およびV2がハイレベル、選択信号V3がローレベルとされる。また、制御電圧VTが1(V)から2(V)の範囲では、選択信号V1およびV3がハイレベル、選択信号V2がローレベルとされる。また、制御電圧VTが2(V)から3(V)の範囲では、選択信号V2およびV3がハイレベル、選択信号V1がローレベルとされる。
【0016】
電圧変化検出部51は、インバータINV51ないしINV55、ナンドゲートND51ないしND53を備える。ナンドゲートND51には、制御電圧VTがインバータINV51とインバータINV52を介して信号V05として入力されるとともに、制御電圧VTがインバータINV53を介して信号V25として入力される。インバータINV51の論理閾値電圧は後述する閾電圧Vth1より小さい値(0.5(V))に調整される。また、インバータINV53の論路閾値電圧は、後述する閾電圧Vth2よりも大きい値(2.5(V))に調整される。信号V05は制御電圧VTが0.5Vより小さいときにローレベルとなり、制御電圧VTが0.5V以上のときにハイレベルとなる信号である。また、信号V25は制御電圧VTが2.5Vより大きいときにローレベルとなり、制御電圧VTが2.5V以下のときにハイレベルとなる信号である。ナンドゲートND51の出力信号VLHは、制御電圧VTが0.5V以上2.5V以下の場合にローレベルとなり、制御電圧VTが0.5Vより小さい、または、2.5Vより大きい場合にハイレベルとなる。信号VLHは後述するラッチ回路52、セレクタSL0ないしSL3へ入力される。
【0017】
また、電圧変化検出部51の備えるインバータINV54およびINV55、ナンドゲートND52およびND53はラッチ回路52として動作する。ナンドゲートND52には、インバータINV54を介したロック検出信号LDおよびナンドゲートND53の出力信号が入力される。ナンドゲートND53には、INV55を介した信号VLHおよびナンドゲートND52の出力信号が入力される。ナンドゲートND53の出力信号CNT_OUTは、バッファBUF1およびBUF2へ入力される。
【0018】
セレクタ部32は、セレクタSL0ないしSL3を備える。セレクタSL0ないしSL3の各々には、信号VLH、ロック検出信号LDおよびリセット信号LEが入力される。また、セレクタSL0には接地電圧VSSが入力され、セレクタSL1には選択信号V1が入力され、セレクタSL2には選択信号V2が入力され、セレクタSL3には選択信号V3が入力される。セレクタSL0から出力されるバラクタ切替信号VC0Bは、インバータINV6で反転され、バラクタ切替信号VC0として出力される。インバータINV6から出力されるバラクタ切替信号VC0は、スイッチSW0の制御端子に入力される。また、セレクタSL1ないしSL3の各々からは、バラクタ切替信号VC1ないしVC3が出力され、スイッチSW1ないしSW3の各々の制御端子に入力される。
【0019】
スイッチ部33は、スイッチSW0ないしSW3を備える。スイッチSW0ないしSW3の入力端子の各々には、制御電圧VTが共通して入力される。また、スイッチSW0ないしSW3の出力端子の各々は、VCO34のバラクタVA0ないしVA3の入力端子の各々に接続される。スイッチSW0ないしSW3は、バラクタ切替信号VC0ないしVC3がハイレベルとされる期間においては導通状態とされ、ローレベルとされる期間においては非導通状態とされるスイッチである。
【0020】
VCO34は、インダクタL1およびL2、バラクタVA0ないしVA3、トランジスタTr1およびTr2、定電流源CG1を備える。インダクタL1およびL2の一端は、電源電圧VCCに共通に接続される。インダクタL1およびL2の他端には、バラクタVA0ないしVA3がそれぞれ接続されている。インダクタL1およびL2と、バラクタVA0ないしVA3によって、共振回路35が構成される。
【0021】
トランジスタTr1およびTr2のコレクタ端子は、共振回路35に接続される。トランジスタTr1のベース端子はトランジスタTr2のコレクタ端子に接続され、トランジスタTr2のベース端子はトランジスタTr1のコレクタ端子に接続される。トランジスタTr1およびTr2のエミッタ端子は、定電流源CG1を介して接地電圧VSSに接続される。トランジスタTr1およびTr2によって、共振回路によって生成された発振信号が増幅される。トランジスタTr2のコレクタ端子からは、増幅された発振信号が、出力クロック信号CLKOとして出力される。
【0022】
図3を用いて、セレクタ部32に備えられるセレクタSL1の回路構成について説明する。セレクタSL1は、リセット機能付きフリップフロップ(以下フリップフロップ)FF1a、リセット機能付きラッチ(以下ラッチ)FF1b、インバータINV11およびINV12、ナンドゲートND11、遅延部DPを備える。インバータINV11にはロック検出信号LDが入力され、反転ロック検出信号LDXが出力される。フリップフロップFF1aのリセット端子Lにはリセット信号LEが入力され、入力端子CKにはロック検出信号LDが入力され、反転入力端子XCKには反転ロック検出信号LDXが入力される。フリップフロップFF1aの出力端子Qからは信号LOが出力され、反転出力端子QXからは信号LOの反転信号である反転信号LOXが出力される。また、フリップフロップFF1aの真理値表を図14(A)に示す。
【0023】
遅延部DPは、偶数段のインバータを備えており、入力信号に遅延時間を付与して出力する回路である。遅延部DPにはロック検出信号LDが入力され、遅延時間が付与された遅延ロック検出信号LDDが出力される。遅延部DPは、ヒゲ状のスパイクノイズの発生を防止するための回路である。ナンドゲートND11には、遅延ロック検出信号LDDおよび信号LOXが入力され、信号OUTが出力される。信号OUTは、インバータINV12で反転され、反転信号OUTXとして出力される。
【0024】
ラッチFF1bのリセット端子Lには信号VLHが入力され、入力端子Dには選択信号V1が入力され、クロック端子Gには反転信号OUTXが入力される。ラッチFF1bの出力端子Qからは、バラクタ切替信号VC1が出力される。ラッチFF1bは、反転信号OUTXの立ち上がりエッジに応じて選択信号V1をラッチし、反転して、バラクタ切替信号VC1として出力する動作を行う。また、ラッチFF1bの真理値表を図14(B)に示す。なお、セレクタSL2およびSL3の構成も、セレクタSL1の構成と同様であるため、ここでは詳細な説明は省略する。
【0025】
また、セレクタSL0の回路構成について説明する。セレクタSL0は、図3のセレクタSL1におけるラッチFF1bに代えて、リセット機能付きラッチ(以下ラッチ)FF0bを備える。ラッチFF0bのリセット端子Lにはリセット信号VLHが入力され、入力端子Dには接地電圧VSSが入力され、クロック端子Gには反転信号OUTXが入力される。ラッチFF0bの出力端子Qからは、バラクタ切替信号VC0Bが出力される。ラッチFF0bは、反転信号OUTXの立ち上がりエッジに応じて接地電圧VSSをラッチし、ローレベルのバラクタ切替信号VC0Bを出力する動作を行う。なお、セレクタSL0のその他の構成は、セレクタSL1の構成と同様であるため、ここでは詳細な説明は省略する。
【0026】
図6を用いて、バラクタVA0ないしVA3について説明する。バラクタVA0ないしVA3は、制御電圧VTの変化に応じて容量値が変化する可変容量素子である。バラクタVA0は粗調整用バラクタであり、バラクタVA1ないしVA3は微調整用バラクタである。図6(A)に、バラクタVA0における、制御電圧VTと容量値との関係を示す。バラクタVA0は、容量可変範囲CV0を有する。バラクタVA0の容量可変範囲CV0は、制御電圧VTの電圧範囲(0〜3(V))と1対1に対応する。バラクタVA0の容量可変範囲CV0は、複数の分割容量可変範囲CV0aないしCV0cに分割される。ここで、分割容量可変範囲CV0cとCV0bとの境界を定める制御電圧VTの値を、閾電圧Vth1と定義する。また、分割容量可変範囲CV0aとCV0bとの境界を定める制御電圧VTの値を、閾電圧Vth2と定義する。本実施形態の図4の例では、閾電圧Vth1=1(V)、閾電圧Vth2=2(V)とされる場合を説明する。
【0027】
また、図6(B)に、バラクタVA1ないしVA3における、制御電圧VTと容量値との関係を示す。バラクタVA1ないしVA3の各々は、容量可変範囲CV1ないしCV3を有する。容量可変範囲CV1ないしCV3の可変範囲は、バラクタVA0の容量値の容量可変範囲CV0よりも小さい範囲とされる。また、容量可変範囲CV1ないしCV3の範囲は、バラクタVA0の容量可変範囲CV0をカバーするように、互いに異なる範囲に設定される。そして、バラクタVA0の分割容量可変範囲CV0aないしCV0cの各々に対応するように、バラクタVA1ないしVA3の容量可変範囲CV1ないしCV3が設定される。本実施例において、制御電圧VTが0.5V以下および2.5V以上となった場合、バラクタを切り替える。バラクタVA1ないしVA3の容量可変範囲CV1ないしCV3はバラクタに入力される制御電圧VTが0.5V以上2.5V以下の領域での容量可変範囲と定義する。
【0028】
図7を用いて、バラクタVA0ないしVA3における、制御電圧VTと発振周波数fVCOとの関係を説明する。図7(A)に、バラクタVA0における、制御電圧VTと発振周波数fVCOとの関係を示す。バラクタVA0は、周波数可変範囲fV0を有する。周波数可変範囲fV0は、複数の分割周波数可変範囲fV0aないしfV0cに分割される。また図7(B)に、バラクタVA1ないしVA3における、制御電圧VTと発振周波数fVCOとの関係を示す。バラクタVA1ないしVA3の各々は、周波数可変範囲fV1ないしfV3を有する。そして、バラクタVA0の分割周波数可変範囲fV0aないしfV0cの各々に対応するように、バラクタVA1ないしVA3の周波数可変範囲fV1ないしfV3が設定される。
【0029】
VCO34の動作を説明する。共振回路35の発振周波数fVCOは、インダクタL1およびL2のインダクタンスLと、バラクタVA0ないしVA3の何れかが有する容量Cとにより、次式で与えられる。
fVCO=1/(2π×(L×C)1/2)・・・(1)式
そして制御電圧VTにより、バラクタVA0ないしVA3の容量を変化させることができ、出力クロック信号CLKOの発振周波数fVCOを制御することができる。
【0030】
本発明に係るPLL回路1の動作を、図9および図10のフローと、図11ないし図13のタイミングチャートを用いて説明する。
【0031】
S1において、電源電圧VCCが立ち上がり、PLL回路1の回路動作が開始される(図11、時刻t0)。制御電圧VTが入力されていないため、信号V05はローレベルとなり、信号VLHはハイレベルとなる(図11、矢印Y1)。信号VLHの立ち上がりにより、セレクタ部32のセレクタSL1ないしSL3は、ローレベルへリセットされる。また、セレクタSL0から出力されるバラクタ切替信号VC0Bがローレベルとされるため、インバータINV6を介して出力されるバラクタ切替信号VC0がハイレベルとされ、スイッチSW0は導通状態とされる(矢印Y3)。よって、信号VLHの立ち上がりエッジに応じて、バラクタVA1ないしVA3の何れかを選択する設定から、バラクタVA0を選択する設定に初期化が行われる。
【0032】
S3において、設定周波数fSの設定が行われる。設定周波数fSの値は、ユーザ等によって、任意の値に設定可能とされる。設定周波数fSの設定が完了することに応じて、ハイレベルのリセット信号LEがPLL回路1に入力される(図11、時刻t1)。ここで設定される設定周波数fSは、後述する粗調整段階(S5〜S13)で選択されるバラクタVA0を使用した場合のVCOブロック3の制御電圧VTが、0.5V〜2.5Vの電圧範囲に入るものとする。
【0033】
S5において、PLL回路1はバラクタVA0を選択して、出力クロック信号CLKOの粗調整段階(S5〜S13)として動作する。制御電圧VTは0.5V〜2.5Vの電圧範囲で動作するので、電圧変化検出部51における信号V05はハイレベルに、信号V25はローレベルになる。その結果、出力信号VLHはローレベルとなる。
【0034】
S7において、PLLチューニングが行われる。PLLチューニングの動作について説明する。リファレンスカウンタ21は、入力クロック信号CLKRをN分周して、分周入力クロック信号CLKNを出力する。またメインカウンタ22は、出力クロック信号CLKOをM分周して、分周内部クロック信号CLKMを出力する。位相比較器23は、分周入力クロック信号CLKN及び分周内部クロック信号CLKMの位相比較を行い、位相比較結果に応じたパルス幅の位相差信号UP、DNを出力する。
【0035】
チャージポンプ25は、位相差信号UP、DNに応じ、ローパスフィルタ26に対して正または負の位相差電流IPを供給する。すなわち、位相差信号UPが入力される場合には、正電流を供給し、位相差信号DNが入力される場合には、負電流を供給する。ローパスフィルタ26は、チャージポンプ25が出力する位相差電流IPを積分して制御電圧VTを出力する。
【0036】
VCO34は、ローパスフィルタ26から出力される制御電圧VTに応じた周波数の出力クロック信号CLKOを生成する。そして、分周入力クロック信号CLKN及び分周内部クロック信号CLKMの位相差が一定となるようにフィードバック制御される。これにより、出力クロック信号CLKOの発振周波数fVCOが設定周波数fSに一致するように、PLLチューニングが行われる。
【0037】
S9において、バラクタVA0を用いた粗調整段階において、発振周波数fVCOが設定周波数fSにロックする(図11,時刻t2)。この時の制御電圧VTの値を、ロック制御電圧VTL1と定義する。本実施形態の説明例では、ロック制御電圧VTL1が1.2(V)となる場合を説明する。
【0038】
S11において、VT電圧検出部31で、選択信号V1ないしV3が設定される。VT電圧検出部31は、入力される制御電圧VTの値に応じて、バラクタVA1ないしVA3のうちの何れを選択するかを決定する回路である。具体的には、インバータINV1およびINV2を用いることにより、制御電圧VTの値に対応する分割可変範囲を、分割容量可変範囲CV0aないしCV0cのうちから選択する。そして、デコーダ部41を用いることにより、選択された分割可変範囲に対応するバラクタを選択するための選択信号V1ないしV3を生成する。
【0039】
本実施形態の例では、ロック制御電圧VTL1が1.2(V)の場合を説明しているため、インバータINV1から出力される信号OUT1およびバッファBUF1から出力される信号OUT21はローレベルとされる。また、インバータINV2から出力される信号OUT2およびバッファBUF2から出力される信号OUT22はハイレベルとされる。よって、図8のデコード例に示すように、選択信号V1およびV3はハイレベルとされ、選択信号V2はローレベルとされる。これにより、図6(A)に示すように、ロック制御電圧VTL1に対応する分割可変範囲として、分割容量可変範囲CV0bが選択される。そして、分割可変範囲CV0bに対応するバラクタとして、バラクタVA2が選択される。
【0040】
S13において、ロック状態が所定時間LTの間継続されることに応じて、ロック検出器24からハイレベルのロック検出信号LDが出力される。本実施形態の例では、図11の時刻t3においてロック検出が行われ、ロック検出信号LDがハイレベルに遷移する。そして、粗調整段階から微調整段階(S15〜S29)へ移行する。
【0041】
S15において、セレクタ部32で、バラクタ切替信号VC0ないしVC3が生成される。バラクタ切替信号VC1ないしVC3は、ロック検出信号LDを用いて選択信号V1ないしV3をラッチすることによって生成される。また、バラクタ切替信号VC0は、ロック検出信号LDを用いて接地電圧VSSをラッチすることによって生成される。
【0042】
バラクタ切替信号VC1ないしVC3の生成動作を説明する。図11の時刻t3において、ロック検出信号LDがハイレベルに遷移することに応じて、フリップフロップFF1a(図3)から出力される反転信号LOXがハイレベルへ遷移する(矢印Y5)。ナンドゲートND11にはハイレベルの反転信号LOXおよびハイレベルの遅延ロック検出信号LDDが入力されるため、信号OUTはローレベルへ遷移し、反転信号OUTXはハイレベルへ遷移する(矢印Y7)。セレクタSL1のラッチFF1bでは、反転信号OUTXの立ち上がりエッジに応じて、ハイレベルの選択信号V1が反転された上でラッチされ、バラクタ切替信号VC1がローレベルに維持される(矢印Y9)。同様に、セレクタSL2では選択信号V2が反転された上でラッチされ、バラクタ切替信号VC2がハイレベルとされる(矢印Y9)。同様に、セレクタSL3では選択信号V3が反転された上でラッチされ、バラクタ切替信号VC3がローレベルに維持される(矢印Y9)。これにより、微調整段階への移行時点(時刻t3)での選択信号V1ないしV3の各々が、反転された上で、バラクタ切替信号VC1ないしVC3としてラッチされる。
【0043】
また、セレクタSL0のラッチFF0bでは、反転信号OUTXの立ち上がりエッジに応じて接地電圧VSSが反転された上でラッチされることで、バラクタ切替信号VC0Bがハイレベルへ遷移し、バラクタ切替信号VC0がローレベルへ遷移する(矢印Y11)。これにより、微調整段階への移行時点(時刻t3)において、VT電圧検出部31によって選択されていたバラクタVA2へ切り替える動作が行われる。
【0044】
S17(図10)において、スイッチSW0ないしSW3の切り替えにより、使用されるバラクタが切り替えられる。本実施形態の説明例では、時刻t4(図11)において、スイッチSW2が導通状態とされ、スイッチSW0は非導通状態とされることで、使用されるバラクタがバラクタVA0からVA2へ切り替えられる。
【0045】
このとき、制御電圧VTがロック制御電圧VTL1の状態で、バラクタVA0からVA2へ切り替わる。すると、切り替わり後におけるロック制御電圧VTL1での発振周波数fVCOは、設定周波数fSからずれた異なる値となるため、ロックが外れる(図7,矢印Y20)。よって、時刻t4(図11)において、ロック検出信号LDはローレベルに遷移する。
【0046】
S19において、ロックが外れることに応じて、PLLの再チューニングが開始される。再チューニングでは、切り替え後のバラクタVA2が用いられる。そして再チューニング中に、VT電圧検出部31において、選択信号V1ないしV3が再設定される(S20)。本実施形態の例では、図7(B)に示すように、再チューニングにより、ロック制御電圧VTL1からVTL2へ変化する(図7(B)、矢印Y21)。このような場合においても、ロック検出信号LDがハイレベルとなるとともに、信号CNT_OUTがローレベルとなっているため、バッファBUF1およびBUF2の出力信号OUT21およびOUT22は固定される。よって、このように、再チューニング時において、制御電圧VTの値が変化して閾電圧をまたぐ場合であっても、再チューニングの前後で選択信号V1ないしV3の値は変化しない。
【0047】
S21において、切り替え後のバラクタVA2を使用して、発振周波数fVCOが設定周波数fSに再ロックする。このときの制御電圧VTの値を、ロック制御電圧VTL2と定義する(図7(B))。
【0048】
S25において、ロック検出器24からロック検出信号LDが再出力される。本実施形態の例では、時刻t5(図11)において、ロック検出信号LDは再度ハイレベルへ遷移する。
【0049】
S27において、再ロック時以降においても、再チューニング時に使用されたバラクタVA2の選択が保持される。S29において、そして、再チューニング時に使用されたバラクタVA2で、発振周波数fVCOの設定周波数fSに対するロックが継続される(S29)。
【0050】
S31において、新規なPLL周波数設定がPLL回路1で行われたか否かが判断される。新規なPLL周波数設定が行われていないと判断される場合(S31:NO)には、S27へ戻り、ロック状態が維持される。一方、新規なPLL周波数設定が入力されていると判断される場合(S31:YES)には、バラクタの切り替えが必要か否か判断される(S33)。
【0051】
S33において、バラクタの切り替えが不要の場合(S33:NO)のタイミングチャートを図12に示す。新規設定周波数に応じた制御電圧VTが、0.5V以上2.5V以下の場合、バラクタVA1ないしVA3のうちから現在選択されているバラクタをそのまま新規設定周波数用のバラクタとして用いることが可能である。
時刻t21において、リセット信号LEが入力され、ロック検出信号LDがローレベルとなる。制御電圧VTが、0.5V以上2.5V以下の場合、信号VLHはローレベルとなる(図12、矢印Y23)。信号VLHがローレベルのとき、信号CNT_OUTもローレベルであり(図12、矢印Y25)、信号OUT21およびOUT22も変化しない(図12、矢印Y27)。よって、セレクタSL1ないしSL3の出力VC1ないしVC3も変化せず、バラクタの変更は行われず、時刻t21から所定時間LT経過後、時刻t22において、ロック検出信号LDがハイレベルとなる。そして、選択されているバラクタをそのまま選択し続け、設定を維持する(図10、S27)。
【0052】
S33において、バラクタの切り替えが必要な場合(S33:YES)のタイミングチャートを図13に示す。時刻t31において、リセット信号LEが入力され、ロック検出信号新規設定周波数に応じた制御電圧VTが0.5V未満または2.5Vより上の場合、信号VLHがハイレベルになり(図13、矢印Y31)、信号CNT_OUTがハイレベルになる(図13、矢印Y33)。信号CNT_OUTがハイレベルとなると、信号OUT21およびOUT22が制御信号VTに応じて変化する(図13、矢印Y35)。また、信号VLHがハイレベルになると、セレクタSL0ないしSL3がリセットされ、VC0がハイレベルとなり、VC1ないしVC3がローレベルとなる(図13、矢印Y37)。
VC0のみがハイレベルとなることで、バラクタVA2からバラクタVA0に切り替えられ、新たなPLLチューニング動作が開始される(図9、S5)。その後のフローについては、前述したフローと同様であるため、ここでは詳細な説明は省略する。
【0053】
本実施形態に係るPLL回路1の効果を説明する。PLL回路1では、VCO34に、粗調整用のバラクタVA0と、複数の微調整用のバラクタVA1ないしVA3が備えられる。そして、PLLチューニングが開始されると、バラクタVA0が選択され、粗調整段階とされる。粗調整段階では、発振周波数帯域は広くされるが、変換感度(Kv)が高くなり位相雑音特性が悪化すると共に、制御電圧VTに対する発振周波数fVCOの変化の直線性が劣化する。そして、初回のロック検出が行われることに応じて、バラクタVA1ないしVA3の何れかが選択され、微調整段階へ移行する。微調整段階では、発振周波数帯域は狭くなるが、位相雑音特性および発振周波数fVCOの変化の直線性が向上する。これにより、広周波数帯域で発振し、かつ低位相雑音特性および高直線性を有するPLL回路1を提供することができる。よって、PLL回路1でのロックレンジが狭くなることや、製造ばらつきに対する発振周波数範囲のマージンが不足するなどの問題を防止することが可能となる。更に、発振周波数の変更に伴う微調整用のバラクタVA1ないしVA3の再選択時に、現在選択されているバラクタVA1ないしVA3と同じ可変容量を用いて、変更後の発振周波数の出力が可能な場合、バラクタの切り替えを抑止する。この微調整用バラクタの切り替えの抑止により、調整による動作時間の遅延を防止することが可能となる。
【0054】
また、本実施形態に係るPLL回路1のセレクタSL1では、フリップフロップFF1aは、入力されるロック検出信号を分周して反転信号LOXを出力する。また、ナンドゲートND11およびインバータINV12により、反転信号LOXから反転信号OUTXを生成する。そして、反転信号OUTXの立ち上がりエッジに応じて、ラッチFF1bにおいて、選択信号V1をラッチする。また、セレクタSL2およびSL3においても同様して、選択信号V2およびV3がラッチされる。これにより、ロック検出信号LDを分周した信号を用いて選択信号V1ないしV3のラッチを制御することで、初回ロック検出時に選択されたバラクタの選択動作を、再ロック検出以降も保持することができる。よって、再ロック検出後にバラクタの切り替えが行われないように、バラクタの切り替え制御を行うことができる。また、バラクタの切り替え制御にロック検出信号LDを分周した信号を用いるため、信号の生成に必要なロジック回路の規模を小さくすることができ、チップ面積増加を抑えることが可能となる。
【0055】
また、本実施形態に係るPLL回路1では、バラクタの切り替え制御に、ロック検出信号LDを使用している。そして、PLLブロック2およびVCOブロック3は、PLLループを構成する上でセットで用いられる回路であることから、ロック検出信号LDは必須の信号である。すると、必須の信号であるロック検出信号LDを、バラクタの切り替え制御に流用することで、新規信号を不必要とすることができる。よって、バラクタの切り替え制御に用いる信号の生成に必要なロジック回路の規模を小さくすることができる。
【0056】
また、従来、複数のバラクタを切り替える制御を行う際に、バラクタを順次切り替えて行く制御を行う場合がある。この場合、切り替え実行回数は、最大でバラクタの数と一致することになる。しかし、本実施形態に係るPLL回路1では、粗調整段階と微調整段階の2段階で切り替え制御を行うことができるため、切り替え動作を簡略化することが可能となる。
【0057】
また、本実施形態に係るPLL回路1では、共振回路35内において、スイッチSW0ないしSW3が、インダクタL1およびL2やバラクタVA0ないしVA3などと直列に接続されない構成とされる。よって、スイッチSW0ないしSW3のオン抵抗に起因して、位相雑音劣化が発生する事態を防止することができる。
【0058】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【0059】
またロック検出器24では、再ロック時の判定条件に比して、初回ロック時の判定条件を甘くするとしてもよい。初回ロックは、使用するバラクタを決定するためのロックであるため、正確にロックする必要がないためである。また、判定条件の甘い初回ロック検出用のロック検出器と、判定条件の厳しい再ロック検出用のロック検出器とを備え、使用するロック検出器を切り替えるとしてもよい。これにより、粗調整に必要な時間を短縮することが可能となる。
【0060】
また、インバータINV1およびINV2に代えて、コンパレータを用いてもよい。この場合、コンパレータの基準電圧に、閾電圧Vth1およびVth2を用いればよい。
【0061】
なお、バラクタVA0は第1の可変容量の一例、バラクタVA1ないしVA3は第2の可変容量の一例、VT電圧検出部31は選択部の一例、選択信号V1ないしV3は第1選択信号の一例、フリップフロップFF1aは報知回路の一例、ラッチFF1bはラッチ回路の一例である。
【0062】
以上の実施形態に関し、更に以下の付記を開示する。
(付記1)
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、前記第1の可変容量と前記複数の第2の可変容量との何れを使用するかが選択可能とされ、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
入力される前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
入力される前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
(付記2)
前記選択部は、前記複数の第2の可変容量のうちの何れを選択するかを報知する第1選択信号を出力し、
前記セレクタ部は、前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第1選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第1選択信号をラッチし、ラッチした前記第1選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする付記1に記載の位相同期ループ回路。
(付記3)
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第1レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第2レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第1レベルから前記第2レベルへの遷移に応じて前記第1選択信号をラッチする
ことを特徴とする付記2に記載の位相同期ループ回路。
(付記4)
前記第1の可変容量の可変範囲は前記制御電圧の電圧範囲と1対1に対応し、
前記第1の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第2の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第2の可変容量を選択する
ことを特徴とする付記1ないし付記3の何れかに記載の位相同期ループ回路。
(付記5)
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする付記1に記載の位相同期ループ回路。
(付記6)
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数に所定期間一致することを検出することで前記ロック検出を行い、
前記粗調整段階での前記所定期間は、前記微調整段階での前記所定期間よりも短くされる
ことを特徴とする付記1ないし付記5の何れかに記載の位相同期ループ回路。
(付記7)
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【符号の説明】
【0063】
1 PLL回路
24 ロック検出器
31 VT電圧検出部
VA0ないしVA3 バラクタ
V1ないしV3 選択信号
SL0ないしSL3 セレクタ
FF1aおよびFF1b フリップフロップ
【特許請求の範囲】
【請求項1】
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
【請求項2】
前記選択部は、前記複数の第2の可変容量のうちの何れを選択するかを報知する第1選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第1選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第1選択信号をラッチし、ラッチした前記第1選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする請求項1に記載の位相同期ループ回路。
【請求項3】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第1レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第2レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第1レベルから前記第2レベルへの遷移に応じて前記第1選択信号をラッチする
ことを特徴とする請求項2に記載の位相同期ループ回路。
【請求項4】
前記第1の可変容量の可変範囲は前記制御電圧の電圧範囲と1対1に対応し、
前記第1の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第2の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第2の可変容量を選択する
ことを特徴とする請求項1ないし請求項3の何れかに記載の位相同期ループ回路。
【請求項5】
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする請求項1に記載の位相同期ループ回路。
【請求項6】
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【請求項1】
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器と、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成する位相比較部と、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するロック検出部と、
前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定する選択部と、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるセレクタ部と
を備えることを特徴とする位相同期ループ回路。
【請求項2】
前記選択部は、前記複数の第2の可変容量のうちの何れを選択するかを報知する第1選択信号を出力し、
前記セレクタ部は、
前記ロック検出が前記粗調整段階において検出されたことを報知する報知回路と、
前記第1選択信号と前記報知回路の出力とが入力され、前記報知回路から報知を受け取ることに応じて前記第1選択信号をラッチし、ラッチした前記第1選択信号を前記電圧制御型発振器へ出力するラッチ回路と
を備えることを特徴とする請求項1に記載の位相同期ループ回路。
【請求項3】
前記ロック検出部は、前記出力信号の前記発振周波数が前記設定発振周波数にロックされていない期間においては第1レベルのロック検出信号を出力し、前記出力信号の前記発振周波数が前記設定発振周波数にロックされている期間においては第2レベルのロック検出信号を出力し、
前記報知回路は、入力される前記ロック検出信号を分周して分周信号を出力し、
前記ラッチ回路は、前記分周信号の前記第1レベルから前記第2レベルへの遷移に応じて前記第1選択信号をラッチする
ことを特徴とする請求項2に記載の位相同期ループ回路。
【請求項4】
前記第1の可変容量の可変範囲は前記制御電圧の電圧範囲と1対1に対応し、
前記第1の可変容量の可変範囲は複数の分割可変範囲に分割され、
前記分割可変範囲の各々に対応するように前記複数の第2の可変容量の可変範囲が設定され、
前記選択部は、入力される前記制御電圧に対応する前記分割可変範囲を検出し、検出した前記分割可変範囲に対応する前記第2の可変容量を選択する
ことを特徴とする請求項1ないし請求項3の何れかに記載の位相同期ループ回路。
【請求項5】
前記セレクタ部は、前記設定発振周波数の値を変更することに応じて、前記微調整段階から前記粗調整段階へ再移行する
ことを特徴とする請求項1に記載の位相同期ループ回路。
【請求項6】
第1の可変容量と、前記第1の可変容量の容量値の可変範囲よりも小さい可変範囲を有する複数の第2の可変容量とを備え、前記複数の第2の可変容量の可変範囲は前記第1の可変容量の可変範囲をカバーするように互いに異なる範囲に設定され、入力される制御電圧に応じた発振周波数を有する出力信号を生成する電圧制御型発振器の制御方法であって、
前記出力信号と基準周波数信号との位相比較結果に基づいて前記制御電圧を生成するステップと、
前記位相比較結果に基づいて、前記出力信号の前記発振周波数が予め定められる設定発振周波数にロックされているか否かを検出するステップと、
前記制御電圧に応じて、前記複数の第2の可変容量の切り替えの要否を判定し、前記複数の第2の可変容量のうちの何れを選択するかを決定するステップと、
前記ロック検出部の出力と前記選択部の出力とが入力され、前記出力信号の粗調整段階においては前記第1の可変容量を選択させ、前記粗調整段階において前記出力信号のロックが検出された場合に前記出力信号の微調整段階へ移行し、前記微調整段階においては前記微調整段階に移行する場合において前記選択部によって選択されていた前記第2の可変容量を選択させるステップと
を備えることを特徴とする位相同期ループ回路の制御方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−9949(P2012−9949A)
【公開日】平成24年1月12日(2012.1.12)
【国際特許分類】
【出願番号】特願2010−141859(P2010−141859)
【出願日】平成22年6月22日(2010.6.22)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成24年1月12日(2012.1.12)
【国際特許分類】
【出願日】平成22年6月22日(2010.6.22)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
[ Back to top ]