位相同期回路および無線通信装置
【課題】周波数補正ミスをなくせ、電圧対周波数変換利得Ｋvcoを低く抑えることが可能で、ＰＬＬ位相ノイズ設計を緩和できる位相同期回路および無線通信装置を提供する。
【解決手段】キャリブレーション部１９０は、電圧制御発振器１８４の出力発振信号の周波数をカウントするカウンタ回路１９１と、カウンタ回路のカウント結果を保持しておくための第１および第２の記憶回路１９３，１９４と、カウンタ回路とターゲット周波数を比較し大小を判定する比較回路１９５と、比較回路の結果を受けカウンタ回路のカウント結果と第１の記憶回路の保持結果を比較し、電圧制御発振器の容量バンクを制御する制御回路１０６と、電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路１９７と、カウンタ回路のカウント結果と第１および第２の記憶回路の結果より演算を行い、演算結果に応じて電圧生成回路を制御する処理回路１９８と、を含む。
【解決手段】キャリブレーション部１９０は、電圧制御発振器１８４の出力発振信号の周波数をカウントするカウンタ回路１９１と、カウンタ回路のカウント結果を保持しておくための第１および第２の記憶回路１９３，１９４と、カウンタ回路とターゲット周波数を比較し大小を判定する比較回路１９５と、比較回路の結果を受けカウンタ回路のカウント結果と第１の記憶回路の保持結果を比較し、電圧制御発振器の容量バンクを制御する制御回路１０６と、電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路１９７と、カウンタ回路のカウント結果と第１および第２の記憶回路の結果より演算を行い、演算結果に応じて電圧生成回路を制御する処理回路１９８と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を有するキャリブレーション回路を有する位相同期回路および無線通信装置に関するものである。
【背景技術】
【０００２】
現在、ＲＦトランシーバでは高精度な出力周波数を実現可能な局部発振器として周波数シンセサイザが必要不可欠となっている。
【０００３】
図１は、ＲＦトランシーバの一般的な構成を示す図である。
図２は、図１中のＰＬＬ（周波数シンセサイザー）の一般的な構成を示す図である。
【０００４】
図１のＲＦトランシーバ１は、アンテナ２、低雑音増幅器（Low Noise Amplifier:ＬＮＡ）３、電力増幅器（Power Amplifier:ＰＡ）４、フィルタ５，６、ミキサ７，８、および周波数シンセサイザとしての位相同期回路（ＰＬＬ：Phase Locked Loop）９を有する。
【０００５】
図２のＰＬＬ９は、位相比較器（Phase Frequency Detector:ＰＦＤ）１０、チャージポンプ（Charge Pump:ＣＰ）１１、ループフィルタ（Loop Filter:ＬＦ）１２を有する。
ＰＬＬ９は、さらに、電圧制御発振器（Voltage Controlled Oscillator:ＶＣＯ）１３、および分周器（Divider:Ｎ）１４により構成される。
また、ＲＦトランシーバ１は高精度な変復調クロックが必要であるため、図２中のＶＣＯは一般的にインダクタＬとキャパシタＣを用いたＬＣ−ＶＣＯが用いられている。
【０００６】
図３は、ＬＣ−ＶＣＯの一般的な構成を示す図である。
【０００７】
図３に示すように、ＬＣ−ＶＣＯはインダクタＬ、オフセット容量ＣＯＳ、バラクタ容量ＣＶＡＲ、負性抵抗を実現するためのトランジスタＴＲ、および回路のバイアス抵抗ＲＴＯＰ、ＲＢＴＭを含んで構成される。
ここで、図３中の端子ＴＶＣＴＬおよび端子ＴＯＵＴはそれぞれ図２中の端子ＴＶＣＴＬおよび端子ＴＯＵＴを示している。
【０００８】
ここで、ＶＣＯ１３にＬＣ−ＶＣＯを用いたＰＬＬの動作を簡単に説明する。
まず、リファレンス信号ＲＥＦとＰＬＬ９の出力ＯＵＴを分周した信号ＦＢの位相差をＰＦＤ１０で位相差情報として検出しＣＰ１１にわたす。
その位相差に応じた電流をＣＰ１１がＬＦ１２に流し込み、ＬＦ１２が電圧情報へと変換する。その電圧ＶＣＴＬをＶＣＯ１３が受け取り、バラクタ容量ＣＶＡＲの容量を変化させ、発振周波数を変化させる。
このようにリファレンス信号ＲＥＦと信号ＦＢの位相（周波数）が同一になるまでフィードバックが行われることで、リファレンス信号ＲＥＦに同期したクロックが生成される。
【０００９】
図４は、ＬＣ−ＶＣＯのコントロール電圧対周波数特性を示す図である。
【００１０】
一般的にＬＣ−ＶＣＯの発振周波数可変レンジは実用性能上大きくても２倍程度であり、図４中に符号Ａで示すように周波数を変化させる。
これは、バラクタ容量ＣＶＡＲとオフセット容量ＣＯＳを数ビット（bit）設け、段階（デジタル）的に容量を変え、その間をバラクタ容量ＣＶＡＲで連続（アナログ）的に変化させることで実現される。
たとえば、図４中に符号Ｂで示すような特性も考えられるが、ＬＣ−ＶＣＯで実現することは非常に困難であり、実現できたとしてもＶＣＯ１３の電圧対周波数変換利得Ｋvcoが大きくなってしまう。
電圧対周波数変換利得Ｋvcoが大きくなってしまうとＣＰ１１の電流ノイズやＬＦ１２の抵抗ノイズ等がこのＫvco倍されてＶＣＯ１３の出力位相ノイズに変換されてしまう。
よって、電圧対周波数変換利得Ｋvcoは一般的に小さいほうが良く、この電圧対周波数変換利得Ｋvcoをできるだけ小さくすることでＰＬＬ全体としての位相ノイズ設計を緩和できる。
つまり、図４中の特性曲線Ａで示すように発振周波数を変化させるのが一般的であり、それなりに広い周波数レンジを低いＫvcoでカバー可能である。
【００１１】
このデジタル的に切り替えた１つの周波数カバーレンジを“バンド”と呼ぶことにする。
ここで非常に重要なのは、各バンド間に周波数冗長性を持たせておくことであり、この周波数冗長性のことを“バンドオーバーラップ”と呼ぶことにする。
後の説明のためにもこのバンドオーバーラップの定義をしておくことにする。
【００１２】
図５は、バンドオーバーラップの定義について説明するための図である。
図５に示すバンドＢａｎｄ１に注目すると、バンドオーバーラップは２つのバンド間の周波数冗長性であるため、バンドＢａｎｄ２との間のバンドオーバーラップＢＯＬＨ、バンドＢａｎｄ０との間のバンドオーバーラップＢＯＬＬが存在する。
バンドオーバーラップＢＯＬＨの定義は、周波数キャリブレーション電圧ＶｃａｌにおけるバンドＢａｎｄ１とバンドＢａｎｄ２のそれぞれの周波数Ｆ１とＦ２の中間周波数Ｆ１２ｃに対してどれだけのマージンをもっているかである。
具体的には、中間周波数Ｆ１２ｃに対して、バンドＢａｎｄ１に最大コントロール電圧Ｖｄｒｈを与えたときの発振周波数Ｆ１ｈがどれだけマージンを持っているかであり、以下のように表される。
【００１３】
【数１】
【００１４】
ここで、中間周波数ｆ１２ｃは以下の式で求められる。
【００１５】
【数２】
【００１６】
同様に、バンドオーバーラップＢＯＬＨは周波数キャリブレーション電圧ＶｃａｌにおけるバンドＢａｎｄ０とバンドＢａｎｄ１のそれぞれの周波数Ｆ１とＦ０の中間周波数Ｆ０１ｃに対してどれだけのマージンをもっているかである。
具体的には、中間周波数Ｆ０１ｃに対して、バンドＢａｎｄ１の最小コントロール電圧Ｖｄｒｌを与えたときの発振周波数Ｆ１ｍｉｎがどれだけマージンを持っているかであり、以下のように表される。
【００１７】
【数３】
【００１８】
中間周波数Ｆ０１ｃは次式で求められる。
【００１９】
【数４】
【００２０】
このバンドオーバーラップが無いと、ちょうどバンドとバンドの周波数の切れ目にターゲット周波数があった場合、ＰＬＬは周波数ロックできないことになる。
しかし、バンドオーバーラップを大きく取るということはＫvcoを高くすることと等価であり、ＰＬＬ位相ノイズ設計とのトレードオフとなるため、できるだけバンドオーバーラップを小さく設計したいというのが一般的である。
また、上記説明中にあった電圧ＶｄｒｈとＶｄｒｌはそれぞれＣＰが性能を保証できる出力ダイナミックレンジの最大値と最小値である。
よって、この電圧により周波数可変レンジが制限されるため、先端の低電圧プロセスでは、同じビット数で同様の周波数変化を実現する場合、Ｋvcoが高くなってしまい設計が厳しくなる。
さらに、システムの要求仕様としてターゲット周波数にロックさせ、その周波数に対して±数％周波数を変動させファインチューニングを行いたいという場合がある。このような場合にもバンドオーバーラップは大切な指標となる。
【００２１】
上記説明のようにバンドで周波数カバーレンジが限定されているため、ＰＬＬとしてターゲット周波数にロックするために適切なバンドを選択する必要があり、周波数キャリブレーションを行う必要がある。
このため、図６に示すようにＰＬＬ本体以外に周波数キャリブレーションを行うための回路が必要となる。
図６は、ＰＬＬ本体とキャリブレーション回路を示す図である。
【００２２】
キャリブレーション回路２０は、周波数カウンタ（Frequency Counter:ＦＣ）２１、ターゲット周波数記憶回路（ＲＥＧＴＧ）２２、周波数カウンタのカウンタ値保持回路（ＲＥＧＦＣ）２３を有する。
キャリブレーション回路２０は、ターゲット周波数に対してＦＣ２１がカウントした値を比較する比較回路（ＣＯＭＰ）２４を有する。
キャリブレーション回路２０は、ＣＯＭＰ２４の比較結果を判定し、ＶＣＯ１３に制御信号を供給するコントロール回路（ＣＴＬ）２５、およびＶＣＯ１３のコントロール電圧端子に電圧を与えるバイアス回路（ＶＢＩＡＳ）２６を有する。
【００２３】
図７は、一般的なキャリブレーションシーケンスを示す図である。
次に、一般的なキャリブレーションシーケンスを図７に関連付けて説明する。
【００２４】
まず、図６に示すＣＴＬ２５が、ＶＣＯ１３が最も遅い周波数で発振するように制御信号ＳＣＴＬを出力し、ＶＢＩＡＳ２６でコントロール電圧値を与える（ＳＴ１）。
ここでは、ＮはＳＣＴＬコードを示しており、最大にすることで容量を全てＯＮ状態にして発振周波数が最も遅くなる状態を仮定している。その状態で外部基準クロックREFCLKを規定カウント時間としてＶＣＯ１３の発振周波数をＦＣ２１がカウントする（ＳＴ２）。
そのＦＣ２１のカウント結果をＣＯＭＰ２４がＲＥＧＴＧ２２に保持されているターゲット周波数と比較し、ターゲット周波数より低ければ結果をＲＥＧＦＣ２３に保持する。再度ＣＴＬ２５がＳＣＴＬを変化させＶＣＯ１３の発振周波数が上がるように制御し、発振周波数がターゲット周波数を超えるまで上記シーケンスを繰り返す。
もし、発振周波数がターゲット周波数を超えたら、現在のカウント値とＲＥＧＦＣ２３に保持されている１つ前の状態のカウント値でどちらがよりターゲット値に近いかを比較し、どちらのバンドを採用するかを判定してキャリブレーションシーケンスが終了となる。
【００２５】
この周波数キャリブレーションで極めて重要なのは、選択すべきバンドを間違えないことである。
バンド選択を誤ってしまう原因は図６のうちＶＢＩＡＳで示されるキャリブレーション時に与える電圧とその電圧対ＶＣＯ発振周波数の関係によるものである。
図８にこの現象の例を示す。
図８（Ａ）および（Ｂ）は、キャリブレーション電圧による周波数キャリブレーションミスを説明するためのＶＣＯのコントロール電圧対周波数特性を示す図である。
【００２６】
図８（Ａ）はキャリブレーション成功の例を示している。
この例ではＶＣＯ１３のコントロール電圧の上限Ｖｄｒｈと下限Ｖｄｒｌのちょうど中間にキャリブレーション電圧Ｖｃａｌがあり、各バンドはＶｄｒｌ−Ｖｄｒｈ間でＶｃａｌとの交点に対して点対称である。
２つのバンドＢａｎｄ１とバンドＢａｎｄ２に対して、線Ｘで示すようにターゲット周波数Ｆｔｇがあるとする。また、ＶｃａｌをバンドＢａｎｄ１、Ｂａｎｄ２にそれぞれ与えたときの周波数がそれぞれＦ１ｃ、Ｆ２ｃとして示されており、その中間周波数がＦｃである。
先述のキャリブレーションシーケンスの説明から、Ｆｔｇ＜Ｆｃであることからキャリブレーション回路はバンドＢａｎｄ１を選択する。
よって、キャリブレーションシーケンスが終了して、ＰＬＬとして動作させるとＰＬＬのコントロール電圧が変化し、Ｖｃｔｌ＝ＶｌｆでＦｔｇにロックすることとなる。このとき周波数Ｆ１ｈはＦｔｇより十分高く、マージンがあることが分かる。
【００２７】
これに対して、図８（Ｂ）はキャリブレーションミスの例を示している。
この例では電圧Ｖｄｒｌ、Ｖｃａｌ、およびＶｄｒｈの関係は同じであるが、各バンドはＶｄｒｌ−Ｖｄｒｈ間でＶｃａｌに対して非対称である。
この図８（Ｂ）から、Ｆｔｇ＜Ｆｃであるため、周波数キャリブレーション回路２０はバンドＢａｎｄ１を選択する。キャリブレーションシーケンスを終了してＰＬＬ動作に移り、コントロール電圧を変化させバンドＢａｎｄ１の最高周波数Ｆ１ｈにしてもＦｔｇに到達しない。
つまり図８（Ｂ）に示すＶｃａｌで周波数キャリブレーションを行った場合、ＰＬＬはＦｔｇにロックすることができず、誤ったバンドを選択していることになる。
【発明の概要】
【発明が解決しようとする課題】
【００２８】
上記のようにＶＣＯ１３のコントロール電圧対周波数特性は非線形であり、非対称であり、この非線形性および非対称性は製造プロセスや温度等で変化する。
よって、上記説明のような固定電圧を周波数キャリブレーションに用いるとターゲット周波数に届かないバンドを選択してしまう可能性がある。
このキャリブレーションミスを防ぐため、バラクタ容量を大きくし、周波数変動量を増加させることでバンドオーバーラップを増加させ、確実にターゲット周波数をカバーできるように設計する。
しかし先述した通り、バンドオーバーラップを大きくとるということはｋvcoを大きくするのと等価であり、ＰＬＬの位相ノイズ設計とのトレードオフが問題となる。
【００２９】
本発明は、適切な周波数補正時の電圧を生成することができ、周波数補正ミスをなくすことができ、電圧対周波数変換利得Ｋvcoを低く抑えることが可能で、ＰＬＬ位相ノイズ設計を緩和することが可能な位相同期回路および無線通信装置を提供することにある。
【課題を解決するための手段】
【００３０】
本発明の第１の観点の位相同期回路は、容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、上記キャリブレーション部は、上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む。
【００３１】
本発明の第２の観点の無線通信装置は、無線信号を受信するアンテナと、基準信号に位相同期した発振信号を出力する位相同期回路と、アンテナで受信した受信信号の利得を制御する低雑音増幅器と、上記低雑音増幅器を介した受信信号を上記位相同期回路の発振信号を受けて周波数変換する第１の周波数変換部と、送信信号を上記位相同期回路の発振信号を受けて周波数変換する第２の周波数変換部と、上記第２の周波数変換部による送信信号を増幅し、上記アンテナ側に出力する電力増幅器と、を有し、上記位相同期回路は、容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、上記キャリブレーション部は、上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む。
【発明の効果】
【００３２】
本発明によれば、適切な周波数補正時の電圧を生成することができ、周波数補正ミスをなくすことができ、電圧対周波数変換利得Ｋvcoを低く抑えることが可能で、ＰＬＬ位相ノイズ設計を緩和することできる。
【図面の簡単な説明】
【００３３】
【図１】ＲＦトランシーバの一般的な構成を示す図である。
【図２】図１中のＰＬＬ（周波数シンセサイザー）の一般的な構成を示す図である。
【図３】ＬＣ−ＶＣＯの一般的な構成を示す図である。
【図４】ＬＣ−ＶＣＯのコントロール電圧対周波数特性を示す図である。
【図５】バンドオーバーラップの定義について説明するための図である。
【図６】ＰＬＬ本体とキャリブレーション回路を示す図である。
【図７】一般的なキャリブレーションシーケンスを示す図である。
【図８】キャリブレーション電圧による周波数キャリブレーションミスを説明するためのＶＣＯのコントロール電圧対周波数特性を示す図である。
【図９】本発明の実施形態に係る無線通信装置としてのＲＦトランシーバの構成例を示す図である。
【図１０】本発明の実施形態に係るキャリブレーション回路を含むＰＬＬ（周波数シンセサイザー）の構成例を示す図である。
【図１１】ＬＣ−ＶＣＯの構成例を示す図である。
【図１２】本実施形態に係るキャリブレーションシーケンスを示す図である。
【図１３】本実施形態に係る周波数キャリブレーションを説明するためのコントロール電圧対周波数特性を示す図である。
【図１４】電圧生成回路としてのバイアス回路の構成例を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は次の順番で行う。
１．ＲＦトランシーバ（無線通信装置）およびＰＬＬの基本構成
２．周波数キャリブレーション回路の構成およびキャリブレーションシーケンス
【００３５】
＜１．ＲＦトランシーバ（無線通信装置）およびＰＬＬの基本構成＞
図９は、本発明の実施形態に係る無線通信装置としてのＲＦトランシーバの構成例を示す図である。
図１０は、本発明の実施形態に係るキャリブレーション回路を含むＰＬＬ（周波数シンセサイザー）の構成例を示す図である。
【００３６】
図９のＲＦトランシーバ１００は、アンテナ１１０、ＬＮＡ（Low Noise Amplifier：低雑音増幅器）１２０、ＰＡ（Power Amplifier:電力増幅器）１３０、およびフィルタ１４０，１５０を有する。
ＲＦトランシーバ１００は、第１の周波数変換部としてのミキサ１６０、第２の周波数変換部としてのミキサ１７０、および周波数シンセサイザとしてのＰＬＬ（ＰＬＬ：Phase Locked Loop：位相同期回路）１８０を有する。ＰＬＬは位相同期部を形成する。
【００３７】
ＲＦトランシーバ１００において、アンテナ１１０で受信された受信信号は、ＬＮＡ１２０で利得制御され、フィルタ１４０を介してミキサ１６０に供給される。
ミキサ１６０では、ＰＬＬ１８０により局部発振信号により周波数差が導出され、後段の処理系に出力される。
また、ミキサ１７０でＰＬＬ１８０により供給される局部発振信号を受けて混合処理が施され、フィルタ１５０を介してＰＡ１３０で増幅され、アンテナ１１０を通して無線により送信される。
そして、ＰＬＬ１８０は、図１０に示すように、周波数キャリブレーション回路１９０を含んで構成される。
【００３８】
図１０のＰＬＬ１８０は、ＰＦＤ（Phase Frequency Detector:位相比較器）１８１、ＣＰ（Charge Pump:チャージポンプ）１８２、ＬＦ（Loop Filter:ループフィルタ）１８３を有する。
ＰＬＬ１８０、さらに、ＶＣＯ（Voltage Controlled Oscillator:電圧制御発振器）１８４、およびＤＮ（Divider:分周器）１８５により構成される。
また、ＲＦトランシーバ１００は高精度な変復調クロックが必要であるため、図１０中のＶＣＯ１８４はインダクタＬとキャパシタＣを用いたＬＣ−ＶＣＯが用いられる。
【００３９】
図１１は、ＬＣ−ＶＣＯの構成例を示す図である。
【００４０】
図１１に示すように、ＬＣ−ＶＣＯはインダクタＬ１、オフセット容量ＣＯＳ１、バラクタ容量ＣＶＡＲ１、負性抵抗を実現するためのトランジスタＴＲ１、および回路のバイアス抵抗ＲＴＯＰ１、ＲＢＴＭ１を含んで構成される。
ここで、図１１中の端子ＴＶＣＴＬおよび端子ＴＯＵＴはそれぞれ図１０中の端子ＴＶＣＴＬおよび端子ＴＯＵＴを示している。
【００４１】
ここで、ＶＣＯ１８４にＬＣ−ＶＣＯを用いたＰＬＬの動作を簡単に説明する。
まず、リファレンス信号ＲＥＦとＰＬＬ１８０の出力ＯＵＴを分周した信号ＦＢの位相差をＰＦＤ１８１で位相差情報として検出しＣＰ１８２にわたす。
その位相差に応じた電流をＣＰ１８２がＬＦ１８３に流し込み、ＬＦ８３が電圧情報へと変換する。その電圧ＶＣＴＬをＶＣＯ１８４が受け取り、バラクタ容量ＣＶＡＲ１の容量を変化させ、発振周波数を変化させる。
このようにリファレンス信号ＲＥＦと信号ＦＢの位相（周波数）が同一になるまでフィードバックが行われることで、リファレンス信号ＲＥＦに同期したクロックが生成される。
【００４２】
本実施形態のＰＬＬ１８０は、製造プロセスコーナーが変動しても適切な周波数キャリブレーション時にＶＣＯ１８４にキャリブレーション電圧を与える。
これにより、バンドオーバーラップを確保し、必要以上に電圧対周波数変換利得Ｋvcoを大きくしないことでＰＬＬの定数設計とのトレードオフを緩和することが可能に構成される。
以下、周波数キャリブレーション回路の構成およびキャリブレーションシーケンスについて説明する
【００４３】
＜２．周波数キャリブレーション回路の構成およびキャリブレーションシーケンス＞
【００４４】
キャリブレーション回路１９０は、周波数カウンタ（Frequency Counter:ＦＣ）１９１、ターゲット周波数記憶回路（ＲＥＧＴＧ）１９２、周波数カウンタ（ＦＣ）１９１のカウンタ値保持回路（ＲＥＧＦＣ，ＲＥＧＦＣ２）１９３，１９４を有する。
キャリブレーション回路１９０は、ターゲット周波数に対してＦＣ１９１がカウントした値を比較する比較回路（ＣＯＭＰ）１９５を有する。
キャリブレーション回路１９０は、ＣＯＭＰ１９５の比較結果を判定し、ＶＣＯ１８４に制御信号を供給するコントロール回路（ＣＴＬ）１９６、ＶＣＯ１８４のコントロール電圧端子にキャリブレーション電圧を与えるバイアス回路（ＶＢＩＡＳ）１９７を有する。ＶＢＩＡＳ１９７は電圧生成回路を構成する。
キャリブレーション回路１９０は、カウンタ値保持回路（ＲＥＧＦＣ）１９３，１９４の保持値に応じてＦＣ１９１のカウント結果と２つの保持回路１９３，１９４の結果より演算をし、ＶＢＩＡＳ１９７を制御するための処理回路（ＣＡＬＣ）１９８を有する。
【００４５】
図１２は、本実施形態に係るキャリブレーションシーケンスを示す図である。
図１３（Ａ）および（Ｂ）は、本実施形態に係る周波数キャリブレーションを説明するためのコントロール電圧対周波数特性を示す図である。
図１３（Ａ）は（中間周波数Ｆｃ）＞（バンドＢａｎｄ１の周波数Ｆ１）の場合、図１３（Ｂ）はＦｃ＜Ｆ１の場合である。
次に、本実施形態に係るキャリブレーションシーケンスを図１２および図１３に関連付けて説明する。
【００４６】
キャリブレーションを開始したら、まずＣＴＬ１９６が制御信号ＳＣＴＬコード最大（N=max）で容量バンクの容量を全てＯＮし、ＶＣＯ１８４が最も遅く動作する状態にする（ＳＴ１１）。
また、ＶＢＩＡＳ１９７でＶＣＴＬとして電圧Ｖ（Ｍ）、Ｍ＝０,１,２の３種類を生成するが、まず第１の電圧Ｖ（０）（図１３に示すＶ０に相当）に設定し、ＶＣＯ１８４に与える。
その時の第１の周波数Ｆ０をＦＣ１９１でカウントし、その値をＲＥＧＦＣ１９３に格納する。
次に、第２の電圧Ｖ（１）（図１３に示すＶ１に相当）に設定し、ＶＣＯに１８４与え、上記と同様に第２の周波数Ｆ１をＦＣ１９１でカウントし、その結果をＲＥＧＦＣ（２）１９４に格納する。
次に、第３の電圧Ｖ（２）（図１３のＶ２に相当）に設定し、ＶＣＯ１８４に与え、同様に第３の周波数Ｆ２をＦＣ１９１でカウントする（ＳＴ１２〜ＳＴ１４）。
個々でＶ１はＶ０とＶ２の間で任意に選択可能であるが、電源グランドの中間電圧を用いるのが生成し易い等の観点から望ましい。よって、以下ではＶ１をＶ０とＶ２の中間電圧に選んだとして以下説明する。
【００４７】
次に上記の測定した３つの周波数データをＣＡＬＣ（処理回路、演算器）１９７に供給し、以下のような演算を行う（ＳＴ１５）。
第１の周波数Ｆ０と第３の周波数Ｆ２から下記式５で中間周波数Ｆｃを求める。
【００４８】
【数５】
【００４９】
次に、第２の周波数Ｆ１が中間周波数Ｆｃより高いか低いかを判定、場合分けし、図１３に示すようなそれぞれの場合の１次近似関数Ｆ（ｖ)を求め、ＦｃとなるときのキャＰリブレーション電圧Ｖｃａｌを近似的に求める。
もしＦｃ＞Ｆ１であれば関数Ｆ（ｖ）は下記式６のように求められ、
【００５０】
【数６】
【００５１】
電圧Ｖｃａｌは下記式７のように算出できる。
【００５２】
【数７】
【００５３】
同様に、Ｆｃ＜Ｆ１のとき電圧Ｖｃａｌは下記式８のようになる。
【００５４】
【数８】
【００５５】
この演算結果からＣＡＬＣ１９８がＶＢＩＡＳ１９７を制御し、その結果に応じた電圧をＶＢＩＡＳ１９７が出力する（ＳＴ１６）。
【００５６】
以下、ステップＳＴ１７〜ＳＴ２３の処理が行われる（基本的に図７の処理と同様である）。
外部基準クロックＲＥＦＣＬＫを規定カウント時間としてＶＣＯ１８４の発振周波数をＦＣ２１がカウントする（ＳＴ１７〜ＳＴ１９）。
そのＦＣ１９１のカウント結果をＣＯＭＰ１９５がＲＥＧＴＧ２２に保持されているターゲット周波数と比較し、ターゲット周波数より低ければ結果をＲＥＧＦＣ１９３に保持する。再度ＣＴＬ２５がＳＣＴＬを変化させＶＣＯ１８４の発振周波数が上がるように制御し、発振周波数がターゲット周波数を超えるまで上記シーケンスを繰り返す。
もし、発振周波数がターゲット周波数を超えたら、現在のカウント値とＲＥＧＦＣ１９３に保持されている１つ前の状態のカウント値でどちらがよりターゲット値に近いかを比較し、どちらのバンドを採用するかを判定しキャリブレーションシーケンスが終了となる。
【００５７】
ここで、図１４に電圧発生回路としてのＶＢＩＡＳの構成例を示す。
ＶＢＩＡＳ１９７は、図１４に示すように、抵抗Ｒ０〜ＲN+1とスイッチＳｗ０〜ＳｗＮから成り、スイッチＳｗがＣＡＬＣ１９８からの信号で切替え、そのコードに応じた電圧を出力する。
この抵抗ラダーで生成する電圧の中に図１３に示すＶ０、Ｖ１、およびＶ２に相当する電圧も生成できるようにしておけばよい。
このようなキャリブレーション電圧を決定するためのシーケンスを行う。
その後に周波数キャリブレーションを行うことでＶＣＯ１８４を構成する素子がどのようにバラつこうと、常にバンドオーバーラップＢＯＬＨとＢＯＬＬが最大に取れる電圧にＶｃａｌが補正される。
上記から必要以上に電圧対周波数変換利得Ｋvcoをあげる必要が無いため、バラクタ容量を大きくする必要が無い。つまり小面積化の可能性がある。
さらに、電圧対周波数変換利得Ｋvcoを抑えられるためＰＬＬの位相ノイズ設計とのトレードオフ緩和ができ、設計の容易化にも繋がる。
【００５８】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
製造ばらつきに依存せず、簡単な回路構成でバンドオーバーラップを最大化可能である。
必要以上にバラクタ容量を大きくする必要が無いため回路面積の削減が期待できる。
必要以上にバラクタ容量を大きくする必要が無いため電圧対周波数変換利得Ｋvcoを下げられ、ＰＬＬとしての位相ノイズ設計緩和が期待できる。
【符号の説明】
【００５９】
１００・・・ＲＦトランシーバ、１１０・・・アンテナ、１２０・・・ＬＮＡ（Low Noise Amplifier：低雑音増幅器）、１３０・・・ＰＡ（Power Amplifier:電力増幅器）、１４０，１５０・・・フィルタ、１６０，１７０・・・ミキサ、１８０・・・ＰＬＬ（ＰＬＬ：Phase Locked Loop：位相同期回路）、１８１・・・ＰＦＤ（Phase Frequency Detector:位相比較器）、１８２・・・ＣＰ（Charge Pump:チャージポンプ）、１８３・・・ＬＦ（Loop Filter:ループフィルタ）、１８４・・・ＶＣＯ（Voltage Controlled Oscillator:電圧制御発振器）、１８５・・・ＤＶ（Divider:分周器）、１９０・・・周波数キャリブレーション回路、１９１・・・周波数カウンタ（Frequency Counter:ＦＣ）、１９２・・・ターゲット周波数記憶回路（ＲＥＧＴＧ）、１９３，１９４・・・カウンタ値保持回路（ＲＥＧＦＣ，ＲＥＧＦＣ２）、１９５・・・比較回路（ＣＯＭＰ）、１９６・・・コントロール回路（ＣＴＬ）、１９７・・・バイアス回路（ＶＢＩＡＳ）、１９８・・・処理回路（ＣＡＬＣ）。
【技術分野】
【０００１】
本発明は、電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を有するキャリブレーション回路を有する位相同期回路および無線通信装置に関するものである。
【背景技術】
【０００２】
現在、ＲＦトランシーバでは高精度な出力周波数を実現可能な局部発振器として周波数シンセサイザが必要不可欠となっている。
【０００３】
図１は、ＲＦトランシーバの一般的な構成を示す図である。
図２は、図１中のＰＬＬ（周波数シンセサイザー）の一般的な構成を示す図である。
【０００４】
図１のＲＦトランシーバ１は、アンテナ２、低雑音増幅器（Low Noise Amplifier:ＬＮＡ）３、電力増幅器（Power Amplifier:ＰＡ）４、フィルタ５，６、ミキサ７，８、および周波数シンセサイザとしての位相同期回路（ＰＬＬ：Phase Locked Loop）９を有する。
【０００５】
図２のＰＬＬ９は、位相比較器（Phase Frequency Detector:ＰＦＤ）１０、チャージポンプ（Charge Pump:ＣＰ）１１、ループフィルタ（Loop Filter:ＬＦ）１２を有する。
ＰＬＬ９は、さらに、電圧制御発振器（Voltage Controlled Oscillator:ＶＣＯ）１３、および分周器（Divider:Ｎ）１４により構成される。
また、ＲＦトランシーバ１は高精度な変復調クロックが必要であるため、図２中のＶＣＯは一般的にインダクタＬとキャパシタＣを用いたＬＣ−ＶＣＯが用いられている。
【０００６】
図３は、ＬＣ−ＶＣＯの一般的な構成を示す図である。
【０００７】
図３に示すように、ＬＣ−ＶＣＯはインダクタＬ、オフセット容量ＣＯＳ、バラクタ容量ＣＶＡＲ、負性抵抗を実現するためのトランジスタＴＲ、および回路のバイアス抵抗ＲＴＯＰ、ＲＢＴＭを含んで構成される。
ここで、図３中の端子ＴＶＣＴＬおよび端子ＴＯＵＴはそれぞれ図２中の端子ＴＶＣＴＬおよび端子ＴＯＵＴを示している。
【０００８】
ここで、ＶＣＯ１３にＬＣ−ＶＣＯを用いたＰＬＬの動作を簡単に説明する。
まず、リファレンス信号ＲＥＦとＰＬＬ９の出力ＯＵＴを分周した信号ＦＢの位相差をＰＦＤ１０で位相差情報として検出しＣＰ１１にわたす。
その位相差に応じた電流をＣＰ１１がＬＦ１２に流し込み、ＬＦ１２が電圧情報へと変換する。その電圧ＶＣＴＬをＶＣＯ１３が受け取り、バラクタ容量ＣＶＡＲの容量を変化させ、発振周波数を変化させる。
このようにリファレンス信号ＲＥＦと信号ＦＢの位相（周波数）が同一になるまでフィードバックが行われることで、リファレンス信号ＲＥＦに同期したクロックが生成される。
【０００９】
図４は、ＬＣ−ＶＣＯのコントロール電圧対周波数特性を示す図である。
【００１０】
一般的にＬＣ−ＶＣＯの発振周波数可変レンジは実用性能上大きくても２倍程度であり、図４中に符号Ａで示すように周波数を変化させる。
これは、バラクタ容量ＣＶＡＲとオフセット容量ＣＯＳを数ビット（bit）設け、段階（デジタル）的に容量を変え、その間をバラクタ容量ＣＶＡＲで連続（アナログ）的に変化させることで実現される。
たとえば、図４中に符号Ｂで示すような特性も考えられるが、ＬＣ−ＶＣＯで実現することは非常に困難であり、実現できたとしてもＶＣＯ１３の電圧対周波数変換利得Ｋvcoが大きくなってしまう。
電圧対周波数変換利得Ｋvcoが大きくなってしまうとＣＰ１１の電流ノイズやＬＦ１２の抵抗ノイズ等がこのＫvco倍されてＶＣＯ１３の出力位相ノイズに変換されてしまう。
よって、電圧対周波数変換利得Ｋvcoは一般的に小さいほうが良く、この電圧対周波数変換利得Ｋvcoをできるだけ小さくすることでＰＬＬ全体としての位相ノイズ設計を緩和できる。
つまり、図４中の特性曲線Ａで示すように発振周波数を変化させるのが一般的であり、それなりに広い周波数レンジを低いＫvcoでカバー可能である。
【００１１】
このデジタル的に切り替えた１つの周波数カバーレンジを“バンド”と呼ぶことにする。
ここで非常に重要なのは、各バンド間に周波数冗長性を持たせておくことであり、この周波数冗長性のことを“バンドオーバーラップ”と呼ぶことにする。
後の説明のためにもこのバンドオーバーラップの定義をしておくことにする。
【００１２】
図５は、バンドオーバーラップの定義について説明するための図である。
図５に示すバンドＢａｎｄ１に注目すると、バンドオーバーラップは２つのバンド間の周波数冗長性であるため、バンドＢａｎｄ２との間のバンドオーバーラップＢＯＬＨ、バンドＢａｎｄ０との間のバンドオーバーラップＢＯＬＬが存在する。
バンドオーバーラップＢＯＬＨの定義は、周波数キャリブレーション電圧ＶｃａｌにおけるバンドＢａｎｄ１とバンドＢａｎｄ２のそれぞれの周波数Ｆ１とＦ２の中間周波数Ｆ１２ｃに対してどれだけのマージンをもっているかである。
具体的には、中間周波数Ｆ１２ｃに対して、バンドＢａｎｄ１に最大コントロール電圧Ｖｄｒｈを与えたときの発振周波数Ｆ１ｈがどれだけマージンを持っているかであり、以下のように表される。
【００１３】
【数１】
【００１４】
ここで、中間周波数ｆ１２ｃは以下の式で求められる。
【００１５】
【数２】
【００１６】
同様に、バンドオーバーラップＢＯＬＨは周波数キャリブレーション電圧ＶｃａｌにおけるバンドＢａｎｄ０とバンドＢａｎｄ１のそれぞれの周波数Ｆ１とＦ０の中間周波数Ｆ０１ｃに対してどれだけのマージンをもっているかである。
具体的には、中間周波数Ｆ０１ｃに対して、バンドＢａｎｄ１の最小コントロール電圧Ｖｄｒｌを与えたときの発振周波数Ｆ１ｍｉｎがどれだけマージンを持っているかであり、以下のように表される。
【００１７】
【数３】
【００１８】
中間周波数Ｆ０１ｃは次式で求められる。
【００１９】
【数４】
【００２０】
このバンドオーバーラップが無いと、ちょうどバンドとバンドの周波数の切れ目にターゲット周波数があった場合、ＰＬＬは周波数ロックできないことになる。
しかし、バンドオーバーラップを大きく取るということはＫvcoを高くすることと等価であり、ＰＬＬ位相ノイズ設計とのトレードオフとなるため、できるだけバンドオーバーラップを小さく設計したいというのが一般的である。
また、上記説明中にあった電圧ＶｄｒｈとＶｄｒｌはそれぞれＣＰが性能を保証できる出力ダイナミックレンジの最大値と最小値である。
よって、この電圧により周波数可変レンジが制限されるため、先端の低電圧プロセスでは、同じビット数で同様の周波数変化を実現する場合、Ｋvcoが高くなってしまい設計が厳しくなる。
さらに、システムの要求仕様としてターゲット周波数にロックさせ、その周波数に対して±数％周波数を変動させファインチューニングを行いたいという場合がある。このような場合にもバンドオーバーラップは大切な指標となる。
【００２１】
上記説明のようにバンドで周波数カバーレンジが限定されているため、ＰＬＬとしてターゲット周波数にロックするために適切なバンドを選択する必要があり、周波数キャリブレーションを行う必要がある。
このため、図６に示すようにＰＬＬ本体以外に周波数キャリブレーションを行うための回路が必要となる。
図６は、ＰＬＬ本体とキャリブレーション回路を示す図である。
【００２２】
キャリブレーション回路２０は、周波数カウンタ（Frequency Counter:ＦＣ）２１、ターゲット周波数記憶回路（ＲＥＧＴＧ）２２、周波数カウンタのカウンタ値保持回路（ＲＥＧＦＣ）２３を有する。
キャリブレーション回路２０は、ターゲット周波数に対してＦＣ２１がカウントした値を比較する比較回路（ＣＯＭＰ）２４を有する。
キャリブレーション回路２０は、ＣＯＭＰ２４の比較結果を判定し、ＶＣＯ１３に制御信号を供給するコントロール回路（ＣＴＬ）２５、およびＶＣＯ１３のコントロール電圧端子に電圧を与えるバイアス回路（ＶＢＩＡＳ）２６を有する。
【００２３】
図７は、一般的なキャリブレーションシーケンスを示す図である。
次に、一般的なキャリブレーションシーケンスを図７に関連付けて説明する。
【００２４】
まず、図６に示すＣＴＬ２５が、ＶＣＯ１３が最も遅い周波数で発振するように制御信号ＳＣＴＬを出力し、ＶＢＩＡＳ２６でコントロール電圧値を与える（ＳＴ１）。
ここでは、ＮはＳＣＴＬコードを示しており、最大にすることで容量を全てＯＮ状態にして発振周波数が最も遅くなる状態を仮定している。その状態で外部基準クロックREFCLKを規定カウント時間としてＶＣＯ１３の発振周波数をＦＣ２１がカウントする（ＳＴ２）。
そのＦＣ２１のカウント結果をＣＯＭＰ２４がＲＥＧＴＧ２２に保持されているターゲット周波数と比較し、ターゲット周波数より低ければ結果をＲＥＧＦＣ２３に保持する。再度ＣＴＬ２５がＳＣＴＬを変化させＶＣＯ１３の発振周波数が上がるように制御し、発振周波数がターゲット周波数を超えるまで上記シーケンスを繰り返す。
もし、発振周波数がターゲット周波数を超えたら、現在のカウント値とＲＥＧＦＣ２３に保持されている１つ前の状態のカウント値でどちらがよりターゲット値に近いかを比較し、どちらのバンドを採用するかを判定してキャリブレーションシーケンスが終了となる。
【００２５】
この周波数キャリブレーションで極めて重要なのは、選択すべきバンドを間違えないことである。
バンド選択を誤ってしまう原因は図６のうちＶＢＩＡＳで示されるキャリブレーション時に与える電圧とその電圧対ＶＣＯ発振周波数の関係によるものである。
図８にこの現象の例を示す。
図８（Ａ）および（Ｂ）は、キャリブレーション電圧による周波数キャリブレーションミスを説明するためのＶＣＯのコントロール電圧対周波数特性を示す図である。
【００２６】
図８（Ａ）はキャリブレーション成功の例を示している。
この例ではＶＣＯ１３のコントロール電圧の上限Ｖｄｒｈと下限Ｖｄｒｌのちょうど中間にキャリブレーション電圧Ｖｃａｌがあり、各バンドはＶｄｒｌ−Ｖｄｒｈ間でＶｃａｌとの交点に対して点対称である。
２つのバンドＢａｎｄ１とバンドＢａｎｄ２に対して、線Ｘで示すようにターゲット周波数Ｆｔｇがあるとする。また、ＶｃａｌをバンドＢａｎｄ１、Ｂａｎｄ２にそれぞれ与えたときの周波数がそれぞれＦ１ｃ、Ｆ２ｃとして示されており、その中間周波数がＦｃである。
先述のキャリブレーションシーケンスの説明から、Ｆｔｇ＜Ｆｃであることからキャリブレーション回路はバンドＢａｎｄ１を選択する。
よって、キャリブレーションシーケンスが終了して、ＰＬＬとして動作させるとＰＬＬのコントロール電圧が変化し、Ｖｃｔｌ＝ＶｌｆでＦｔｇにロックすることとなる。このとき周波数Ｆ１ｈはＦｔｇより十分高く、マージンがあることが分かる。
【００２７】
これに対して、図８（Ｂ）はキャリブレーションミスの例を示している。
この例では電圧Ｖｄｒｌ、Ｖｃａｌ、およびＶｄｒｈの関係は同じであるが、各バンドはＶｄｒｌ−Ｖｄｒｈ間でＶｃａｌに対して非対称である。
この図８（Ｂ）から、Ｆｔｇ＜Ｆｃであるため、周波数キャリブレーション回路２０はバンドＢａｎｄ１を選択する。キャリブレーションシーケンスを終了してＰＬＬ動作に移り、コントロール電圧を変化させバンドＢａｎｄ１の最高周波数Ｆ１ｈにしてもＦｔｇに到達しない。
つまり図８（Ｂ）に示すＶｃａｌで周波数キャリブレーションを行った場合、ＰＬＬはＦｔｇにロックすることができず、誤ったバンドを選択していることになる。
【発明の概要】
【発明が解決しようとする課題】
【００２８】
上記のようにＶＣＯ１３のコントロール電圧対周波数特性は非線形であり、非対称であり、この非線形性および非対称性は製造プロセスや温度等で変化する。
よって、上記説明のような固定電圧を周波数キャリブレーションに用いるとターゲット周波数に届かないバンドを選択してしまう可能性がある。
このキャリブレーションミスを防ぐため、バラクタ容量を大きくし、周波数変動量を増加させることでバンドオーバーラップを増加させ、確実にターゲット周波数をカバーできるように設計する。
しかし先述した通り、バンドオーバーラップを大きくとるということはｋvcoを大きくするのと等価であり、ＰＬＬの位相ノイズ設計とのトレードオフが問題となる。
【００２９】
本発明は、適切な周波数補正時の電圧を生成することができ、周波数補正ミスをなくすことができ、電圧対周波数変換利得Ｋvcoを低く抑えることが可能で、ＰＬＬ位相ノイズ設計を緩和することが可能な位相同期回路および無線通信装置を提供することにある。
【課題を解決するための手段】
【００３０】
本発明の第１の観点の位相同期回路は、容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、上記キャリブレーション部は、上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む。
【００３１】
本発明の第２の観点の無線通信装置は、無線信号を受信するアンテナと、基準信号に位相同期した発振信号を出力する位相同期回路と、アンテナで受信した受信信号の利得を制御する低雑音増幅器と、上記低雑音増幅器を介した受信信号を上記位相同期回路の発振信号を受けて周波数変換する第１の周波数変換部と、送信信号を上記位相同期回路の発振信号を受けて周波数変換する第２の周波数変換部と、上記第２の周波数変換部による送信信号を増幅し、上記アンテナ側に出力する電力増幅器と、を有し、上記位相同期回路は、容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、上記キャリブレーション部は、上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む。
【発明の効果】
【００３２】
本発明によれば、適切な周波数補正時の電圧を生成することができ、周波数補正ミスをなくすことができ、電圧対周波数変換利得Ｋvcoを低く抑えることが可能で、ＰＬＬ位相ノイズ設計を緩和することできる。
【図面の簡単な説明】
【００３３】
【図１】ＲＦトランシーバの一般的な構成を示す図である。
【図２】図１中のＰＬＬ（周波数シンセサイザー）の一般的な構成を示す図である。
【図３】ＬＣ−ＶＣＯの一般的な構成を示す図である。
【図４】ＬＣ−ＶＣＯのコントロール電圧対周波数特性を示す図である。
【図５】バンドオーバーラップの定義について説明するための図である。
【図６】ＰＬＬ本体とキャリブレーション回路を示す図である。
【図７】一般的なキャリブレーションシーケンスを示す図である。
【図８】キャリブレーション電圧による周波数キャリブレーションミスを説明するためのＶＣＯのコントロール電圧対周波数特性を示す図である。
【図９】本発明の実施形態に係る無線通信装置としてのＲＦトランシーバの構成例を示す図である。
【図１０】本発明の実施形態に係るキャリブレーション回路を含むＰＬＬ（周波数シンセサイザー）の構成例を示す図である。
【図１１】ＬＣ−ＶＣＯの構成例を示す図である。
【図１２】本実施形態に係るキャリブレーションシーケンスを示す図である。
【図１３】本実施形態に係る周波数キャリブレーションを説明するためのコントロール電圧対周波数特性を示す図である。
【図１４】電圧生成回路としてのバイアス回路の構成例を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は次の順番で行う。
１．ＲＦトランシーバ（無線通信装置）およびＰＬＬの基本構成
２．周波数キャリブレーション回路の構成およびキャリブレーションシーケンス
【００３５】
＜１．ＲＦトランシーバ（無線通信装置）およびＰＬＬの基本構成＞
図９は、本発明の実施形態に係る無線通信装置としてのＲＦトランシーバの構成例を示す図である。
図１０は、本発明の実施形態に係るキャリブレーション回路を含むＰＬＬ（周波数シンセサイザー）の構成例を示す図である。
【００３６】
図９のＲＦトランシーバ１００は、アンテナ１１０、ＬＮＡ（Low Noise Amplifier：低雑音増幅器）１２０、ＰＡ（Power Amplifier:電力増幅器）１３０、およびフィルタ１４０，１５０を有する。
ＲＦトランシーバ１００は、第１の周波数変換部としてのミキサ１６０、第２の周波数変換部としてのミキサ１７０、および周波数シンセサイザとしてのＰＬＬ（ＰＬＬ：Phase Locked Loop：位相同期回路）１８０を有する。ＰＬＬは位相同期部を形成する。
【００３７】
ＲＦトランシーバ１００において、アンテナ１１０で受信された受信信号は、ＬＮＡ１２０で利得制御され、フィルタ１４０を介してミキサ１６０に供給される。
ミキサ１６０では、ＰＬＬ１８０により局部発振信号により周波数差が導出され、後段の処理系に出力される。
また、ミキサ１７０でＰＬＬ１８０により供給される局部発振信号を受けて混合処理が施され、フィルタ１５０を介してＰＡ１３０で増幅され、アンテナ１１０を通して無線により送信される。
そして、ＰＬＬ１８０は、図１０に示すように、周波数キャリブレーション回路１９０を含んで構成される。
【００３８】
図１０のＰＬＬ１８０は、ＰＦＤ（Phase Frequency Detector:位相比較器）１８１、ＣＰ（Charge Pump:チャージポンプ）１８２、ＬＦ（Loop Filter:ループフィルタ）１８３を有する。
ＰＬＬ１８０、さらに、ＶＣＯ（Voltage Controlled Oscillator:電圧制御発振器）１８４、およびＤＮ（Divider:分周器）１８５により構成される。
また、ＲＦトランシーバ１００は高精度な変復調クロックが必要であるため、図１０中のＶＣＯ１８４はインダクタＬとキャパシタＣを用いたＬＣ−ＶＣＯが用いられる。
【００３９】
図１１は、ＬＣ−ＶＣＯの構成例を示す図である。
【００４０】
図１１に示すように、ＬＣ−ＶＣＯはインダクタＬ１、オフセット容量ＣＯＳ１、バラクタ容量ＣＶＡＲ１、負性抵抗を実現するためのトランジスタＴＲ１、および回路のバイアス抵抗ＲＴＯＰ１、ＲＢＴＭ１を含んで構成される。
ここで、図１１中の端子ＴＶＣＴＬおよび端子ＴＯＵＴはそれぞれ図１０中の端子ＴＶＣＴＬおよび端子ＴＯＵＴを示している。
【００４１】
ここで、ＶＣＯ１８４にＬＣ−ＶＣＯを用いたＰＬＬの動作を簡単に説明する。
まず、リファレンス信号ＲＥＦとＰＬＬ１８０の出力ＯＵＴを分周した信号ＦＢの位相差をＰＦＤ１８１で位相差情報として検出しＣＰ１８２にわたす。
その位相差に応じた電流をＣＰ１８２がＬＦ１８３に流し込み、ＬＦ８３が電圧情報へと変換する。その電圧ＶＣＴＬをＶＣＯ１８４が受け取り、バラクタ容量ＣＶＡＲ１の容量を変化させ、発振周波数を変化させる。
このようにリファレンス信号ＲＥＦと信号ＦＢの位相（周波数）が同一になるまでフィードバックが行われることで、リファレンス信号ＲＥＦに同期したクロックが生成される。
【００４２】
本実施形態のＰＬＬ１８０は、製造プロセスコーナーが変動しても適切な周波数キャリブレーション時にＶＣＯ１８４にキャリブレーション電圧を与える。
これにより、バンドオーバーラップを確保し、必要以上に電圧対周波数変換利得Ｋvcoを大きくしないことでＰＬＬの定数設計とのトレードオフを緩和することが可能に構成される。
以下、周波数キャリブレーション回路の構成およびキャリブレーションシーケンスについて説明する
【００４３】
＜２．周波数キャリブレーション回路の構成およびキャリブレーションシーケンス＞
【００４４】
キャリブレーション回路１９０は、周波数カウンタ（Frequency Counter:ＦＣ）１９１、ターゲット周波数記憶回路（ＲＥＧＴＧ）１９２、周波数カウンタ（ＦＣ）１９１のカウンタ値保持回路（ＲＥＧＦＣ，ＲＥＧＦＣ２）１９３，１９４を有する。
キャリブレーション回路１９０は、ターゲット周波数に対してＦＣ１９１がカウントした値を比較する比較回路（ＣＯＭＰ）１９５を有する。
キャリブレーション回路１９０は、ＣＯＭＰ１９５の比較結果を判定し、ＶＣＯ１８４に制御信号を供給するコントロール回路（ＣＴＬ）１９６、ＶＣＯ１８４のコントロール電圧端子にキャリブレーション電圧を与えるバイアス回路（ＶＢＩＡＳ）１９７を有する。ＶＢＩＡＳ１９７は電圧生成回路を構成する。
キャリブレーション回路１９０は、カウンタ値保持回路（ＲＥＧＦＣ）１９３，１９４の保持値に応じてＦＣ１９１のカウント結果と２つの保持回路１９３，１９４の結果より演算をし、ＶＢＩＡＳ１９７を制御するための処理回路（ＣＡＬＣ）１９８を有する。
【００４５】
図１２は、本実施形態に係るキャリブレーションシーケンスを示す図である。
図１３（Ａ）および（Ｂ）は、本実施形態に係る周波数キャリブレーションを説明するためのコントロール電圧対周波数特性を示す図である。
図１３（Ａ）は（中間周波数Ｆｃ）＞（バンドＢａｎｄ１の周波数Ｆ１）の場合、図１３（Ｂ）はＦｃ＜Ｆ１の場合である。
次に、本実施形態に係るキャリブレーションシーケンスを図１２および図１３に関連付けて説明する。
【００４６】
キャリブレーションを開始したら、まずＣＴＬ１９６が制御信号ＳＣＴＬコード最大（N=max）で容量バンクの容量を全てＯＮし、ＶＣＯ１８４が最も遅く動作する状態にする（ＳＴ１１）。
また、ＶＢＩＡＳ１９７でＶＣＴＬとして電圧Ｖ（Ｍ）、Ｍ＝０,１,２の３種類を生成するが、まず第１の電圧Ｖ（０）（図１３に示すＶ０に相当）に設定し、ＶＣＯ１８４に与える。
その時の第１の周波数Ｆ０をＦＣ１９１でカウントし、その値をＲＥＧＦＣ１９３に格納する。
次に、第２の電圧Ｖ（１）（図１３に示すＶ１に相当）に設定し、ＶＣＯに１８４与え、上記と同様に第２の周波数Ｆ１をＦＣ１９１でカウントし、その結果をＲＥＧＦＣ（２）１９４に格納する。
次に、第３の電圧Ｖ（２）（図１３のＶ２に相当）に設定し、ＶＣＯ１８４に与え、同様に第３の周波数Ｆ２をＦＣ１９１でカウントする（ＳＴ１２〜ＳＴ１４）。
個々でＶ１はＶ０とＶ２の間で任意に選択可能であるが、電源グランドの中間電圧を用いるのが生成し易い等の観点から望ましい。よって、以下ではＶ１をＶ０とＶ２の中間電圧に選んだとして以下説明する。
【００４７】
次に上記の測定した３つの周波数データをＣＡＬＣ（処理回路、演算器）１９７に供給し、以下のような演算を行う（ＳＴ１５）。
第１の周波数Ｆ０と第３の周波数Ｆ２から下記式５で中間周波数Ｆｃを求める。
【００４８】
【数５】
【００４９】
次に、第２の周波数Ｆ１が中間周波数Ｆｃより高いか低いかを判定、場合分けし、図１３に示すようなそれぞれの場合の１次近似関数Ｆ（ｖ)を求め、ＦｃとなるときのキャＰリブレーション電圧Ｖｃａｌを近似的に求める。
もしＦｃ＞Ｆ１であれば関数Ｆ（ｖ）は下記式６のように求められ、
【００５０】
【数６】
【００５１】
電圧Ｖｃａｌは下記式７のように算出できる。
【００５２】
【数７】
【００５３】
同様に、Ｆｃ＜Ｆ１のとき電圧Ｖｃａｌは下記式８のようになる。
【００５４】
【数８】
【００５５】
この演算結果からＣＡＬＣ１９８がＶＢＩＡＳ１９７を制御し、その結果に応じた電圧をＶＢＩＡＳ１９７が出力する（ＳＴ１６）。
【００５６】
以下、ステップＳＴ１７〜ＳＴ２３の処理が行われる（基本的に図７の処理と同様である）。
外部基準クロックＲＥＦＣＬＫを規定カウント時間としてＶＣＯ１８４の発振周波数をＦＣ２１がカウントする（ＳＴ１７〜ＳＴ１９）。
そのＦＣ１９１のカウント結果をＣＯＭＰ１９５がＲＥＧＴＧ２２に保持されているターゲット周波数と比較し、ターゲット周波数より低ければ結果をＲＥＧＦＣ１９３に保持する。再度ＣＴＬ２５がＳＣＴＬを変化させＶＣＯ１８４の発振周波数が上がるように制御し、発振周波数がターゲット周波数を超えるまで上記シーケンスを繰り返す。
もし、発振周波数がターゲット周波数を超えたら、現在のカウント値とＲＥＧＦＣ１９３に保持されている１つ前の状態のカウント値でどちらがよりターゲット値に近いかを比較し、どちらのバンドを採用するかを判定しキャリブレーションシーケンスが終了となる。
【００５７】
ここで、図１４に電圧発生回路としてのＶＢＩＡＳの構成例を示す。
ＶＢＩＡＳ１９７は、図１４に示すように、抵抗Ｒ０〜ＲN+1とスイッチＳｗ０〜ＳｗＮから成り、スイッチＳｗがＣＡＬＣ１９８からの信号で切替え、そのコードに応じた電圧を出力する。
この抵抗ラダーで生成する電圧の中に図１３に示すＶ０、Ｖ１、およびＶ２に相当する電圧も生成できるようにしておけばよい。
このようなキャリブレーション電圧を決定するためのシーケンスを行う。
その後に周波数キャリブレーションを行うことでＶＣＯ１８４を構成する素子がどのようにバラつこうと、常にバンドオーバーラップＢＯＬＨとＢＯＬＬが最大に取れる電圧にＶｃａｌが補正される。
上記から必要以上に電圧対周波数変換利得Ｋvcoをあげる必要が無いため、バラクタ容量を大きくする必要が無い。つまり小面積化の可能性がある。
さらに、電圧対周波数変換利得Ｋvcoを抑えられるためＰＬＬの位相ノイズ設計とのトレードオフ緩和ができ、設計の容易化にも繋がる。
【００５８】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
製造ばらつきに依存せず、簡単な回路構成でバンドオーバーラップを最大化可能である。
必要以上にバラクタ容量を大きくする必要が無いため回路面積の削減が期待できる。
必要以上にバラクタ容量を大きくする必要が無いため電圧対周波数変換利得Ｋvcoを下げられ、ＰＬＬとしての位相ノイズ設計緩和が期待できる。
【符号の説明】
【００５９】
１００・・・ＲＦトランシーバ、１１０・・・アンテナ、１２０・・・ＬＮＡ（Low Noise Amplifier：低雑音増幅器）、１３０・・・ＰＡ（Power Amplifier:電力増幅器）、１４０，１５０・・・フィルタ、１６０，１７０・・・ミキサ、１８０・・・ＰＬＬ（ＰＬＬ：Phase Locked Loop：位相同期回路）、１８１・・・ＰＦＤ（Phase Frequency Detector:位相比較器）、１８２・・・ＣＰ（Charge Pump:チャージポンプ）、１８３・・・ＬＦ（Loop Filter:ループフィルタ）、１８４・・・ＶＣＯ（Voltage Controlled Oscillator:電圧制御発振器）、１８５・・・ＤＶ（Divider:分周器）、１９０・・・周波数キャリブレーション回路、１９１・・・周波数カウンタ（Frequency Counter:ＦＣ）、１９２・・・ターゲット周波数記憶回路（ＲＥＧＴＧ）、１９３，１９４・・・カウンタ値保持回路（ＲＥＧＦＣ，ＲＥＧＦＣ２）、１９５・・・比較回路（ＣＯＭＰ）、１９６・・・コントロール回路（ＣＴＬ）、１９７・・・バイアス回路（ＶＢＩＡＳ）、１９８・・・処理回路（ＣＡＬＣ）。
【特許請求の範囲】
【請求項１】
容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、
電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、
上記キャリブレーション部は、
上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、
上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、
上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、
上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、
上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、
上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む
位相同期回路。
【請求項２】
上記キャリブレーション部の処理回路は、
上記電圧生成回路により３つの異なる第１の電圧、第２の電圧、および第３の電圧を上記電圧制御発振器の与えたときの第１の電圧のときの第１の周波数、第２の電圧のときの第２の周波数、第３の電圧のときの第３の周波数の３つの周波数データにより上記演算を行う
請求項１記載の位相同期回路。
【請求項３】
上記処理回路は、
上記第１の周波数と第３の周波数から中間周波数を求め、上記第２の周波数が上記中間周波数より高いか低いかを判定して場合分けし、それぞれの場合の電圧対周波数の１次近似関数を求め、中間周波数となる電圧を近似的に求め、当該電圧に応じた電圧を生成するように上記電圧生成回路を制御する
請求項２記載の位相同期回路。
【請求項４】
上記位相同期部は、
上記基準信号と上記電圧制御発振器の出力発振信号との位相を比較する位相比較器と、
上記位相比較器の位相比較情報を電流に変換するチャージポンプと、
上記チャージポンプから電流を流し込み、電流情報を電圧情報に変換し上記電圧制御発振器に供給するループフィルタと、を含む
請求項１から３のいずれか一に記載の位相同期回路。
【請求項５】
無線信号を受信するアンテナと、
基準信号に位相同期した発振信号を出力する位相同期回路と、
アンテナで受信した受信信号の利得を制御する低雑音増幅器と、
上記低雑音増幅器を介した受信信号を上記位相同期回路の発振信号を受けて周波数変換する第１の周波数変換部と、
送信信号を上記位相同期回路の発振信号を受けて周波数変換する第２の周波数変換部と、
上記第２の周波数変換部による送信信号を増幅し、上記アンテナ側に出力する電力増幅器と、を有し、
上記位相同期回路は、
容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、
電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、
上記キャリブレーション部は、
上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、
上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、
上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、
上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、
上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、
上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む
無線通信装置。
【請求項６】
上記キャリブレーション部の処理回路は、
上記電圧生成回路により３つの異なる第１の電圧、第２の電圧、および第３の電圧を上記電圧制御発振器の与えたときの第１の電圧のときの第１の周波数、第２の電圧のときの第２の周波数、第３の電圧のときの第３の周波数の３つの周波数データにより上記演算を行う
請求項５記載の無線通信装置。
【請求項７】
上記処理回路は、
上記第１の周波数と第３の周波数から中間周波数を求め、上記第２の周波数が上記中間周波数より高いか低いかを判定して場合分けし、それぞれの場合の電圧対周波数の１次近似関数を求め、中間周波数となる電圧を近似的に求め、当該電圧に応じた電圧を生成するように上記電圧生成回路を制御する
請求項６記載の無線通信装置。
【請求項８】
上記位相同期部は、
上記基準信号と上記電圧制御発振器の出力発振信号との位相を比較する位相比較器と、
上記位相比較器の位相比較情報を電流に変換するチャージポンプと、
上記チャージポンプから電流を流し込み、電流情報を電圧情報に変換し上記電圧制御発振器に供給するループフィルタと、を含む
請求項５から７のいずれか一に記載の無線通信装置。
【請求項１】
容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、
電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、
上記キャリブレーション部は、
上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、
上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、
上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、
上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、
上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、
上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む
位相同期回路。
【請求項２】
上記キャリブレーション部の処理回路は、
上記電圧生成回路により３つの異なる第１の電圧、第２の電圧、および第３の電圧を上記電圧制御発振器の与えたときの第１の電圧のときの第１の周波数、第２の電圧のときの第２の周波数、第３の電圧のときの第３の周波数の３つの周波数データにより上記演算を行う
請求項１記載の位相同期回路。
【請求項３】
上記処理回路は、
上記第１の周波数と第３の周波数から中間周波数を求め、上記第２の周波数が上記中間周波数より高いか低いかを判定して場合分けし、それぞれの場合の電圧対周波数の１次近似関数を求め、中間周波数となる電圧を近似的に求め、当該電圧に応じた電圧を生成するように上記電圧生成回路を制御する
請求項２記載の位相同期回路。
【請求項４】
上記位相同期部は、
上記基準信号と上記電圧制御発振器の出力発振信号との位相を比較する位相比較器と、
上記位相比較器の位相比較情報を電流に変換するチャージポンプと、
上記チャージポンプから電流を流し込み、電流情報を電圧情報に変換し上記電圧制御発振器に供給するループフィルタと、を含む
請求項１から３のいずれか一に記載の位相同期回路。
【請求項５】
無線信号を受信するアンテナと、
基準信号に位相同期した発振信号を出力する位相同期回路と、
アンテナで受信した受信信号の利得を制御する低雑音増幅器と、
上記低雑音増幅器を介した受信信号を上記位相同期回路の発振信号を受けて周波数変換する第１の周波数変換部と、
送信信号を上記位相同期回路の発振信号を受けて周波数変換する第２の周波数変換部と、
上記第２の周波数変換部による送信信号を増幅し、上記アンテナ側に出力する電力増幅器と、を有し、
上記位相同期回路は、
容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、
電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、
上記キャリブレーション部は、
上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、
上記カウンタ回路のカウント結果を保持しておくための第１の記憶回路および第２の記憶回路と、
上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、
上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第１の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、
上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、
上記カウンタ回路のカウント結果と上記第１および第２の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む
無線通信装置。
【請求項６】
上記キャリブレーション部の処理回路は、
上記電圧生成回路により３つの異なる第１の電圧、第２の電圧、および第３の電圧を上記電圧制御発振器の与えたときの第１の電圧のときの第１の周波数、第２の電圧のときの第２の周波数、第３の電圧のときの第３の周波数の３つの周波数データにより上記演算を行う
請求項５記載の無線通信装置。
【請求項７】
上記処理回路は、
上記第１の周波数と第３の周波数から中間周波数を求め、上記第２の周波数が上記中間周波数より高いか低いかを判定して場合分けし、それぞれの場合の電圧対周波数の１次近似関数を求め、中間周波数となる電圧を近似的に求め、当該電圧に応じた電圧を生成するように上記電圧生成回路を制御する
請求項６記載の無線通信装置。
【請求項８】
上記位相同期部は、
上記基準信号と上記電圧制御発振器の出力発振信号との位相を比較する位相比較器と、
上記位相比較器の位相比較情報を電流に変換するチャージポンプと、
上記チャージポンプから電流を流し込み、電流情報を電圧情報に変換し上記電圧制御発振器に供給するループフィルタと、を含む
請求項５から７のいずれか一に記載の無線通信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−４４２７４（Ｐ２０１２−４４２７４Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８１２４７（Ｐ２０１０−１８１２４７）
【出願日】平成２２年８月１３日（２０１０．８．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１３日（２０１０．８．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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