位相ロックループ（２００）は、サンプラー（２０２）、位相検出器（２１０）、ループフィルタ（２１２）、ＶＣＯ（２１４）を含む。ループは、ループのフィードバックパス中に分割器を必要とすることなく周波数逓倍を達成する。ＶＣＯ（２１４）は、サンプラーのナイキストレートより上で動作され、ループが偽信号化された信号上にロックすることを引き起こす。ＶＣＯ出力周波数中のあらゆる変動（即ち、ジッターまたは位相ノイズ）は、周波数分割器に通常関連付けられる減衰無しで、１対１で位相検出器（２１０）にフィードバックされる。ループゲインは従って、高い閉ループ周波数逓倍を提供するループにおいてでも、高く保つことができる。一変形によると、高調波発生器（５４０）がＶＣＯとサンプラーの間に置かれ、よってループがＶＣＯ周波数の高調波上にロックすることを引き起こす。開ループゲインと精度はよって更に向上される。
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【課題】ＦＤＬを調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能なＤＬＬ回路を提供する。
【解決手段】相対的に粗い調整ピッチでクロック信号を遅延させるディレイライン（ＣＤＬ）１０と、相対的に細かい調整ピッチでクロック信号を遅延させるディレイライン（ＦＤＬ）２０と、ディレイライン１０，２０の遅延量を制御する位相検知回路４１，４２及びカウンタ制御回路５１，５２とを備える。カウンタ制御回路５１，５２は、線形探索法によってディレイライン１０を制御するとともに、二分探索法によってディレイライン２０を制御する。これにより、ディレイライン２０を調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能となる。 （もっと読む）

【課題】周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現できるようにする。
【解決手段】デジタル制御発振回路１０は、複数の第１の可変容量素子からなる第１の容量素子群１４及び複数の第２の可変容量素子からなる第２の容量素子群１４を含む可変容量部１２を有し、可変容量部１２の容量値に対応した発振周波数の信号を生成する発振部を備えている。第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上である （もっと読む）

【課題】高速シリアルデータ転送の受信回路において、低消費電力モードから通常モードに復帰する際の復帰時間を短縮する。
【解決手段】シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、シリアルデータ及び基準クロックを電力モードに応じて選択してクロックデータ再生回路に供給する選択回路を具備する。 （もっと読む）

【課題】同期回路装置の設計に於いて、タイミング最適化の作業工程を削減化する。
【解決手段】同期回路装置１０内の可変タイミングメモリ２０のモジュールは、メモリアレイ２１とその入出力メモリ制御回路２２，２３に加えて、クロック端子Ｔに入力したクロック信号ＣＬＫを遅延する信号線２４と、クロック信号ＣＬＫをそのまま伝送する信号線２５と、両信号線２４，２５を入力とするセレクタＳＬ１と、メモリライト／リード信号が印加され且つセレクタＳＬ１のセレクト端子と繋がったタイミングモード端子ＴＭＴとを有する。セレクタＳＬ１は、メモリライト信号の受信に応じて信号線２４を選択し、遅延されたクロック信号を入出力メモリ制御回路２２，２３に印加する。他方、メモリリード信号の受信に応じてセレクタＳＬ１は信号線２５を選択し、クロック信号ＣＬＫをそのまま入出力メモリ制御回路２２，２３に印加する。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】ロックタイムを短縮することができ、ロック動作において電力を効率的に消費することができるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を提供すること。
【解決手段】基準クロックとフィードバッククロックとの位相差を検出し、それに対応する検出信号を生成する位相検出手段と、前記検出信号に対応する電圧レベルを有する制御電圧を生成する制御電圧生成手段と、該制御電圧のレベルに対応する周波数を有する内部クロックを生成する電圧制御発振手段と、前記基準クロックの周波数に対応するスタートアップレベル多重化信号に応答して、前記電圧制御発振手段の起動前に制御電圧端を所定のスタートアップレベルに駆動するスタートアップ駆動手段とを備えるＰＬＬを提供する。 （もっと読む）

【課題】目標周波数の変更に応じて、制御電圧が所定の許容範囲内に収まるようにＶＣＯ特性が切り替えられるものであって、かかる切替を極力早いタイミングで実行し得るＰＬＬ回路を提供する。
【解決手段】複数のＶＣＯ特性に切替可能である電圧制御発振部と、位相比較器と、制御電圧と所定の許容範囲との比較結果に応じてＶＣＯ特性の切替を行うＶＣＯ切替部と、を備え、現時点で目標周波数に設定されている周波数のクロックを出力するＰＬＬ回路であって、ＶＣＯ切替部は、サンプリングされた電圧が許容範囲内に収まっているか否かを検出するとともに、該検出結果に応じて、前記ＶＣＯ特性の切替えを行うものであり、このサンプリングのタイミングは、目標周波数が切り替えられた時から、予め定められた時間である第１時間が経過したタイミングとされているＰＬＬ回路とする。 （もっと読む）

【課題】ＤＬＬ回路を備えたＬＳＩの電磁放射強度を低減し、電磁放射ノイズの電子機器への影響を低減する。
【解決手段】ＤＬＬ回路は、入力信号に基づいて同期基準信号を生成する入力回路１０１と、同期基準信号を遅延する第１遅延部１０２と、前記第１遅延部１０２によって遅延された同期基準信号の同期位置を調整し、同期対象信号を生成するタイミングオフセット回路１０３と、 前記同期基準信号と前記同期対象信号との位相差を比較する位相比較回路１０５と、前記位相比較回路１０５の比較結果に基づいて前記第１遅延部１０２の出力信号を選択する第１制御回路１０６と、前記同期基準信号又は前記同期対象信号を遅延する第２遅延部１０４と、前記位相比較回路１０５の比較結果が所定の範囲内である場合に、前記第２遅延部１０４の出力信号を選択する第２制御回路１０７と、を備え、前記位相比較回路１０５は、前記同期基準信号と前記同期対象信号のうち前記第２遅延部１０４によって遅延された信号と他方の信号との位相差を比較する。 （もっと読む）

低コストで低位相ノイズのマイクロ波シンセサイザーは、ＤＤＳ変調回路と位相ロックループを含む。ＤＤＳ変調回路はＤＤＳの出力を高周波数に変調する。位相ロックループはＤＤＳ出力をダウンコンバートし、ダウンコンバート信号を比較的低周波数の固定されたリファレンスにロックする。
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【課題】異なる複数のビットレートの入力データを再生できるようにしたＣＤＲ回路を提供する。
【解決手段】参照クロックＣＫの周波数に対応した制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数が決定されるＰＬＬ回路と、制御信号Ｖｒにより第２の電圧制御発振器３の発振周波数と同じ周波数で再生クロックＣＬＫ１を発振し且つ入力データのタイミングに合わせて該再生クロックＣＬＫ１の発振位相が調整される第１の電圧制御発振器１と、入力データを再生クロックＣＬＫ１によりリタイミングするフリップフロップ回路２とを備えるＣＤＲ回路において、ＰＬＬ回路に、分周比の異なる２個の分周器７Ａ，７Ｂと、該分周器７Ａ，７Ｂの内の１つを選択するセレクタ８とを備えさせる。 （もっと読む）

【課題】データ信号からクロックを復調する際に、周波数ロックがはずれることを防ぎ、再生装置の再生品質を高める。
【解決手段】ＰＬＬ回路２００は位相追従ループと周波数追従ループを備える。周波数追従ループは、周波数比較器２０２とローパスフィルタＬＰＦ２２５とを備える。周波数比較器２０２は、復調クロックＣＬＫとデータ信号Ｓ１との周波数差を検出し、検出結果に応じた周波数誤差信号を出力する。ＬＰＦ２２５は、周波数誤差信号に応じて充放電するコンデンサ２２６の充放電により周波数誤差信号を平滑して周波数制御電圧信号ＦＶＣを得る。第１の制御部２４０と第２の制御部２５０は、周波数ロック状態において、周波数比較器２０２からＬＰＦ２２５への出力が遮断されるオフ期間と遮断されないオン期間が交互に繰り返されるように制御し、オフ期間においてリーク電流に起因するＦＶＣの変動を補正する。 （もっと読む）

【課題】 好適なタイミングでデータを読み込むことができるクロックを簡単に生成することができるタイミングクロック生成装置を提供する。
【解決手段】 基準となるシステムクロックをデータの入力タイミングに同期させる第１ＰＬＬ回路２１と、システムクロックの周波数を所定倍に逓倍した逓倍クロックを生成する第２ＰＬＬ回路２３及び２分周回路２４と、逓倍クロックの遷移タイミングのうち、データの取込みに使用するタイミングを選択する制御部５と、選択された遷移タイミングに同期し、システムクロックと同一周波数を有するデータ取込み用クロックを生成する位相調整・分周回路２６と、を有している。 （もっと読む）

【課題】同期回路が１系統で、温度変化等によるクロック位相ずれの増大を防止できるシンボル同期回路を提供すること。
【解決手段】シンボル同期回路は、戻し段数決定部１０４を有し、可変遅延器１０１から左端信号１０９及び右端信号１１０を取り出す。左端信号１０９と右端信号１１０は、クロック信号１０７をそれぞれ異なる遅延段数により遅延させた信号である。遅延段数とは、クロック信号１０７を遅らせるために通過させた遅延素子の個数を意味する。戻し段数決定部１０４は、左端信号１０９と右端信号１１０の位相差がクロック周期の自然数倍の時間に最も近くなるときの、左端信号１０９と右端信号１１０のそれぞれの遅延段数の差を、戻し段数として算出する。巡回制御部１０３は、戻し段数決定部１０４から指示される段数に基づいて戻し処理を行なう。 （もっと読む）

【課題】シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができるクロックリカバリ回路を提供する。
【解決手段】基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力する。 （もっと読む）

【課題】 ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を位相比較記３０で比較し、その比較結果信号ＰＯに基づいて制御回路２０で新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させて周波数変調を行なう。 （もっと読む）

【課題】広い周波数領域に渡って妨害波を低減できる入力妨害波低減回路の小型化、およびそのような入力妨害波低減回路を備える無線受信回路の小型化を図る。
【解決手段】受信信号は、トランジスタＱ１のゲートに与えられる。トランジスタＱ１はトランジスタＱＡ〜ＱＤに接続され、トランジスタＱ１、ＱＡ〜ＱＤにより４個の増幅器が構成される。トランジスタＱＡ〜ＱＤには、それぞれ調整回路１３Ａ〜１３Ｄが接続されている。調整回路１３Ａ〜１３Ｄは、ＬＣ共振回路であり、その共振周波数は調整信号および微調整信号により調整される。選択信号は、４個の増幅器の中から使用すべき増幅器を選択する。選択された増幅器の利得周波数は、対応する調整回路（１３Ａ〜１３Ｄ）の共振周波数に応じて決まる。選択された増幅器により増幅された信号が出力される。 （もっと読む）

【課題】プロセス条件、電源電圧、温度の変動によらず、微小な位相をプログラマブルに調整できる位相補間器を提供する。
【解決手段】ＰＬＬ回路のフィードバック信号（ＦＢＣＬＫ）に非等間隔なクロックを入力し、ＰＬＬ回路が本来備える位相合せ機能により、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫ間に微小な位相差を与え、かつ、アップ、ダウン電流が等しいチャージポンプ（ＣＰ）回路を用いてプロセス条件、電源電圧、温度依存性が無い位相差を実現する。 （もっと読む）

【課題】ＰＬＬ回路を使用し、より幅広い環境変動に適応して周波数を一定値にロックすることのできるクロック発生装置を得る。
【解決手段】クロック発生装置２００は、基本的に同一構成で共にＬＣ型ＶＣＯを備えた第１および第２のＰＬＬ回路２０１、２０２を備えている。マスタ側の第１のＰＬＬ回路２０１の第１のＶＣＯ２２４₁に加わる第１の制御電圧２２８₁は基準電圧検出回路２１２で３つの固定値と比較され、その結果に応じて第２のＰＬＬ回路２０２の容量スイッチ２４７、２５７の値を調整しておいて、出力セレクタ２０７で第１のＰＬＬ回路２０１から第２のＰＬＬ回路２０２にクロックの選択を切り替える。 （もっと読む）

【課題】ノイズフィルタでは完全には除去することができないようなノイズがクロック信号に発生した場合でも、このクロック信号で動作する回路の誤動作を防止することができるクロック制御回路を提供すること。
【解決手段】クロック制御回路１０は、発振クロック２２の電圧が所定の範囲にあるか否かを判断し、発振クロック２２の電圧が所定の範囲にない時はノイズ検出信号１２８を生成するノイズ検出回路１２０と、ノイズ検出信号１２８に基づいて、少なくとも所定の期間、クロック出力停止信号１３８を生成するクロック出力停止信号生成回路１３０と、発振クロックを所定の時間遅延させた遅延クロック信号１４８を生成する遅延クロック生成回路１４０と、クロック出力停止信号１３８が存在する期間は、遅延クロック信号１４８の外部への出力を停止するように制御するクロック出力停止制御回路１５０と、を含む。 （もっと読む）