【課題】出力信号のジッターを低減可能としたデジタルＤＬＬ回路を提供する。
【解決手段】クロック信号ＣＬＫを１周期遅延させるための固定遅延素子の段数を選択する位相判定部１と、位相判定部１で選択した固定遅延素子の段数に基づいて、入力信号ＩＮを任意の位相量だけ遅延させて出力する固定遅延素子の段数を選択する位相調整部２１とを備えたデジタルＤＬＬ回路において、位相調整部２１は、選択信号に基づいて、複数段の固定遅延素子と、該固定遅延素子の１段当たりの遅延時間を１／２^ｎ刻みで調整する可変遅延部とで生成する遅延時間で、入力信号ＩＮを任意の位相量遅延させた出力信号ＯＵＴを生成する。 （もっと読む）

【課題】入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるＣＤＲ回路を提供する。
【解決手段】入力データの論理判定に使用する内部クロックＲＣＫの発生源として電圧制御発振器１５を設ける。電圧制御発振器１５は、ＣＭＯＳインバータをリング接続して構成し、常に電流を消費することがないものとする。両エッジ検出部１３は、ＰＬＬ１２内の電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングを検出し、電圧制御発振器１５の発振周波数がＰＬＬ１２内の電圧制御発振器２１の発振周波数と同一となるように電圧制御発振器１５を制御する。 （もっと読む）

【課題】発振周波数の制御の精度を向上させる。
【解決手段】検出部１１は、基準信号の入力信号に対する周波数オフセットを検出する。コード生成部１２ａは、検出部１１による周波数オフセットの検出状況に基づいて、所定ビット数のコードと周波数オフセットおよびＤＡＣ１２ｂが電圧制御発振器１３に印加する電圧との対応関係を設定する。また、コード生成部１２ａは、設定した対応関係に基づいて、周波数オフセットを補正する所定ビット数のコードを生成する。ＤＡＣ１２ｂは、コード生成部１２ａが生成したコードと上記の対応関係に基づいて、電圧制御発振器１３に電圧を印加する。電圧制御発振器１３は、ＤＡＣ１２ｂにより印加された電圧に応じた発振周波数の発振信号を出力する。 （もっと読む）

【課題】良好なスペクトラム拡散効果を有し、ノイズの発生が少なく周辺回路や電子部品の誤動作を低減することができる周波数変調機能付きクロック生成回路を提供する。
【解決手段】クロック生成回路１は、帰還用分周器１７を有し、周波数変調されたクロックを出力するＰＬＬ回路１０と、帰還用分周器１７から所定の周波数のみ取り出しＰＬＬ回路１０に入力するバンドパスフィルタ２０と、三角波を生成する三角波生成回路４０とを有し、バンドパスフィルタ２０は、サイン波生成器としても機能し、所定のタイミングでサイン波を生成して三角波と合成して帰還用分周器１７の分周比を変化させる。 （もっと読む）

【課題】本発明は、誤同期状態から正常な同期状態へ復帰することが可能なクロックデータ修復回路を提供することを目的とする。
【解決手段】本発明の１つの実施形態は、位相検出部２と、クロック信号生成部と、出力部と、追い越し検知部８とを備えるクロックデータ修復回路である。位相検出部２は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部８は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。 （もっと読む）

【課題】補間回路の最小動作周期を低減でき、ＤＬＬの最大動作周波数を向上させることができる、ＤＬＬ回路を提供する。
【解決手段】位相検知回路２１は、入力される基準クロック信号とレプリカ回路１７から出力されるクロック信号との位相の差を検知し遅延制御回路２２に出力する。遅延制御回路２２は、位差の信号を基に、基準クロック信号の位相を調整する制御信号を出力する。そして、遅延制御回路２２から出力される制御信号を基に、マルチプレクサ１２、１３は、粗調整遅延回路１０からインバータ２段分の遅延差を有する信号を選択して出力し、第１の微調整遅延回路１４は、マルチプレクサから入力した２段分の遅延差の信号を基に、インバータ１段分の遅延差を有する信号を出力する。第２の微調整遅延回路１５は、この１段分の遅延差を有する信号に基づいてクロック信号の位相を調整する。 （もっと読む）

【課題】サイクルスリップの発生を防止して、短時間で周波数の切り換えを行うことができる位相同期ループ形周波数シンセサイザを得ることを目的とする。
【解決手段】 ＶＣＯ４により発振される高周波信号Ｄ_ｏの周波数が切り換えられる場合、位相比較器２が第１の位相比較信号Ｄ_ｎｕと第２の位相比較信号Ｄ_ｎｄの差分を一定に保持するように構成する。これにより、サイクルスリップの発生を防止して、短時間で周波数の切り換えを行うことができる効果を奏する。 （もっと読む）

【課題】基準信号を切り替えても発振器を自走状態にさせることの少ない基準クロック補正回路を提供する。
【解決手段】本発明に係る基準クロック補正回路１は、複数の基準信号の各々の安定度が良好であるか否かを判断する複数のクロック安定度検出部２１ａ〜ｃと、複数の基準信号の中で安定度が良好である基準信号を選択基準信号１０２とする基準信号設定部２２と、選択基準信号と基準クロック信号１０１を用いて制御値１０５を算出する発振器制御部１２と、制御値に基づいて基準クロック信号を発振する発振器１３とを有する。 （もっと読む）

【課題】簡易な演算処理にて、適時かつ迅速に、周波数誤差を検出でき、これにより、サンプリングクロックの位相誤差を円滑に補正できるＰＬＬ回路を提供する。
【解決手段】再生信号の立ち上がり時に検出された位相誤差量が、遅延回路１１５と減算回路１１６に供給される。減算回路１１６は、供給された位相誤差量と一回前に供給された位相誤差量（遅延回路１１５からの出力）とを減算する。この減算結果をもとに、時間軸上における位相誤差量の傾き値Ｋｐ（周波数誤差）が傾き値算出回路１１７にて算出される。同様に、再生信号の立ち下がり時に検出された位相誤差量から傾き値Ｋｎが傾き値算出回路１２０にて算出される。制御回路１２１は、傾き値Ｋｐ，Ｋｎの何れかが閾値を超えると制御信号を出力する。セレクタ１１１は、制御信号が入力されると位相誤差量に替えてグランド信号をＬＰＦ１１２に供給する。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】参照基準信号に異常が生じても長期間安定した発振を維持する。
【解決手段】正常に動作している状態における制御電圧ＶＣ１の平均値ＡＶＥを算出する平均値算出部１４と、最新の所定時間における制御電圧ＶＣ１の状態を保持する過渡データ保持／出力部１５を設け、参照基準信号ＲＥＦの異常によって同期外れが発生したときに、過渡データ保持／出力部１５に保持されている同期外れ直前の過渡データＴＲＡに基づいて位相補正を行うための制御電圧ＶＣ２を生成し、その後、平均値算出部１４で算出した平均値ＡＶＥに基づいて制御電圧ＶＣ２を生成してＶＣＯ２０に与える。これにより、同期外れ検出からフリーラン状態になるまでに生ずる位相のずれが補正され、更に参照基準信号ＲＥＦが正常に復旧するまでの間、適切な制御電圧ＶＣ２によってフリーランを続けることができる。 （もっと読む）

【課題】発振周波数可変域の異なる複数の電圧制御発振器を有する局部発振信号発生装置を検査するための検査方法であって、安価な半導体検査装置を用いて実現可能であり且つ検査効率のよい検査方法を提供する。
【解決手段】発振周波数可変域の異なる複数の電圧制御発振器１＿１〜１＿ｎを有する局部発振信号発生装置を検査するための検査方法であって、前記複数の電圧制御発振器１＿１〜１＿ｎの各発振周波数可変域の上端周波数及び下端周波数のうち一部のみ（例えばｆ_A，ｆ_B）を探索し、その探索結果を用いた演算によって得られた周波数ポイント（例えばｆ_D）の正常発振の有無を判定することにより、発振周波数可変域が隣接する電圧制御発振器同士において発振周波数可変域が規定以上重複していることを検査する検査方法。 （もっと読む）

【課題】現用系と予備系の基準クロックの位相同期の精度を向上させる。
【解決手段】基準クロック供給システムは、現用系のクロック供給回路及び予備系のクロック供給回路の冗長構成で形成され、現用系から第１の基準クロックを供給すると共に予備系から第１の基準クロックに位相同期させた第２の基準クロックを供給する。位相差補正回路は、基準クロック供給システムから第１及び第２の基準クロックを受信する側で第１及び第２の基準クロック間の位相差を測定し、その位相差情報を基準クロック供給システムにフォードバックさせる位相差測定部を有し、位相差情報に応じて、基準クロック供給システムによる第１及び第２の基準クロックの位相同期動作に補正をかける。 （もっと読む）

【課題】運用系と待機系の位相差を正確に求めることが出来る冗長構成システムにおける基準信号同期制御方法を提供することである。
【解決手段】装置の基準信号を生成し、運用系と待機系の冗長構成を成すユニットにおいて、運用系のハードウェアと、待機系のハードウェアで、同じタイミングの基準信号を用いて装置を動作させるために、運用系から出力する基準信号は、各機能部の他、待機系にも送り、待機系は、運用系から入力される基準信号と自ら生成する基準信号との位相差を、運用系から待機系までの遅延を擬似的に実現させ、そこから求められた遅延量に従い、待機系が生成する基準信号に遅延分のオフセットをかけることで、運用系の基準信号と同期させる。 （もっと読む）

【課題】動作モードによって周波数変調を行うか行わないかを選択することによって受信側の負荷を低減することができる半導体集積回路を提供すること。
【解決手段】半導体集積回路１は、２以上の内部回路（ビデオデコーダ１１、ＣＰＵ１２など）と、所定の周波数のクロックを発生するＰＬＬ３１と、周波数を変調させたクロックを発生するＳＳＣＧ ＰＬＬ３２と、内部回路にＰＬＬ３１からのクロックか、ＳＳＣＧ ＰＬＬ３２からのクロックのいずれかを選択して内部回路に入力するセレクタ２１とを有する。 （もっと読む）

【課題】広帯域で量子化雑音及び発振器の位相雑音を除去し、小面積で構成可能な位相同期回路を提供する。
【解決手段】第１の制御信号及び第２の制御信号の組み合わせによって制御される共通の周波数及び互いに異なる位相を夫々持つ第１及び第２の発振信号を生成する制御発振器と；基準信号と第１の発振信号との間の周波数差及び位相差に応じた第１の検出信号を生成するデジタル位相周波数検出器と；第１の検出信号の高周波成分を除去して第１の制御信号を生成するデジタルフィルタと；第２の発振信号と基準信号との間の位相差に応じた第２の検出信号を生成するアナログ位相検出器と；第２の検出信号の高周波成分を除去して、第２の制御信号を出力するアナログフィルタと；アナログ位相検出器及びアナログフィルタを能動状態とするために、基準信号と第１の発振信号の同期を検出する同期検出部と；を具備する。 （もっと読む）

【課題】感温部品を用いることなく、温度変動やデバイス自体に個体差がある場合でも、高精度で安定した掃引周波数又は変調信号を得ることが可能となるようにする。
【解決手段】制御電圧発生器から出力された掃引波（又は変調波）の制御電圧を入力し、所定幅の周波数を発生するためのＶＣＯ１４、このＶＣＯ１４の出力を入力し、任意に設定した校正周波数に位相ロックした電子同調電圧をＶＣＯ１４へ帰還させるＰＬＬ−ＩＣ回路２０及びループフィルタ２１、上記ＶＣＯ１４の前段で、制御電圧発生器側とＰＬＬ回路側とを切り替える切替えスイッチ１８、この切替えスイッチ１８でＰＬＬ回路側に切り替えたとき、上記ループフィルタ２１から電子同調電圧Ｖｆを取り出し、制御電圧発生器側に切り替えたとき、取り出した電子同調電圧を上記制御電圧発生器からの出力制御電圧Ｖａに加算する回路（ＣＰＵ２３，ＤＡＣ２６，加算器２８）を設ける。 （もっと読む）

【課題】チップ上における占有面積が小さく、広範囲なクロック周波数に対応可能なＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させるディレイライン２１０と、ディレイライン２１０による遅延量を制御する制御回路とを備える。ディレイライン２１０は、従属接続された複数の可変遅延素子５００を有し、可変遅延素子５００は、バイアス電流量によって遅延量が変化する差動回路構成であり、制御回路は、バイアス電流量を設定する第１の制御部３００と、複数の可変遅延素子５００のうち出力を取り出す可変遅延素子を選択する第２の制御部４００とを有している。本発明によれば、可変遅延素子によってディレイラインが構成されていることから、少ない段数にて広範囲なクロック周波数に対応することが可能となる。 （もっと読む）

【課題】ＰＬＬ回路のロックアップ時間を短縮することである。
【解決手段】ＶＣＯ選択回路１５は、プログラマブル分周器１４に設定される分周データに基づいて複数のＶＣＯの内の１つを指定するＶＣＯ選択信号を出力する。また、ＶＣＯ選択回路１５は、ＶＣＯに与えられる周波数制御電圧と上限の基準値Ａ及び下限の基準値Ｂを比較し、周波数制御電圧が基準値Ａより大きいときには、発振周波数帯域が１つ上のＶＣＯを選択する信号を出力し、基準値Ｂより小さいときには、１つ下のＶＣＯを選択する信号を出力する。 （もっと読む）

【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。
【解決手段】同期信号の入力があるときの２つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、ＰＬＬクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。 （もっと読む）