【課題】周波数逓倍回路を提供する。
【解決手段】周波数逓倍回路（１００）は、遅延ラインとクロック合成回路（ＴＯＧ）を備える。遅延ラインは、その一端でリファレンスクロック（１０２）を受けて、一周期に一致した複数の遅延素子（１０１）からクロックタップ出力を発生させる。クロック合成回路（ＴＯＧ）は、一対のタップ出力に応答して、各タップ出力から出力クロックパルスの立ち上がり及び立ち下がりエッジを発生させる。出力クロックの周期は入力クロックの周期よりも短い。遅延ラインは、遅延素子（１０１）の周期に一致するように遅延ロックループに含まれてもよい。所定数の遅延段タップ出力に接続された入力を有し、相補出力を供給する、複数の合成回路セル（ＴＯＧ）が設けられる。セレクタ（１０６）は、位相検出器（１１２）からの選択制御信号に応答して、合成セルの１つに係る一対の相補出力のうちの一方から出力を選択する。 （もっと読む）

【課題】ＤＬＬ回路のロックに要する時間を短縮する。
【解決手段】外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する位相差量検出回路１００と、位相差量に基づいて外部クロック信号ＣＬＫを遅延させることにより内部クロック信号ＬＣＬＫを生成する可変遅延回路２１と、内部クロック信号ＬＣＬＫを遅延させることによりレプリカクロック信号ＲＣＬＫを生成するレプリカバッファ２４とを備える。本発明によれば、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか或いは遅れているではなく、その位相差量に基づいて可変遅延回路２１が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。 （もっと読む）

【課題】入力された信号に所定の遅延時間を安定的に挿入し得る遅延信号生成回路及び遅延回路を提供する。
【解決手段】遅延信号生成回路は、供給される電源の電圧によって、その遅延時間が変化する、１又は複数の第１遅延回路と、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、を備えるとともに、前記制御電源回路は、入力クロック信号と遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する。 （もっと読む）

装置は、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第1信号を生成する局部発振器(LO)と、少なくとも2つの入力を有する優先制御部とを有し、入力の各々は、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第2信号をそれぞれ受信し、優先制御部は、少なくとも2つの第2信号の内の少なくとも1つの第2信号の精度を判定し、何れかの第2信号は少なくとも2つの第2信号の内で精度が最高であるように指定され、優先制御部は、最高精度から最低精度へ少なくとも2つの第2信号を順番に並べ、少なくとも2つの第2信号の順番に基づいて、装置に利用可能な最高精度の第2信号に対してLOのオフセットエラーを補正するように、LOが調整される。
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装置は、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第1信号を生成する局部発振器(LO)と、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第2信号を受信する入力を有するLOエラー補正部とを有し、第2信号はLOを調整するために使用され、LOエラー補正部は、第2信号がLOを調整するために利用可能でなくなった場合に、第2信号より精度が低いソースを用いてLOを調整し、第2信号が少なくとも一次的に利用可能になった場合に、第2信号に対するLOのオフセットエラーを判定し、当該装置が継続的にLOを調整するために第2信号を利用する前に、第2信号が利用可能でなくなった場合、第2信号が一次的に利用可能であった期間内に取得された情報に基づいて、第2信号に対するLOのオフセットエラーを補正し、第2信号が以後に少なくとも一次的に利用可能になるまで、第2信号よりも精度が低いソースを用いてLOを調整する。
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【課題】
周波数ホッピングを用いた通信を行うためのローカル信号生成回路が従来技術に開示されているが、実際に周波数ホッピングを用いたワイヤレスＵＳＢの通信システムにおいては、ローカル信号の出力を開始してから出力が安定するまでに時間がかかり通信における規格を満たすことができないという課題が存在していた。
【解決手段】
第１の周波数で所定のバイアス電圧を中心に振動する第１のローカル信号を出力する第１の発振部と、前記第１の周波数より高い周波数である第２の周波数で前記バイアス電圧を中心に振動する第２のローカル信号を出力する第２の発振部と、前記第１および第２のローカル信号を入力すると共に前記第１のローカル信号および前記第２のローカル信号のそれぞれを選択的に出力し、前記第１のローカル信号および前記第２のローカル信号のそれぞれを出力しない期間においては前記バイアス電圧を出力する選択回路と、を有する。 （もっと読む）

【課題】クロック分配網間のクロックスキューをより低減する。
【解決手段】リファレンスクロック信号１１の位相を調整してクロック分配網に分配するＰＬＬ回路１、２と、クロック分配網における複数のフィードバック点ＰＡ１〜ＰＡｎ、ＰＢ１〜ＰＢｎからそれぞれフィードバッククロック信号ＨＡ１〜ＨＡｎ、ＨＢ１〜ＨＢｎを入力し、ＰＬＬ回路１、２でリファレンスクロック信号１１の位相比較対象とされる複数のフィードバッククロック信号から一つの信号を、複数のフィードバッククロック信号のそれぞれの遅延値に基づいて選択するフィードバッククロック信号選択回路９、１６と、を複数のクロック分配網のそれぞれに対応して備える。 （もっと読む）

【課題】インパルス状の外乱が生じる環境でも、精度の良い周波数同期を確立することができる周波数同期装置を得ること。
【解決手段】再生周波数を受信信号に同期させる周波数同期制御を行う周波数同期装置であって、受信信号に基づいて周波数偏差を求める周波数偏差検出部２と、周波数偏差の時間変化量を算出する差分部３と、時間変化量に基づいて、前記周波数偏差を周波数制御値として用いるか否かを示す制御値選択信号を生成する観測部６と、制御値選択信号が周波数偏差を周波数制御値として用いないことを示す値であった場合には、過去の周波数制御値に基づいてその時点での周波数制御値の推定値である推定制御値を求め、求めた推定制御値を周波数制御値として選択するホールド部７と、を備える。 （もっと読む）

【課題】安定した位相同期ループを構成できない。
【解決手段】本発明は、第１、第２のクロック信号をカウントする第１、第２のカウンタと、第１のクロック信号を遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで第２のカウンタのカウント値をサンプリングするサンプル回路と、第１、第２のクロック信号を所定の数で分周した第３のクロック信号との位相差と、サンプリングしたカウント値に応じ、そのサンプリングしたカウント値のうち１つを選択する選択回路と、第１のカウンタ及び選択回路が選択したカウント値に応じて第１、第３のクロックとの位相差を演算する位相誤差演算回路と、位相誤差演算回路の演算結果に応じて第２のクロックを出力するデジタル制御発振器とを有するデジタルフェーズロックドループ回路である。 （もっと読む）

【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 （もっと読む）

【課題】低廉な製作コスト及び部品コストで製造することができ、更に、マスタータイミング基準信号をより高精度で生成することのできる衛星ナビゲーションシステムのためのマスタークロック生成装置の提供。
【解決手段】複数の周波数信号入力部の各々に、原子時計信号から成る第１参照周波数信号と、原子時計信号から成る第２参照周波数信号との、いずれか一方を供給する。複数の周波数コンバータ（１１０、１１５、１２０、１２５）は、互いに同一周波数の中間周波数信号を出力する。スイッチングマトリクス１３０は、前記中間周波数信号のうちの１つを主クロックとして選択して送出すると共に、別の１つを副クロックとして選択して送出する。周波数信号生成器１５０は、前記主クロックから基準周波数信号を生成し、複数の周波数信号出力部へ送出する。位相メーター１７０は、前記主クロックと前記副クロックとの間の位相差を測定し、異常挙動を検出する。 （もっと読む）

【課題】バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。
【解決手段】周波数逓倍部１１０により、参照クロック信号の周波数をデータ信号相当の周波数に逓倍して逓倍クロック信号とする他、入力選択部１１１を用いて入力を選択する。すなわち、データ信号としてのバースト信号が入力されているときは、入力されたバースト信号と位相が同期するように再生クロック信号を生成し、バースト信号が入力されていないときは逓倍クロック信号と位相が同期するように再生クロック信号を生成する。 （もっと読む）

【課題】フラクショナルＮ−ＰＬＬ回路における出力クロック信号でのスプリアスの発生を抑制する。
【解決手段】出力クロック信号を出力する電圧制御発振器と、出力クロック信号を分周して分周クロック信号を生成し、基準クロック信号と分周クロック信号とを比較し、比較結果に基づき出力信号を出力するＮ個の制御ユニットと、各制御ユニットからの出力信号を加算する加算器と、加算器の出力をフィルタ処理し電圧制御発振器に出力するローパスフィルタとを備え、分周クロック信号に同期して所定の順序で巡回させ供給するＮ個のデータからなる分周比に係る設定情報を、各制御ユニットに対して初期値を互いに異ならせて供給し分周動作及び比較動作を行わせるようにして、Ｎ個の制御ユニットにより移動平均フィルタを形成し量子化ノイズを低減し、出力クロック信号でのスプリアスの発生を抑制できるようにする。 （もっと読む）

【課題】粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルＰＬＬ回路及び半導体集積回路を提供することである。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路４と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部６とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ４３と、これに並列接続可能で粗調整用コンデンサの１／ｎ容量を有し、粗調整時に所定数の微調整用コンデンサが１つの粗調整用として制御される複数の微調整用コンデンサ４４を備える。 （もっと読む）

【課題】シングル・イベント・アップセット（ＳＥＵｓ）により影響されにくいチャージポンプ回路を提供する。
【解決手段】第１のチャージポンプ出力を備えた第１のチャージポンプ３０と、第２のチャージポンプ出力を備えた第２のチャージポンプ３２と、前記第１のチャージポンプ出力及び前記第２のチャージポンプ出力を入力するように受け取り、第１の一致信号を出力するように生成する第１の一致検出器３４と、第１の一致信号に基づいて、前記第１のチャージポンプ出力、または、前記第２のチャージポンプ出力のいずれかを選択するためのアナログ２：１マルチプレクサ３６とを有する。 （もっと読む）

【課題】効率的に且つ比較的低消費電力で目的の信号との位相を調整するのに好適な位相調整装置及び無線受信装置を提供する。
【解決手段】位相調整装置１００を、遅延量を可変可能なインバーター回路ＩＶ１〜ＩＶＮをループ構成に接続してなる遅延段回路１０と、遅延段回路１０の遅延量を一定に保持する位相同期用回路２０と、遅延段回路１０の各接続部に入力端子が電気的に接続された接続切替回路ＳＷ１〜ＳＷＭを含む接続切替回路群３０と、切替制御回路４０と、信号出力回路５０とを含む構成とし、切替制御回路４０は、遅延段回路１０における各インバーター回路に対応する接続切替回路を１つずつ且つ周回して選択し、選択した接続切替回路ＳＷからのみ遅延信号を出力するように制御すると共に、偶数番目に選択された接続切替回路ＳＷからの遅延信号を反転して後段の回路に供給するように信号出力回路５０を制御する。 （もっと読む）

【課題】出力電圧が変化したときでも、電流値の変化を抑制できるチャージポンプを提供する。
【解決手段】電流源１０１は、出力端子１５７に向けて電流を流し、電流源１０２は、出力端子１５７から電流を引き抜く。電流調整回路１０８は、電流源１０１及び１０２の電流を制御する。電流調整回路１０８は、電流源１０２を所定の電流が流れるように制御しつつ電流源１０１を電流源１０２を流れる電流とバランスするように制御する第１のモードと、電流源１０１を所定の電流が流れるように制御しつつ電流源１０２を電流源１０１を流れる電流とバランスするように制御する第２のモードとを切り替え可能である。判定回路１０５は、出力端子１５７の電圧に応じて、第１のモードと第２のモードとを切り替える。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【課題】運用系および待機系システムクロックの位相を、バックボード間の配線遅延量、温度変化および電圧変動に起因するバッファ遅延の変化量を含め一致させたシステムクロック供給装置を提供する。
【解決手段】システムクロック１に位相同期した運用系および待機系システムクロック６を出力する冗長構成とされた運用系および待機系システムクロック供給部２００と運用系および待機系システムクロックを装置内各部へ分配するためのバックボード８を有する。システムクロック１に位相同期したクロック２２を生成するＰＬＬ２１０は、運用系システムクロックを基準とし、待機系システムクロックの位相を制御する位相差調整部２１１を含んだ構成とする。 （もっと読む）

【課題】バースト光信号が入力された場合のロックアップ動作を高速に行うデータ再生回路を得ること。
【解決手段】本発明にかかるデータ再生回路は、ＶＣＯ４で生成したクロックと入力データとを比較し、比較結果に基づいてＶＣＯ４への入力電圧を調整するＰＬＬ回路（周波数・位相比較器１，フィルタ処理回路２，ＶＣＯ４）と、ＶＣＯ４で生成されたクロックを利用して入力データを識別再生する識別回路６と、各子局装置からの送信スケジュールに基づいて、データ入力区間を特定する受信タイミング生成回路８と、を備え、ＰＬＬ回路は、第１のデータ入力区間が終了後、その次の第２のデータ入力区間が開始するまでの区間では、第１のデータ入力区間に含まれるＥＯＢ区間でＶＣＯ４への入力としていた電圧信号を、ＶＣＯ４へ継続して入力させる。 （もっと読む）