【課題】ＰＷＭ信号生成装置において、回路規模を小さくして効果的に放射雑音等のノイズを低減する。
【解決手段】ＣＰＵ２０４、カウンタ２０１、レジスタ２０２、及びコンパレータ２０５は基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成する。ＴＦＦ２０６は基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する。ＴＦＦ２５１は基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する。セレクタ２５２は第１及び第２のＰＷＭ信号を選択的にＰＷＭ信号として出力する。 （もっと読む）

【課題】ＰＬＬ回路を有する発振器であって、小型化を図ることができる発振器を提供する。
【解決手段】発振器１００は、基板１１０の上方に配置された第１ＭＥＭＳ振動子１２を含み第１発振信号を出力する基準発振回路と、基板１１０の上方に配置された第２ＭＥＭＳ振動子５２を含み制御信号で発振周波数が制御され第２発振信号を出力する電圧制御発振回路と、前記第２発振信号を分周して分周信号を出力する分周回路と、前記分周信号と前記第１発振信号との位相差に基づいた前記制御信号を出力する位相比較回路と、を含み、第１ＭＥＭＳ振動子１２および第２ＭＥＭＳ振動子５２の各々は、第１電極と、第２電極と、を有し、第２電極は、第１電極と対向配置された可動部を有し、基板の平面視において第１ＭＥＭＳ振動子１２の可動部の面積は、第２ＭＥＭＳ振動子５２の可動部の面積よりも大きい。 （もっと読む）

【課題】クロック信号が高速化した場合でも対応することのできる可変分周装置を得る。
【解決手段】可変分周回路１０１は、クロック信号Clk_aを入力し、クロック信号Clk_aに対するＰ（Ｐは２以上の整数）またはＰ＋１の分周した信号Do1を出力する。可変分周回路１０２は、クロック信号Clk_aと逆相になるクロック信号Clk_bを入力し、クロック信号Clk_bに対するＰまたはＰ＋１の分周した信号Do2を出力する。経路切り替え回路１０３は、信号Do1，Do2を入力し、経路選択信号MuxContにより信号Do1，Do2のうちいずれか一方を選択し出力する。 （もっと読む）

【課題】サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。 （もっと読む）

【課題】ＰＬＬを用いた周波数シンセサイザにおいて、簡素な構成でありかつスプリアス特性が良好であること。
【解決手段】位相比較部に入力する参照周波数信号を、ディジタル信号からなる鋸波のゼロクロスポイントを検出したときのクロックに基づいて生成する。しかしこの場合ディジタル値が飛び飛びの値であることから正負の符号が逆転するときにディジタル値がゼロとなるとは限らない。そこで前記ディジタル値が徐々に変化する領域において正、負の符号が逆転するゼロクロス時の直前のディジタル値及び直後のディジタル値を読み出したクロック信号を夫々Ｐ１及びＰ２とし、クロック信号Ｐ２の次のタイミングのクロック信号をＰ３とすると、Ｐ１とＰ２で読み出されるディジタル値の比率に対応する比率でＰ１、Ｐ３を使用する。 （もっと読む）

【課題】アナログ特性を容易な設計で高速なデジタルアシストが可能な位相同期装置および位相同期回路の周波数キャリブレーション方法、並びにプログラムを提供する。
【解決手段】デジタルアシストキャリブレーション回路は、探索範囲を所定の値から順番に検索値を変更して、検索値と目的値との大小関係を確認する順次探索と、探索範囲の検索値の中央値と上記目的値との大小関係を確認し、目的値が含まれる側の半分の検索範囲に対してのみその半分の検索範囲の検索値の中央値と目的値との大小関係を確認して、目的値を検索していく二分探索と、を選択的に処理可能で、検索過程における最初の過程と最後の過程のうち、少なくとも最初の過程と最後の過程のいずれかにおいて二分探索を行い、残りの過程では順次探索処理を行う。 （もっと読む）

【課題】フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬおよびその制御方法を実現する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。 （もっと読む）

【課題】冗長構成を有するとともにクロックの同期が確実に行えるクロック生成装置、及び、クロック同期方法を提供する。
【解決手段】クロック生成装置は、クロックＣ１、クロックＣ２をそれぞれ出力するＶＣＸＯ１４、２４と、クロックＣ１又はクロックＣ２が供給されるとともに主たる機能に使用される主機能部３１に設けられ、クロックＣ１及びクロックＣ２の位相を比較し、クロックＣ１及びクロックＣ２の位相ずれの情報を含む位相差情報を生成する位相比較器３３と、この位相差情報に基づいてＶＣＸＯ２４に出力する制御電圧を調整し、クロックＣ１の位相にクロックＣ２の位相を同期させる第２制御部２２と、を有する。 （もっと読む）

【課題】ばらつき条件（温度、電源電圧、経年変化等）下の安定動作を補償しかつ低ゲインの電圧−周波数特性を実現できる位相同期回路を提供する。
【解決手段】バラクタアレイを有するＶＣＯ１０１と、ＶＣＯ１０１の特性をモニターするモニター回路１０２と、モニター結果に応じてバラクタアレイに供給するオフセット量を切り替えるオフセット発生回路１０３とを備える。ばらつき条件下のＶＣＯの特性をモニターした結果からバラクタアレイのオフセット量を調整することで、位相同期回路の動作不良を防ぐ。 （もっと読む）

【課題】分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を提供する。
【解決手段】フラクショナルＰＬＬ回路は、位相周波数比較器１、チャージポンプ２、ループフィルタ、電圧制御発振器４、位相コントローラ５、及び位相選択回路６を備える。位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量で変化させるように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相を選択するように位相選択回路６を制御する。 （もっと読む）

【課題】回路規模が小さく、また設計が容易な構成にて、高精度なクロックを生成するＤＬＬ回路を実現する。
【解決手段】ＤＬＬ回路は、外部から入力される動作クロックｃｌｋｓと前記動作クロックと周波数が異なるもしくは等しい入力クロックと所望の周波数を表す設定値ｋから前記動作クロック周波数の前記設定値ｋ分の一の周波数を有する生成クロックｃｌｋｃを生成するクロック生成部１００と、前記生成クロックｃｌｋｃと外部から入力される参照クロックｃｌｋｒの位相差を比較し、その位相差を出力する位相比較部２００と、前記位相比較部２００の出力である位相差から、前記位相差を“０”とするように前記設定値ｋへ補正をする補正値を生成し、前記設定値ｋへ補正値を加算する補正部３００とを備える。 （もっと読む）

【課題】ＰＬＬ回路の引き込時間を短縮する。
【解決手段】位相比較器１０は、ＰＬＬ回路１００への入力クロックの位相と、ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する。ＬＰＦ２０は、位相比較器１０の出力信号に応じた直流電圧を生成する。電圧制御発振器３０は、ＬＰＦ２０により生成された電圧に応じた周波数のクロックを出力する。サイクルスリップ予測回路５０は、位相比較器１０により生成される信号を監視し、サイクルスリップの発生を予測する。サイクルスリップ予測回路５０によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。 （もっと読む）

【課題】 残ピークノイズを低減させることができるとともに、ジッターの増大を防止することのできるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 実施形態のスペクトラム拡散クロックジェネレータは、チャージポンプ回路１が、出力電流量が設定に応じて変化する可変電流源を有し、位相比較器１４により検出された位相差に応じた期間、ＶＣＯ１１へ印加する電圧を制御するためのチャージ電流を出力する。 （もっと読む）

【課題】 ＰＬＬ回路の発振精度の低下を抑制しつつ、ロックアップタイムを短縮する。
【解決手段】 ＰＬＬ回路は、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、出力信号を分周する分周器と、基準信号と分周された出力信号との位相差を検出し、位相差に応じて第１検出信号および第２検出信号を生成する位相比較器と、第１検出信号に基づいてオン／オフが制御される第１スイッチおよび第２検出信号に基づいてオン／オフが制御される第２スイッチを含み、制御電圧を調整するチャージポンプ回路と、チャージポンプ回路により充放電される容量素子を含み、チャージポンプ回路の出力を平滑化して制御電圧を生成するローパスフィルタと、電圧制御発振器に初期電圧を与える初期設定期間に、第１スイッチおよび第２スイッチの少なくとも一方をオンし、容量素子の充放電を制御することにより、制御電圧を初期電圧に設定する電圧供給部とを有している。 （もっと読む）

【課題】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制し、さらに、位相雑音特性を良好に保つ。
【解決手段】分周器（２５）を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分数部データＫに加算すべきシフト量Ｓを求め、シフト量Ｓと、シフト後分数部データＫ２とをそれぞれ出力する演算処理手段（２７）と、シフト後分数部データＫ２を積分して量子化する第１のデルタシグマ変調器（２８）と、シフト量Ｓを積分して量子化する第２のデルタシグマ変調器（２９）と、第１のデルタシグマ変調器（２８）の出力系列と第２のデルタシグマ変調器（２９）の符号反転出力とを加算する第１の加算器（３０）と、整数部データＭと第１の加算器（３０）の出力とを加算する第２の加算器（３１）とを備え、第２の加算器（３１）の出力により分周器（２５）を変調させる。 （もっと読む）

【課題】 基準周波数断時におけるフリーランの出力周波数の精度を向上させるＰＬＬ回路を提供する。
【解決手段】 比例積分方式のＰＬＬ回路を用いて、積分器１４の後にＡ／Ｄ変換部１５とパタン生成部１６を付加した構成とし、Ａ／Ｄ変換部１５が、ロック時の積分器１４の出力電圧をデジタル信号として得て、ロック外れ時はロック時のデジタル信号を保持する機能を備え、ロック外れ時で基準周波数断時には、保持したデジタル信号に応じてパタン生成部１６がパタン生成し、セレクタ１３によって積分器１４に出力するものであり、基準周波数断時には、パタン生成の波形を積分器１４に代替入力するＰＬＬ回路である。 （もっと読む）

【課題】単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術を提供する。
【解決手段】受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。周波数比較器２０は、第１分周器２２の出力信号と第２分周器２４の出力信号の位相差に応じた位相周波数差信号ＰＦＤを発生する。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、チャージポンプ回路４０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。 （もっと読む）

【課題】無線通信装置の変調精度の低下を抑制しつつ、スプリアスによる受信特性の低下を抑制する。
【解決手段】デジタル部２は、アナログ部１にて周波数変換された受信信号の復調処理を行う。ＰＬＬ回路２５は、前記デジタル部のクロックを発生する。ＰＬＬ設定変更部２４は、現在の通信状態が受信状態であり、チャネル周波数内にスプリアスが存在し、受信電力が閾値に満たない場合、クロックＣＫのジッタを増加させ、それ以外の場合、クロックＣＫのジッタを通常設定にする。 （もっと読む）

【課題】デジタル位相比較器におけるスタートアップ時のキャリブレーションを不要とする。
【解決手段】基準信号を遅延させて遅延基準信号として出力し、遅延量に相当する時間差を有する遅延量信号を出力する手段と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し第１のデジタル値として出力する手段と、第１の時間量子化器で発生した時間残差を検出し、時間残差に応じた時間差を有する時間残差信号を出力する手段と、基準信号の状態に応じて時間残差信号を出力するか遅延量信号を出力するかを切り替える手段と、時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力し、遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する手段と、第２のデジタル値および前記第３のデジタル値を用いて第１のデジタル値を補正することで小数位相を算出する手段と、を有する。 （もっと読む）

【課題】周波数やロックアップ時間が変動したり、ＰＬＬ特性が劣化したりするのを抑えることのできるＰＬＬ回路を提供する。
【解決手段】演算器１５ａ，１５ｂは、出力信号の目標の周波数を示す目標周波数設定値が変化した時、フラクショナル分周器１７に対して目標周波数設定値で示される周波数と異なる周波数を示す周波数設定値を複数回設定する。そして、演算器１５ａ，１５ｂが周波数設定値を複数回設定した後に、演算器１５ａ，１５ｂから出力される周波数設定値は、目標周波数設定値と同じ値になる。これにより、周波数の引き込み動作時に、アナログスイッチング素子を用いてループフィルタの切り替えを行う必要がないため、スイッチング切り替え時に発生するノイズや、切り替え前後のループフィルタに生じる電圧差によって、発振器にノイズが発生することがない。 （もっと読む）