ＰＬＬ回路
【課題】ＰＬＬ回路の引き込時間を短縮する。
【解決手段】位相比較器１０は、ＰＬＬ回路１００への入力クロックの位相と、ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する。ＬＰＦ２０は、位相比較器１０の出力信号に応じた直流電圧を生成する。電圧制御発振器３０は、ＬＰＦ２０により生成された電圧に応じた周波数のクロックを出力する。サイクルスリップ予測回路５０は、位相比較器１０により生成される信号を監視し、サイクルスリップの発生を予測する。サイクルスリップ予測回路５０によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。
【解決手段】位相比較器１０は、ＰＬＬ回路１００への入力クロックの位相と、ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する。ＬＰＦ２０は、位相比較器１０の出力信号に応じた直流電圧を生成する。電圧制御発振器３０は、ＬＰＦ２０により生成された電圧に応じた周波数のクロックを出力する。サイクルスリップ予測回路５０は、位相比較器１０により生成される信号を監視し、サイクルスリップの発生を予測する。サイクルスリップ予測回路５０によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較器を用いて、基準周波数信号の位相と、出力信号の分周信号から得られる比較周波数信号の位相との位相差を検出するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase-locked loop）回路は、通信や放送など様々な用途の電子機器に使用されており、年々、動作周波数が高くなってきているデジタル機器では必須の回路要素となっている（例えば、特許文献１〜３参照）。
【０００３】
図１は、一般的なＰＬＬ回路１００の基本構成を示す図である。ＰＬＬ回路１００は、位相比較器１０、ローパスフィルタ（以下、ＬＰＦと表記する）２０、電圧制御発振器（以下、ＶＣＯ（Voltage Controlled Oscillator）と表記する）３０および分周器４０を備える。位相比較器１０は、本ＰＬＬ回路１００への入力クロックＩＮの位相と、本ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックＦＢの位相とを比較し、その位相差に応じた信号を生成する。ＬＰＦ２０は、位相比較器１０の出力信号に応じた直流電圧を生成する。ＶＣＯ３０は、ＬＰＦ２０により生成された電圧に応じた周波数の出力クロックＯＵＴを出力する。分周器４０は、ＶＣＯ３０の出力クロックＯＵＴの周波数を１／Ｎ（Ｎは自然数）倍して帰還クロックＦＢとして位相比較器１０に入力する。
【０００４】
以下本明細書では、図示しない水晶振動子などのクロック源により生成される入力クロックＩＮと、分周器４０から入力される帰還クロックＦＢとが同期しているときに、位相差が１８０°となり、デューティ比が５０％の信号を出力するタイプの位相比較器１０を例に説明する。なお、当該位相比較器１０の位相検出可能範囲は、１８０°を中心に±１８０°とする。
【０００５】
図２は、位相比較器１０の動作を説明するためのタイミングチャート１である。図２では、位相比較器１０に入力される、入力クロックＩＮと帰還クロックＦＢとの位相差は１８０°であり、位相比較器１０の出力信号Ｐｏｕｔのデューティ比は５０％となる。より具体的には、入力クロックＩＮの立ち上がりエッジおよび帰還クロックＦＢの立ち上がりエッジを交互に検出し、それらのエッジを検出するたびに出力信号Ｐｏｕｔの論理を反転させる。すなわち、ハイレベルからローレベルに、またはローレベルからハイレベルに遷移させる。なお、位相比較器１０の出力信号Ｐｏｕｔは電圧であってもよいし電流であってもよい。
【０００６】
図３は、位相比較器１０の動作を説明するためのタイミングチャート２である。図３は、入力クロックＩＮの位相が帰還クロックＦＢの位相より進んでいる例を示している。この場合、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が高くなる。したがって、ＬＰＦ２０で平滑化され、ＶＣＯ３０に供給される電圧も高くなり、帰還クロックＦＢの位相が進む。すなわち、入力クロックＩＮと帰還クロックＦＢとの位相差が１８０°に近づく方向に制御がかかる。
【０００７】
図４は、位相比較器１０の動作を説明するためのタイミングチャート３である。図４は、入力クロックＩＮの位相が帰還クロックＦＢの位相より遅れている例を示している。この場合、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が低くなる。したがって、ＬＰＦ２０で平滑化され、ＶＣＯ３０に供給される電圧も低くなり、帰還クロックＦＢの位相が遅れる。すなわち、入力クロックＩＮと帰還クロックＦＢとの位相差が１８０°に近づく方向に制御がかかる。
【０００８】
図５は、位相比較器１０の動作を説明するためのタイミングチャート４である。上述したように、入力クロックＩＮの位相に対し帰還クロックＦＢの位相が遅れている場合、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が高くなり、ＶＣＯ３０の制御電圧が高くなる。これにより、帰還クロックＦＢの位相を進める制御がかかるが、位相比較器１０の位相検出可能範囲を超えると、サイクルスリップ現象が発生する。
【０００９】
図５にて、入力クロックＩＮと帰還クロックＦＢの２回目の立ち上がりエッジまでは、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が高くなり、帰還クロックＦＢの位相を進める制御がかかっている。これに対し、入力クロックＩＮと帰還クロックＦＢの３回目の立ち上がりエッジでは、両者の立ち上がりエッジのタイミングが逆になるとともに、（入力クロックＩＮの位相−帰還クロックＦＢの位相）の極性が反転する。すなわち、帰還クロックＦＢの位相が入力クロックＩＮの位相に対して１８０°を超えて遅延する。これにより、サイクルスリップ現象が発生する（実線楕円ＳＳ参照）。
【００１０】
それ以降、位相比較器１０の出力信号Ｐｏｕｔの位相が反転する。これにより、デューティ比が小さくなり、所望の方向と逆方向にＶＣＯ３０の制御電圧が下がる制御がかかってしまう。このように、位相比較器の位相検出可能範囲を超えた場合、位相比較器の動作極性が反転することにより、出力周波数が所望の方向と逆に変動する現象をサイクルスリップという。図５に示すように、サイクルスリップ発生直前のデューティ比が非常に高い場合、デューティ比は急激に低下する（点線楕円Ｄ１参照）。なお、入力クロックＩＮの位相に対して帰還クロックＦＢの位相が進んでいる場合、図５と逆の動作となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平２−２９５２２４号公報
【特許文献２】特開２００８−１０４２０８号公報
【特許文献３】特開２０００−１２４８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述した例に示したように、ＰＬＬ回路では、使用する位相比較器のタイプおよびループゲイン設定により、位相引き込み時にサイクルスリップ現象が発生し、ＰＬＬが安定するまでにかかる時間（以下、引き込み時間という）が長くなる場合がある。
【００１３】
図６は、サイクルスリップ現象が発生していない場合のＰＬＬ回路１００の挙動を説明するための図である。図６にて、上図および下図とも横軸は時間を示す。上図の縦軸はＰＬＬ回路１００の出力クロックＯＵＴの周波数を示し、下図の縦軸は位相比較器１０における位相差（入力クロックＩＮの位相−帰還クロックＦＢの位相）を示す。下図の二本の横点線に囲まれた領域は位相検出可能範囲を示す。
【００１４】
図７は、サイクルスリップ現象が発生している場合のＰＬＬ回路１００の挙動を説明するための図である。上図の３つの丸はサイクルスリップ発生箇所を示している。下図を参照すると分かるように、位相比較器１０における位相差が当該位相検出可能範囲を超えると、サイクルスリップが発生する。図６と図７を比較すると分かるように、サイクルスリップが発生すると所望の周波数に収束するまでの時間（すなわち、引き込み時間）が長くなってしまう。
【００１５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、ＰＬＬ回路の引き込時間を短縮する技術を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明のある態様のＰＬＬ回路は、本ＰＬＬ回路への入力クロックの位相と、本ＰＬＬ回路の出力から分周器を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する位相比較器と、位相比較器の出力信号に応じた直流電圧を生成するフィルタと、フィルタにより生成された電圧に応じた周波数のクロックを出力する電圧制御発振器と、位相比較器により生成される信号を監視し、サイクルスリップの発生を予測するサイクルスリップ予測回路と、を備える。サイクルスリップ予測回路によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。
【００１７】
この態様によれば、サイクルスリップ現象の発生を抑制し、ＰＬＬ回路の引き込時間を短縮できる。
【００１８】
フィルタから電圧制御発振器に入力される電圧を増加させる電圧増加回路をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、電圧制御発振器に入力される電圧を増加させるよう電圧増加回路を制御してもよい。
【００１９】
電圧制御発振器への電圧供給路に設けられたスイッチをさらに備えてもよい。スイッチは、定常状態でオンに制御され、サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたときスイッチをオフし、基準設定値に復帰したときスイッチをオンしてもよい。
【００２０】
帰還クロックまたは入力クロックの位相をシフトさせる位相シフト回路をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に位相シフト回路が帰還クロックまたは入力クロックの位相をシフトするよう制御してもよい。
【００２１】
帰還クロックまたは入力クロックの位相を反転させるインバータと、分周器から出力される非反転の帰還クロックと、インバータから入力される位相が反転された帰還クロックとを選択するセレクタと、をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、セレクタが選択する帰還クロックまたは入力クロックを切り替えるよう制御してもよい。
【００２２】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明によれば、ＰＬＬ回路の引き込時間を短縮できる。
【図面の簡単な説明】
【００２４】
【図１】一般的なＰＬＬ回路の基本構成を示す図である。
【図２】位相比較器の動作を説明するためのタイミングチャート１である。
【図３】位相比較器の動作を説明するためのタイミングチャート２である。
【図４】位相比較器の動作を説明するためのタイミングチャート３である。
【図５】位相比較器の動作を説明するためのタイミングチャート４である。
【図６】サイクルスリップ現象が発生していない場合のＰＬＬ回路の挙動を説明するための図である。
【図７】サイクルスリップ現象が発生している場合のＰＬＬ回路の挙動を説明するための図である。
【図８】本発明の実施の形態１に係るＰＬＬ回路の構成を示す図である。
【図９】実施の形態１に係るサイクルスリップ予測回路および電圧供給回路の構成例を示す図である。
【図１０】図９の第１カウンタおよびレジスタの動作例を示すタイミングチャートである。
【図１１】実施の形態１に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【図１２】本発明の実施の形態２に係るＰＬＬ回路の構成を示す図である。
【図１３】実施の形態２に係るサイクルスリップ予測回路の構成例を示す図である。
【図１４】実施の形態２に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【図１５】本発明の実施の形態３に係るＰＬＬ回路の構成を示す図である。
【図１６】実施の形態３に係るサイクルスリップ予測回路の構成例を示す図である。
【図１７】実施の形態３に係るサイクルスリップ予測回路の動作例を示すタイミングチャートである。
【図１８】実施の形態３に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【図１９】本発明の実施の形態４に係るＰＬＬ回路の構成を示す図である。
【図２０】サイクルスリップ現象が発生している場合の位相比較器における位相差（入力クロックＩＮの位相−帰還クロックＦＢの位相）の遷移を示す図である。
【図２１】実施の形態４に係るＰＬＬ回路により、サイクルスリップ現象の発生が抑制される場合の位相比較器における位相差の遷移を示す図である。
【図２２】実施の形態４に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【発明を実施するための形態】
【００２５】
図８は、本発明の実施の形態１に係るＰＬＬ回路１００の構成を示す図である。実施の形態１に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、ＶＣＯ３０の制御電圧を高速に変動させてサイクスリップ発生を防止することにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００２６】
実施の形態１に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０および電圧増加回路６０を備える。サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔ（より具体的には、その信号波形）を監視し、サイクルスリップの発生を予測する。電圧増加回路６０は、サイクルスリップ予測回路５０からの制御信号に応じて、ＬＰＦ２０からＶＣＯ３０に入力される電圧を増加させる。サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、ＶＣＯ３０に入力される電圧を増加させるよう電圧増加回路６０を制御する。
【００２７】
上述したように、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が０％または１００％になると、当該出力信号Ｐｏｕｔの極性が反転し、サイクルスリップが発生する。したがって、上限設定値は１００％に到達する直前の値、下限設定値は０％に到達する直前の値に設定される。
【００２８】
図８では、電圧増加回路６０は電圧供給回路６１および加算器６２を含む。電圧供給回路６１は、サイクルスリップ予測回路５０からの制御信号に応じて、所定の電圧を加算器６２に供給する。加算器６２は、ＬＰＦ２０とＶＣＯ３０との間に設けられ、ＬＰＦ２０から供給される電圧と電圧供給回路６１から供給される電圧を加算して、ＶＣＯ３０に供給する。
【００２９】
サイクルスリップ予測回路５０は、サイクルスリップの発生が予測されたとき、電圧供給回路６１に制御信号を出力し、電圧供給回路６１を一定時間作動させる。一定時間経過後、サイクルスリップ予測回路５０は、電圧供給回路６１の作動を停止させる。電圧供給回路６１は、作動している間、電圧供給回路６１に一定電圧を供給する。当該一定時間および一定電圧は、位相比較器１０、ＬＰＦ２０、ＶＣＯ３０および分周器４０の仕様に従い、設計者が実験やシミュレーションにより求めた値に設定される。
【００３０】
図９は、実施の形態１に係るサイクルスリップ予測回路５０および電圧供給回路６１の構成例を示す図である。サイクルスリップ予測回路５０は、第１カウンタ５１、インバータ５２、第２カウンタ５３、レジスタ５５およびレジスタ５６を含む。電圧供給回路６１は、スイッチ６１１およびスイッチ６１２を含む。
【００３１】
位相比較器１０の出力信号Ｐｏｕｔは第１カウンタ５１およびインバータ５２に入力される。インバータ５２は、位相比較器１０の出力信号Ｐｏｕｔの論理を反転し、第２カウンタ５３に出力する。したがって、第２カウンタ５３には第１カウンタ５１に入力される力信号Ｐｏｕｔの逆位相の信号が入力されることになる。第１カウンタ５１および第２カウンタ５３には、ＶＣＯ３０の出力クロックＯＵＴも入力される。
【００３２】
第１カウンタ５１は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が上限設定値より大きくなったことを検出するためのカウンタである。当該デューティ比が当該上限設定値を上回ると、レジスタ５５に有意な信号（例えば、ハイレベル信号）を出力する。
【００３３】
第２カウンタ５３は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が下限設定値より小さくなったことを検出するためのカウンタである。当該デューティ比が当該下限設定値を下回ると、レジスタ５６に有意な信号（例えば、ハイレベル信号）を出力する。
【００３４】
レジスタ５５は、スイッチ６１１のオン／オフを制御するための信号を保持し、第１カウンタ５１から有意な信号が入力されると、スイッチ６１１をオンするための信号（例えば、ハイレベル信号）をスイッチ６１１の制御端子に出力する。例えば、スイッチ６１１がｎチャンネルＭＯＳＦＥＴで構成される場合、そのゲート端子にハイレベル電圧を印加する。
【００３５】
レジスタ５６は、スイッチ６１２のオン／オフを制御するための信号を保持し、第２カウンタ５３から有意な信号が入力されると、スイッチ６１２をオンするための信号（例えば、ハイレベル信号）をスイッチ６１２の制御端子に出力する。
【００３６】
スイッチ６１１は、第１電圧源Ｖ１と加算器６２との間に設けられ、レジスタ５５から供給される信号によりオン／オフ制御される。第１電圧源Ｖ１はマイナスの電圧を発生させる。スイッチ６１２は、第２電圧源Ｖ２と加算器６２との間に設けられ、レジスタ５６から供給される信号によりオン／オフ制御される。第２電圧源Ｖ２はプラスの電圧を発生させる。
【００３７】
図１０は、図９の第１カウンタ５１およびレジスタ５５の動作例を示すタイミングチャートである。ＶＣＯ３０の出力クロックＯＵＴは、分周器４０による分周前の信号であるため、位相比較器１０の出力信号Ｐｏｕｔより高周波数な信号である。図９において、第１カウンタ５１に入力される、位相比較器１０の出力信号Ｐｏｕｔをイネーブル信号と、ＶＣＯ３０の出力クロックＯＵＴをカウントクロックとする。
【００３８】
第１カウンタ５１は、当該イネーブル信号がハイレベルになると、当該カウントクロックに従いカウントを開始する。当該カウント値が設定カウント値Ｎに到達すると、第１カウンタ５１はレジスタ５５にハイレベル信号を出力する。レジスタ５５は、第１カウンタ５１からハイレベル信号が入力されると、一定時間、スイッチ６１１の制御端子にハイレベル信号を出力する。
【００３９】
第１カウンタ５１は、上記イネーブル信号がローレベルになると上記カウント値をリセットする。また、上記設定カウント値Ｎはサイクルスリップ発生直前の状態を検出するための値に設定される。例えば、位相比較器１０の出力信号Ｐｏｕｔの単位周期に対応するカウントクロック数より、数クロック少ないカウント値に設定される。
【００４０】
第２カウンタ５３およびレジスタ５６についても、第１カウンタ５１およびレジスタ５５と同様に処理することができる。位相比較器１０の出力信号Ｐｏｕｔがインバータ５２により反転されるため、当該出力信号Ｐｏｕｔのローレベルがハイレベルとなり、そのハイレベル期間をイネーブル期間とすることができる。
【００４１】
図１１は、実施の形態１に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態１に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。二本の縦点線間の期間は、加算器６２に電圧が加算されている期間を示している。実施の形態１に係るＰＬＬ回路１００では、この期間にＶＣＯ３０の制御電圧が高速に変動されるため、サイクルスリップ発生が抑制される。したがって、実施の形態１に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００４２】
図１２は、本発明の実施の形態２に係るＰＬＬ回路１００の構成を示す図である。実施の形態２に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、位相比較器１０の出力を断にして、サイクルスリップによるＶＣＯ３０の制御電圧の逆方向変動を防止することにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００４３】
実施の形態２に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０およびスイッチ７０を備える。スイッチ７０は、ＶＣＯ３０への電圧供給路に設けられる。図１２では、位相比較器１０とＬＰＦ２０との間に設けられる。なお、ＬＰＦ２０とＶＣＯ３０との間に設けられてもよい。
【００４４】
サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が上限設定値および下限設定値の範囲内のとき（すなわち、定常状態のとき）、スイッチ７０をオン状態に制御する。一方、当該デューティ比が、上限設定値または下限設定値を超えたときスイッチ７０をオフし、基準設定値に復帰したときスイッチ７０をオンする。当該基準設定値は、ＶＣＯ３０の制御電圧が逆方向に変動する可能性がなくなった時点に対応する値に設定される。例えば、デューティ比５０％に対応する値に設定される。
【００４５】
図１３は、実施の形態２に係るサイクルスリップ予測回路５０の構成例を示す図である。サイクルスリップ予測回路５０は、第１カウンタ５１、インバータ５２、第２カウンタ５３、第３カウンタ５４、レジスタ５５、レジスタ５６およびＡＮＤ回路５７を含む。
【００４６】
位相比較器１０の出力信号Ｐｏｕｔは第１カウンタ５１、第３カウンタ５４およびインバータ５２に入力される。第１カウンタ５１、第３カウンタ５４および第２カウンタ５３には、ＶＣＯ３０の出力クロックＯＵＴも入力される。第１カウンタ５１、インバータ５２および第２カウンタ５３の構成および動作は、図９に示したそれらの構成および動作と同様であるため、説明を省略する。
【００４７】
第３カウンタ５４は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が基準設定値（本実施の形態では５０％）になったことを検出するためのカウンタである。当該デューティ比が当該基準設定値になると、レジスタ５５およびレジスタ５６をリセットするための信号（例えば、ハイレベル信号）を出力する。
【００４８】
レジスタ５５は、スイッチ７０のオン／オフを制御するための信号を保持する。レジスタ５５は、第１カウンタ５１から有意な信号が入力されるとローレベル信号をＡＮＤ回路５７に出力し、第３カウンタ５４からリセット信号が入力されるとハイレベル信号をＡＮＤ回路５７に出力する。同様に、レジスタ５６は、スイッチ７０のオン／オフを制御するための信号を保持する。レジスタ５６は、第２カウンタ５３から有意な信号が入力されるとローレベル信号をＡＮＤ回路５７に出力し、第３カウンタ５４からリセット信号が入力されるとハイレベル信号をＡＮＤ回路５７に出力する。
【００４９】
ＡＮＤ回路５７は、レジスタ５５およびレジスタ５６の少なくとも一方からローレベル信号が入力されると、ローレベル信号をスイッチ７０の制御端子に出力し、スイッチ７０をオフする。一方、両方からハイレベル信号が入力されると、ハイレベル信号をスイッチ７０の制御端子に出力し、スイッチ７０をオンする。すなわち、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が０％または１００％に近づくと、ＡＮＤ回路５７はローレベル信号を出力し、スイッチ７０をオフする。スイッチ７０をオフにすることにより、サイクルスリップにより発生するＶＣＯ３０の制御電圧が逆方向に動作することを防止する。
【００５０】
なお、ＶＣＯ３０の制御電圧が逆方向に動作しない状態になった場合、スイッチ７０をオンに復帰させる必要がある。第３カウンタ５４は位相比較器１０の出力信号Ｐｏｕｔのデューティ比が５０％になったことを検出すると、ＶＣＯ３０の制御電圧が逆方向に動作しない状態と判断されるため、第１カウンタ５１または第２カウンタ５３の出力を解除する。これにより、ＡＮＤ回路５７はハイレベル信号を出力するようになり、スイッチ７０がオンに戻る。
【００５１】
図１４は、実施の形態２に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態２に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。丸で囲まれている箇所がスイッチ７０がオフの状態を示している。図１４に示すように実施の形態２に係るＰＬＬ回路１００では、サイクルスリップ発生により出力周波数が逆方向に変動することを抑制できるため、実施の形態２に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００５２】
図１５は、本発明の実施の形態３に係るＰＬＬ回路１００の構成を示す図である。実施の形態２に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、帰還クロックＦＢの位相をサイクルスリップが発生しない方向にシフトさせることにより、サイクルスリップの発生時間を遅延させ、サイクルスリップの発生回数を減らすことにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００５３】
実施の形態３に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０および位相シフト回路８０を備える。位相シフト回路８０は、分周器４０と位相比較器１０との間に設けられる。位相シフト回路８０は、分周器４０に分周された帰還クロックの位相をシフトさせる。
【００５４】
サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に位相シフト回路８０が帰還クロックの位相をシフトするよう制御する。
【００５５】
図１５では、位相シフト回路８０は、第１遅延器８１、第２遅延器８２、第３遅延器８３およびセレクタ８４を備える。第１遅延器８１は分周器４０から入力される帰還クロックを９０°遅延させる。第２遅延器８２は分周器４０から入力される帰還クロックを１８０°遅延させる。第３遅延器８３は分周器４０から入力される帰還クロックを２７０°遅延させる。このように、第１遅延器８１、第２遅延器８２および第３遅延器８３により、位相差の異なる３つの波形を生成する。セレクタ８４は、第１遅延器８１からの帰還クロックＦＢ１、第２遅延器８２からの帰還クロックＦＢ２および第３遅延器８３からの帰還クロックＦＢ３から、サイクルスリップ予測回路５０の選択信号に応じて、一つを選択する。セレクタ８４は、通常動作時、第２遅延器８２からの帰還クロックＦＢ２を選択する。
【００５６】
図１６は、実施の形態３に係るサイクルスリップ予測回路５０の構成例を示す図である。サイクルスリップ予測回路５０は、第１カウンタ５１、インバータ５２、第２カウンタ５３、第３カウンタ５４、レジスタ５５、レジスタ５６を含む。
【００５７】
第１カウンタ５１、インバータ５２、第２カウンタ５３および第３カウンタ５４の構成および動作は、図１３に示したそれらの構成および動作と同様であるため、説明を省略する。
【００５８】
レジスタ５５は、セレクタ８４に第１遅延器８１からの帰還クロックＦＢ１を選択させるための選択信号を保持する。レジスタ５５は、第１カウンタ５１から有意な信号が入力されると当該選択信号をセレクタ８４に出力する。レジスタ５６は、セレクタ８４に第３遅延器８３からの帰還クロックＦＢ３を選択させるための選択信号を保持する。レジスタ５６は、第２カウンタ５３から有意な信号が入力されると当該選択信号をセレクタ８４に出力する。レジスタ５５およびレジスタ５６は、第３カウンタ５４からリセット信号が入力されると上記選択信号の出力を解除する。これにより、セレクタ８４は第２遅延器８２からの帰還クロックＦＢ２を選択することになる。
【００５９】
図１７は、実施の形態３に係るサイクルスリップ予測回路５０の動作例を示すタイミングチャートである。図１７のＰ１時点で、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が第１カウンタ５１の上限設定値を上回り、第１カウンタ５１はレジスタ５５に有意な信号を出力する。これに起因して、セレクタ８４は第２遅延器８２からの帰還クロックＦＢ２から、第１遅延器８１からの帰還クロックＦＢ１に切り替える。これにより、サイクルスリップの発生を抑制する方向に位相をスライドさせることができる。
【００６０】
図１８は、実施の形態３に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態３に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。図１８に示すように実施の形態３に係るＰＬＬ回路１００では、サイクルスリップが発生する時間を遅延させることができ、引き込み完了までのサイクルスリップの発生回数を減らすことができる。したがって、実施の形態３に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００６１】
なお、第１遅延器８１および第３遅延器８３の遅延量は９０°および２７０°に限るものではない。それぞれ大きくしてもよいし小さくしてもよい。例えば、ジッタを抑制するために位相差の変動を小さくしたい場合、第１遅延器８１の遅延量を小さく、第３遅延器８３の遅延量を大きくしてもよい。例えば、第１遅延器８１の遅延量を６０°、第３遅延器８３の遅延量は３００°としてもよい。また、位相シフト回路８０に含まれる遅延器の数は３個に限るものではない。Ｍ個（Ｍは４以上の整数）設けてもよい。その場合、図１６に示したカウンタおよびレジスタもそれぞれＭ個設ける必要がある。この場合、よりきめ細やかな位相シフト処理が可能となる。
【００６２】
また、位相シフト回路８０は位相比較器１０と、図示しない水晶振動子などのクロック源との間に設けられてもよい。この場合、位相シフトの対象は入力クロックＩＮとなり、位相シフトの対象が帰還クロックＦＢの場合と比較し、位相シフト方向を反対にすればよい。
【００６３】
図１９は、本発明の実施の形態４に係るＰＬＬ回路１００の構成を示す図である。実施の形態４に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、帰還クロックＦＢの位相を反転させることにより、サイクルスリップの発生を防止し、サイクルスリップの発生回数を減らすことにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００６４】
実施の形態４に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０、インバータ９１およびセレクタ９２を備える。インバータ９１は、分周器４０の出力端子に接続され、分周器４０により分周された帰還クロックの位相を反転させる。すなわち、１８０°位相シフトさせる。セレクタ９２は、サイクルスリップ予測回路５０からの切替信号に応じて、分周器４０から出力される非反転帰還クロックと、インバータ９１から入力される反転帰還クロックとのいずれか一方を選択し、位相比較器１０に出力する。
【００６５】
サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、セレクタ９２が選択する帰還クロックを切り替えるよう制御する。セレクタ９２はサイクルスリップ予測回路５０から切替信号を受信するたびに、上記非反転帰還クロックと上記反転帰還クロックを切り替える。
【００６６】
なお、実施の形態４に係るサイクルスリップ予測回路５０の構成および動作は、図９に示したサイクルスリップ予測回路５０と同様であるため、その説明を省略する。実施の形態４では、セレクタ９２により位相が反転されると、位相比較器１０の出力信号Ｐｏｕｔのデューティ比は、ほぼ５０％に制御されるため第３カウンタ５４は設ける必要はない。
【００６７】
図２０は、サイクルスリップ現象が発生している場合の位相比較器１０における位相差（入力クロックＩＮの位相−帰還クロックＦＢの位相）の遷移を示す図である。二本の横点線に囲まれた領域は位相検出可能範囲を示す。３つの丸はサイクルスリップ発生箇所を示している。すなわち、ＶＣＯ３０の制御電圧が逆方向に動作する原因となる箇所を示している。
【００６８】
図２１は、実施の形態４に係るＰＬＬ回路１００により、サイクルスリップ現象の発生が抑制される場合の位相比較器１０における位相差の遷移を示す図である。３つの丸はインバータ９１およびセレクタ９２の位相反転により位相比較器１０における極性反転が防止された箇所を示している。
【００６９】
図２２は、実施の形態４に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態４に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。図２２に示すように実施の形態４に係るＰＬＬ回路１００では、位相比較器１０における極性反転動作がなくなり、ＶＣＯ３０の制御電圧の逆方向動作が抑制される。したがって、実施の形態４に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００７０】
なお、図１９に示したインバータ９１とセレクタ９２は、位相比較器１０と図示しない水晶振動子などのクロック源との間に設けられてもよい。この場合、位相反転の対象は入力クロックＩＮとなる。
【００７１】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７２】
例えば、上述した実施の形態１〜４では、位相比較器１０の位相検出可能範囲は１８０°を中心に±１８０°としたが、±１８０°未満の位相比較器にも本実施の形態は適用可能である。その場合、上述した上限設定値および下限設定値を適宜変更すればよい。
【符号の説明】
【００７３】
１００ ＰＬＬ回路、 １０ 位相比較器、 ２０ ＬＰＦ、 ３０ ＶＣＯ、 ４０ 分周器、 ５０ サイクルスリップ予測回路、 ５１ 第１カウンタ、 ５２ インバータ、 ５３ 第２カウンタ、 ５４ 第３カウンタ、 ５５，５６ レジスタ、 ５７ ＡＮＤ回路、 ６０ 電圧増加回路、 ６１ 電圧供給回路、 ６１１，６１２ スイッチ、 ６２ 加算器、 ７０ スイッチ、 ８０ 位相シフト回路、 ８１ 第１遅延器、 ８２ 第２遅延器、 ８３ 第３遅延器、 ８４ セレクタ、 ９１ インバータ、 ９２ セレクタ。
【技術分野】
【０００１】
本発明は、位相比較器を用いて、基準周波数信号の位相と、出力信号の分周信号から得られる比較周波数信号の位相との位相差を検出するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase-locked loop）回路は、通信や放送など様々な用途の電子機器に使用されており、年々、動作周波数が高くなってきているデジタル機器では必須の回路要素となっている（例えば、特許文献１〜３参照）。
【０００３】
図１は、一般的なＰＬＬ回路１００の基本構成を示す図である。ＰＬＬ回路１００は、位相比較器１０、ローパスフィルタ（以下、ＬＰＦと表記する）２０、電圧制御発振器（以下、ＶＣＯ（Voltage Controlled Oscillator）と表記する）３０および分周器４０を備える。位相比較器１０は、本ＰＬＬ回路１００への入力クロックＩＮの位相と、本ＰＬＬ回路１００の出力から分周器４０を介して帰還される帰還クロックＦＢの位相とを比較し、その位相差に応じた信号を生成する。ＬＰＦ２０は、位相比較器１０の出力信号に応じた直流電圧を生成する。ＶＣＯ３０は、ＬＰＦ２０により生成された電圧に応じた周波数の出力クロックＯＵＴを出力する。分周器４０は、ＶＣＯ３０の出力クロックＯＵＴの周波数を１／Ｎ（Ｎは自然数）倍して帰還クロックＦＢとして位相比較器１０に入力する。
【０００４】
以下本明細書では、図示しない水晶振動子などのクロック源により生成される入力クロックＩＮと、分周器４０から入力される帰還クロックＦＢとが同期しているときに、位相差が１８０°となり、デューティ比が５０％の信号を出力するタイプの位相比較器１０を例に説明する。なお、当該位相比較器１０の位相検出可能範囲は、１８０°を中心に±１８０°とする。
【０００５】
図２は、位相比較器１０の動作を説明するためのタイミングチャート１である。図２では、位相比較器１０に入力される、入力クロックＩＮと帰還クロックＦＢとの位相差は１８０°であり、位相比較器１０の出力信号Ｐｏｕｔのデューティ比は５０％となる。より具体的には、入力クロックＩＮの立ち上がりエッジおよび帰還クロックＦＢの立ち上がりエッジを交互に検出し、それらのエッジを検出するたびに出力信号Ｐｏｕｔの論理を反転させる。すなわち、ハイレベルからローレベルに、またはローレベルからハイレベルに遷移させる。なお、位相比較器１０の出力信号Ｐｏｕｔは電圧であってもよいし電流であってもよい。
【０００６】
図３は、位相比較器１０の動作を説明するためのタイミングチャート２である。図３は、入力クロックＩＮの位相が帰還クロックＦＢの位相より進んでいる例を示している。この場合、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が高くなる。したがって、ＬＰＦ２０で平滑化され、ＶＣＯ３０に供給される電圧も高くなり、帰還クロックＦＢの位相が進む。すなわち、入力クロックＩＮと帰還クロックＦＢとの位相差が１８０°に近づく方向に制御がかかる。
【０００７】
図４は、位相比較器１０の動作を説明するためのタイミングチャート３である。図４は、入力クロックＩＮの位相が帰還クロックＦＢの位相より遅れている例を示している。この場合、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が低くなる。したがって、ＬＰＦ２０で平滑化され、ＶＣＯ３０に供給される電圧も低くなり、帰還クロックＦＢの位相が遅れる。すなわち、入力クロックＩＮと帰還クロックＦＢとの位相差が１８０°に近づく方向に制御がかかる。
【０００８】
図５は、位相比較器１０の動作を説明するためのタイミングチャート４である。上述したように、入力クロックＩＮの位相に対し帰還クロックＦＢの位相が遅れている場合、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が高くなり、ＶＣＯ３０の制御電圧が高くなる。これにより、帰還クロックＦＢの位相を進める制御がかかるが、位相比較器１０の位相検出可能範囲を超えると、サイクルスリップ現象が発生する。
【０００９】
図５にて、入力クロックＩＮと帰還クロックＦＢの２回目の立ち上がりエッジまでは、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が高くなり、帰還クロックＦＢの位相を進める制御がかかっている。これに対し、入力クロックＩＮと帰還クロックＦＢの３回目の立ち上がりエッジでは、両者の立ち上がりエッジのタイミングが逆になるとともに、（入力クロックＩＮの位相−帰還クロックＦＢの位相）の極性が反転する。すなわち、帰還クロックＦＢの位相が入力クロックＩＮの位相に対して１８０°を超えて遅延する。これにより、サイクルスリップ現象が発生する（実線楕円ＳＳ参照）。
【００１０】
それ以降、位相比較器１０の出力信号Ｐｏｕｔの位相が反転する。これにより、デューティ比が小さくなり、所望の方向と逆方向にＶＣＯ３０の制御電圧が下がる制御がかかってしまう。このように、位相比較器の位相検出可能範囲を超えた場合、位相比較器の動作極性が反転することにより、出力周波数が所望の方向と逆に変動する現象をサイクルスリップという。図５に示すように、サイクルスリップ発生直前のデューティ比が非常に高い場合、デューティ比は急激に低下する（点線楕円Ｄ１参照）。なお、入力クロックＩＮの位相に対して帰還クロックＦＢの位相が進んでいる場合、図５と逆の動作となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平２−２９５２２４号公報
【特許文献２】特開２００８−１０４２０８号公報
【特許文献３】特開２０００−１２４８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述した例に示したように、ＰＬＬ回路では、使用する位相比較器のタイプおよびループゲイン設定により、位相引き込み時にサイクルスリップ現象が発生し、ＰＬＬが安定するまでにかかる時間（以下、引き込み時間という）が長くなる場合がある。
【００１３】
図６は、サイクルスリップ現象が発生していない場合のＰＬＬ回路１００の挙動を説明するための図である。図６にて、上図および下図とも横軸は時間を示す。上図の縦軸はＰＬＬ回路１００の出力クロックＯＵＴの周波数を示し、下図の縦軸は位相比較器１０における位相差（入力クロックＩＮの位相−帰還クロックＦＢの位相）を示す。下図の二本の横点線に囲まれた領域は位相検出可能範囲を示す。
【００１４】
図７は、サイクルスリップ現象が発生している場合のＰＬＬ回路１００の挙動を説明するための図である。上図の３つの丸はサイクルスリップ発生箇所を示している。下図を参照すると分かるように、位相比較器１０における位相差が当該位相検出可能範囲を超えると、サイクルスリップが発生する。図６と図７を比較すると分かるように、サイクルスリップが発生すると所望の周波数に収束するまでの時間（すなわち、引き込み時間）が長くなってしまう。
【００１５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、ＰＬＬ回路の引き込時間を短縮する技術を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明のある態様のＰＬＬ回路は、本ＰＬＬ回路への入力クロックの位相と、本ＰＬＬ回路の出力から分周器を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する位相比較器と、位相比較器の出力信号に応じた直流電圧を生成するフィルタと、フィルタにより生成された電圧に応じた周波数のクロックを出力する電圧制御発振器と、位相比較器により生成される信号を監視し、サイクルスリップの発生を予測するサイクルスリップ予測回路と、を備える。サイクルスリップ予測回路によりサイクルスリップの発生が予測されたとき、入力クロックの位相、帰還クロックの位相および電圧制御発振器に入力される電圧のいずれかが調整される。
【００１７】
この態様によれば、サイクルスリップ現象の発生を抑制し、ＰＬＬ回路の引き込時間を短縮できる。
【００１８】
フィルタから電圧制御発振器に入力される電圧を増加させる電圧増加回路をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、電圧制御発振器に入力される電圧を増加させるよう電圧増加回路を制御してもよい。
【００１９】
電圧制御発振器への電圧供給路に設けられたスイッチをさらに備えてもよい。スイッチは、定常状態でオンに制御され、サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたときスイッチをオフし、基準設定値に復帰したときスイッチをオンしてもよい。
【００２０】
帰還クロックまたは入力クロックの位相をシフトさせる位相シフト回路をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に位相シフト回路が帰還クロックまたは入力クロックの位相をシフトするよう制御してもよい。
【００２１】
帰還クロックまたは入力クロックの位相を反転させるインバータと、分周器から出力される非反転の帰還クロックと、インバータから入力される位相が反転された帰還クロックとを選択するセレクタと、をさらに備えてもよい。サイクルスリップ予測回路は、位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、セレクタが選択する帰還クロックまたは入力クロックを切り替えるよう制御してもよい。
【００２２】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明によれば、ＰＬＬ回路の引き込時間を短縮できる。
【図面の簡単な説明】
【００２４】
【図１】一般的なＰＬＬ回路の基本構成を示す図である。
【図２】位相比較器の動作を説明するためのタイミングチャート１である。
【図３】位相比較器の動作を説明するためのタイミングチャート２である。
【図４】位相比較器の動作を説明するためのタイミングチャート３である。
【図５】位相比較器の動作を説明するためのタイミングチャート４である。
【図６】サイクルスリップ現象が発生していない場合のＰＬＬ回路の挙動を説明するための図である。
【図７】サイクルスリップ現象が発生している場合のＰＬＬ回路の挙動を説明するための図である。
【図８】本発明の実施の形態１に係るＰＬＬ回路の構成を示す図である。
【図９】実施の形態１に係るサイクルスリップ予測回路および電圧供給回路の構成例を示す図である。
【図１０】図９の第１カウンタおよびレジスタの動作例を示すタイミングチャートである。
【図１１】実施の形態１に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【図１２】本発明の実施の形態２に係るＰＬＬ回路の構成を示す図である。
【図１３】実施の形態２に係るサイクルスリップ予測回路の構成例を示す図である。
【図１４】実施の形態２に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【図１５】本発明の実施の形態３に係るＰＬＬ回路の構成を示す図である。
【図１６】実施の形態３に係るサイクルスリップ予測回路の構成例を示す図である。
【図１７】実施の形態３に係るサイクルスリップ予測回路の動作例を示すタイミングチャートである。
【図１８】実施の形態３に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【図１９】本発明の実施の形態４に係るＰＬＬ回路の構成を示す図である。
【図２０】サイクルスリップ現象が発生している場合の位相比較器における位相差（入力クロックＩＮの位相−帰還クロックＦＢの位相）の遷移を示す図である。
【図２１】実施の形態４に係るＰＬＬ回路により、サイクルスリップ現象の発生が抑制される場合の位相比較器における位相差の遷移を示す図である。
【図２２】実施の形態４に係るＰＬＬ回路の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路の引き込み完了までの出力周波数特性を比較するための図である。
【発明を実施するための形態】
【００２５】
図８は、本発明の実施の形態１に係るＰＬＬ回路１００の構成を示す図である。実施の形態１に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、ＶＣＯ３０の制御電圧を高速に変動させてサイクスリップ発生を防止することにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００２６】
実施の形態１に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０および電圧増加回路６０を備える。サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔ（より具体的には、その信号波形）を監視し、サイクルスリップの発生を予測する。電圧増加回路６０は、サイクルスリップ予測回路５０からの制御信号に応じて、ＬＰＦ２０からＶＣＯ３０に入力される電圧を増加させる。サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、ＶＣＯ３０に入力される電圧を増加させるよう電圧増加回路６０を制御する。
【００２７】
上述したように、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が０％または１００％になると、当該出力信号Ｐｏｕｔの極性が反転し、サイクルスリップが発生する。したがって、上限設定値は１００％に到達する直前の値、下限設定値は０％に到達する直前の値に設定される。
【００２８】
図８では、電圧増加回路６０は電圧供給回路６１および加算器６２を含む。電圧供給回路６１は、サイクルスリップ予測回路５０からの制御信号に応じて、所定の電圧を加算器６２に供給する。加算器６２は、ＬＰＦ２０とＶＣＯ３０との間に設けられ、ＬＰＦ２０から供給される電圧と電圧供給回路６１から供給される電圧を加算して、ＶＣＯ３０に供給する。
【００２９】
サイクルスリップ予測回路５０は、サイクルスリップの発生が予測されたとき、電圧供給回路６１に制御信号を出力し、電圧供給回路６１を一定時間作動させる。一定時間経過後、サイクルスリップ予測回路５０は、電圧供給回路６１の作動を停止させる。電圧供給回路６１は、作動している間、電圧供給回路６１に一定電圧を供給する。当該一定時間および一定電圧は、位相比較器１０、ＬＰＦ２０、ＶＣＯ３０および分周器４０の仕様に従い、設計者が実験やシミュレーションにより求めた値に設定される。
【００３０】
図９は、実施の形態１に係るサイクルスリップ予測回路５０および電圧供給回路６１の構成例を示す図である。サイクルスリップ予測回路５０は、第１カウンタ５１、インバータ５２、第２カウンタ５３、レジスタ５５およびレジスタ５６を含む。電圧供給回路６１は、スイッチ６１１およびスイッチ６１２を含む。
【００３１】
位相比較器１０の出力信号Ｐｏｕｔは第１カウンタ５１およびインバータ５２に入力される。インバータ５２は、位相比較器１０の出力信号Ｐｏｕｔの論理を反転し、第２カウンタ５３に出力する。したがって、第２カウンタ５３には第１カウンタ５１に入力される力信号Ｐｏｕｔの逆位相の信号が入力されることになる。第１カウンタ５１および第２カウンタ５３には、ＶＣＯ３０の出力クロックＯＵＴも入力される。
【００３２】
第１カウンタ５１は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が上限設定値より大きくなったことを検出するためのカウンタである。当該デューティ比が当該上限設定値を上回ると、レジスタ５５に有意な信号（例えば、ハイレベル信号）を出力する。
【００３３】
第２カウンタ５３は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が下限設定値より小さくなったことを検出するためのカウンタである。当該デューティ比が当該下限設定値を下回ると、レジスタ５６に有意な信号（例えば、ハイレベル信号）を出力する。
【００３４】
レジスタ５５は、スイッチ６１１のオン／オフを制御するための信号を保持し、第１カウンタ５１から有意な信号が入力されると、スイッチ６１１をオンするための信号（例えば、ハイレベル信号）をスイッチ６１１の制御端子に出力する。例えば、スイッチ６１１がｎチャンネルＭＯＳＦＥＴで構成される場合、そのゲート端子にハイレベル電圧を印加する。
【００３５】
レジスタ５６は、スイッチ６１２のオン／オフを制御するための信号を保持し、第２カウンタ５３から有意な信号が入力されると、スイッチ６１２をオンするための信号（例えば、ハイレベル信号）をスイッチ６１２の制御端子に出力する。
【００３６】
スイッチ６１１は、第１電圧源Ｖ１と加算器６２との間に設けられ、レジスタ５５から供給される信号によりオン／オフ制御される。第１電圧源Ｖ１はマイナスの電圧を発生させる。スイッチ６１２は、第２電圧源Ｖ２と加算器６２との間に設けられ、レジスタ５６から供給される信号によりオン／オフ制御される。第２電圧源Ｖ２はプラスの電圧を発生させる。
【００３７】
図１０は、図９の第１カウンタ５１およびレジスタ５５の動作例を示すタイミングチャートである。ＶＣＯ３０の出力クロックＯＵＴは、分周器４０による分周前の信号であるため、位相比較器１０の出力信号Ｐｏｕｔより高周波数な信号である。図９において、第１カウンタ５１に入力される、位相比較器１０の出力信号Ｐｏｕｔをイネーブル信号と、ＶＣＯ３０の出力クロックＯＵＴをカウントクロックとする。
【００３８】
第１カウンタ５１は、当該イネーブル信号がハイレベルになると、当該カウントクロックに従いカウントを開始する。当該カウント値が設定カウント値Ｎに到達すると、第１カウンタ５１はレジスタ５５にハイレベル信号を出力する。レジスタ５５は、第１カウンタ５１からハイレベル信号が入力されると、一定時間、スイッチ６１１の制御端子にハイレベル信号を出力する。
【００３９】
第１カウンタ５１は、上記イネーブル信号がローレベルになると上記カウント値をリセットする。また、上記設定カウント値Ｎはサイクルスリップ発生直前の状態を検出するための値に設定される。例えば、位相比較器１０の出力信号Ｐｏｕｔの単位周期に対応するカウントクロック数より、数クロック少ないカウント値に設定される。
【００４０】
第２カウンタ５３およびレジスタ５６についても、第１カウンタ５１およびレジスタ５５と同様に処理することができる。位相比較器１０の出力信号Ｐｏｕｔがインバータ５２により反転されるため、当該出力信号Ｐｏｕｔのローレベルがハイレベルとなり、そのハイレベル期間をイネーブル期間とすることができる。
【００４１】
図１１は、実施の形態１に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態１に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。二本の縦点線間の期間は、加算器６２に電圧が加算されている期間を示している。実施の形態１に係るＰＬＬ回路１００では、この期間にＶＣＯ３０の制御電圧が高速に変動されるため、サイクルスリップ発生が抑制される。したがって、実施の形態１に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００４２】
図１２は、本発明の実施の形態２に係るＰＬＬ回路１００の構成を示す図である。実施の形態２に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、位相比較器１０の出力を断にして、サイクルスリップによるＶＣＯ３０の制御電圧の逆方向変動を防止することにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００４３】
実施の形態２に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０およびスイッチ７０を備える。スイッチ７０は、ＶＣＯ３０への電圧供給路に設けられる。図１２では、位相比較器１０とＬＰＦ２０との間に設けられる。なお、ＬＰＦ２０とＶＣＯ３０との間に設けられてもよい。
【００４４】
サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が上限設定値および下限設定値の範囲内のとき（すなわち、定常状態のとき）、スイッチ７０をオン状態に制御する。一方、当該デューティ比が、上限設定値または下限設定値を超えたときスイッチ７０をオフし、基準設定値に復帰したときスイッチ７０をオンする。当該基準設定値は、ＶＣＯ３０の制御電圧が逆方向に変動する可能性がなくなった時点に対応する値に設定される。例えば、デューティ比５０％に対応する値に設定される。
【００４５】
図１３は、実施の形態２に係るサイクルスリップ予測回路５０の構成例を示す図である。サイクルスリップ予測回路５０は、第１カウンタ５１、インバータ５２、第２カウンタ５３、第３カウンタ５４、レジスタ５５、レジスタ５６およびＡＮＤ回路５７を含む。
【００４６】
位相比較器１０の出力信号Ｐｏｕｔは第１カウンタ５１、第３カウンタ５４およびインバータ５２に入力される。第１カウンタ５１、第３カウンタ５４および第２カウンタ５３には、ＶＣＯ３０の出力クロックＯＵＴも入力される。第１カウンタ５１、インバータ５２および第２カウンタ５３の構成および動作は、図９に示したそれらの構成および動作と同様であるため、説明を省略する。
【００４７】
第３カウンタ５４は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が基準設定値（本実施の形態では５０％）になったことを検出するためのカウンタである。当該デューティ比が当該基準設定値になると、レジスタ５５およびレジスタ５６をリセットするための信号（例えば、ハイレベル信号）を出力する。
【００４８】
レジスタ５５は、スイッチ７０のオン／オフを制御するための信号を保持する。レジスタ５５は、第１カウンタ５１から有意な信号が入力されるとローレベル信号をＡＮＤ回路５７に出力し、第３カウンタ５４からリセット信号が入力されるとハイレベル信号をＡＮＤ回路５７に出力する。同様に、レジスタ５６は、スイッチ７０のオン／オフを制御するための信号を保持する。レジスタ５６は、第２カウンタ５３から有意な信号が入力されるとローレベル信号をＡＮＤ回路５７に出力し、第３カウンタ５４からリセット信号が入力されるとハイレベル信号をＡＮＤ回路５７に出力する。
【００４９】
ＡＮＤ回路５７は、レジスタ５５およびレジスタ５６の少なくとも一方からローレベル信号が入力されると、ローレベル信号をスイッチ７０の制御端子に出力し、スイッチ７０をオフする。一方、両方からハイレベル信号が入力されると、ハイレベル信号をスイッチ７０の制御端子に出力し、スイッチ７０をオンする。すなわち、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が０％または１００％に近づくと、ＡＮＤ回路５７はローレベル信号を出力し、スイッチ７０をオフする。スイッチ７０をオフにすることにより、サイクルスリップにより発生するＶＣＯ３０の制御電圧が逆方向に動作することを防止する。
【００５０】
なお、ＶＣＯ３０の制御電圧が逆方向に動作しない状態になった場合、スイッチ７０をオンに復帰させる必要がある。第３カウンタ５４は位相比較器１０の出力信号Ｐｏｕｔのデューティ比が５０％になったことを検出すると、ＶＣＯ３０の制御電圧が逆方向に動作しない状態と判断されるため、第１カウンタ５１または第２カウンタ５３の出力を解除する。これにより、ＡＮＤ回路５７はハイレベル信号を出力するようになり、スイッチ７０がオンに戻る。
【００５１】
図１４は、実施の形態２に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態２に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。丸で囲まれている箇所がスイッチ７０がオフの状態を示している。図１４に示すように実施の形態２に係るＰＬＬ回路１００では、サイクルスリップ発生により出力周波数が逆方向に変動することを抑制できるため、実施の形態２に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００５２】
図１５は、本発明の実施の形態３に係るＰＬＬ回路１００の構成を示す図である。実施の形態２に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、帰還クロックＦＢの位相をサイクルスリップが発生しない方向にシフトさせることにより、サイクルスリップの発生時間を遅延させ、サイクルスリップの発生回数を減らすことにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００５３】
実施の形態３に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０および位相シフト回路８０を備える。位相シフト回路８０は、分周器４０と位相比較器１０との間に設けられる。位相シフト回路８０は、分周器４０に分周された帰還クロックの位相をシフトさせる。
【００５４】
サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に位相シフト回路８０が帰還クロックの位相をシフトするよう制御する。
【００５５】
図１５では、位相シフト回路８０は、第１遅延器８１、第２遅延器８２、第３遅延器８３およびセレクタ８４を備える。第１遅延器８１は分周器４０から入力される帰還クロックを９０°遅延させる。第２遅延器８２は分周器４０から入力される帰還クロックを１８０°遅延させる。第３遅延器８３は分周器４０から入力される帰還クロックを２７０°遅延させる。このように、第１遅延器８１、第２遅延器８２および第３遅延器８３により、位相差の異なる３つの波形を生成する。セレクタ８４は、第１遅延器８１からの帰還クロックＦＢ１、第２遅延器８２からの帰還クロックＦＢ２および第３遅延器８３からの帰還クロックＦＢ３から、サイクルスリップ予測回路５０の選択信号に応じて、一つを選択する。セレクタ８４は、通常動作時、第２遅延器８２からの帰還クロックＦＢ２を選択する。
【００５６】
図１６は、実施の形態３に係るサイクルスリップ予測回路５０の構成例を示す図である。サイクルスリップ予測回路５０は、第１カウンタ５１、インバータ５２、第２カウンタ５３、第３カウンタ５４、レジスタ５５、レジスタ５６を含む。
【００５７】
第１カウンタ５１、インバータ５２、第２カウンタ５３および第３カウンタ５４の構成および動作は、図１３に示したそれらの構成および動作と同様であるため、説明を省略する。
【００５８】
レジスタ５５は、セレクタ８４に第１遅延器８１からの帰還クロックＦＢ１を選択させるための選択信号を保持する。レジスタ５５は、第１カウンタ５１から有意な信号が入力されると当該選択信号をセレクタ８４に出力する。レジスタ５６は、セレクタ８４に第３遅延器８３からの帰還クロックＦＢ３を選択させるための選択信号を保持する。レジスタ５６は、第２カウンタ５３から有意な信号が入力されると当該選択信号をセレクタ８４に出力する。レジスタ５５およびレジスタ５６は、第３カウンタ５４からリセット信号が入力されると上記選択信号の出力を解除する。これにより、セレクタ８４は第２遅延器８２からの帰還クロックＦＢ２を選択することになる。
【００５９】
図１７は、実施の形態３に係るサイクルスリップ予測回路５０の動作例を示すタイミングチャートである。図１７のＰ１時点で、位相比較器１０の出力信号Ｐｏｕｔのデューティ比が第１カウンタ５１の上限設定値を上回り、第１カウンタ５１はレジスタ５５に有意な信号を出力する。これに起因して、セレクタ８４は第２遅延器８２からの帰還クロックＦＢ２から、第１遅延器８１からの帰還クロックＦＢ１に切り替える。これにより、サイクルスリップの発生を抑制する方向に位相をスライドさせることができる。
【００６０】
図１８は、実施の形態３に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態３に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。図１８に示すように実施の形態３に係るＰＬＬ回路１００では、サイクルスリップが発生する時間を遅延させることができ、引き込み完了までのサイクルスリップの発生回数を減らすことができる。したがって、実施の形態３に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００６１】
なお、第１遅延器８１および第３遅延器８３の遅延量は９０°および２７０°に限るものではない。それぞれ大きくしてもよいし小さくしてもよい。例えば、ジッタを抑制するために位相差の変動を小さくしたい場合、第１遅延器８１の遅延量を小さく、第３遅延器８３の遅延量を大きくしてもよい。例えば、第１遅延器８１の遅延量を６０°、第３遅延器８３の遅延量は３００°としてもよい。また、位相シフト回路８０に含まれる遅延器の数は３個に限るものではない。Ｍ個（Ｍは４以上の整数）設けてもよい。その場合、図１６に示したカウンタおよびレジスタもそれぞれＭ個設ける必要がある。この場合、よりきめ細やかな位相シフト処理が可能となる。
【００６２】
また、位相シフト回路８０は位相比較器１０と、図示しない水晶振動子などのクロック源との間に設けられてもよい。この場合、位相シフトの対象は入力クロックＩＮとなり、位相シフトの対象が帰還クロックＦＢの場合と比較し、位相シフト方向を反対にすればよい。
【００６３】
図１９は、本発明の実施の形態４に係るＰＬＬ回路１００の構成を示す図である。実施の形態４に係るＰＬＬ回路１００は、サイクルスリップ発生の兆候を検出したとき、帰還クロックＦＢの位相を反転させることにより、サイクルスリップの発生を防止し、サイクルスリップの発生回数を減らすことにより、引き込み時間を高速化するＰＬＬ回路１００である。
【００６４】
実施の形態４に係るＰＬＬ回路１００は、図１に示したＰＬＬ回路１００に加えて、サイクルスリップ予測回路５０、インバータ９１およびセレクタ９２を備える。インバータ９１は、分周器４０の出力端子に接続され、分周器４０により分周された帰還クロックの位相を反転させる。すなわち、１８０°位相シフトさせる。セレクタ９２は、サイクルスリップ予測回路５０からの切替信号に応じて、分周器４０から出力される非反転帰還クロックと、インバータ９１から入力される反転帰還クロックとのいずれか一方を選択し、位相比較器１０に出力する。
【００６５】
サイクルスリップ予測回路５０は、位相比較器１０の出力信号Ｐｏｕｔのデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、セレクタ９２が選択する帰還クロックを切り替えるよう制御する。セレクタ９２はサイクルスリップ予測回路５０から切替信号を受信するたびに、上記非反転帰還クロックと上記反転帰還クロックを切り替える。
【００６６】
なお、実施の形態４に係るサイクルスリップ予測回路５０の構成および動作は、図９に示したサイクルスリップ予測回路５０と同様であるため、その説明を省略する。実施の形態４では、セレクタ９２により位相が反転されると、位相比較器１０の出力信号Ｐｏｕｔのデューティ比は、ほぼ５０％に制御されるため第３カウンタ５４は設ける必要はない。
【００６７】
図２０は、サイクルスリップ現象が発生している場合の位相比較器１０における位相差（入力クロックＩＮの位相−帰還クロックＦＢの位相）の遷移を示す図である。二本の横点線に囲まれた領域は位相検出可能範囲を示す。３つの丸はサイクルスリップ発生箇所を示している。すなわち、ＶＣＯ３０の制御電圧が逆方向に動作する原因となる箇所を示している。
【００６８】
図２１は、実施の形態４に係るＰＬＬ回路１００により、サイクルスリップ現象の発生が抑制される場合の位相比較器１０における位相差の遷移を示す図である。３つの丸はインバータ９１およびセレクタ９２の位相反転により位相比較器１０における極性反転が防止された箇所を示している。
【００６９】
図２２は、実施の形態４に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性と、図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を比較するための図である。実線は実施の形態４に係るＰＬＬ回路１００の引き込み完了までの出力周波数特性を示し、点線は図１に示したＰＬＬ回路１００の引き込み完了までの出力周波数特性を示す。図２２に示すように実施の形態４に係るＰＬＬ回路１００では、位相比較器１０における極性反転動作がなくなり、ＶＣＯ３０の制御電圧の逆方向動作が抑制される。したがって、実施の形態４に係るＰＬＬ回路１００の引き込み完了までの時間は、図１に示したＰＬＬ回路１００の引き込み完了までの時間より短縮される。
【００７０】
なお、図１９に示したインバータ９１とセレクタ９２は、位相比較器１０と図示しない水晶振動子などのクロック源との間に設けられてもよい。この場合、位相反転の対象は入力クロックＩＮとなる。
【００７１】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７２】
例えば、上述した実施の形態１〜４では、位相比較器１０の位相検出可能範囲は１８０°を中心に±１８０°としたが、±１８０°未満の位相比較器にも本実施の形態は適用可能である。その場合、上述した上限設定値および下限設定値を適宜変更すればよい。
【符号の説明】
【００７３】
１００ ＰＬＬ回路、 １０ 位相比較器、 ２０ ＬＰＦ、 ３０ ＶＣＯ、 ４０ 分周器、 ５０ サイクルスリップ予測回路、 ５１ 第１カウンタ、 ５２ インバータ、 ５３ 第２カウンタ、 ５４ 第３カウンタ、 ５５，５６ レジスタ、 ５７ ＡＮＤ回路、 ６０ 電圧増加回路、 ６１ 電圧供給回路、 ６１１，６１２ スイッチ、 ６２ 加算器、 ７０ スイッチ、 ８０ 位相シフト回路、 ８１ 第１遅延器、 ８２ 第２遅延器、 ８３ 第３遅延器、 ８４ セレクタ、 ９１ インバータ、 ９２ セレクタ。
【特許請求の範囲】
【請求項１】
本ＰＬＬ回路への入力クロックの位相と、本ＰＬＬ回路の出力から分周器を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する位相比較器と、
前記位相比較器の出力信号に応じた直流電圧を生成するフィルタと、
前記フィルタにより生成された電圧に応じた周波数のクロックを出力する電圧制御発振器と、
前記位相比較器により生成される信号を監視し、サイクルスリップの発生を予測するサイクルスリップ予測回路と、を備え、
前記サイクルスリップ予測回路によりサイクルスリップの発生が予測されたとき、前記入力クロックの位相、前記帰還クロックの位相および前記電圧制御発振器に入力される電圧のいずれかが調整されることを特徴とするＰＬＬ回路。
【請求項２】
前記フィルタから前記電圧制御発振器に入力される電圧を増加させる電圧増加回路をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、前記電圧制御発振器に入力される電圧を増加させるよう前記電圧増加回路を制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記電圧制御発振器への電圧供給路に設けられたスイッチをさらに備え、
前記スイッチは、定常状態でオンに制御され、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき前記スイッチをオフし、基準設定値に復帰したとき前記スイッチをオンすることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記帰還クロックの位相をシフトさせる位相シフト回路をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に前記位相シフト回路が前記帰還クロックの位相をシフトするよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項５】
前記入力クロックの位相をシフトさせる位相シフト回路をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に前記位相シフト回路が前記入力クロックの位相をシフトするよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項６】
前記帰還クロックの位相を反転させるインバータと、
前記分周器から出力される非反転の帰還クロックと、前記インバータから入力される位相が反転された帰還クロックとを選択するセレクタと、
をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、前記セレクタが選択する帰還クロックを切り替えるよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項７】
前記入力クロックの位相を反転させるインバータと、
クロック源から入力される非反転の入力クロックと、前記インバータから入力される位相が反転された入力クロックとを選択するセレクタと、
をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、前記セレクタが選択する入力クロックを切り替えるよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項１】
本ＰＬＬ回路への入力クロックの位相と、本ＰＬＬ回路の出力から分周器を介して帰還される帰還クロックの位相とを比較し、その位相差に応じた信号を生成する位相比較器と、
前記位相比較器の出力信号に応じた直流電圧を生成するフィルタと、
前記フィルタにより生成された電圧に応じた周波数のクロックを出力する電圧制御発振器と、
前記位相比較器により生成される信号を監視し、サイクルスリップの発生を予測するサイクルスリップ予測回路と、を備え、
前記サイクルスリップ予測回路によりサイクルスリップの発生が予測されたとき、前記入力クロックの位相、前記帰還クロックの位相および前記電圧制御発振器に入力される電圧のいずれかが調整されることを特徴とするＰＬＬ回路。
【請求項２】
前記フィルタから前記電圧制御発振器に入力される電圧を増加させる電圧増加回路をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が上限設定値または下限設定値を超えたとき、前記電圧制御発振器に入力される電圧を増加させるよう前記電圧増加回路を制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記電圧制御発振器への電圧供給路に設けられたスイッチをさらに備え、
前記スイッチは、定常状態でオンに制御され、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき前記スイッチをオフし、基準設定値に復帰したとき前記スイッチをオンすることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記帰還クロックの位相をシフトさせる位相シフト回路をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に前記位相シフト回路が前記帰還クロックの位相をシフトするよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項５】
前記入力クロックの位相をシフトさせる位相シフト回路をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、サイクルスリップの発生を抑制する方向に前記位相シフト回路が前記入力クロックの位相をシフトするよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項６】
前記帰還クロックの位相を反転させるインバータと、
前記分周器から出力される非反転の帰還クロックと、前記インバータから入力される位相が反転された帰還クロックとを選択するセレクタと、
をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、前記セレクタが選択する帰還クロックを切り替えるよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項７】
前記入力クロックの位相を反転させるインバータと、
クロック源から入力される非反転の入力クロックと、前記インバータから入力される位相が反転された入力クロックとを選択するセレクタと、
をさらに備え、
前記サイクルスリップ予測回路は、前記位相比較器の出力信号のデューティ比を検出し、当該デューティ比が、上限設定値または下限設定値を超えたとき、前記セレクタが選択する入力クロックを切り替えるよう制御することを特徴とする請求項１に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１６５１８７（Ｐ２０１２−１６５１８７Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２４１０１（Ｐ２０１１−２４１０１）
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００２３７６６２）富士通テレコムネットワークス株式会社 (682)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００２３７６６２）富士通テレコムネットワークス株式会社 (682)
【Ｆターム（参考）】
[ Back to top ]