【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】簡易な構成によりクロックリカバリを実現し、伝送時のオーバーヘッドを削減する。
【解決手段】送信装置１−１は、制御用メタデータを生成し、制御用メタデータを定期的に受信装置２−１へ送信する。また、送信装置１−１は、コンポーネントの符号化を行い、自身のコンポーネントのクロックを用いてＰＣＲ、ＤＴＳ及びＣＴＳを生成し、または、他のコンポーネントのクロックを用いてＤＴＳ及びＣＴＳを生成し、コンポーネントの符号データ等を受信装置２−１へ送信する。受信装置２−１は、制御用メタデータを定期的に受信すると共に、コンポーネントの符号データ等を受信する。そして、受信装置２−１は、制御用メタデータに従って、受信したＰＣＲに基づいて自身のコンポーネントのクロックに対しクロックリカバリを行い、復号等を行う。また、受信装置２−１は、他のコンポーネントのクロックを流用して復号等を行う。 （もっと読む）

【課題】 ＲＣ発振器によりクロック信号を生成するシステムにおいて、クロック信号の周波数を大きく変動させずに補正して規定の範囲に保つことのできる電子機器およびクロック補正方法を提供することにある。
【解決手段】 ＲＣ発振器の抵抗または容量の設定を切り替えてクロック信号の周波数を複数段階に変更可能な周波数変更手段と、この複数段階の変更量を表わしたトリミングテーブルを記憶する記憶手段と、周波数変更手段の設定を切り替えてクロック信号の周波数を補正するクロック補正制御手段とを備えた電子機器およびそのクロック補正方法である。そして、クロック補正制御手段は、トリミングテーブルのデータに基づき、クロック信号の周波数を補正前の周波数から規定の周波数へ次第に近づいていくように周波数変更手段の設定を切り替えて（Ｓ７，Ｓ８）、クロック信号の周波数を補正する。 （もっと読む）

【課題】複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。 （もっと読む）

【課題】
超高温から極低温までの温度変動が極めて大きい環境に設置される無線機器に適用できる発信周波数の安定化方法を提供する。
【解決手段】
複数の発信回路を備え、筐体内の温度を測定する筐体内温度測定ステップと、測定した筐体内温度Ｔと予め定められた温度Ｔ０、Ｔ１、・、Ｔｋ、・Ｔｎとの大小関係から測定した温度範囲を判定する温度範囲判定ステップと、 温度範囲判定ステップが判定した温度範囲に応じて複数の発信回路のいずれかを選択する回路選択ステップとを有し、筐体内温度ＴがＴｋ−１≦Ｔ＜Ｔｋの範囲であった場合に、回路選択ステップは当該温度範囲において、発信器の発信周波数が希望の範囲に納まるように予め調整されている発信回路等を選択する。 （もっと読む）

【課題】広い温度範囲で高精度なクロック信号を出力可能な、安価でかつコンパクトなサイズのクロック発生装置を提供する。
【解決手段】クロック発生装置は、基準クロック信号を生成する基準クロック生成部１１と、第１のクロック信号を生成する第１の発振器１２と、前記第１のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第２のクロック信号を生成する第１の精度保証部１３と、温度検知部１５と、第３のクロック信号を生成する第２の発振器１７と、前記第３のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第４のクロック信号を生成する第２の精度保証部１８と、温度が第１の発振器１２の保証温度範囲内の場合には前記第２のクロック信号、保証温度範囲外の場合には前記第４のクロック信号を出力するクロック切替部２０と備える。 （もっと読む）

【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。
【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。 （もっと読む）

【課題】サブサンプリングPLLの利点を保持したまま、フラクショナル分周を実現する。
【解決手段】電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。サブサンプリング位相比較器は、基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有する。セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプにまたはこれと反対に供給する第1、第２供給モードを選択的に実行する。ループフィルタは、前記第1、第２の電流信号の合成電流信号を平滑化して、前記電圧制御発振器に与える前記制御電圧を生成する。 （もっと読む）

【課題】 ＰＬＬを動作させた状態で、同期外れを起させず、入力クロックの切り替えおよびそれに伴う分周比の切り替えを行うことが可能なクロック発生回路を提供する。
【解決手段】 タイミング制御部８は、入力クロックを指定するクロック選択情報が切り替わった後、分周器１がリファレンスクロックＣＬＫＲＥＦを出力するのに応じて、クロック選択指令ＳＥＬＣＫを切り替える動作と、分周器１に１個のリファレンスクロックＣＬＫＲＥＦを出力させるための入力クロックの個数Ｒと、分周器６に１個のフィードバッククロックＣＬＫＦＢを出力させるための出力クロックＣＬＫＯの個数Ｆのうちの少なくとも一方の設定を切り替え、切り替え後の設定個数Ｒに対応した入力クロックの分周器１によるカウント動作および切り替え後の設定個数Ｆに対応した出力クロックの分周器６によるカウント動作の両方を開始させる。 （もっと読む）

【課題】簡易な構成で、データおよびクロック間のタイミングスキューの制約をなくすとともに、データの周波数可変範囲を広くとることができるＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、基準クロック信号を用いてクロック信号を所望の周波数にロックするＬＴモードと、クロック信号をデータ信号に位相同期させる通常動作モードとを有する。ＣＤＲ回路は、ＶＣＯと、入力信号を平滑化して制御電圧を生成してＶＣＯに出力するＬＰＦと、ＬＴモード時に、基準クロック信号とクロック信号との周波数比較を行ない、該比較結果に応じた信号をＬＰＦに出力する周波数ループと、通常動作モード時に、データ信号とクロック信号との位相比較を行ない、該比較結果に応じた信号をＬＰＦに出力する位相ループと、基準クロック信号の周波数カウント値に応じてＶＣＯに設定する周波数レンジを調整する周波数検出回路とを備える。 （もっと読む）

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。 （もっと読む）

【課題】発振器のウォームアップの完了を容易に判定できるようにする。
【解決手段】クロック供給装置１は、通信装置内の処理に用いられるクロック信号を供給する。発振器１ａは、クロック信号を生成する。測定部１ｂは、通信装置に接続された伝送路から抽出されたリファレンスクロック信号を取得し、クロック信号とリファレンスクロック信号との周波数ずれを測定する。判定部１ｃは、周波数ずれの測定結果と電力供給の状況とに基づいて、発振器１ａのウォームアップが完了したか否か判定する。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】２つの変調経路を有する周波数シンセサイザ装置において、ＤＡＣから電圧制御発振器に出力される制御電圧の振幅を適切に調整することができる。
【解決手段】周波数シンセサイザ装置１０は、入力電圧に応じた発振周波数で発振する電圧制御発振器１４、電圧制御発振器１４からの信号を分周するプログラマブル分周器２０、分周信号と基準クロックとの位相差を電圧制御発振器１４に出力する周波数位相比較器２２、送信データに応じて目標周波数変位分周波数を変位させる場合の調整電圧を電圧制御発振器１４に出力するＤＡＣ１２、調整電圧の校正時に、電圧制御発振器１４を基準電圧電源に接続するスイッチ３２、任意の送信データをＤＡＣ１２に出力して発振させた状態で分周信号の周波数をカウントしたカウント値に基づいて、目標周波数変位に対応する調整電圧に対応した調整データを設定する変調周波数変位校正回路３０を備える。 （もっと読む）

【課題】チップサイズの増大を抑え、広帯域の発振周波数帯域を有するＰＬＬ回路等を提供する。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。 （もっと読む）

【課題】ロックアップタイムの高速化とリファレンスリークの低減化をとバランス良く達成する。
【解決手段】電圧制御発振器（１０４）の制御電圧ＶＣＯＮＴをアナログ／デジタル変換して得られるデジタル信号（ＡＤＣＯ）を出力するアナログ／デジタル変換回路（１０６）と、基準クロック信号（ＦＲＥＦ）と帰還クロック信号（ＦＤＩＶ）とがロックしたことを検出した時にロック検出信号（Ｓ２０１）を出力するロック検出部（２０１）と、ロック検出部からロック検出信号が入力された時にアナログ／デジタル変換回路から入力されたロック時デジタル信号を保持する保持部（１０７）と、保持部に保持されたロック時デジタル信号とアナログ／デジタル変換回路から出力されたデジタル信号との比較結果に基づいてチャージポンプ電流の電流量を段階的に減少させるチャージポンプ電流量制御信号（ＣＰＣＯＮＴ）を生成するチャージポンプ制御部（１０８）と、を備えるＰＬＬ回路。 （もっと読む）

【課題】より高い周波数において、高い精度で出力信号の位相（タイミング）変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得る。
【解決手段】入力信号をＮ分周し、パルス幅が前記入力信号の周期のＢ倍となる出力信号を生成し、ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数として規定される分数パルス幅出力分周器（１）と、入力信号と出力信号の排他的論理和信号を生成する演算回路（２）と、排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタ（３）とを備える。 （もっと読む）

【課題】
応答性が高く維持され、かつハードウェアの構成が簡略化されるにもかかわらず、各部の変動やバラツキに対して安定に適応できる周波数シンセサイザを提供する。
【解決手段】
位相同期ループが供給する制御情報に対応した所望の周波数で出力信号を生成する可変周波発振器を有し、前記所望の周波数となり得る目標周波数毎に、前期可変周波発振器に与えられるべき制御情報の初期値が予め登録されたテーブルと、前記所望の周波数が切り替えられたときに、前記位相同期ループの応答を規制し、かつ最新の所望の周波数に対応して前期テーブルに登録されている初期値を前記可変周波発振器に供給する初期値設定手段と、前記位相同期ループのロックアップを前記位相差に基づいて検出するロックアップ検出手段と、前記ロックアップが検出されたときに、前記応答の規制を解除し、かつ前記初期値設定手段による初期値の供給を規制する位相同期再開手段とを備える。
（もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】改善された位相雑音特性を有するＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＶＣＯ２０は、制御電圧Ｖ_ＣＮＴに応じた周波数ｆ_ＶＣＯで発振する。周波数ミキサ２２は、ＶＣＯ２０の出力信号Ｓ_ＶＣＯとローカル周波数ｆ_ＬＯを有するローカル信号Ｓ_ＬＯを周波数ミキシングする。第１フィルタ２６は、ミキサ２２によるミキシングにより得られる差周波信号Ｓ_ＤＩＦＦを抽出する。位相誤差検出部１２は、第１フィルタ２６により抽出された差周波信号Ｓ_ＤＩＦＦと基準周波数ｆ_ＲＥＦを有する基準信号Ｓ_ＲＥＦの位相を比較し、位相差に応じた位相誤差信号Ｖ_ＰＥを生成する。ループフィルタ１８は、位相誤差信号Ｖ_ＰＥをフィルタリングし、制御電圧Ｖ_ＣＮＴを生成する。第２フィルタ２８は、ミキサ２２によるミキシングにより得られる和周波信号Ｓ_ＳＵＭを抽出し、出力端子ＯＵＴから和周波信号Ｓ_ＳＵＭを出力する。 （もっと読む）