デジタルフェーズロックドループ回路
【課題】安定した位相同期ループを構成できない。
【解決手段】本発明は、第１、第２のクロック信号をカウントする第１、第２のカウンタと、第１のクロック信号を遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで第２のカウンタのカウント値をサンプリングするサンプル回路と、第１、第２のクロック信号を所定の数で分周した第３のクロック信号との位相差と、サンプリングしたカウント値に応じ、そのサンプリングしたカウント値のうち１つを選択する選択回路と、第１のカウンタ及び選択回路が選択したカウント値に応じて第１、第３のクロックとの位相差を演算する位相誤差演算回路と、位相誤差演算回路の演算結果に応じて第２のクロックを出力するデジタル制御発振器とを有するデジタルフェーズロックドループ回路である。
【解決手段】本発明は、第１、第２のクロック信号をカウントする第１、第２のカウンタと、第１のクロック信号を遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで第２のカウンタのカウント値をサンプリングするサンプル回路と、第１、第２のクロック信号を所定の数で分周した第３のクロック信号との位相差と、サンプリングしたカウント値に応じ、そのサンプリングしたカウント値のうち１つを選択する選択回路と、第１のカウンタ及び選択回路が選択したカウント値に応じて第１、第３のクロックとの位相差を演算する位相誤差演算回路と、位相誤差演算回路の演算結果に応じて第２のクロックを出力するデジタル制御発振器とを有するデジタルフェーズロックドループ回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルフェーズロックドループ回路に関する。
【背景技術】
【０００２】
従来から知られているアナログフェーズロックドループ（以下、アナログＰＬＬと称す）１は、図１７に示すように、位相周波数比較器１１と、チャージポンプ１２と、アナログフィルタ１３と、電圧制御発振器１４と、Ｎ分周回路１５とを有する。このような、アナログフィルタ１３等のアナログ回路は、抵抗や容量といったアナログ素子により構成され、回路面積の増大が問題となる。このため、現在、半導体回路で主流であるＣＭＯＳ技術の微細化の恩恵をアナログＰＬＬは受けにくい。
【０００３】
また、アナログＰＬＬは、リファレンスクロック信号ＦＲＥＦの１周期毎にアナログ信号で、フィードバッククロック信号ＦＤとの位相比較動作を行う。このため、周波数ジャンプによる出力クロック信号への入力クロック信号の漏れが発生する問題が起こる。更に素子バラツキ等による入出力間の位相オフセットの問題等が発生する。このため、アナログＰＬＬを、全てデジタル回路構成に置き換えた、完全デジタルフェーズロックドループ（以下、ＡＤ（ALL Digital）ＰＬＬと称す）が開発されている。
【０００４】
ＡＤＰＬＬは、回路面積の増大要因であるアナログ素子を必要としない。代わりに、デジタル信号処理を行うデジタル回路で構成される。デジタル回路は、ＣＭＯＳ技術の微細化により回路面積の縮小が可能である利点を有する。また、位相比較もデジタルデータで行うため、アナログＰＬＬのような、周波数ジャンプによる出力クロック信号への入力クロック信号の漏れも発生しない。加えて、正確な小数点逓倍等も可能になる。このような、ＡＤＰＬＬの例としては、特許文献１のような技術がある。
【０００５】
ここで、従来技術としてＡＤＰＬＬ２のブロック構成図を図１８に示す。ＡＤＰＬＬ２は、図１７のアナログＰＬＬ１をデジタル化したものを想定している。図１８に示すように、ＡＤＰＬＬ２は、カウンタ２１、２２と、ＴＤＣ（Time-to-Digital Converter）回路２３と、分周回路２４と、加算器２５と、位相誤差演算回路２６と、デジタルフィルタ２７と、ＤＣＯ（Digitally-Controlled-Oscillator）回路２８とを有する。
【０００６】
アナログＰＬＬ１の位相周波数比較器１１及びチャージポンプ１２にかかる部分（図１７のＵＮＩＴ１０）がＡＤＰＬＬ２のカウンタ２１、２２及びＴＤＣ回路２３及び加算器２５及び位相誤差演算回路２６にかかる部分（図１８のＵＮＩＴ２０）に相当する。以下同様に、アナログフィルタ１３が、デジタルフィルタ２７に相当する。電圧制御発振器１４が、ＤＣＯ回路２８に相当する。Ｎ分周回路１５が、分周回路２４に相当する。
【０００７】
ＡＤＰＬＬ２では、カウンタ２１は、リファレンスクロック信号ＦＲＥＦをカウントし、デジタル信号ＰＦＲＣとして出力する。分周回路２４は、出力クロック信号ＦＯＵＴをＮ分周してフィードバック信号ＦＤを出力し、且つ、Ｎカウント以内のカウント値をデジタル信号ＰＦＤＣ２として出力する。カウンタ２２は、フィードバック信号ＦＤをカウントし、デジタル信号ＰＦＤＣとして出力する。加算器２５は、デジタル信号ＰＦＤＣ１とＰＦＤＣ２の値の和をとり、デジタル信号ＰＦＤＣを出力する。ＴＤＣ回路２３は、出力クロック信号ＦＯＵＴの１クロック以内の位相差（小数点以下の値）をデジタルデータ化して、デジタル信号ＰＴＤＣと、位相差の正負を示す極性信号ＰＴＤＣ＿ＳＩＧＮとを出力する。
【０００８】
位相誤差演算回路２６は、デジタル信号ＰＦＲＣ、ＰＦＤＣ、ＰＴＤＣの値から、ＰＦＲＣ−（ＰＦＤＣ＋ＰＴＤＣ）を演算する。その演算処理結果及びＰＴＤＣ＿ＳＩＧＮからリファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの位相差分を、デジタル信号ＰＥＲＲとして出力する。デジタルフィルタ２７は、デジタル信号ＰＥＲＲを平滑化し、デジタル信号ＤＣＯＮを出力する。ＤＣＯ回路２８は、デジタル信号ＤＣＯＮに応じた、周波数の出力クロック信号ＦＯＵＴを出力する。ＡＤＰＬＬ２は、（｜ＰＦＲＣ−（ＰＦＤＣ＋ＰＴＤＣ）｜）の値が「０」となるように動作し、「０」となった時点でロック状態となる。
【０００９】
ここで、図１９〜図２１のグラフを用いて、カウント値ＰＦＲＣとＰＦＤＣの関係を説明する。但し、カウンタ２１、２２は、４ビットカウンタ（１６進数カウンタ）であるとする。つまり、０〜１５をカウントする。なお、図１９〜図２１の同符号で示す時刻は、同じ時刻を指すものとする。
【００１０】
まず、リファレンスクロック信号ＦＲＥＦとカウント値ＰＦＲＣの関係を図１９に示す。図１９に示すように、時刻ｔ１、ｔ３、ｔ５、ｔ７、ｔ９にリファレンスクロック信号ＦＲＥＦが立ち上がる。よって、リファレンスクロック信号ＦＲＥＦの位相データであるカウント値ＰＦＲＣも、時刻ｔ１、ｔ３、ｔ５、ｔ７、ｔ９に出力される。
【００１１】
次に、フィードバッククロック信号ＦＤとカウント値ＰＦＤＣの関係を図２０に示す。図２０に示すように、時刻ｔ２、ｔ４、ｔ６、ｔ８、ｔ１０にフィードバッククロック信号ＦＤが立ち上がる。よって、フィードバッククロック信号ＦＤの位相データであるカウント値ＰＦＤＣ１も、時刻ｔ２、ｔ４、ｔ６、ｔ８、ｔ１０に出力される。また、分周回路２４は、出力クロック信号ＦＯＵＴのカウント毎にカウント値ＰＦＤＣ２を出力する。よって、加算器２５により、ＰＦＤＣ１とＰＦＤＣ２を加算したカウント値ＰＦＤＣが出力される。
【００１２】
最後に、図１９、図２０のグラフに示したリファレンスクロック信号ＦＲＥＦの位相データであるカウント値ＰＦＲＣ、フィードバッククロック信号ＦＤの位相データであるカウント値ＰＦＤＣとの位相差分である（｜ＰＦＲＣ−ＰＦＤＣ｜）の値を図２１の最下段のグラフに示す。このように、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの位相差である値「４」のデータは、出力クロック信号ＦＯＵＴよりも遅い周期のリファレンスクロック信号ＦＲＥＦのクロックタイミングで算出される。
【００１３】
なお、図１９〜図２１には、説明の簡略化のため、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの位相差が常に一定であり、且つ、出力クロック信号ＦＯＵＴの１クロック以内の位相差もない（ＰＴＤＣ＝０）場合を示した。しかし、本来は、上述したように（｜ＰＦＲＣ−ＰＦＤＣ｜）の値が「０」となるよう、ＡＤＰＬＬ２が動作するため、時刻ｔ３、ｔ５、ｔ７、ｔ９で算出される（｜ＰＦＲＣ−ＰＦＤＣ｜）の値が減少することになる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００２−７６８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ここで、カウンタ２１、ＴＤＣ回路２３は、リファレンスクロック信号ＦＲＥＦのクロックタイミングで動作し、データ更新される。カウンタ２２、位相誤差演算回路２６等その他の回路は、出力クロック信号ＦＯＵＴ、及びその分周クロックタイミングで動作し、データ更新される。しかし、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤは、非同期の関係である。よって、位相データである上述した各デジタルのカウント値ＰＦＲＣ、ＰＦＤＣの値も、それぞれ異なるタイミングで遷移する。
【００１６】
図２２、図２３を用いて、このことによる問題点を説明する。まず、図２２に、位相データの遷移タイミングに問題がない場合を示す。図２２に示すように、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジに応じて、位相誤差演算回路２６にデジタルデータＰＦＤＣが取り込まれる。ここで、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングでは、デジタルデータＰＦＤＣの値が安定して「９」となっている。よって、位相誤差演算回路２６が演算に用いる値も「９」で行える。なお、この例でのデジタルデータＰＦＲＣの値は「１０」のため、位相差（｜ＰＦＲＣ−ＰＦＤＣ｜）の値が「１」生じていることになる。
【００１７】
図２３に、位相データの遷移タイミングに問題がある場合を示す。図２３に示すように、図２２同様、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジに応じて、位相誤差演算回路２６にデジタルデータＰＦＤＣが取り込まれる。しかし、図２２の場合と異なり、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングでは、デジタルデータＰＦＤＣの値が「９」から「１０」への遷移過程にある。この遷移過程のデジタルデータＰＦＤＣの値「Ｘ」は不定な値である。よって、この不定なデジタルデータＰＦＤＣの値「Ｘ」が、位相誤差演算回路２６に取り込まれ、演算に用いられる。このため、演算結果が正確な値とならない問題が発生する。特に、この問題はリファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの立ち上がりエッジが同期しようとする、ロック状態の近傍で多く発生する。
【００１８】
このように、ＡＤＰＬＬ２が、確実にＰＬＬとして動作するためには、所定の時刻にそれぞれ安定した正確な位相データＰＦＲＣ、ＰＦＤＣを比較する必要がある。しかし、上述したように、所定の時刻に位相データＰＦＲＣ、ＰＦＤＣを比較したとき、一方の位相データが遷移過程である場合、正確な位相データの比較が行えない問題がある。
【課題を解決するための手段】
【００１９】
本発明は、第１のクロック信号をカウントする第１のカウンタと、第２のクロック信号をカウントする第２のカウンタと、第１のクロック信号を順次遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、前記第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで前記第２のカウンタのカウント値をサンプリングする第１のサンプル回路と、前記第１のクロック信号と、前記第２のクロック信号を所定の数で分周した第３のクロック信号との位相差、及び、前記第１のサンプル回路がサンプリングしたカウント値とに応じて、前記第１のサンプル回路がサンプリングしたカウント値のうち１つを選択する選択回路と、前記第１のカウンタのカウント値及び前記選択回路が選択したカウント値とに応じて前記第１のクロックと前記第３のクロックとの位相差を演算する位相誤差演算回路と、前記位相誤差演算回路の演算結果に応じて前記第２のクロックを出力するデジタル制御発振器と、を有するデジタルフェーズロックドループ回路である。
【００２０】
本発明にかかるデジタルフェーズロックドループ回路は、第２のカウンタのカウント値を前記第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれでサンプリングする。そして、選択回路は、第１、第３のクロック信号の位相差、及び、前記第１のサンプル回路がサンプリングしたカウント値に応じて、そのサンプリングしたカウント値のうち１つを選択する。このため、そのサンプリングしたカウント値のうちある１つが遷移過程でサンプリングした値が不定であっても、他のサンプリングしたカウント値と、第１、第３のクロック信号の位相差の関係から正確なカウント値を選択回路が選択することができる。
【発明の効果】
【００２１】
本発明にかかるデジタルフェーズロックドループ回路は、安定した位相同期ループを構成することができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態にかかるＡＤＰＬＬ回路の構成である。
【図２】実施の形態にかかるＴＤＣ回路の構成である。
【図３】実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。
【図４】実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。
【図５】実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。
【図６】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図７】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図８】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図９】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１０】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１１】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１２】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１３】実施の形態にかかるＰＤＦ選択回路の動作原理を説明するための模式図である。
【図１４】実施の形態にかかるＰＤＦ選択回路の動作原理を説明するための表である。
【図１５】実施の形態にかかるＰＤＦ選択回路の動作結果をまとめた表である。
【図１６】実施の形態にかかるＡＤＰＬＬ回路の動作を説明するタイミングチャートである。
【図１７】従来のアナログＰＬＬ回路の構成である。
【図１８】従来のＡＤＰＬＬ回路の構成である。
【図１９】従来のＡＤＰＬＬ回路の動作を説明する模式図である。
【図２０】従来のＡＤＰＬＬ回路の動作を説明する模式図である。
【図２１】従来のＡＤＰＬＬ回路の動作を説明する模式図である。
【図２２】従来のＡＤＰＬＬ回路の動作を説明するためのタイミングチャートである。
【図２３】従来のＡＤＰＬＬ回路の問題点を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２３】
発明の実施の形態
【００２４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる完全デジタルフェーズロックドループ（以下、ＡＤＰＬＬと称す）回路１００の構成の一例を示す。図１に示すように、ＡＤＰＬＬ回路１００は、カウンタ１０１、１０２と、ＴＤＣ（Time-to-Digital Converter）回路１０３と、分周回路１０４と、加算回路１０５と、ＰＦＤサンプル回路１０６と、ＰＦＤＳ選択回路１０７と、サンプリング回路１０８と、位相誤差演算回路１０９と、デジタルフィルタ１１０と、ＤＣＯ（Digitally-Controlled-Oscillator）回路１１１と、リファレンスクロック入力端子１１２と、出力クロック出力端子１１３とを有する。
【００２５】
リファレンスクロック入力端子１１２はリファレンスクロック信号ＦＲＥＦ（第１のクロック信号）を入力する。
【００２６】
カウンタ１０１（第１のカウンタ）は、リファレンスクロック信号ＦＲＥＦが入力されるごとに逓倍設定値をカウントする。例えば、１０逓倍の設定であれば、カウンタ１０１は、リファレンスクロック信号ＦＲＥＦの１クロックが入力される度に、１０ずつカウントアップしていく。そして、そのカウント値ＰＦＲＣをサンプリング回路１０８に出力する。なお、符号「ＰＦＲＣ」は、カウント値を示すと同時に、そのカウント値を格納するデジタルのカウント値信号名を示すものとする。
【００２７】
カウンタ１０２（第３のカウンタ）は、分周回路１０４が出力するフィードバッククロック信号ＦＤをカウントする。そして、そのカウント値ＰＦＤＣ１を加算回路１０５に出力する。
【００２８】
分周回路１０４は、ＤＣＯ回路１１１が出力する出力クロック信号ＦＯＵＴを上記逓倍設定値と等しい値で分周し出力する。その所定の値に分周されたクロックをフィードバッククロック信号ＦＤとする。例えば、分周回路１０４が入力クロック信号を１／１０に分周する機能を有する場合、１００ＭＨｚの出力クロック信号ＦＯＵＴが入力されると、クロック周波数が１０ＭＨｚのフィードバッククロック信号ＦＤを出力する。更に、分周回路１０４は、上述したフィードバッククロック信号ＦＤの１周期以内の出力クロック信号ＦＯＵＴのクロックをカウントする。そして、そのカウント値ＰＦＤＣ２を加算回路１０５に出力する。
【００２９】
ここで例えば、分周回路１０４が入力クロック信号を１／１０に分周する機能を有する場合を考える。この場合、カウンタ１０２は、出力クロック信号ＦＯＵＴのクロック数が１０毎で１カウントし、そのカウント値をＰＦＤＣ１として出力する。そして、分周回路１０４は、フィードバッククロック信号ＦＤの１周期以内の出力クロック信号ＦＯＵＴのクロックカウント値０〜９をカウント値ＰＦＤＣ２として出力する。つまり、１０分周設定である本例では、カウンタ１０２は、出力クロック信号ＦＯＵＴのクロック数の１０の桁、分周回路１０４は、１の桁をカウントしていることになる。
【００３０】
加算回路１０５は、カウンタ１０２からのカウント値ＰＦＤＣ１と、分周回路１０４からのカウント値ＰＦＤＣ２とを加算してカウント値ＰＦＤＣとして、ＰＦＤサンプル回路１０６に出力する。符号「ＰＦＤＣ」は、カウント値を示すと同時に、そのカウント値を格納するデジタルのカウント値信号名を示すものとする。なお、上述したカウント値ＰＦＲＣ、ＰＦＤＣ１、ＰＦＤＣ２、ＰＦＤＣの関係は、図１９〜図２１で説明したものと同様の関係となる。なお、カウンタ１０２、分周回路１０４、加算回路１０５で第２のカウンタを構成する。
【００３１】
ＴＤＣ回路１０３（位相差検出器）は、上記カウンタ１０１、１０２では測定できないリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの、出力クロックＦＯＵＴ、１クロック以内の位相差を測定する。そして、その測定結果の値を、出力クロック信号ＦＯＵＴの１周期のデジタルデータの値で正規化する。この正規化の結果をデジタルデータの位相差検出信号ＰＴＤＣとして出力する。また、正規化の結果、ＰＴＤＣの値が所定の値以上であるか否かの判定値をデジタルデータの位相差検出信号ＰＴＤＣに付加する。また、リファレンスクロック信号ＦＲＥＦの位相に対するフィードバッククロック信号ＦＤの位相の進み遅れを位相極性信号ＰＴＤＣ＿ＳＩＧＮ（極性値）として出力する。さらに、リファレンスクロック信号ＦＲＥＦを所定の期間、順次遅延させた遅延クロック信号ＦＲ１、ＦＲ２を出力する。
【００３２】
図２にＴＤＣ回路１０３の回路構成の一例を示す。図２に示すように、ＴＤＣ回路１０３は、複数のフリップフロップ回路と、複数の遅延素子と、複数のインバータと、複数のＡＮＤ回路と、比較選択回路２０１と、バイナリ化エンコーダ２０２と、正規化回路２０３とを有する。
【００３３】
ＴＤＣ回路１０３は、遅延素子を２ｎ＋２個（ｎ：正の整数）有する。この複数の遅延素子のうち、フィードバッククロック信号ＦＤを順次遅延させる遅延素子はｎ＋１個ある。この遅延素子をそれぞれＢＰ１〜ＢＰｎ＋１とする。この遅延素子ＢＰ１〜ＢＰｎ＋１が、順次遅延させていくフィードバッククロック信号ＦＤをそれぞれＦＤ１〜ＦＤｎ＋１とする。また、複数の遅延素子のうち、リファレンスクロック信号ＦＲＥＦを順次遅延させる遅延素子はｎ＋１個ある。この遅延素子をそれぞれＢＮ１〜ＢＮｎ＋１とする。この遅延素子ＢＮ１〜ＢＮｎ＋１（遅延クロック生成回路）が、順次遅延させていくクロック信号ＦＲＥＦをそれぞれクロック信号ＦＲ１〜ＦＲｎ＋１とする。この遅延素子ＢＮ１〜ＢＮｎ＋１の遅延期間は、出力クロック信号ＦＯＵＴの１／２周期以内であり、且つ、カウント値ＰＦＤＣの値が変化する遷移時間以上となるものとする。なお、遅延素子ＢＰ１〜ＢＰｎ＋１、ＢＮ１〜ＢＮｎ＋１は入力信号に対して同様の遅延を生じさせるものとする。以下、フィードバッククロック信号ＦＤを遅延させたクロック信号ＦＤ１〜ＦＤｎ＋１、リファレンスクロック信号ＦＲＥＦを遅延させたクロック信号ＦＲ１〜ＦＲｎ＋１を遅延クロック信号と称す。ＴＤＣ回路１０３は、これら遅延クロック信号ＦＲ１〜ＦＲｎ＋１のうち、ＦＲ１、ＦＲ２をＰＦＤサンプル回路１０６に出力する。
【００３４】
更に、ＴＤＣ回路１０３は、フリップフロップ回路を２ｎ＋３個有する。この複数のフリップフロップ回路のうち、遅延クロック信号ＦＤ１〜ＦＤｎ＋１を入力データ端子に入力し、リファレンスクロック信号をクロック端子に入力するフリップフロップ回路をそれぞれＦＦＰ１〜ＦＦＰｎ＋１とする。また、複数のフリップフロップ回路のうち、フィードバッククロック信号ＦＤを入力データ端子に入力し、遅延クロック信号ＦＲ１〜ＦＲｎ＋１をクロック端子に入力するフリップフロップ回路をそれぞれＦＦＮ１〜ＦＦＮｎ＋１とする。また、遅延しないフィードバッククロック信号ＦＤを入力データ端子に、遅延しないリファレンスクロック信号をクロック端子に入力するフリップフロップ回路をＦＦ０とする。
【００３５】
フリップフロップ回路ＦＦＮ１〜ＦＦＮｎ＋１の出力データ端子から出力される信号をそれぞれＰＤＮ１〜ＰＤＮｎ＋１、フリップフロップ回路ＦＦ０の出力データ端子から出力される信号をＰＤ０、フリップフロップ回路ＦＦＰ１〜ＦＦＰｎ＋１の出力データ端子から出力される信号をそれぞれＰＤＰ１〜ＰＤＰｎ＋１とする。以下、これらの信号ＰＤＮ１〜ＰＤＮｎ＋１、ＰＤＰ１〜ＰＤＰｎ＋１をサンプリング信号と称す。
【００３６】
ＴＤＣ回路１０３は、インバータ素子を２ｎ＋２個有する。この複数のインバータ素子のうち、サンプリング信号ＰＤＮ１〜ＰＤＮｎが入力されるインバータ素子をそれぞれＩＶＮ１〜ＩＶＮｎとする。そして、インバータ素子ＩＶＮ１〜ＩＶＮｎが出力する信号をそれぞれＰＤＮＢ１〜ＰＤＮＢｎとする。また、複数のインバータ素子のうち、サンプリング信号ＰＤＰ１〜ＰＤＰｎ＋１が入力されるインバータ素子をそれぞれＩＶＰ１〜ＩＶＰｎ＋１とする。そして、インバータ素子ＩＶＰ１〜ＩＶＰｎが出力する信号をそれぞれＰＤＮＢ１〜ＰＤＮＢｎとする。更に、信号ＰＤ０が入力されるインバータ素子をＩＶ０とし、インバータ素子ＩＶ０が出力する信号をＰＤＢ０とする。
【００３７】
ＴＤＣ回路１０３は、ＡＮＤ回路を２ｎ＋２個有する。各ＡＮＤ回路は２つの入力の積を演算し、演算結果を出力する。この複数のＡＮＤ回路のうち、ｎ＋１個をＡＮＤＮ１〜ＡＮＤＮｎ＋１、更に残りのｎ＋１個をＡＮＤＰ１〜ＡＮＤＰｎ＋１とする。
【００３８】
ＡＮＤ回路ＡＮＤＮ１は、サンプリング信号ＰＤＮ１と信号ＰＤＢ０を入力し、演算結果を信号ＮＥＧ［ｎ］として出力する。ＡＮＤ回路ＡＮＤＮ２は、サンプリング信号ＰＤＮ２と信号ＰＤＮＢ１を入力し、演算結果を信号ＮＥＧ［ｎ−１］として出力する。ＡＮＤ回路ＡＮＤＮ３は、サンプリング信号ＰＤＮ３と信号ＰＤＮＢ２を入力し、演算結果を信号ＮＥＧ［ｎ−２］として出力する。以下、同様な構成を繰り返し、最終的にＡＮＤ回路ＡＮＤＮｎ＋１は、サンプリング信号ＰＤＮｎ＋１と信号ＰＤＮＢｎを入力し、演算結果を信号ＮＥＧ［０］として出力する。
【００３９】
一方、ＡＮＤ回路ＡＮＤＰ１は、サンプリング信号ＰＤ０と信号ＰＤＰＢ１を入力し、演算結果を信号ＰＯＳ［ｎ］として出力する。ＡＮＤ回路ＡＮＤＰ２は、サンプリング信号ＰＤＰ１と信号ＰＤＰＢ２を入力し、演算結果を信号ＰＯＳ［ｎ−１］として出力する。ＡＮＤ回路ＡＮＤＰ３は、サンプリング信号ＰＤＰ２と信号ＰＤＰＢ３を入力し、演算結果を信号ＰＯＳ［ｎ−２］として出力する。以下、同様な構成を繰り返し、最終的にＡＮＤ回路ＡＮＤＰｎ＋１は、サンプリング信号ＰＤＰｎと信号ＰＤＰＢｎ＋１を入力し、演算結果を信号ＰＯＳ［０］として出力する。以下、信号ＮＥＧ［ｎ］〜ＮＥＧ［０］、ＰＯＳ［ｎ］〜ＰＯＳ［０］をエッジ抽出信号と称す。
【００４０】
比較選択回路２０１は、上記エッジ抽出信号ＮＥＧ［ｎ］〜ＮＥＧ［０］をバス化し、そのバスにより送信されるエッジ抽出信号ＮＥＧ［ｎ：０］と、上記エッジ抽出信号ＰＯＳ［ｎ］〜ＰＯＳ［０］をバス化し、そのバスにより送信されるエッジ抽出信号ＰＯＳ［ｎ：０］とを入力する。比較選択回路２０１は、エッジ抽出信号ＮＥＧ［ｎ：０］と、ＰＯＳ［ｎ：０］とを比較する。後述する図３〜図５で説明するが、信号ＮＥＧ［ｎ：０］とＰＯＳ［ｎ：０］は、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジを基準としたフィードバッククロック信号ＦＤの立ち上がりエッジの位相差情報を有している。この信号ＮＥＧ［ｎ：０］と、ＰＯＳ［ｎ：０］とを比較することで、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の進み遅れを判定することができる。エッジ抽出信号ＮＥＧ［ｎ：０］とＰＯＳ［ｎ：０］のどちらかの信号に「１」の値があるかを判定し、例えばＰＯＳ［ｎ：０］に「１」がある場合、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮを出力し、且つエッジ抽出信号ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。反対にエッジ抽出信号ＮＥＧ［ｎ：０］側に「１」の値がある場合、ロウレベルの信号ＰＴＤＣ＿ＳＩＧＮを出力し、且つエッジ抽出信号ＮＥＧ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。
【００４１】
バイナリ化エンコーダ２０２は、比較選択回路２０１からの信号ＴＤＣ［ｎ：０］に応じて、デジタルデータを生成する。正規化回路２０３は、出力クロック信号ＦＯＵＴから、出力クロック信号ＦＯＵＴの１周期をデジタルデータとして生成し、そのデータ値でバイナリ化エンコーダ２０２が生成したデジタルデータの値を正規化する。そして、正規化した値をデジタルデータの位相差検出信号ＰＴＤＣとして出力する。なお、出力クロック信号ＦＯＵＴの１周期のデジタルデータは、遅延素子ＢＰ１〜ＢＰｎ＋１と同様の遅延を発生させる遅延素子の段数として、正規化回路２０３が生成する。この位相差検出信号ＰＴＤＣの値は、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の進み遅れが、出力クロック信号ＦＯＵＴの１周期以下なら、０以上１以下の少数値のデジタルデータとして出力される。また、正規化回路２０３は、正規化した結果の値（ＰＴＤＣの値）が、０．５より小さければデジタルデータの位相差検出信号ＰＴＤＣのＭＳＢ（most significant bit）は「０」となり、０．５以上ならばＭＳＢは「１」となる。
【００４２】
例えば、正規化回路２０３が生成した出力クロック信号ＦＯＵＴの１周期のデジタルデータの値が「１０」、バイナリ化エンコーダ２０２のデジタルデータの値が「２」である場合、正規化後のデジタルデータの値は「０．２」となる。よって、デジタルデータの位相差検出信号ＰＴＤＣは、ＭＳＢが「０」で、値が「０．２」となる。同様に、正規化回路２０３が生成した出力クロック信号ＦＯＵＴの１周期のデジタルデータの値を「１０」とし、バイナリ化エンコーダ２０２のデジタルデータの値が「７」ならば、正規化後のデジタルデータの値が「０．７」となる。よって、デジタルデータの位相差検出信号ＰＴＤＣは、ＭＳＢが「１」で、値が「０．７」となる。
【００４３】
以上、ＴＤＣ回路１０３は、出力クロック信号ＦＯＵＴの１周期以下の誤差を小数点以下の値のデジタルデータを格納する位相差検出信号ＰＴＤＣとして出力できる。また、位相差検出信号ＰＴＤＣのＭＳＢの値により、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の位相差が、出力クロック信号ＦＯＵＴの１／２周期より大きいか小さいかが判定できる。また、位相極性信号ＰＴＤＣ＿ＳＩＧＮにより、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の遅れ、進みが判定できる。但し、図２のＴＤＣ回路１０３の構成は一例であり、同一機能を有するなら、他の回路構成で実現してもよい。
【００４４】
以下、上述したＴＤＣ回路１０３の動作について簡単に説明する。図３〜図５にＴＤＣ回路１０３の動作を説明するタイミングチャートを示す。図３では、フィードバッククロック信号ＦＤの位相が、リファレンスクロック信号ＦＲＥＦの位相に対して期間Ｔ１遅れている。図３に示すように、リファレンスクロック信号ＦＲＥＦが時刻ｔ１にハイレベルに立ち上がるが、この立ち上がりエッジに対して、フィードバッククロック信号ＦＤの立ち上がりエッジが期間Ｔ１遅れている。このため、時刻ｔ１にリファレンスクロック信号ＦＲＥＦ、時刻ｔ２に遅延クロック信号ＦＲ１がハイレベルに立ち上がってもフリップフロップＦＦＮ１〜ＦＦＮｎ＋１、ＦＦ０、ＦＦＰ１〜ＦＦＰｎ＋１が出力する全てのサンプリング信号ＰＤＮ１〜ＰＮＰｎ＋１、ＰＤ０、ＰＤＰ１〜ＰＤＰｎ＋１は、ロウレベルとなる。
【００４５】
時刻ｔ３にフィードバッククロック信号ＦＤがハイレベルに立ち上がる。このフィードバッククロック信号ＦＤの位相は、遅延クロック信号ＦＲ２より進んでいるため、時刻ｔ４の遅延クロック信号ＦＲ２の立ち上がりエッジに応じてサンプリング信号ＰＤＮ２がハイレベルに立ち上がる。以降、遅延クロック信号ＦＲ３〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ３〜ＰＤＮｎ＋１がハイレベルに立ち上がる。
【００４６】
このことからエッジ抽出信号ＮＥＧ［ｎ−１］のみが、時刻ｔ４にハイレベルに立ち上がる、つまりＡＮＤ回路ＡＮＤＮ２の出力値が「１」となる。更に、比較選択回路２０１は、ＮＥＧ［ｎ−１］が「１」の値を有するため、ロウレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＮＥＧ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲＥＦの位相に対して、フィードバッククロック信号ＦＤの位相が遅延素子で３段分遅延を有していると判断し、「３」の値を出力する。正規化回路２０３は、この値を正規化し、位相差検出信号ＰＴＤＣとして出力する。なお、位相差検出信号ＰＴＤＣのＭＳＢは、出力クロック信号ＦＯＵＴの１周期分の値に応じて決まる。例えば、出力クロック信号ＦＯＵＴの１周期分のデジタル値が「１０」ならば、正規化後の値が、「０．３」となるため、位相差検出信号ＰＴＤＣは「０」となる。出力クロック信号ＦＯＵＴの１周期分のデジタル値が「５」ならば、正規化後の値が、「０．６」となるため、位相差検出信号ＰＴＤＣのＭＳＢの値は「１」となる。以下、位相差検出信号ＰＴＤＣのＭＳＢの値については、図４、図５の説明でも同様とする。
【００４７】
図４では、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの立ち上がりエッジが時刻ｔ１でほぼ同時にハイレベルに立ち上がっている。この場合、時刻ｔ１にサンプリング信号ＰＤ０がハイレベルに立ち上がる。以降、遅延クロック信号ＦＲ１〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ１〜ＰＤＮｎ＋１がハイレベルに立ち上がる。一方、サンプリング信号ＰＤＰ１〜ＰＤＰｎ＋１は、全てロウレベルとなる。
【００４８】
このことからエッジ抽出信号ＰＯＳ［ｎ］のみが、時刻ｔ１にハイレベルに立ち上がる。つまりＡＮＤ回路ＡＮＤＰ１の出力値が「１」となる。更に、比較選択回路２０１は、ＰＯＳ［ｎ］が「１」の値を有するため、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲＥＦの位相に対して、フィードバッククロック信号ＦＤの位相が遅延を有していないと判断し、「１」の値を生成する。正規化回路２０３は、この値を正規化し、位相差検出信号ＰＴＤＣとして出力する。
【００４９】
図５では、リファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相に対して期間Ｔ２遅れている。このため、時刻ｔ１にフィードバッククロック信号ＦＤ、時刻ｔ２に遅延クロック信号ＦＤ１がハイレベルに立ち上がってもフリップフロップＦＦＮ１〜ＦＦＮｎ＋１、ＦＦ０、ＦＦＰ１〜ＦＦＰｎ＋１からのサンプリング信号ＰＤＮ１、ＰＤ０、ＰＤＰ１〜ＰＤＰｎ＋１は、全てロウレベルとなる。時刻ｔ３にリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。このため、時刻ｔ３に、フリップフロップＦＦ０、ＦＦＰ１が出力するそれぞれのサンプリング信号ＰＤ０、ＰＤＰ１がハイレベルとなる。以降、遅延クロック信号ＦＲ１〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ１〜ＰＤＮｎ＋１がハイレベルに立ち上がる。
【００５０】
このことからエッジ抽出信号ＰＯＳ［ｎ−１］のみが、時刻ｔ３にハイレベルに立ち上がる。つまりＡＮＤ回路ＡＮＤＰ２の出力値が「１」となる。更に、比較選択回路２０１は、ＰＯＳ［ｎ−１］が「１」の値を有するため、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲＥＦの位相に対して、フィードバッククロック信号ＦＤの位相が遅延素子で２段分進んでいると判断し、「２」の値を生成する。正規化回路２０３は、この値を正規化し、位相差検出信号ＰＴＤＣとして出力する。
【００５１】
なお、上述したＮＥＧ［ｎ：０］、ＰＯＳ［ｎ：０］を第１の比較結果、第２の比較結果とする。このように、ＴＤＣ回路１０３は、クロック信号としてリファレンスクロック信号、データ信号としてフィードバッククロック信号ＦＤを用い、それぞれの信号を遅延させる回路を持たせている。そして、それぞれ遅延させたリファレンスクロック信号とフィードバッククロック信号ＦＤを比較し、その第１の比較結果と第２の比較結果に応じて、リファレンスクロック信号に対するフィードバッククロック信号ＦＤの位相差、および、位相の遅れ進みを測定する。また、その位相差を出力クロック信号ＦＯＵＴの１周期分で正規化する。
【００５２】
ＰＦＤサンプル回路１０６は、加算回路１０５からのカウント値ＰＦＤＣの値を、リファレンスクロック信号ＦＲＥＦ、遅延クロック信号ＦＲ１、ＦＲ２の立ち上がりエッジのタイミングで取り込む。そして、それぞれのタイミングで取り込んだ、カウント値を位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２として、ＰＦＤ選択回路１０７へ出力する。リファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングで、取り込んだカウント値ＰＦＤＣの値を位相データ信号ＰＦＤＳ０、遅延クロック信号ＦＲ１の立ち上がりエッジのタイミングで取り込んだカウント値ＰＦＤＣの値を位相データ信号ＰＦＤＳ１、遅延クロック信号ＦＲ２の立ち上がりエッジのタイミングで取り込んだカウント値ＰＦＤＣの値を位相データ信号ＰＦＤＳ２とする。
【００５３】
ここで、フィードバッククロック信号ＦＤとリファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングの違いで、ＰＦＤサンプル回路１０６から出力される位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値も異なる。フィードバッククロック信号ＦＤの立ち上がりタイミングとリファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングの違いに応じた、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値の関係を図６〜図１２に示す。
【００５４】
ここで、図６にリファレンスクロック信号ＦＲＥＦから遅延クロック信号ＦＲ１の遅延量をｔｄＦＲ、リファレンスクロック信号ＦＲＥＦから遅延クロック信号ＦＲ２の遅延量を２×ｔｄＦＲとして示す。ここで、ＰＦＤサンプル回路１０６がリファレンスクロック信号ＦＲＥＦ、遅延クロック信号ＦＲ１、ＦＲ２により、取り込むカウント値ＰＦＤＣの値が全て不確定な値となることを避けるため、遅延量ｔｄＦＲをフィードバッククロック信号ＦＤが入力されてからＰＦＤＣ値が確定するまでの遅延時間ｔｄＦＤ以上の遅延量とする必要がある。更に、出力クロック信号ＦＯＵＴの２周期以上にわたって、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２を取り込むことを避けるため、２×ｔｄＦＲは出力クロック信号ＦＯＵＴの１周期（以後、ｔＦＯとする）の半分以内の遅延量であるものとする。このように、２×ｔｄＦＲをｔＦＯの半分以内の遅延量とする理由は、後述する位相データ判定時に上述した位相差検出信号ＰＴＤＣを使用するためである。理想的には、ｔｄＦＤ＜＜ｔｄＦＲ＜２×ｔｄＦＲ＜＜ｔＦＯ（以後、条件式１と称す）を満たす必要がある。これにより、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２として捕獲されるデータは、確定した隣り合うデータ値かその遷移途中の不定値の３つの状態しかとりえないこととなる。但し、実際には、ｔｄＦＤの遅延を小さくするには限界があり、さらに出力クロック信号ＦＯＵＴが高速となる場合、前述した条件式を常に満たすことが困難となり、ｔｄＦＤとｔｄＦＲが限りなく等しくなる場合が存在する。本実施例には、そのような場合でも以下に説明するように正しいデータを得る処理を行なうことでこの問題を解決している。なお、上述した説明は図６を元に行ったが、図７〜図１２の場合でも同様である。
【００５５】
まず、図６では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ３で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ３でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ２として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ４において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１となる。しかし、この時刻ｔ４以前にカウント値ＰＦＤＣが取り込まれており、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の全ての値が同じ値のＰＦＤＣｎとなっている。このため、ＰＦＤＳ０＝ＰＦＤＳ１＝ＰＦＤＳ２となる。なお、符号「ＰＦＤＳ０」「ＰＦＤＳ１」「ＰＦＤＳ２」は、それぞれ位相データ信号名を示すと同時に、その信号が格納するカウント値を示すものとする。
【００５６】
図７では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ１として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ３において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１となる。この時刻ｔ３に遅延クロック信号ＦＲ２がハイレベルに立ち上がる。このため、位相データ信号ＰＦＤＳ２として、出力されるカウント値ＰＦＤＣの値は、遷移状態の値であり不定な値として出力される。
【００５７】
図８では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ１として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ３において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１に遷移する。時刻ｔ４で、遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ４時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。
【００５８】
ここで、図７、図８のパターンでは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値が、ＰＦＤＳ０＝ＰＦＤＳ１≠ＰＦＤＳ２となっている。
【００５９】
図９では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ２においてカウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。この時刻ｔ２において遅延クロック信号ＦＲ１がハイレベルに立ち上がる。このため、位相データ信号ＰＦＤＳ１として、出力されるカウント値ＰＦＤＣの値は、遷移状態の値であり不定な値として出力される。時刻ｔ３で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ３時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。このため、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値は、全て異なる値となる。よって、ＰＦＤＳ０≠ＰＦＤＳ１≠ＰＦＤＳ２となる。
【００６０】
図１０では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ２において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。時刻ｔ３で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ３でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ４で、遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ４時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。
【００６１】
図１１では、フィードバッククロック信号ＦＤの立ち上がり、時刻ｔ１において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。この時刻ｔ１においてリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。このため、位相データ信号ＰＦＤＳ０として、出力されるカウント値ＰＦＤＣの値は、遷移状態の値であり不定な値として出力される。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ３で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ３時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。
【００６２】
ここで、図１０、図１１のパターンでは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値が、ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２となっている。
【００６３】
図１２では、フィードバッククロック信号ＦＤの立ち上がり、時刻ｔ１において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。時刻ｔ２でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ２時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ３で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ３時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ４で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ４時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。本パターンでは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の全ての値が同じ値のＰＦＤＣｎ＋１となっている。このため、ＰＦＤＳ０＝ＰＦＤＳ１＝ＰＦＤＳ２となる。
【００６４】
以上のように、フィードバッククロック信号ＦＤの立ち上がりタイミングとリファレンスクロック信号ＦＲＥＦの立ち上がりタイミングの違いで、上述した７つのパターンが存在する。
【００６５】
ＰＦＤ選択回路１０７は、ＴＤＣ回路１０３が出力する位相極性信号ＰＴＤＣ＿ＳＩＧＮと、位相差検出信号ＰＴＤＣと、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値とに応じて、選択位相データ信号ＰＦＤ＿ＯＮＥを出力する。
【００６６】
ＰＦＤ選択回路１０７の動作理論を下記に説明する。まず、上述したが、ＴＤＣ回路１０３が出力する位相差検出信号ＰＴＤＣは、カウンタ１０１、１０２では測定できないリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの、出力クロックＦＯＵＴの１周期以内の位相差情報を有している。位相差検出信号ＰＴＤＣには、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相差を出力クロックＦＯＵＴの１周期以内で正規化したデジタルデータの値と、その位相差が出力クロックＦＯＵＴの１／２周期以上か否かを示す値がＭＳＢに格納されている。また、位相極性信号ＰＴＤＣ＿ＳＩＧＮは、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の進み遅れを示す判定信号である。例えば、位相極性信号ＰＴＤＣ＿ＳＩＧＮは、リファレンスクロック信号ＦＲＥＦに対してフィードバッククロック信号ＦＤが遅れている場合は、ロウレベル、つまり値が「０」として出力される。リファレンスクロック信号ＦＲＥＦに対してフィードバッククロック信号ＦＤが進んでいる場合は、ハイレベル、つまり値が「１」として出力される。
【００６７】
このため、ＰＦＤ選択回路１０７は、ＴＤＣ回路１０３が出力する位相極性信号ＰＴＤＣ＿ＳＩＧＮと、位相差検出信号ＰＴＤＣにより、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相の関係が、図１３に示す４パターンのうちどれであるかが判定できる。
【００６８】
まず、パターンＡは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以下、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より進んでいる場合を示している。
【００６９】
パターンＢは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以上、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より遅れている場合を示している。
【００７０】
パターンＣは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以下、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より遅れている場合を示している。
【００７１】
パターンＤは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以上、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より進んでいる場合を示している。
【００７２】
ここで、図１４に、図１３に示したパターンＡ〜Ｄと、位相極性信号ＰＴＤＣ＿ＳＩＧＮと位相差検出信号ＰＴＤＣのＭＳＢの関係をまとめた表を示す。このように、位相極性信号ＰＴＤＣ＿ＳＩＧＮと位相差検出信号ＰＴＤＣのＭＳＢの値により、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相の関係を判断することができる。
【００７３】
ここで、図６〜図１２に示した位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２と、パターンＡ〜Ｄとの関係を考える。まず、図６で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、リファレンスクロック信号ＦＲＥＦと、遅延クロック信号ＦＲ１、ＦＲ２の遅延関係から、パターンＡもしくは、パターンＤに該当することがわかる。また、図１２で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、パターンＢもしくはＣに該当することがわかる。この図６、図１２の両パターンとも、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２のデジタルデータ値が同じ値である（ＰＦＤＳ０＝ＰＦＤＳ１＝ＰＦＤＳ２）。つまり、パターンＤもしくは、パターンＢであれば、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相差が出力クロックＦＯＵＴの１／２周期以上あり、パターンＡもしくは、パターンＣであっても、フィードバッククロック信号ＦＤのデータ遷移時間（ｔｄＦＤ）以上の位相差が存在していることが想定できる。よって、この場合は、位相データ信号ＰＦＤＳ０〜ＰＦＤＳ２のどの値を選択してもよく、その選択した位相データ信号を選択位相データ信号ＰＦＤ＿ＯＮＥとしてＰＦＤ選択回路１０７が出力する。
【００７４】
次に、図７、図８で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１が同じ値であるが、ＰＦＤＳ２はそれとは異なる値となっている（ＰＦＤＳ０＝ＰＦＤＳ１≠ＰＦＤＳ２）。この場合、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にあることが予測される。更に、フィードバッククロック信号ＦＤの立ち上がりエッジが、遅延クロック信号ＦＲ１、ＦＲ２の立ち上がりエッジ近傍にあることが予測される。
【００７５】
ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、大半がパターンＡの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ０を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。但し、前述したような条件式１を十分満たすことが困難な場合は、想定とは異なり、ＴＤＣ回路１０３が位相極性信号ＰＴＤＣ＿ＳＩＧＮの値として「１」を出力する場合も考えられる。この場合は、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、パターンＣの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「１」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ０の値に「１」を加えた値（ＰＦＤＳ０＋１）のデジタルデータを選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。これにより、ＴＤＣ回路１０３で測定した位相関係に合わせた正確な位相データを選択できることとなる。以降に示すその他の状態においても、位相極性信号ＰＴＤＣ＿ＳＩＧＮの状態を用いてデータ選択を行なう。
【００７６】
次に、図９で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２が全て異なる値となっている（ＰＦＤＳ０≠ＰＦＤＳ１≠ＰＦＤＳ２）。この場合、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にあることが予測される。ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、パターンＡもしくは、パターンＣの状態となっていることが想定される。ＰＦＤ選択回路１０７は、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、パターンＡであると判断して、位相データ信号ＰＦＤＳ０を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。または、ＰＦＤ選択回路１０７は、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「１」であれば、パターンＣであると判断して、位相データ信号ＰＦＤＳ２を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。
【００７７】
次に、図１０、図１１で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、位相データ信号ＰＦＤＳ１、ＰＦＤＳ２が同じ値であるが、ＰＦＤＳ０はそれとは異なる値となっている（ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２）。この場合、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にあることが予測される。更に、この場合、図７、図８で示した場合とは逆の関係となっており、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジより進んでいることが予測される。
【００７８】
ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、大半がパターンＣの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「１」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ２を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。但し、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、パターンＡの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ２の値から「１」を引いた値（ＰＦＤＳ２−１）のデジタルデータを選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。
【００７９】
以上がＰＦＤ選択回路１０７の動作理論の説明である。ＰＦＤ選択回路１０７が上記動作により、出力する選択位相データ信号ＰＦＤ＿ＯＮＥのパターンをまとめた表を図１５に示す。図１５に示すように、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値及び位相極性信号ＰＴＤＣ＿ＳＩＧＮの値に応じて、選択位相データ信号ＰＦＤ＿ＯＮＥを生成し、出力する。
【００８０】
サンプリング回路１０８は、遅延クロック信号ＦＲｎ＋１の立ち上がりエッジ後、つまり各位相情報のデータの確定後、出力クロックＦＯＵＴのクロックタイミングで各位相情報を取り込む。そして、取り込んだ位相情報に応じたデジタル値を有する信号を位相誤差演算回路１０９に出力する。ここで言う各位相情報とは、位相差検出信号ＰＴＤＣ、カウント値信号ＰＦＲＣ、選択位相データ信号ＰＦＤ＿ＯＮＥ、位相極性信号ＰＴＤＣ＿ＳＩＧＮであるとする。また、サンプリング回路１０８が出力するデジタル値を有する信号をＰＦＲ、ＰＴＤ、ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮ、ＰＦＤとする。なお、便宜上、符号「ＰＦＲ」「ＰＴＤ」「ＰＦＤ」「ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮ」は、デジタル信号名を示すと同時に、そのデジタル信号が格納する値を示すものとする。また、デジタル信号ＰＦＲは信号ＰＦＲＣに対応し、デジタル信号ＰＴＤは位相差検出信号ＰＴＤＣに対応し、デジタル信号ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮは位相極性信号ＰＴＤＣ＿ＳＩＧＮに対応し、デジタル信号ＰＦＤは選択位相データ信号ＰＦＤ＿ＯＮＥに対応する。
【００８１】
図１６に、ＡＤＰＬＬ回路１００の特徴部分であるＰＦＤサンプル回路１０６、ＰＦＤ選択回路１０７の動作を説明するためのタイミングチャートを示す。図１と図１６で示される符号のうち同じ符号のものは、同一の信号を指すものとする。また、本例では、リファレンスクロック信号ＦＲＥＦの位相が、フィードバッククロック信号ＦＤより遅れており、且つ、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にある場合を想定する。つまり、図１３のパターンＣに該等する。
【００８２】
図１６に示すように、時刻ｔ１にフィードバッククロック信号ＦＤが立ち上がる。そのフィードバッククロック信号ＦＤの立ち上がりエッジに対応して、時刻ｔ２に加算回路１０５からのカウント値ＰＦＤＣが「９」から「１０」へ遷移する。時刻ｔ２とほぼ同時刻にリファレンスクロック信号ＦＲＥＦも立ち上がる。このリファレンスクロック信号ＦＲＥＦの立ち上がりエッジに応じて、ＰＦＤサンプル回路１０６がカウント値ＰＦＤＣを取り込む。しかし、時刻ｔ２では、カウント値ＰＦＤＣが「９」から「１０」へ遷移途中である。このため、ＰＦＤサンプル回路１０６が取り込んだカウント値ＰＦＤＣは、不定な値（図中の「Ｘ」）となる。この値は、位相データ信号ＰＦＤＳ０としてＰＦＤサンプル回路１０６から出力される。
【００８３】
次に、時刻ｔ３に遅延クロック信号ＦＲ１が立ち上がる。この遅延クロック信号ＦＲ１の立ち上がりエッジに応じて、ＰＦＤサンプル回路１０６がカウント値ＰＦＤＣを取り込む。このときのカウント値ＰＦＤＣは、既に遷移が終わっており、値が「１０」に確定している。このため、この値が「１０」のカウント値ＰＦＤＣが位相データ信号ＰＦＤＳ１としてＰＦＤサンプル回路１０６から出力される。
【００８４】
次に、時刻ｔ４に遅延クロック信号ＦＲ２が立ち上がる。この遅延クロック信号ＦＲ２の立ち上がりエッジに応じて、ＰＦＤサンプル回路１０６がカウント値ＰＦＤＣ（値が「１０」）を取り込む。この値が「１０」のカウント値ＰＦＤＣが位相データ信号ＰＦＤＳ２としてＰＦＤサンプル回路１０６から出力される。これらのことから、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値は、ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２となる。
【００８５】
ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの立ち上がりの位相差は、ほぼ時刻ｔ１〜ｔ２の期間であり、出力クロックＦＯＵＴの１／２周期以下である。このため、ＴＤＣ回路１０３から出力される位相差検出信号ＰＴＤＣのＭＳＢは「０」となっている。また、リファレンスクロック信号ＦＲＥＦの位相が、フィードバッククロック信号ＦＤより遅れているため、ＴＤＣ回路１０３から出力される位相極性信号ＰＴＤＣ＿ＳＩＧＮの値は「１」となっている。また、上述のように、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値は、ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２となっている。このため、ＰＦＤ選択回路１０７は、図１５からもわかるように、位相データ信号ＰＦＤＳ２の値を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。
【００８６】
サンプリング回路１０８は、ＴＤＣ回路１０３から出力される遅延クロック信号ＦＲｎ＋１の立ち上がりエッジを検出すると、時刻ｔ５に出力クロックＦＯＵＴのクロックタイミングで値が「１０」のカウント値ＰＦＤＣと、値が「１０」の選択位相データ信号ＰＦＤ＿ＯＮＥを取り込む。
【００８７】
位相誤差演算回路１０９は、サンプリング回路１０８からのデジタル信号ＰＦＲ、ＰＴＤ、ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮ、ＰＦＤを入力する。位相誤差演算回路１０９は、上記信号の各値に応じて（ＰＦＲ−（ＰＦＤ＋ＰＴＤ））を演算する。そして、この演算結果に応じてリファレンスクロック信号ＦＲＥＦに対するフィードバッククロック信号ＦＤの位相誤差データを得る。また、ＰＴＤの正負はＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮの値によって決まる。この演算により、位相誤差演算回路１０９は、出力クロック信号ＦＯＵＴの１周期以内の位相差を導くことができる。位相誤差演算回路１０９は、その位相誤差データの値をデジタルデータの位相誤差信号ＰＥＲＲとして出力する。
【００８８】
デジタルフィルタ１１０は、入力した位相誤差信号ＰＥＲＲを任意の帯域でフィルタリングして、そのフィルタリングデータに応じてデジタル制御発振回路１１１の制御コードＤＣＯＮを出力する。
【００８９】
デジタル制御発振（ＤＣＯ）回路１１１（デジタル制御発振器）は、入力した制御コードＤＣＯＮに応じた発振周波数で出力クロック信号ＦＯＵＴを生成し、出力する。出力クロック出力端子１１３は、ＤＣＯ回路１１１からの出力クロック信号ＦＯＵＴを外部回路（不図示）へ出力する端子である。
【００９０】
ここで、従来のＡＤＰＬＬ回路２では、図２３に示したように、フィードバッククロック信号ＦＤと非同期関係にあるリファレンスクロック信号ＦＲＥＦの立ち上がりのタイミングで遷移過程にあるデジタルデータＰＦＤＣの値を位相誤差演算回路２６が読み取る場合があった。この場合、遷移過程にある不定なデジタルデータＰＦＤＣの値を用いて、位相誤差演算回路２６がフィードバッククロック信号ＦＤとリファレンスクロック信号ＦＲＥＦの位相誤差を演算してしまっていた。この現象は、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの立ち上がりが同期しようとするロック状態の近傍で、多く発生する。このため、ＡＤＰＬＬ回路２では、安定した位相同期ループを形成することができなかった。
【００９１】
本実施の形態のＡＤＰＬＬ回路１００では、フィードバッククロック信号ＦＤと非同期関係にあるリファレンスクロック信号ＦＲＥＦと、そのリファレンスクロック信号ＦＲＥＦを順次遅延させた遅延クロック信号ＦＲ１、ＦＲ２を用いて、ＰＦＤサンプル回路１０６でカウント値ＰＦＤＣの値を取り込む。そして、ＰＦＤサンプル回路１０６が取り込んだ、その３つのカウント値ＰＦＤＣから最も適切な値をＰＦＤ選択回路１０７が選択する。その選択には、ＴＤＣ回路１０３からのデータを利用する。そして、ＰＦＤ選択回路１０７が選択した適切な値を位相誤差の演算に用いる。このことにより、遷移過程にある不定なデジタルデータを位相誤差の演算に用いることを防ぐことが可能になり、正しい位相誤差データを算出することで安定した位相同期ループを形成することが可能となる。
【００９２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００９３】
１００ ＡＤＰＬＬ回路
１０１、１０２ カウンタ
１０３ ＴＤＣ回路
１０４ 分周回路
１０５ 加算回路
１０６ ＰＦＤサンプル回路
１０７ ＰＦＤ選択回路
１０８ サンプリング回路
１０９ 位相誤差演算回路
１１０ デジタルフィルタ
１１１ ＤＣＯ回路
１１２ 入力端子
１１３ 出力端子
【技術分野】
【０００１】
本発明は、デジタルフェーズロックドループ回路に関する。
【背景技術】
【０００２】
従来から知られているアナログフェーズロックドループ（以下、アナログＰＬＬと称す）１は、図１７に示すように、位相周波数比較器１１と、チャージポンプ１２と、アナログフィルタ１３と、電圧制御発振器１４と、Ｎ分周回路１５とを有する。このような、アナログフィルタ１３等のアナログ回路は、抵抗や容量といったアナログ素子により構成され、回路面積の増大が問題となる。このため、現在、半導体回路で主流であるＣＭＯＳ技術の微細化の恩恵をアナログＰＬＬは受けにくい。
【０００３】
また、アナログＰＬＬは、リファレンスクロック信号ＦＲＥＦの１周期毎にアナログ信号で、フィードバッククロック信号ＦＤとの位相比較動作を行う。このため、周波数ジャンプによる出力クロック信号への入力クロック信号の漏れが発生する問題が起こる。更に素子バラツキ等による入出力間の位相オフセットの問題等が発生する。このため、アナログＰＬＬを、全てデジタル回路構成に置き換えた、完全デジタルフェーズロックドループ（以下、ＡＤ（ALL Digital）ＰＬＬと称す）が開発されている。
【０００４】
ＡＤＰＬＬは、回路面積の増大要因であるアナログ素子を必要としない。代わりに、デジタル信号処理を行うデジタル回路で構成される。デジタル回路は、ＣＭＯＳ技術の微細化により回路面積の縮小が可能である利点を有する。また、位相比較もデジタルデータで行うため、アナログＰＬＬのような、周波数ジャンプによる出力クロック信号への入力クロック信号の漏れも発生しない。加えて、正確な小数点逓倍等も可能になる。このような、ＡＤＰＬＬの例としては、特許文献１のような技術がある。
【０００５】
ここで、従来技術としてＡＤＰＬＬ２のブロック構成図を図１８に示す。ＡＤＰＬＬ２は、図１７のアナログＰＬＬ１をデジタル化したものを想定している。図１８に示すように、ＡＤＰＬＬ２は、カウンタ２１、２２と、ＴＤＣ（Time-to-Digital Converter）回路２３と、分周回路２４と、加算器２５と、位相誤差演算回路２６と、デジタルフィルタ２７と、ＤＣＯ（Digitally-Controlled-Oscillator）回路２８とを有する。
【０００６】
アナログＰＬＬ１の位相周波数比較器１１及びチャージポンプ１２にかかる部分（図１７のＵＮＩＴ１０）がＡＤＰＬＬ２のカウンタ２１、２２及びＴＤＣ回路２３及び加算器２５及び位相誤差演算回路２６にかかる部分（図１８のＵＮＩＴ２０）に相当する。以下同様に、アナログフィルタ１３が、デジタルフィルタ２７に相当する。電圧制御発振器１４が、ＤＣＯ回路２８に相当する。Ｎ分周回路１５が、分周回路２４に相当する。
【０００７】
ＡＤＰＬＬ２では、カウンタ２１は、リファレンスクロック信号ＦＲＥＦをカウントし、デジタル信号ＰＦＲＣとして出力する。分周回路２４は、出力クロック信号ＦＯＵＴをＮ分周してフィードバック信号ＦＤを出力し、且つ、Ｎカウント以内のカウント値をデジタル信号ＰＦＤＣ２として出力する。カウンタ２２は、フィードバック信号ＦＤをカウントし、デジタル信号ＰＦＤＣとして出力する。加算器２５は、デジタル信号ＰＦＤＣ１とＰＦＤＣ２の値の和をとり、デジタル信号ＰＦＤＣを出力する。ＴＤＣ回路２３は、出力クロック信号ＦＯＵＴの１クロック以内の位相差（小数点以下の値）をデジタルデータ化して、デジタル信号ＰＴＤＣと、位相差の正負を示す極性信号ＰＴＤＣ＿ＳＩＧＮとを出力する。
【０００８】
位相誤差演算回路２６は、デジタル信号ＰＦＲＣ、ＰＦＤＣ、ＰＴＤＣの値から、ＰＦＲＣ−（ＰＦＤＣ＋ＰＴＤＣ）を演算する。その演算処理結果及びＰＴＤＣ＿ＳＩＧＮからリファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの位相差分を、デジタル信号ＰＥＲＲとして出力する。デジタルフィルタ２７は、デジタル信号ＰＥＲＲを平滑化し、デジタル信号ＤＣＯＮを出力する。ＤＣＯ回路２８は、デジタル信号ＤＣＯＮに応じた、周波数の出力クロック信号ＦＯＵＴを出力する。ＡＤＰＬＬ２は、（｜ＰＦＲＣ−（ＰＦＤＣ＋ＰＴＤＣ）｜）の値が「０」となるように動作し、「０」となった時点でロック状態となる。
【０００９】
ここで、図１９〜図２１のグラフを用いて、カウント値ＰＦＲＣとＰＦＤＣの関係を説明する。但し、カウンタ２１、２２は、４ビットカウンタ（１６進数カウンタ）であるとする。つまり、０〜１５をカウントする。なお、図１９〜図２１の同符号で示す時刻は、同じ時刻を指すものとする。
【００１０】
まず、リファレンスクロック信号ＦＲＥＦとカウント値ＰＦＲＣの関係を図１９に示す。図１９に示すように、時刻ｔ１、ｔ３、ｔ５、ｔ７、ｔ９にリファレンスクロック信号ＦＲＥＦが立ち上がる。よって、リファレンスクロック信号ＦＲＥＦの位相データであるカウント値ＰＦＲＣも、時刻ｔ１、ｔ３、ｔ５、ｔ７、ｔ９に出力される。
【００１１】
次に、フィードバッククロック信号ＦＤとカウント値ＰＦＤＣの関係を図２０に示す。図２０に示すように、時刻ｔ２、ｔ４、ｔ６、ｔ８、ｔ１０にフィードバッククロック信号ＦＤが立ち上がる。よって、フィードバッククロック信号ＦＤの位相データであるカウント値ＰＦＤＣ１も、時刻ｔ２、ｔ４、ｔ６、ｔ８、ｔ１０に出力される。また、分周回路２４は、出力クロック信号ＦＯＵＴのカウント毎にカウント値ＰＦＤＣ２を出力する。よって、加算器２５により、ＰＦＤＣ１とＰＦＤＣ２を加算したカウント値ＰＦＤＣが出力される。
【００１２】
最後に、図１９、図２０のグラフに示したリファレンスクロック信号ＦＲＥＦの位相データであるカウント値ＰＦＲＣ、フィードバッククロック信号ＦＤの位相データであるカウント値ＰＦＤＣとの位相差分である（｜ＰＦＲＣ−ＰＦＤＣ｜）の値を図２１の最下段のグラフに示す。このように、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの位相差である値「４」のデータは、出力クロック信号ＦＯＵＴよりも遅い周期のリファレンスクロック信号ＦＲＥＦのクロックタイミングで算出される。
【００１３】
なお、図１９〜図２１には、説明の簡略化のため、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの位相差が常に一定であり、且つ、出力クロック信号ＦＯＵＴの１クロック以内の位相差もない（ＰＴＤＣ＝０）場合を示した。しかし、本来は、上述したように（｜ＰＦＲＣ−ＰＦＤＣ｜）の値が「０」となるよう、ＡＤＰＬＬ２が動作するため、時刻ｔ３、ｔ５、ｔ７、ｔ９で算出される（｜ＰＦＲＣ−ＰＦＤＣ｜）の値が減少することになる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００２−７６８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ここで、カウンタ２１、ＴＤＣ回路２３は、リファレンスクロック信号ＦＲＥＦのクロックタイミングで動作し、データ更新される。カウンタ２２、位相誤差演算回路２６等その他の回路は、出力クロック信号ＦＯＵＴ、及びその分周クロックタイミングで動作し、データ更新される。しかし、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤは、非同期の関係である。よって、位相データである上述した各デジタルのカウント値ＰＦＲＣ、ＰＦＤＣの値も、それぞれ異なるタイミングで遷移する。
【００１６】
図２２、図２３を用いて、このことによる問題点を説明する。まず、図２２に、位相データの遷移タイミングに問題がない場合を示す。図２２に示すように、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジに応じて、位相誤差演算回路２６にデジタルデータＰＦＤＣが取り込まれる。ここで、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングでは、デジタルデータＰＦＤＣの値が安定して「９」となっている。よって、位相誤差演算回路２６が演算に用いる値も「９」で行える。なお、この例でのデジタルデータＰＦＲＣの値は「１０」のため、位相差（｜ＰＦＲＣ−ＰＦＤＣ｜）の値が「１」生じていることになる。
【００１７】
図２３に、位相データの遷移タイミングに問題がある場合を示す。図２３に示すように、図２２同様、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジに応じて、位相誤差演算回路２６にデジタルデータＰＦＤＣが取り込まれる。しかし、図２２の場合と異なり、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングでは、デジタルデータＰＦＤＣの値が「９」から「１０」への遷移過程にある。この遷移過程のデジタルデータＰＦＤＣの値「Ｘ」は不定な値である。よって、この不定なデジタルデータＰＦＤＣの値「Ｘ」が、位相誤差演算回路２６に取り込まれ、演算に用いられる。このため、演算結果が正確な値とならない問題が発生する。特に、この問題はリファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの立ち上がりエッジが同期しようとする、ロック状態の近傍で多く発生する。
【００１８】
このように、ＡＤＰＬＬ２が、確実にＰＬＬとして動作するためには、所定の時刻にそれぞれ安定した正確な位相データＰＦＲＣ、ＰＦＤＣを比較する必要がある。しかし、上述したように、所定の時刻に位相データＰＦＲＣ、ＰＦＤＣを比較したとき、一方の位相データが遷移過程である場合、正確な位相データの比較が行えない問題がある。
【課題を解決するための手段】
【００１９】
本発明は、第１のクロック信号をカウントする第１のカウンタと、第２のクロック信号をカウントする第２のカウンタと、第１のクロック信号を順次遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、前記第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで前記第２のカウンタのカウント値をサンプリングする第１のサンプル回路と、前記第１のクロック信号と、前記第２のクロック信号を所定の数で分周した第３のクロック信号との位相差、及び、前記第１のサンプル回路がサンプリングしたカウント値とに応じて、前記第１のサンプル回路がサンプリングしたカウント値のうち１つを選択する選択回路と、前記第１のカウンタのカウント値及び前記選択回路が選択したカウント値とに応じて前記第１のクロックと前記第３のクロックとの位相差を演算する位相誤差演算回路と、前記位相誤差演算回路の演算結果に応じて前記第２のクロックを出力するデジタル制御発振器と、を有するデジタルフェーズロックドループ回路である。
【００２０】
本発明にかかるデジタルフェーズロックドループ回路は、第２のカウンタのカウント値を前記第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれでサンプリングする。そして、選択回路は、第１、第３のクロック信号の位相差、及び、前記第１のサンプル回路がサンプリングしたカウント値に応じて、そのサンプリングしたカウント値のうち１つを選択する。このため、そのサンプリングしたカウント値のうちある１つが遷移過程でサンプリングした値が不定であっても、他のサンプリングしたカウント値と、第１、第３のクロック信号の位相差の関係から正確なカウント値を選択回路が選択することができる。
【発明の効果】
【００２１】
本発明にかかるデジタルフェーズロックドループ回路は、安定した位相同期ループを構成することができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態にかかるＡＤＰＬＬ回路の構成である。
【図２】実施の形態にかかるＴＤＣ回路の構成である。
【図３】実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。
【図４】実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。
【図５】実施の形態にかかるＴＤＣ回路の動作を説明するタイミングチャートである。
【図６】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図７】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図８】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図９】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１０】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１１】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１２】実施の形態にかかるＰＤＦサンプル回路の動作を説明するタイミングチャートである。
【図１３】実施の形態にかかるＰＤＦ選択回路の動作原理を説明するための模式図である。
【図１４】実施の形態にかかるＰＤＦ選択回路の動作原理を説明するための表である。
【図１５】実施の形態にかかるＰＤＦ選択回路の動作結果をまとめた表である。
【図１６】実施の形態にかかるＡＤＰＬＬ回路の動作を説明するタイミングチャートである。
【図１７】従来のアナログＰＬＬ回路の構成である。
【図１８】従来のＡＤＰＬＬ回路の構成である。
【図１９】従来のＡＤＰＬＬ回路の動作を説明する模式図である。
【図２０】従来のＡＤＰＬＬ回路の動作を説明する模式図である。
【図２１】従来のＡＤＰＬＬ回路の動作を説明する模式図である。
【図２２】従来のＡＤＰＬＬ回路の動作を説明するためのタイミングチャートである。
【図２３】従来のＡＤＰＬＬ回路の問題点を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２３】
発明の実施の形態
【００２４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる完全デジタルフェーズロックドループ（以下、ＡＤＰＬＬと称す）回路１００の構成の一例を示す。図１に示すように、ＡＤＰＬＬ回路１００は、カウンタ１０１、１０２と、ＴＤＣ（Time-to-Digital Converter）回路１０３と、分周回路１０４と、加算回路１０５と、ＰＦＤサンプル回路１０６と、ＰＦＤＳ選択回路１０７と、サンプリング回路１０８と、位相誤差演算回路１０９と、デジタルフィルタ１１０と、ＤＣＯ（Digitally-Controlled-Oscillator）回路１１１と、リファレンスクロック入力端子１１２と、出力クロック出力端子１１３とを有する。
【００２５】
リファレンスクロック入力端子１１２はリファレンスクロック信号ＦＲＥＦ（第１のクロック信号）を入力する。
【００２６】
カウンタ１０１（第１のカウンタ）は、リファレンスクロック信号ＦＲＥＦが入力されるごとに逓倍設定値をカウントする。例えば、１０逓倍の設定であれば、カウンタ１０１は、リファレンスクロック信号ＦＲＥＦの１クロックが入力される度に、１０ずつカウントアップしていく。そして、そのカウント値ＰＦＲＣをサンプリング回路１０８に出力する。なお、符号「ＰＦＲＣ」は、カウント値を示すと同時に、そのカウント値を格納するデジタルのカウント値信号名を示すものとする。
【００２７】
カウンタ１０２（第３のカウンタ）は、分周回路１０４が出力するフィードバッククロック信号ＦＤをカウントする。そして、そのカウント値ＰＦＤＣ１を加算回路１０５に出力する。
【００２８】
分周回路１０４は、ＤＣＯ回路１１１が出力する出力クロック信号ＦＯＵＴを上記逓倍設定値と等しい値で分周し出力する。その所定の値に分周されたクロックをフィードバッククロック信号ＦＤとする。例えば、分周回路１０４が入力クロック信号を１／１０に分周する機能を有する場合、１００ＭＨｚの出力クロック信号ＦＯＵＴが入力されると、クロック周波数が１０ＭＨｚのフィードバッククロック信号ＦＤを出力する。更に、分周回路１０４は、上述したフィードバッククロック信号ＦＤの１周期以内の出力クロック信号ＦＯＵＴのクロックをカウントする。そして、そのカウント値ＰＦＤＣ２を加算回路１０５に出力する。
【００２９】
ここで例えば、分周回路１０４が入力クロック信号を１／１０に分周する機能を有する場合を考える。この場合、カウンタ１０２は、出力クロック信号ＦＯＵＴのクロック数が１０毎で１カウントし、そのカウント値をＰＦＤＣ１として出力する。そして、分周回路１０４は、フィードバッククロック信号ＦＤの１周期以内の出力クロック信号ＦＯＵＴのクロックカウント値０〜９をカウント値ＰＦＤＣ２として出力する。つまり、１０分周設定である本例では、カウンタ１０２は、出力クロック信号ＦＯＵＴのクロック数の１０の桁、分周回路１０４は、１の桁をカウントしていることになる。
【００３０】
加算回路１０５は、カウンタ１０２からのカウント値ＰＦＤＣ１と、分周回路１０４からのカウント値ＰＦＤＣ２とを加算してカウント値ＰＦＤＣとして、ＰＦＤサンプル回路１０６に出力する。符号「ＰＦＤＣ」は、カウント値を示すと同時に、そのカウント値を格納するデジタルのカウント値信号名を示すものとする。なお、上述したカウント値ＰＦＲＣ、ＰＦＤＣ１、ＰＦＤＣ２、ＰＦＤＣの関係は、図１９〜図２１で説明したものと同様の関係となる。なお、カウンタ１０２、分周回路１０４、加算回路１０５で第２のカウンタを構成する。
【００３１】
ＴＤＣ回路１０３（位相差検出器）は、上記カウンタ１０１、１０２では測定できないリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの、出力クロックＦＯＵＴ、１クロック以内の位相差を測定する。そして、その測定結果の値を、出力クロック信号ＦＯＵＴの１周期のデジタルデータの値で正規化する。この正規化の結果をデジタルデータの位相差検出信号ＰＴＤＣとして出力する。また、正規化の結果、ＰＴＤＣの値が所定の値以上であるか否かの判定値をデジタルデータの位相差検出信号ＰＴＤＣに付加する。また、リファレンスクロック信号ＦＲＥＦの位相に対するフィードバッククロック信号ＦＤの位相の進み遅れを位相極性信号ＰＴＤＣ＿ＳＩＧＮ（極性値）として出力する。さらに、リファレンスクロック信号ＦＲＥＦを所定の期間、順次遅延させた遅延クロック信号ＦＲ１、ＦＲ２を出力する。
【００３２】
図２にＴＤＣ回路１０３の回路構成の一例を示す。図２に示すように、ＴＤＣ回路１０３は、複数のフリップフロップ回路と、複数の遅延素子と、複数のインバータと、複数のＡＮＤ回路と、比較選択回路２０１と、バイナリ化エンコーダ２０２と、正規化回路２０３とを有する。
【００３３】
ＴＤＣ回路１０３は、遅延素子を２ｎ＋２個（ｎ：正の整数）有する。この複数の遅延素子のうち、フィードバッククロック信号ＦＤを順次遅延させる遅延素子はｎ＋１個ある。この遅延素子をそれぞれＢＰ１〜ＢＰｎ＋１とする。この遅延素子ＢＰ１〜ＢＰｎ＋１が、順次遅延させていくフィードバッククロック信号ＦＤをそれぞれＦＤ１〜ＦＤｎ＋１とする。また、複数の遅延素子のうち、リファレンスクロック信号ＦＲＥＦを順次遅延させる遅延素子はｎ＋１個ある。この遅延素子をそれぞれＢＮ１〜ＢＮｎ＋１とする。この遅延素子ＢＮ１〜ＢＮｎ＋１（遅延クロック生成回路）が、順次遅延させていくクロック信号ＦＲＥＦをそれぞれクロック信号ＦＲ１〜ＦＲｎ＋１とする。この遅延素子ＢＮ１〜ＢＮｎ＋１の遅延期間は、出力クロック信号ＦＯＵＴの１／２周期以内であり、且つ、カウント値ＰＦＤＣの値が変化する遷移時間以上となるものとする。なお、遅延素子ＢＰ１〜ＢＰｎ＋１、ＢＮ１〜ＢＮｎ＋１は入力信号に対して同様の遅延を生じさせるものとする。以下、フィードバッククロック信号ＦＤを遅延させたクロック信号ＦＤ１〜ＦＤｎ＋１、リファレンスクロック信号ＦＲＥＦを遅延させたクロック信号ＦＲ１〜ＦＲｎ＋１を遅延クロック信号と称す。ＴＤＣ回路１０３は、これら遅延クロック信号ＦＲ１〜ＦＲｎ＋１のうち、ＦＲ１、ＦＲ２をＰＦＤサンプル回路１０６に出力する。
【００３４】
更に、ＴＤＣ回路１０３は、フリップフロップ回路を２ｎ＋３個有する。この複数のフリップフロップ回路のうち、遅延クロック信号ＦＤ１〜ＦＤｎ＋１を入力データ端子に入力し、リファレンスクロック信号をクロック端子に入力するフリップフロップ回路をそれぞれＦＦＰ１〜ＦＦＰｎ＋１とする。また、複数のフリップフロップ回路のうち、フィードバッククロック信号ＦＤを入力データ端子に入力し、遅延クロック信号ＦＲ１〜ＦＲｎ＋１をクロック端子に入力するフリップフロップ回路をそれぞれＦＦＮ１〜ＦＦＮｎ＋１とする。また、遅延しないフィードバッククロック信号ＦＤを入力データ端子に、遅延しないリファレンスクロック信号をクロック端子に入力するフリップフロップ回路をＦＦ０とする。
【００３５】
フリップフロップ回路ＦＦＮ１〜ＦＦＮｎ＋１の出力データ端子から出力される信号をそれぞれＰＤＮ１〜ＰＤＮｎ＋１、フリップフロップ回路ＦＦ０の出力データ端子から出力される信号をＰＤ０、フリップフロップ回路ＦＦＰ１〜ＦＦＰｎ＋１の出力データ端子から出力される信号をそれぞれＰＤＰ１〜ＰＤＰｎ＋１とする。以下、これらの信号ＰＤＮ１〜ＰＤＮｎ＋１、ＰＤＰ１〜ＰＤＰｎ＋１をサンプリング信号と称す。
【００３６】
ＴＤＣ回路１０３は、インバータ素子を２ｎ＋２個有する。この複数のインバータ素子のうち、サンプリング信号ＰＤＮ１〜ＰＤＮｎが入力されるインバータ素子をそれぞれＩＶＮ１〜ＩＶＮｎとする。そして、インバータ素子ＩＶＮ１〜ＩＶＮｎが出力する信号をそれぞれＰＤＮＢ１〜ＰＤＮＢｎとする。また、複数のインバータ素子のうち、サンプリング信号ＰＤＰ１〜ＰＤＰｎ＋１が入力されるインバータ素子をそれぞれＩＶＰ１〜ＩＶＰｎ＋１とする。そして、インバータ素子ＩＶＰ１〜ＩＶＰｎが出力する信号をそれぞれＰＤＮＢ１〜ＰＤＮＢｎとする。更に、信号ＰＤ０が入力されるインバータ素子をＩＶ０とし、インバータ素子ＩＶ０が出力する信号をＰＤＢ０とする。
【００３７】
ＴＤＣ回路１０３は、ＡＮＤ回路を２ｎ＋２個有する。各ＡＮＤ回路は２つの入力の積を演算し、演算結果を出力する。この複数のＡＮＤ回路のうち、ｎ＋１個をＡＮＤＮ１〜ＡＮＤＮｎ＋１、更に残りのｎ＋１個をＡＮＤＰ１〜ＡＮＤＰｎ＋１とする。
【００３８】
ＡＮＤ回路ＡＮＤＮ１は、サンプリング信号ＰＤＮ１と信号ＰＤＢ０を入力し、演算結果を信号ＮＥＧ［ｎ］として出力する。ＡＮＤ回路ＡＮＤＮ２は、サンプリング信号ＰＤＮ２と信号ＰＤＮＢ１を入力し、演算結果を信号ＮＥＧ［ｎ−１］として出力する。ＡＮＤ回路ＡＮＤＮ３は、サンプリング信号ＰＤＮ３と信号ＰＤＮＢ２を入力し、演算結果を信号ＮＥＧ［ｎ−２］として出力する。以下、同様な構成を繰り返し、最終的にＡＮＤ回路ＡＮＤＮｎ＋１は、サンプリング信号ＰＤＮｎ＋１と信号ＰＤＮＢｎを入力し、演算結果を信号ＮＥＧ［０］として出力する。
【００３９】
一方、ＡＮＤ回路ＡＮＤＰ１は、サンプリング信号ＰＤ０と信号ＰＤＰＢ１を入力し、演算結果を信号ＰＯＳ［ｎ］として出力する。ＡＮＤ回路ＡＮＤＰ２は、サンプリング信号ＰＤＰ１と信号ＰＤＰＢ２を入力し、演算結果を信号ＰＯＳ［ｎ−１］として出力する。ＡＮＤ回路ＡＮＤＰ３は、サンプリング信号ＰＤＰ２と信号ＰＤＰＢ３を入力し、演算結果を信号ＰＯＳ［ｎ−２］として出力する。以下、同様な構成を繰り返し、最終的にＡＮＤ回路ＡＮＤＰｎ＋１は、サンプリング信号ＰＤＰｎと信号ＰＤＰＢｎ＋１を入力し、演算結果を信号ＰＯＳ［０］として出力する。以下、信号ＮＥＧ［ｎ］〜ＮＥＧ［０］、ＰＯＳ［ｎ］〜ＰＯＳ［０］をエッジ抽出信号と称す。
【００４０】
比較選択回路２０１は、上記エッジ抽出信号ＮＥＧ［ｎ］〜ＮＥＧ［０］をバス化し、そのバスにより送信されるエッジ抽出信号ＮＥＧ［ｎ：０］と、上記エッジ抽出信号ＰＯＳ［ｎ］〜ＰＯＳ［０］をバス化し、そのバスにより送信されるエッジ抽出信号ＰＯＳ［ｎ：０］とを入力する。比較選択回路２０１は、エッジ抽出信号ＮＥＧ［ｎ：０］と、ＰＯＳ［ｎ：０］とを比較する。後述する図３〜図５で説明するが、信号ＮＥＧ［ｎ：０］とＰＯＳ［ｎ：０］は、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジを基準としたフィードバッククロック信号ＦＤの立ち上がりエッジの位相差情報を有している。この信号ＮＥＧ［ｎ：０］と、ＰＯＳ［ｎ：０］とを比較することで、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の進み遅れを判定することができる。エッジ抽出信号ＮＥＧ［ｎ：０］とＰＯＳ［ｎ：０］のどちらかの信号に「１」の値があるかを判定し、例えばＰＯＳ［ｎ：０］に「１」がある場合、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮを出力し、且つエッジ抽出信号ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。反対にエッジ抽出信号ＮＥＧ［ｎ：０］側に「１」の値がある場合、ロウレベルの信号ＰＴＤＣ＿ＳＩＧＮを出力し、且つエッジ抽出信号ＮＥＧ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。
【００４１】
バイナリ化エンコーダ２０２は、比較選択回路２０１からの信号ＴＤＣ［ｎ：０］に応じて、デジタルデータを生成する。正規化回路２０３は、出力クロック信号ＦＯＵＴから、出力クロック信号ＦＯＵＴの１周期をデジタルデータとして生成し、そのデータ値でバイナリ化エンコーダ２０２が生成したデジタルデータの値を正規化する。そして、正規化した値をデジタルデータの位相差検出信号ＰＴＤＣとして出力する。なお、出力クロック信号ＦＯＵＴの１周期のデジタルデータは、遅延素子ＢＰ１〜ＢＰｎ＋１と同様の遅延を発生させる遅延素子の段数として、正規化回路２０３が生成する。この位相差検出信号ＰＴＤＣの値は、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の進み遅れが、出力クロック信号ＦＯＵＴの１周期以下なら、０以上１以下の少数値のデジタルデータとして出力される。また、正規化回路２０３は、正規化した結果の値（ＰＴＤＣの値）が、０．５より小さければデジタルデータの位相差検出信号ＰＴＤＣのＭＳＢ（most significant bit）は「０」となり、０．５以上ならばＭＳＢは「１」となる。
【００４２】
例えば、正規化回路２０３が生成した出力クロック信号ＦＯＵＴの１周期のデジタルデータの値が「１０」、バイナリ化エンコーダ２０２のデジタルデータの値が「２」である場合、正規化後のデジタルデータの値は「０．２」となる。よって、デジタルデータの位相差検出信号ＰＴＤＣは、ＭＳＢが「０」で、値が「０．２」となる。同様に、正規化回路２０３が生成した出力クロック信号ＦＯＵＴの１周期のデジタルデータの値を「１０」とし、バイナリ化エンコーダ２０２のデジタルデータの値が「７」ならば、正規化後のデジタルデータの値が「０．７」となる。よって、デジタルデータの位相差検出信号ＰＴＤＣは、ＭＳＢが「１」で、値が「０．７」となる。
【００４３】
以上、ＴＤＣ回路１０３は、出力クロック信号ＦＯＵＴの１周期以下の誤差を小数点以下の値のデジタルデータを格納する位相差検出信号ＰＴＤＣとして出力できる。また、位相差検出信号ＰＴＤＣのＭＳＢの値により、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の位相差が、出力クロック信号ＦＯＵＴの１／２周期より大きいか小さいかが判定できる。また、位相極性信号ＰＴＤＣ＿ＳＩＧＮにより、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の遅れ、進みが判定できる。但し、図２のＴＤＣ回路１０３の構成は一例であり、同一機能を有するなら、他の回路構成で実現してもよい。
【００４４】
以下、上述したＴＤＣ回路１０３の動作について簡単に説明する。図３〜図５にＴＤＣ回路１０３の動作を説明するタイミングチャートを示す。図３では、フィードバッククロック信号ＦＤの位相が、リファレンスクロック信号ＦＲＥＦの位相に対して期間Ｔ１遅れている。図３に示すように、リファレンスクロック信号ＦＲＥＦが時刻ｔ１にハイレベルに立ち上がるが、この立ち上がりエッジに対して、フィードバッククロック信号ＦＤの立ち上がりエッジが期間Ｔ１遅れている。このため、時刻ｔ１にリファレンスクロック信号ＦＲＥＦ、時刻ｔ２に遅延クロック信号ＦＲ１がハイレベルに立ち上がってもフリップフロップＦＦＮ１〜ＦＦＮｎ＋１、ＦＦ０、ＦＦＰ１〜ＦＦＰｎ＋１が出力する全てのサンプリング信号ＰＤＮ１〜ＰＮＰｎ＋１、ＰＤ０、ＰＤＰ１〜ＰＤＰｎ＋１は、ロウレベルとなる。
【００４５】
時刻ｔ３にフィードバッククロック信号ＦＤがハイレベルに立ち上がる。このフィードバッククロック信号ＦＤの位相は、遅延クロック信号ＦＲ２より進んでいるため、時刻ｔ４の遅延クロック信号ＦＲ２の立ち上がりエッジに応じてサンプリング信号ＰＤＮ２がハイレベルに立ち上がる。以降、遅延クロック信号ＦＲ３〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ３〜ＰＤＮｎ＋１がハイレベルに立ち上がる。
【００４６】
このことからエッジ抽出信号ＮＥＧ［ｎ−１］のみが、時刻ｔ４にハイレベルに立ち上がる、つまりＡＮＤ回路ＡＮＤＮ２の出力値が「１」となる。更に、比較選択回路２０１は、ＮＥＧ［ｎ−１］が「１」の値を有するため、ロウレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＮＥＧ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲＥＦの位相に対して、フィードバッククロック信号ＦＤの位相が遅延素子で３段分遅延を有していると判断し、「３」の値を出力する。正規化回路２０３は、この値を正規化し、位相差検出信号ＰＴＤＣとして出力する。なお、位相差検出信号ＰＴＤＣのＭＳＢは、出力クロック信号ＦＯＵＴの１周期分の値に応じて決まる。例えば、出力クロック信号ＦＯＵＴの１周期分のデジタル値が「１０」ならば、正規化後の値が、「０．３」となるため、位相差検出信号ＰＴＤＣは「０」となる。出力クロック信号ＦＯＵＴの１周期分のデジタル値が「５」ならば、正規化後の値が、「０．６」となるため、位相差検出信号ＰＴＤＣのＭＳＢの値は「１」となる。以下、位相差検出信号ＰＴＤＣのＭＳＢの値については、図４、図５の説明でも同様とする。
【００４７】
図４では、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの立ち上がりエッジが時刻ｔ１でほぼ同時にハイレベルに立ち上がっている。この場合、時刻ｔ１にサンプリング信号ＰＤ０がハイレベルに立ち上がる。以降、遅延クロック信号ＦＲ１〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ１〜ＰＤＮｎ＋１がハイレベルに立ち上がる。一方、サンプリング信号ＰＤＰ１〜ＰＤＰｎ＋１は、全てロウレベルとなる。
【００４８】
このことからエッジ抽出信号ＰＯＳ［ｎ］のみが、時刻ｔ１にハイレベルに立ち上がる。つまりＡＮＤ回路ＡＮＤＰ１の出力値が「１」となる。更に、比較選択回路２０１は、ＰＯＳ［ｎ］が「１」の値を有するため、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲＥＦの位相に対して、フィードバッククロック信号ＦＤの位相が遅延を有していないと判断し、「１」の値を生成する。正規化回路２０３は、この値を正規化し、位相差検出信号ＰＴＤＣとして出力する。
【００４９】
図５では、リファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相に対して期間Ｔ２遅れている。このため、時刻ｔ１にフィードバッククロック信号ＦＤ、時刻ｔ２に遅延クロック信号ＦＤ１がハイレベルに立ち上がってもフリップフロップＦＦＮ１〜ＦＦＮｎ＋１、ＦＦ０、ＦＦＰ１〜ＦＦＰｎ＋１からのサンプリング信号ＰＤＮ１、ＰＤ０、ＰＤＰ１〜ＰＤＰｎ＋１は、全てロウレベルとなる。時刻ｔ３にリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。このため、時刻ｔ３に、フリップフロップＦＦ０、ＦＦＰ１が出力するそれぞれのサンプリング信号ＰＤ０、ＰＤＰ１がハイレベルとなる。以降、遅延クロック信号ＦＲ１〜ＦＲｎ＋１の立ち上がりエッジに応じて信号ＰＤＮ１〜ＰＤＮｎ＋１がハイレベルに立ち上がる。
【００５０】
このことからエッジ抽出信号ＰＯＳ［ｎ−１］のみが、時刻ｔ３にハイレベルに立ち上がる。つまりＡＮＤ回路ＡＮＤＰ２の出力値が「１」となる。更に、比較選択回路２０１は、ＰＯＳ［ｎ−１］が「１」の値を有するため、ハイレベルの位相極性信号ＰＴＤＣ＿ＳＩＧＮと、ＰＯＳ［ｎ：０］を信号ＴＤＣ［ｎ：０］として出力する。バイナリ化エンコーダ２０２は、この信号ＴＤＣ［ｎ：０］に応じて、リファレンスクロック信号ＦＲＥＦの位相に対して、フィードバッククロック信号ＦＤの位相が遅延素子で２段分進んでいると判断し、「２」の値を生成する。正規化回路２０３は、この値を正規化し、位相差検出信号ＰＴＤＣとして出力する。
【００５１】
なお、上述したＮＥＧ［ｎ：０］、ＰＯＳ［ｎ：０］を第１の比較結果、第２の比較結果とする。このように、ＴＤＣ回路１０３は、クロック信号としてリファレンスクロック信号、データ信号としてフィードバッククロック信号ＦＤを用い、それぞれの信号を遅延させる回路を持たせている。そして、それぞれ遅延させたリファレンスクロック信号とフィードバッククロック信号ＦＤを比較し、その第１の比較結果と第２の比較結果に応じて、リファレンスクロック信号に対するフィードバッククロック信号ＦＤの位相差、および、位相の遅れ進みを測定する。また、その位相差を出力クロック信号ＦＯＵＴの１周期分で正規化する。
【００５２】
ＰＦＤサンプル回路１０６は、加算回路１０５からのカウント値ＰＦＤＣの値を、リファレンスクロック信号ＦＲＥＦ、遅延クロック信号ＦＲ１、ＦＲ２の立ち上がりエッジのタイミングで取り込む。そして、それぞれのタイミングで取り込んだ、カウント値を位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２として、ＰＦＤ選択回路１０７へ出力する。リファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングで、取り込んだカウント値ＰＦＤＣの値を位相データ信号ＰＦＤＳ０、遅延クロック信号ＦＲ１の立ち上がりエッジのタイミングで取り込んだカウント値ＰＦＤＣの値を位相データ信号ＰＦＤＳ１、遅延クロック信号ＦＲ２の立ち上がりエッジのタイミングで取り込んだカウント値ＰＦＤＣの値を位相データ信号ＰＦＤＳ２とする。
【００５３】
ここで、フィードバッククロック信号ＦＤとリファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングの違いで、ＰＦＤサンプル回路１０６から出力される位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値も異なる。フィードバッククロック信号ＦＤの立ち上がりタイミングとリファレンスクロック信号ＦＲＥＦの立ち上がりエッジのタイミングの違いに応じた、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値の関係を図６〜図１２に示す。
【００５４】
ここで、図６にリファレンスクロック信号ＦＲＥＦから遅延クロック信号ＦＲ１の遅延量をｔｄＦＲ、リファレンスクロック信号ＦＲＥＦから遅延クロック信号ＦＲ２の遅延量を２×ｔｄＦＲとして示す。ここで、ＰＦＤサンプル回路１０６がリファレンスクロック信号ＦＲＥＦ、遅延クロック信号ＦＲ１、ＦＲ２により、取り込むカウント値ＰＦＤＣの値が全て不確定な値となることを避けるため、遅延量ｔｄＦＲをフィードバッククロック信号ＦＤが入力されてからＰＦＤＣ値が確定するまでの遅延時間ｔｄＦＤ以上の遅延量とする必要がある。更に、出力クロック信号ＦＯＵＴの２周期以上にわたって、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２を取り込むことを避けるため、２×ｔｄＦＲは出力クロック信号ＦＯＵＴの１周期（以後、ｔＦＯとする）の半分以内の遅延量であるものとする。このように、２×ｔｄＦＲをｔＦＯの半分以内の遅延量とする理由は、後述する位相データ判定時に上述した位相差検出信号ＰＴＤＣを使用するためである。理想的には、ｔｄＦＤ＜＜ｔｄＦＲ＜２×ｔｄＦＲ＜＜ｔＦＯ（以後、条件式１と称す）を満たす必要がある。これにより、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２として捕獲されるデータは、確定した隣り合うデータ値かその遷移途中の不定値の３つの状態しかとりえないこととなる。但し、実際には、ｔｄＦＤの遅延を小さくするには限界があり、さらに出力クロック信号ＦＯＵＴが高速となる場合、前述した条件式を常に満たすことが困難となり、ｔｄＦＤとｔｄＦＲが限りなく等しくなる場合が存在する。本実施例には、そのような場合でも以下に説明するように正しいデータを得る処理を行なうことでこの問題を解決している。なお、上述した説明は図６を元に行ったが、図７〜図１２の場合でも同様である。
【００５５】
まず、図６では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ３で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ３でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ２として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ４において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１となる。しかし、この時刻ｔ４以前にカウント値ＰＦＤＣが取り込まれており、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の全ての値が同じ値のＰＦＤＣｎとなっている。このため、ＰＦＤＳ０＝ＰＦＤＳ１＝ＰＦＤＳ２となる。なお、符号「ＰＦＤＳ０」「ＰＦＤＳ１」「ＰＦＤＳ２」は、それぞれ位相データ信号名を示すと同時に、その信号が格納するカウント値を示すものとする。
【００５６】
図７では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ１として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ３において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１となる。この時刻ｔ３に遅延クロック信号ＦＲ２がハイレベルに立ち上がる。このため、位相データ信号ＰＦＤＳ２として、出力されるカウント値ＰＦＤＣの値は、遷移状態の値であり不定な値として出力される。
【００５７】
図８では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ１として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ３において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１に遷移する。時刻ｔ４で、遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ４時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。
【００５８】
ここで、図７、図８のパターンでは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値が、ＰＦＤＳ０＝ＰＦＤＳ１≠ＰＦＤＳ２となっている。
【００５９】
図９では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ２においてカウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。この時刻ｔ２において遅延クロック信号ＦＲ１がハイレベルに立ち上がる。このため、位相データ信号ＰＦＤＳ１として、出力されるカウント値ＰＦＤＣの値は、遷移状態の値であり不定な値として出力される。時刻ｔ３で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ３時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。このため、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値は、全て異なる値となる。よって、ＰＦＤＳ０≠ＰＦＤＳ１≠ＰＦＤＳ２となる。
【００６０】
図１０では、時刻ｔ１でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ１時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎを、位相データ信号ＰＦＤＳ０として出力する。その後、フィードバッククロック信号ＦＤが立ち上がり、時刻ｔ２において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。時刻ｔ３で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ３でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ４で、遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ４時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。
【００６１】
図１１では、フィードバッククロック信号ＦＤの立ち上がり、時刻ｔ１において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。この時刻ｔ１においてリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。このため、位相データ信号ＰＦＤＳ０として、出力されるカウント値ＰＦＤＣの値は、遷移状態の値であり不定な値として出力される。時刻ｔ２で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ２時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ３で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ３時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。
【００６２】
ここで、図１０、図１１のパターンでは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値が、ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２となっている。
【００６３】
図１２では、フィードバッククロック信号ＦＤの立ち上がり、時刻ｔ１において、カウント値ＰＦＤＣの値がＰＦＤＣｎからＰＦＤＣｎ＋１へ遷移する。時刻ｔ２でリファレンスクロック信号ＦＲＥＦがハイレベルに立ち上がる。この時刻ｔ２時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ０として出力する。時刻ｔ３で遅延クロック信号ＦＲ１がハイレベルに立ち上がる。この時刻ｔ３時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ１として出力する。時刻ｔ４で遅延クロック信号ＦＲ２がハイレベルに立ち上がる。この時刻ｔ４時点でのカウント値ＰＦＤＣの値ＰＦＤＣｎ＋１を、位相データ信号ＰＦＤＳ２として出力する。本パターンでは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の全ての値が同じ値のＰＦＤＣｎ＋１となっている。このため、ＰＦＤＳ０＝ＰＦＤＳ１＝ＰＦＤＳ２となる。
【００６４】
以上のように、フィードバッククロック信号ＦＤの立ち上がりタイミングとリファレンスクロック信号ＦＲＥＦの立ち上がりタイミングの違いで、上述した７つのパターンが存在する。
【００６５】
ＰＦＤ選択回路１０７は、ＴＤＣ回路１０３が出力する位相極性信号ＰＴＤＣ＿ＳＩＧＮと、位相差検出信号ＰＴＤＣと、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値とに応じて、選択位相データ信号ＰＦＤ＿ＯＮＥを出力する。
【００６６】
ＰＦＤ選択回路１０７の動作理論を下記に説明する。まず、上述したが、ＴＤＣ回路１０３が出力する位相差検出信号ＰＴＤＣは、カウンタ１０１、１０２では測定できないリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの、出力クロックＦＯＵＴの１周期以内の位相差情報を有している。位相差検出信号ＰＴＤＣには、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相差を出力クロックＦＯＵＴの１周期以内で正規化したデジタルデータの値と、その位相差が出力クロックＦＯＵＴの１／２周期以上か否かを示す値がＭＳＢに格納されている。また、位相極性信号ＰＴＤＣ＿ＳＩＧＮは、リファレンスクロック信号ＦＲＥＦに対して、フィードバッククロック信号ＦＤの位相の進み遅れを示す判定信号である。例えば、位相極性信号ＰＴＤＣ＿ＳＩＧＮは、リファレンスクロック信号ＦＲＥＦに対してフィードバッククロック信号ＦＤが遅れている場合は、ロウレベル、つまり値が「０」として出力される。リファレンスクロック信号ＦＲＥＦに対してフィードバッククロック信号ＦＤが進んでいる場合は、ハイレベル、つまり値が「１」として出力される。
【００６７】
このため、ＰＦＤ選択回路１０７は、ＴＤＣ回路１０３が出力する位相極性信号ＰＴＤＣ＿ＳＩＧＮと、位相差検出信号ＰＴＤＣにより、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相の関係が、図１３に示す４パターンのうちどれであるかが判定できる。
【００６８】
まず、パターンＡは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以下、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より進んでいる場合を示している。
【００６９】
パターンＢは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以上、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より遅れている場合を示している。
【００７０】
パターンＣは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以下、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より遅れている場合を示している。
【００７１】
パターンＤは、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相差が出力クロックＦＯＵＴの１／２周期以上、且つリファレンスクロック信号ＦＲＥＦの位相がフィードバッククロック信号ＦＤの位相より進んでいる場合を示している。
【００７２】
ここで、図１４に、図１３に示したパターンＡ〜Ｄと、位相極性信号ＰＴＤＣ＿ＳＩＧＮと位相差検出信号ＰＴＤＣのＭＳＢの関係をまとめた表を示す。このように、位相極性信号ＰＴＤＣ＿ＳＩＧＮと位相差検出信号ＰＴＤＣのＭＳＢの値により、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤとの位相の関係を判断することができる。
【００７３】
ここで、図６〜図１２に示した位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２と、パターンＡ〜Ｄとの関係を考える。まず、図６で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、リファレンスクロック信号ＦＲＥＦと、遅延クロック信号ＦＲ１、ＦＲ２の遅延関係から、パターンＡもしくは、パターンＤに該当することがわかる。また、図１２で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、パターンＢもしくはＣに該当することがわかる。この図６、図１２の両パターンとも、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２のデジタルデータ値が同じ値である（ＰＦＤＳ０＝ＰＦＤＳ１＝ＰＦＤＳ２）。つまり、パターンＤもしくは、パターンＢであれば、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相差が出力クロックＦＯＵＴの１／２周期以上あり、パターンＡもしくは、パターンＣであっても、フィードバッククロック信号ＦＤのデータ遷移時間（ｔｄＦＤ）以上の位相差が存在していることが想定できる。よって、この場合は、位相データ信号ＰＦＤＳ０〜ＰＦＤＳ２のどの値を選択してもよく、その選択した位相データ信号を選択位相データ信号ＰＦＤ＿ＯＮＥとしてＰＦＤ選択回路１０７が出力する。
【００７４】
次に、図７、図８で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１が同じ値であるが、ＰＦＤＳ２はそれとは異なる値となっている（ＰＦＤＳ０＝ＰＦＤＳ１≠ＰＦＤＳ２）。この場合、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にあることが予測される。更に、フィードバッククロック信号ＦＤの立ち上がりエッジが、遅延クロック信号ＦＲ１、ＦＲ２の立ち上がりエッジ近傍にあることが予測される。
【００７５】
ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、大半がパターンＡの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ０を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。但し、前述したような条件式１を十分満たすことが困難な場合は、想定とは異なり、ＴＤＣ回路１０３が位相極性信号ＰＴＤＣ＿ＳＩＧＮの値として「１」を出力する場合も考えられる。この場合は、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、パターンＣの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「１」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ０の値に「１」を加えた値（ＰＦＤＳ０＋１）のデジタルデータを選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。これにより、ＴＤＣ回路１０３で測定した位相関係に合わせた正確な位相データを選択できることとなる。以降に示すその他の状態においても、位相極性信号ＰＴＤＣ＿ＳＩＧＮの状態を用いてデータ選択を行なう。
【００７６】
次に、図９で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２が全て異なる値となっている（ＰＦＤＳ０≠ＰＦＤＳ１≠ＰＦＤＳ２）。この場合、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にあることが予測される。ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、パターンＡもしくは、パターンＣの状態となっていることが想定される。ＰＦＤ選択回路１０７は、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、パターンＡであると判断して、位相データ信号ＰＦＤＳ０を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。または、ＰＦＤ選択回路１０７は、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「１」であれば、パターンＣであると判断して、位相データ信号ＰＦＤＳ２を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。
【００７７】
次に、図１０、図１１で示したリファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤのパターンは、位相データ信号ＰＦＤＳ１、ＰＦＤＳ２が同じ値であるが、ＰＦＤＳ０はそれとは異なる値となっている（ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２）。この場合、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にあることが予測される。更に、この場合、図７、図８で示した場合とは逆の関係となっており、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジより進んでいることが予測される。
【００７８】
ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、大半がパターンＣの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「１」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ２を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。但し、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの位相の関係は、パターンＡの状態となっていることが想定される。よって、位相極性信号ＰＴＤＣ＿ＳＩＧＮの値が「０」であれば、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ２の値から「１」を引いた値（ＰＦＤＳ２−１）のデジタルデータを選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。
【００７９】
以上がＰＦＤ選択回路１０７の動作理論の説明である。ＰＦＤ選択回路１０７が上記動作により、出力する選択位相データ信号ＰＦＤ＿ＯＮＥのパターンをまとめた表を図１５に示す。図１５に示すように、ＰＦＤ選択回路１０７は、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値及び位相極性信号ＰＴＤＣ＿ＳＩＧＮの値に応じて、選択位相データ信号ＰＦＤ＿ＯＮＥを生成し、出力する。
【００８０】
サンプリング回路１０８は、遅延クロック信号ＦＲｎ＋１の立ち上がりエッジ後、つまり各位相情報のデータの確定後、出力クロックＦＯＵＴのクロックタイミングで各位相情報を取り込む。そして、取り込んだ位相情報に応じたデジタル値を有する信号を位相誤差演算回路１０９に出力する。ここで言う各位相情報とは、位相差検出信号ＰＴＤＣ、カウント値信号ＰＦＲＣ、選択位相データ信号ＰＦＤ＿ＯＮＥ、位相極性信号ＰＴＤＣ＿ＳＩＧＮであるとする。また、サンプリング回路１０８が出力するデジタル値を有する信号をＰＦＲ、ＰＴＤ、ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮ、ＰＦＤとする。なお、便宜上、符号「ＰＦＲ」「ＰＴＤ」「ＰＦＤ」「ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮ」は、デジタル信号名を示すと同時に、そのデジタル信号が格納する値を示すものとする。また、デジタル信号ＰＦＲは信号ＰＦＲＣに対応し、デジタル信号ＰＴＤは位相差検出信号ＰＴＤＣに対応し、デジタル信号ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮは位相極性信号ＰＴＤＣ＿ＳＩＧＮに対応し、デジタル信号ＰＦＤは選択位相データ信号ＰＦＤ＿ＯＮＥに対応する。
【００８１】
図１６に、ＡＤＰＬＬ回路１００の特徴部分であるＰＦＤサンプル回路１０６、ＰＦＤ選択回路１０７の動作を説明するためのタイミングチャートを示す。図１と図１６で示される符号のうち同じ符号のものは、同一の信号を指すものとする。また、本例では、リファレンスクロック信号ＦＲＥＦの位相が、フィードバッククロック信号ＦＤより遅れており、且つ、フィードバッククロック信号ＦＤの立ち上がりエッジが、リファレンスクロック信号ＦＲＥＦの立ち上がりエッジ近傍にある場合を想定する。つまり、図１３のパターンＣに該等する。
【００８２】
図１６に示すように、時刻ｔ１にフィードバッククロック信号ＦＤが立ち上がる。そのフィードバッククロック信号ＦＤの立ち上がりエッジに対応して、時刻ｔ２に加算回路１０５からのカウント値ＰＦＤＣが「９」から「１０」へ遷移する。時刻ｔ２とほぼ同時刻にリファレンスクロック信号ＦＲＥＦも立ち上がる。このリファレンスクロック信号ＦＲＥＦの立ち上がりエッジに応じて、ＰＦＤサンプル回路１０６がカウント値ＰＦＤＣを取り込む。しかし、時刻ｔ２では、カウント値ＰＦＤＣが「９」から「１０」へ遷移途中である。このため、ＰＦＤサンプル回路１０６が取り込んだカウント値ＰＦＤＣは、不定な値（図中の「Ｘ」）となる。この値は、位相データ信号ＰＦＤＳ０としてＰＦＤサンプル回路１０６から出力される。
【００８３】
次に、時刻ｔ３に遅延クロック信号ＦＲ１が立ち上がる。この遅延クロック信号ＦＲ１の立ち上がりエッジに応じて、ＰＦＤサンプル回路１０６がカウント値ＰＦＤＣを取り込む。このときのカウント値ＰＦＤＣは、既に遷移が終わっており、値が「１０」に確定している。このため、この値が「１０」のカウント値ＰＦＤＣが位相データ信号ＰＦＤＳ１としてＰＦＤサンプル回路１０６から出力される。
【００８４】
次に、時刻ｔ４に遅延クロック信号ＦＲ２が立ち上がる。この遅延クロック信号ＦＲ２の立ち上がりエッジに応じて、ＰＦＤサンプル回路１０６がカウント値ＰＦＤＣ（値が「１０」）を取り込む。この値が「１０」のカウント値ＰＦＤＣが位相データ信号ＰＦＤＳ２としてＰＦＤサンプル回路１０６から出力される。これらのことから、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値は、ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２となる。
【００８５】
ここで、リファレンスクロック信号ＦＲＥＦとフィードバッククロック信号ＦＤの立ち上がりの位相差は、ほぼ時刻ｔ１〜ｔ２の期間であり、出力クロックＦＯＵＴの１／２周期以下である。このため、ＴＤＣ回路１０３から出力される位相差検出信号ＰＴＤＣのＭＳＢは「０」となっている。また、リファレンスクロック信号ＦＲＥＦの位相が、フィードバッククロック信号ＦＤより遅れているため、ＴＤＣ回路１０３から出力される位相極性信号ＰＴＤＣ＿ＳＩＧＮの値は「１」となっている。また、上述のように、位相データ信号ＰＦＤＳ０、ＰＦＤＳ１、ＰＦＤＳ２の値は、ＰＦＤＳ０≠ＰＦＤＳ１＝ＰＦＤＳ２となっている。このため、ＰＦＤ選択回路１０７は、図１５からもわかるように、位相データ信号ＰＦＤＳ２の値を選択し、選択位相データ信号ＰＦＤ＿ＯＮＥとして出力する。
【００８６】
サンプリング回路１０８は、ＴＤＣ回路１０３から出力される遅延クロック信号ＦＲｎ＋１の立ち上がりエッジを検出すると、時刻ｔ５に出力クロックＦＯＵＴのクロックタイミングで値が「１０」のカウント値ＰＦＤＣと、値が「１０」の選択位相データ信号ＰＦＤ＿ＯＮＥを取り込む。
【００８７】
位相誤差演算回路１０９は、サンプリング回路１０８からのデジタル信号ＰＦＲ、ＰＴＤ、ＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮ、ＰＦＤを入力する。位相誤差演算回路１０９は、上記信号の各値に応じて（ＰＦＲ−（ＰＦＤ＋ＰＴＤ））を演算する。そして、この演算結果に応じてリファレンスクロック信号ＦＲＥＦに対するフィードバッククロック信号ＦＤの位相誤差データを得る。また、ＰＴＤの正負はＤＥＲＲ＿ＰＴＤＣ＿ＳＩＧＮの値によって決まる。この演算により、位相誤差演算回路１０９は、出力クロック信号ＦＯＵＴの１周期以内の位相差を導くことができる。位相誤差演算回路１０９は、その位相誤差データの値をデジタルデータの位相誤差信号ＰＥＲＲとして出力する。
【００８８】
デジタルフィルタ１１０は、入力した位相誤差信号ＰＥＲＲを任意の帯域でフィルタリングして、そのフィルタリングデータに応じてデジタル制御発振回路１１１の制御コードＤＣＯＮを出力する。
【００８９】
デジタル制御発振（ＤＣＯ）回路１１１（デジタル制御発振器）は、入力した制御コードＤＣＯＮに応じた発振周波数で出力クロック信号ＦＯＵＴを生成し、出力する。出力クロック出力端子１１３は、ＤＣＯ回路１１１からの出力クロック信号ＦＯＵＴを外部回路（不図示）へ出力する端子である。
【００９０】
ここで、従来のＡＤＰＬＬ回路２では、図２３に示したように、フィードバッククロック信号ＦＤと非同期関係にあるリファレンスクロック信号ＦＲＥＦの立ち上がりのタイミングで遷移過程にあるデジタルデータＰＦＤＣの値を位相誤差演算回路２６が読み取る場合があった。この場合、遷移過程にある不定なデジタルデータＰＦＤＣの値を用いて、位相誤差演算回路２６がフィードバッククロック信号ＦＤとリファレンスクロック信号ＦＲＥＦの位相誤差を演算してしまっていた。この現象は、リファレンスクロック信号ＦＲＥＦとフィードバック信号ＦＤの立ち上がりが同期しようとするロック状態の近傍で、多く発生する。このため、ＡＤＰＬＬ回路２では、安定した位相同期ループを形成することができなかった。
【００９１】
本実施の形態のＡＤＰＬＬ回路１００では、フィードバッククロック信号ＦＤと非同期関係にあるリファレンスクロック信号ＦＲＥＦと、そのリファレンスクロック信号ＦＲＥＦを順次遅延させた遅延クロック信号ＦＲ１、ＦＲ２を用いて、ＰＦＤサンプル回路１０６でカウント値ＰＦＤＣの値を取り込む。そして、ＰＦＤサンプル回路１０６が取り込んだ、その３つのカウント値ＰＦＤＣから最も適切な値をＰＦＤ選択回路１０７が選択する。その選択には、ＴＤＣ回路１０３からのデータを利用する。そして、ＰＦＤ選択回路１０７が選択した適切な値を位相誤差の演算に用いる。このことにより、遷移過程にある不定なデジタルデータを位相誤差の演算に用いることを防ぐことが可能になり、正しい位相誤差データを算出することで安定した位相同期ループを形成することが可能となる。
【００９２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００９３】
１００ ＡＤＰＬＬ回路
１０１、１０２ カウンタ
１０３ ＴＤＣ回路
１０４ 分周回路
１０５ 加算回路
１０６ ＰＦＤサンプル回路
１０７ ＰＦＤ選択回路
１０８ サンプリング回路
１０９ 位相誤差演算回路
１１０ デジタルフィルタ
１１１ ＤＣＯ回路
１１２ 入力端子
１１３ 出力端子
【特許請求の範囲】
【請求項１】
第１のクロック信号をカウントする第１のカウンタと、
第２のクロック信号をカウントする第２のカウンタと、
第１のクロック信号を順次遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、
前記第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで前記第２のカウンタのカウント値をサンプリングするサンプル回路と、
前記第１のクロック信号と、前記第２のクロック信号を所定の数で分周した第３のクロック信号との位相差、及び、前記第１のサンプル回路がサンプリングしたカウント値とに応じて、前記第１のサンプル回路がサンプリングしたカウント値のうち１つを選択する選択回路と、
前記第１のカウンタのカウント値及び前記選択回路が選択したカウント値とに応じて前記第１のクロックと前記第３のクロックとの位相差を演算する位相誤差演算回路と、
前記位相誤差演算回路の演算結果に応じて前記第２のクロックを出力するデジタル制御発振器と、
を有するデジタルフェーズロックドループ回路。
【請求項２】
前記第２のカウンタは、
前記第２のクロック信号を所定の数で分周した前記第３のクロック信号を生成する分周回路と、
前記第３のクロック信号をカウントする第３のカウンタと、を有する
請求項１に記載のデジタルフェーズロックドループ回路。
【請求項３】
前記第１のクロック信号と前記第３のクロック信号との、前記第２のクロック信号の１周期以内の位相差を検出する位相差検出器を有する
請求項２に記載のデジタルフェーズロックドループ回路。
【請求項４】
前記位相検出器は、
前記第１のクロック信号に対して前記第３のクロック信号の位相の遅れ進みを示す極性値と、
前記第１のクロック信号と前記第３のクロック信号との位相差が前記第２のクロック信号の半周期以内であるか否かの判定値と、を生成する
請求項３に記載のデジタルフェーズロックドループ回路。
【請求項５】
前記選択回路は、
前記極性値と、前記判定値と、前記第１のサンプル回路がサンプリングしたカウント値と、に応じて、前記第１のサンプル回路がサンプリングしたカウント値のうち１つを選択する
請求項４に記載のデジタルフェーズロックドループ回路。
【請求項６】
前記位相検出器は、
前記第３のクロック信号を順次遅延させ、その順次遅延させたクロック信号と前記第１のクロック信号を比較した第１の比較結果と、前記第１のクロック信号を順次遅延させ、その順次遅延させたクロック信号と前記第３のクロックを比較した第２の比較結果と、に応じて前記第１のクロック信号と前記第３のクロック信号の相対的な位相差を検出する
請求項３〜請求項５のいずれか１項に記載のデジタルフェーズロックドループ回路。
【請求項７】
前記位相検出器は、前記遅延クロック生成回路を含み、
前記第１、第２の遅延クロック信号は、前記位相検出器が前記第１のクロック信号を順次遅延させたクロック信号から用いられる
請求項６に記載のデジタルフェーズロックドループ回路。
【請求項８】
前記位相検出器が前記第１のクロック信号を順次遅延させる遅延量は、前記第２のクロック信号の半周期以内、且つ、前記第２のカウンタのカウント値が次の値に遷移する遷移期間以上である
請求項７に記載のデジタルフェーズロックドループ回路。
【請求項１】
第１のクロック信号をカウントする第１のカウンタと、
第２のクロック信号をカウントする第２のカウンタと、
第１のクロック信号を順次遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、
前記第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで前記第２のカウンタのカウント値をサンプリングするサンプル回路と、
前記第１のクロック信号と、前記第２のクロック信号を所定の数で分周した第３のクロック信号との位相差、及び、前記第１のサンプル回路がサンプリングしたカウント値とに応じて、前記第１のサンプル回路がサンプリングしたカウント値のうち１つを選択する選択回路と、
前記第１のカウンタのカウント値及び前記選択回路が選択したカウント値とに応じて前記第１のクロックと前記第３のクロックとの位相差を演算する位相誤差演算回路と、
前記位相誤差演算回路の演算結果に応じて前記第２のクロックを出力するデジタル制御発振器と、
を有するデジタルフェーズロックドループ回路。
【請求項２】
前記第２のカウンタは、
前記第２のクロック信号を所定の数で分周した前記第３のクロック信号を生成する分周回路と、
前記第３のクロック信号をカウントする第３のカウンタと、を有する
請求項１に記載のデジタルフェーズロックドループ回路。
【請求項３】
前記第１のクロック信号と前記第３のクロック信号との、前記第２のクロック信号の１周期以内の位相差を検出する位相差検出器を有する
請求項２に記載のデジタルフェーズロックドループ回路。
【請求項４】
前記位相検出器は、
前記第１のクロック信号に対して前記第３のクロック信号の位相の遅れ進みを示す極性値と、
前記第１のクロック信号と前記第３のクロック信号との位相差が前記第２のクロック信号の半周期以内であるか否かの判定値と、を生成する
請求項３に記載のデジタルフェーズロックドループ回路。
【請求項５】
前記選択回路は、
前記極性値と、前記判定値と、前記第１のサンプル回路がサンプリングしたカウント値と、に応じて、前記第１のサンプル回路がサンプリングしたカウント値のうち１つを選択する
請求項４に記載のデジタルフェーズロックドループ回路。
【請求項６】
前記位相検出器は、
前記第３のクロック信号を順次遅延させ、その順次遅延させたクロック信号と前記第１のクロック信号を比較した第１の比較結果と、前記第１のクロック信号を順次遅延させ、その順次遅延させたクロック信号と前記第３のクロックを比較した第２の比較結果と、に応じて前記第１のクロック信号と前記第３のクロック信号の相対的な位相差を検出する
請求項３〜請求項５のいずれか１項に記載のデジタルフェーズロックドループ回路。
【請求項７】
前記位相検出器は、前記遅延クロック生成回路を含み、
前記第１、第２の遅延クロック信号は、前記位相検出器が前記第１のクロック信号を順次遅延させたクロック信号から用いられる
請求項６に記載のデジタルフェーズロックドループ回路。
【請求項８】
前記位相検出器が前記第１のクロック信号を順次遅延させる遅延量は、前記第２のクロック信号の半周期以内、且つ、前記第２のカウンタのカウント値が次の値に遷移する遷移期間以上である
請求項７に記載のデジタルフェーズロックドループ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−２７３１８５（Ｐ２０１０−２７３１８５Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２４１５７（Ｐ２００９−１２４１５７）
【出願日】平成２１年５月２２日（２００９．５．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２２日（２００９．５．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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