遅延信号生成回路、及び、遅延回路
【課題】入力された信号に所定の遅延時間を安定的に挿入し得る遅延信号生成回路及び遅延回路を提供する。
【解決手段】遅延信号生成回路は、供給される電源の電圧によって、その遅延時間が変化する、１又は複数の第１遅延回路と、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、を備えるとともに、前記制御電源回路は、入力クロック信号と遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する。
【解決手段】遅延信号生成回路は、供給される電源の電圧によって、その遅延時間が変化する、１又は複数の第１遅延回路と、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、を備えるとともに、前記制御電源回路は、入力クロック信号と遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延信号生成回路、及び、遅延回路に関し、特に、入力された信号に所定の遅延時間を安定的に挿入し得る遅延信号生成回路、及び、遅延回路に関する。
【背景技術】
【０００２】
電子回路の高速化に伴い、この電子回路で使用される各種の制御信号の高分解能化及び高精度化が要求されるようになっている。この制御信号は、実際に電子回路を使用する場合はもちろんのこと、テスター装置を用いて、電子回路を組み込んだ半導体装置を被試験デイバスとして動作テストを行う場合などにも、必要とされる。
【０００３】
しかし、電子回路で必要とされている各種制御信号のタイミングの周期が、基準クロック信号よりも短い場合がある。このような場合に、例えば、特開平８−５１３４６号公報（特許文献１）、特開平９−５４０８号公報（特許文献２）、及び、特開平１０−９３４０６号公報（特許文献３）では、複数の遅延バッファ回路が直列に接続された遅延回路に、基準クロック信号を入力し、任意の数の遅延バッファ回路を通過した後の出力を取り出すことにより、基準クロック信号から所望の時間だけ遅延した信号が得られるようにしている。
【０００４】
図１は、特開平８−５１３４６号公報（特許文献１）に開示されているタイミング信号生成回路の回路図を示している。遅延回路１２０は、直列に接続された複数の遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂを備えており、入力端側にある遅延バッファ回路１ｂに、基準クロック信号ＣＬＫが入力される。また、ｍ段の遅延バッファ回路の合計遅延時間が、基準クロック信号の１周期（１クロック）になるように、位相比較器１４０と帰還回路１５０とにより、制御される。
【０００５】
すなわち、位相比較器１４０には、遅延回路１２０の最終出力である１周期遅延クロック信号と、基準クロック信号ＣＬＫそのものが入力される。これら１周期遅延クロック信号と基準クロック信号ＣＬＫとが、位相比較器１４０で比較され、その比較結果信号が帰還回路１５０に入力される。帰還回路１５０では、入力された比較結果信号に基づいて、遅延制御信号を生成し、各遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂに入力する。遅延制御信号は、電圧信号により構成されており、遅延制御信号の電圧を上げると、各遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの遅延時間が短くなり、遅延制御信号の電圧を下げると、各遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの遅延時間が長くなる。これにより、１周期遅延クロック信号と基準クロック信号ＣＬＫとの位相差がゼロに近づくように制御され、製造バラツキや温度変化により、遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの遅延時間に変化が生じたとしても、これを修正することが可能になる。
【０００６】
セレクタ回路１３０は、遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの個数と同数のＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃとＯＲ回路ｄとを備えて構成されており、ＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃのそれぞれに、遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの出力が入力される。また、同期型遅延回路１１０を介して、基準クロック信号ＣＬＫが、各ＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃに入力されるとともに、遅延データをデコードしたデコード結果が、デコーダ１６０から各ＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃに入力される。このデコード結果により、いずれか１つのＡＮＤ回路が選択され、選択された遅延バッファ回路からの出力信号と、基準クロック信号ＣＬＫとに基づいて、基準クロック信号ＣＬＫの１周期分の時間よりも微小な時間だけ遅延した信号を得ることができるのである。
【０００７】
しかし、この図１に示すタイミング信号生成回路では、各遅延回路１２０毎に、帰還回路１５０を設けて、遅延制御信号により、遅延回路１２０の遅延時間の制御をしなければならない。このため、複数の遅延回路を１つのＩＣに組み込む場合、回路素子数が必然的に多くなり、回路面積が増大してしまう。
【０００８】
特許文献１ 特開平８−５１３４６号公報
特許文献２ 特開平９−５４０８号公報
特許文献３ 特開平１０−９３４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで本発明は、前記課題に鑑みてなされたものであり、回路素子数の削減を図りつつ、入力された信号に所定の遅延時間を安定的に挿入し得る遅延信号生成回路、及び、遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係る遅延信号生成回路は、
入力信号が入力され、前記入力信号を、所定の時間遅延させて、遅延出力信号として出力する、１又は複数の第１遅延回路であって、供給される電源の電圧によって、その遅延時間が変化する第１遅延回路と、
入力クロック信号が入力され、前記入力クロック信号を、所定の時間遅延させて、遅延クロック信号として出力する、第２遅延回路であって、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、
を備えるとともに、
前記制御電源回路は、前記入力クロック信号と前記遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する、
ことを特徴とする。
【００１１】
この場合、前記第１遅延回路は、正論理で前記入力信号に基づいて前記遅延出力信号を出力する期間と、負論理で前記入力信号に基づいて前記遅延出力信号を出力する期間とが、所定の周期で切り替わるように構成されており、
前記第２遅延回路は、正論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間と、負論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間とが、所定の周期で切り替わるように構成されているようにしてもよい。
【００１２】
また、前記第１遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第１正負反転回路と、
前記第１正負反転回路を介して前記入力信号が入力され、前記入力信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延出力信号を生成し、前記正負反転回路に出力する、第１遅延生成回路と、
を備えており、
前記第１正負反転回路は、
反転制御信号と前記入力信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力信号の論理レベルを反転することなく前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力信号の論理レベルを反転して、前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転して出力する、
とともに、
前記第２遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第２正負反転回路と、
前記第２正負反転回路を介して前記入力クロック信号が入力され、前記入力クロック信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延クロック信号を生成し、前記第２正負反転回路に出力する、第２遅延生成回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力クロック信号の論理レベルを反転することなく前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力クロック信号の論理レベルを反転して、前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転して出力するようにしてもよい。
【００１３】
この場合、前記遅延バッファ回路は、入力された信号を反転して出力する第１インバータと第２インバータとを直列に接続して構成されているようにしてもよい。
【００１４】
この場合、前記第１インバータと前記第２インバータは、それぞれ、ＭＩＳトランジスタにより構成されているようにしてもよい。
【００１５】
或いは、前記第１インバータと前記第２インバータは、それぞれ、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続して構成されたＣＭＯＳインバータにより構成されているようにしてもよい。
【００１６】
また、前記第１正負反転回路は、
前記反転制御信号と前記入力信号とが入力され、その排他的論理和を、前記第１遅延生成回路に出力する、第１論理回路と、
前記反転制御信号と前記遅延出力信号とが入力され、その排他的論理和を出力する、第２論理回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、その排他的論理和を、前記第２遅延生成回路に出力する、第３論理回路と、
前記反転制御信号と前記遅延クロック信号とが入力され、その排他的論理和を出力する、第４論理回路と、
を備えるようにしてもよい。
【００１７】
また、前記第１遅延回路に入力される前記入力信号は、被試験デバイスの試験を行うためのテスト信号であり、
前記第１遅延回路と前記第２遅延回路において、前記正論理と前記負論理とを切り替える前記所定の周期は、１又は複数の被試験デバイスに対して前記テスト信号を供給して１つの試験を行う試験期間を単位として定められるようにしてもよい。
【００１８】
この場合、前記第１遅延回路と前記第２遅延回路においては、前記正論理と前記負論理とを、１試験期間毎に切り替えるようにしてもよい。
【００１９】
本発明に係る遅延回路は、
所定の周期で第１の論理レベルと第２の論理レベルとが切り替わる反転制御信号と、前記第１の論理レベルと前記第２の論理レベルとにより形成された所定の波形の第１信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第１信号の論理レベルを反転することなく第２信号として出力するか、前記第１信号の論理レベルを反転して第２信号として出力するかを切り替えて出力する、第１切替回路と、
前記第１切替回路から出力された前記第２信号が入力され、前記第２信号に、所定の遅延時間を挿入して、第３信号として出力する、遅延生成回路と、
前記反転制御信号と、前記遅延生成回路から出力された前記第３信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第３信号の論理レベルを反転することなく第４信号として出力するか、前記第３信号の論理レベルを反転して第４信号として出力するかを切り替えて出力する、第２切替回路と、
を備えることを特徴とする。
【図面の簡単な説明】
【００２０】
【図１】従来の遅延信号生成回路の一例であるタイミング信号生成回路の回路構成を示す図である。
【図２】本実施形態に係るパッケージＩＣの内部に設けられている回路構成の一部の一例を示す図である。
【図３】本実施形態に係る遅延信号生成回路の回路構成の一例を説明するための図である。
【図４】本実施形態に係る遅延信号生成回路で用いられている可変遅延回路の回路構成の一例を示す図である。
【図５】本実施形態に係る遅延バッファ回路の回路構成の一例を示す図であり、前段のＣＭＯＳインバータの閾値電圧が上昇する場合を説明する図である。
【図６】本実施形態に係る遅延バッファ回路の回路構成の一例を示す図であり、後段のＣＭＯＳインバータの閾値電圧が上昇する場合を説明する図である。
【図７】ＣＭＯＳインバータの閾値電圧が適正に設定されている場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【図８】前段のＣＭＯＳインバータの閾値電圧が上昇した場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【図９】後段のＣＭＯＳインバータの閾値電圧が上昇した場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【図１０】本実施形態に係る可変遅延回路の正負反転回路に入力される反転制御信号と遅延生成回路に入力されるテスト信号の波形の一例を示す図である。
【図１１】従来の可変遅延回路の回路構成の一例を示す図である。
【図１２】図１２に示す従来の可変遅延回路に入力されるテスト信号の波形の一例を示す図である。
【図１３】前段と後段のＣＭＯＳインバータの閾値電圧が上昇した場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【発明を実施するための形態】
【００２１】
図２は、本実施形態に係るパッケージＩＣ２００の内部に設けられている出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８の回路構成の一部を示す図である。このパッケージＩＣ２００の出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８には、各所に、可変遅延回路２１０が設けられている。この可変遅延回路２１０は、基準クロック信号ＣＬＫの１周期よりも短い遅延時間を生成するための回路である。また、この可変遅延回路２１０は、供給される電源の電圧に応じて、挿入される遅延時間に変化が生じる遅延回路である。
【００２２】
図２の例では、半導体装置である被試験デバイスの試験を行う際に必要となるテスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａ、ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂが、各出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８に入力されている。そして、この出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８は、テスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂに、基準クロック信号ＣＬＫの１周期よりも短い遅延時間を挿入して、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'として出力する。このような出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８において、この可変遅延回路２１０が用いられている。
【００２３】
テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａは、各出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８に設けられているドライバー回路ＤＲＶ１〜ＤＲＶ８のオン／オフを制御する信号である。すなわち、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａの論理レベルがハイレベルである場合には、ドライバー回路ＤＲＶ１〜ＤＲＶ８がオンとなり、各ドライバー回路ＤＲＶ１〜ＤＲＶ８は、入力端子に入力されたテスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂを、その出力端子から、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'として、出力する。
【００２４】
一方、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａの論理レベルがローレベルである場合には、ドライバー回路ＤＲＶ１〜ＤＲＶ８がオフとなり、各ドライバー回路ＤＲＶ１〜ＤＲＶ８は、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'の出力は行わない。その代わりに、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'は、図示しない被試験デバイスから出力されたテスト結果信号となり、比較回路ＣＯＭＰ（Ｈ）、ＣＯＭＰ（Ｌ）に入力される。なお、この場合、各ドライバー回路ＤＲＶ１〜ＤＲＶ８の出力端子は、ハイインピーダンスであるため、すべてのテスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'が、比較回路ＣＯＭＰ（Ｈ）、ＣＯＭＰ（Ｌ）の入力端子に流れ込む。
【００２５】
なお、この図２は、可変遅延回路２１０が用いられる回路構成の一例を示しているに過ぎず、実際には様々な処理回路で、この可変遅延回路２１０が用いられている。
【００２６】
図３は、本実施形態に係る遅延信号生成回路３００の回路構成の一例を示す図である。本実施形態においては、図３に示すように、パッケージＩＣ２００を、プリント基板上に載せて、電源制御ループ回路４００や制御コンピュータユニット４１０、基準クロック信号生成ユニット４５０などの周辺回路を付加することにより、遅延信号生成回路３００が構成されていてもよい。
【００２７】
本実施形態に係るパッケージＩＣ２００内部においては、図２の回路構成に加えて、少なくとも、遅延位相比較回路４２０が設けられている。この遅延位相比較回路４２０と、パッケージＩＣ２００外部に設けられた電源制御ループ回路４００と、制御コンピュータユニット４１０とにより、本実施形態に係る電源供給回路４３０が構成されている。この電源供給回路４３０により、パッケージＩＣ２００の電源供給端子に電源が供給されるとともに、その電源の電圧が制御される。
【００２８】
電源供給回路４３０における遅延位相比較回路４２０は、可変遅延回路２１０と、インバータ４４０と、位相検出回路４４２と、チャージポンプ回路４４４とを、備えて構成されている。可変遅延回路２１０は、このパッケージＩＣ２００の他の部分に設けられている可変遅延回路２１０と同一の回路構成の回路である。なお、電源供給回路４３０以外の部分に設けられている可変遅延回路２１０の数は、任意であり、１又は複数の可変遅延回路２１０が、電源供給回路４３０の一部を構成する可変遅延回路２１０以外に設けられていればよい。
【００２９】
この電源供給回路４３０における遅延位相比較回路４２０においては、可変遅延回路２１０と、インバータ４４０とに、基準クロック信号ＣＬＫが入力される。本実施形態においては、この基準クロック信号ＣＬＫは、例えば、５ＭＨｚのクロック信号であり、このパッケージＩＣ２００と同一のプリント基板上に設けられた基準クロック信号生成ユニット４５０で生成される。そして、この基準クロック信号生成ユニット４５０で生成された基準クロック信号ＣＬＫが、パッケージＩＣ２００のクロック供給端子に供給される。
【００３０】
可変遅延回路２１０は、入力された基準クロック信号ＣＬＫを、この基準クロック信号ＣＬＫの半周期分遅延させるように設定されている。この例では、基準クロック信号ＣＬＫの周波数が５ＭＨｚであるので、１周期は２００ｎ秒である。したがって、この可変遅延回路２１０は、１００ｎ秒の遅延を基準クロック信号ＣＬＫに挿入して、クロック信号ＣＬＫ１を出力する。一方、インバータ４４０は、入力された基準クロック信号ＣＬＫを反転して、クロック信号ＣＬＫ２を出力する。このインバータ４４０で反転されたクロック信号ＣＬＫ２と、可変遅延回路２１０で半周期分遅延したクロック信号ＣＬＫ１は、位相検出回路４４２に入力される。
【００３１】
位相検出回路４４２は、入力された２つのクロック信号ＣＬＫ１、ＣＬＫ２の位相を比較して、その位相差に応じて、制御信号をチャージポンプ回路４４４に出力する。ここで、可変遅延回路２１０では、基準クロック信号ＣＬＫに半周期分の遅延を挿入しており、インバータ４４０では、基準クロック信号ＣＬＫを反転している。したがって、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２は、同一の位相になっているはずである。しかし、上述したように、ＩＣの製造ばらつきや温度変化により、可変遅延回路２１０の遅延時間が変動してしまうことがある。可変遅延回路２１０の遅延時間が変動すると、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間で、位相差が生じる。この位相差を、位相検出回路４４２で検出する。
【００３２】
位相検出回路４４２は、検出した位相差に応じて、昇圧制御信号ＵＰと降圧制御信号ＤＯＷＮとのうちのいずれかの制御信号を、チャージポンプ回路４４４に出力する。例えば、位相検出回路４４２は、クロック信号ＣＬＫ１の位相の方がクロック信号ＣＬＫ２の位相より進んでいる場合には、降圧制御信号ＤＯＷＮをハイレベルにして、昇圧制御信号ＵＰをローレベルにする。これとは反対に、位相検出回路４４２は、クロック信号ＣＬＫ１の位相の方がクロック信号ＣＬＫ２の位相より遅れている場合には、昇圧制御信号ＵＰをハイレベルにして、降圧制御信号ＤＯＷＮをローレベルにする。
【００３３】
チャージポンプ回路４４４は、この位相検出回路４４２から入力された制御信号に基づいて、電圧制御信号ＶＬＣＮＴを出力する。本実施形態においては、この電圧制御信号ＶＬＣＮＴは、０Ｖから１．８Ｖの間の電圧の信号である。チャージポンプ回路４４４は、位相検出回路４４２から降圧制御信号ＤＯＷＮが入力されている場合には、電圧制御信号ＶＬＣＮＴの電圧をさらに下げるように制御を行い、位相検出回路４４２から昇圧制御信号ＵＰが入力されている場合には、電圧制御信号ＶＬＣＮＴの電圧をさらに上げるように制御を行う。この電圧制御信号ＶＬＣＮＴは、パッケージＩＣ２００の制御出力端子から、パッケージＩＣ２００の外部に出力される。
【００３４】
パッケージＩＣ２００から出力された電圧制御信号ＶＬＣＮＴは、上述した電源制御ループ回路４００に入力される。この電源制御ループ回路４００は、フィルタ回路４６０と、電源電圧供給回路４７０とを備えて、構成されている。
【００３５】
フィルタ回路４６０は、電圧制御信号ＶＬＣＮＴのノイズを除去するための回路であり、電圧制御信号ＶＬＣＮＴのノイズの影響を無視できるような場合には、省くことも可能である。本実施形態においては、このフィルタ回路４６０は、抵抗４６２とキャパシタ４６４、４６６とを備えて構成されている。電圧制御信号ＶＬＣＮＴの信号配線とグランドとの間に、抵抗４６２とキャパシタ４６４とが直列に接続されている。また、これと並列に、キャパシタ４６６が接続されている。そして、このフィルタ回路４６０を介して、電圧制御信号ＶＬＣＮＴは、電源電圧供給回路４７０に入力されている。
【００３６】
電源電圧供給回路４７０は、電源をパッケージＩＣ２００に供給する回路であるが、供給する電源の電圧は、入力された電圧制御信号ＶＬＣＮＴに応じて変化する。例えば、本実施形態においては、電圧制御信号ＶＬＣＮＴに基づいて、１．８Ｖ±１０％の範囲で、パッケージＩＣ２００に供給される電源の電圧は変化をする。この電源電圧供給回路４７０から供給された電源は、パッケージＩＣ２００の電源供給端子に供給される。
【００３７】
例えば、電源電圧供給回路４７０は、電圧制御信号ＶＬＣＮＴが０Ｖの場合には、１．８Ｖ×０．９＝１．６２Ｖの電源をパッケージＩＣ２００に供給し、電圧制御信号ＶＬＣＮＴが１．８Ｖの場合には、１．８Ｖ×１．１＝１．９８Ｖの電源をパッケージＩＣ２００に供給する。
【００３８】
パッケージＩＣ２００の電源供給端子に供給された電源は、遅延位相比較回路４２０に設けられた可変遅延回路２１０に供給される。また、パッケージＩＣ２００において、遅延位相比較回路４２０以外の回路に設けられている他の遅延位相比較回路４２０にも供給される。本実施形態においては、例えば、図２のテスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'を出力する出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８において用いられている可変遅延回路２１０にも、この電源が供給される。従って、図２に示されている可変遅延回路２１０も、図３に示されている可変遅延回路２１０も、電源電圧供給回路４７０から供給された電源により、駆動されることとなる。
【００３９】
以上のような電源供給回路４３０の構成により、図３における遅延位相比較回路４２０の可変遅延回路２１０は、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相より進んでいる場合には、供給される電源電圧が次第に低くなるようにフィードバック制御され、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相より遅れている場合には、供給される電源電圧が次第に高くなるようにフィードバック制御される。可変遅延回路２１０を構成する遅延バッファ回路ＤＢ（図４参照）は、供給される電源電圧が低くなるに従って、その遅延時間が長くなり、供給される電源電圧が高くなるに従って、その遅延時間が短くなる。このように、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間の位相差が、解消されるように制御することにより、可変遅延回路２１０の遅延時間が、製造ばらつきや温度変化で変動したとしても、電源電圧を制御することにより修正することができるのである。
【００４０】
これは、電源供給回路４３０に設けられている可変遅延回路２１０だけでなく、他の部分で用いられている可変遅延回路２１０も同様である。すなわち、１つのパッケージＩＣ２００内であれば、製造ばらつきや温度変化による可変遅延回路２１０の遅延時間の変動は、およそ同一傾向を示していると考えられる。したがって、電源供給回路４３０に設けられている可変遅延回路２１０を代表値とみなして制御することにより、他の部分で用いられている可変遅延回路２１０の遅延時間の変動も同様に制御できると考えられる。
【００４１】
ただし、１つのパッケージＩＣ２００内においても、可変遅延回路２１０の遅延時間の変動が、必ずしも同一傾向を示さないことも想定される。特に、入力される信号の波形によって、可変遅延回路２１０の遅延時間にバラツキが生じたり、信号の波形が歪んだりしてしまう可能性もある。その理由を以下に詳細に説明する。
【００４２】
図４は、パッケージＩＣ２００内に設けられてる可変遅延回路２１０の回路構成の一例を示す図である。上述したように、この可変遅延回路２１０の回路構成は、電源供給回路４３０に設けられている可変遅延回路２１０も、他の部分に設けられている可変遅延回路２１０も同一の回路構成である。
【００４３】
この図４に示すように、本実施形態に係る可変遅延回路２１０は、遅延生成回路５００と、正負反転回路５１０とを備えて、構成されている。
【００４４】
正負反転回路５１０は、排他的論理和演算を行うＥＸＯＲ回路５１２、５１４を備えて、構成されている。ＥＸＯＲ回路５１２の第１入力端子には、入力信号ＩＮＳが入力されており、第２入力端子には、反転制御信号ＣＮＴが入力されている。電源供給回路４３０を構成する可変遅延回路２１０の場合には、入力信号ＩＮＳとして、上述した基準クロック信号ＣＬＫが入力され、図２の出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８を構成する可変遅延回路２１０の場合には、入力信号ＩＮＳとして、上述したテスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａや、テスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂが入力される。
【００４５】
反転制御信号ＣＮＴは、この可変遅延回路２１０を正論理で動作させるか、負論理で動作させるかを切り換えるための制御信号である。本実施形態においては、制御コンピュータユニット４１０が、この反転制御信号ＣＮＴを生成して、パッケージＩＣ２００の反転制御信号入力端子に供給し、各可変遅延回路２１０に供給される。
【００４６】
具体的には、反転制御信号ＣＮＴの論理レベルがローレベルである０である場合（つまり正論理である場合）、ＥＸＯＲ回路５１２に入力された入力信号ＩＮＳは、ＥＸＯＲ回路５１２の出力端子からそのままの論理レベルで出力される。一方、反転制御信号ＣＮＴの論理レベルがハイレベルである１である場合（つまり負論理である場合）、ＥＸＯＲ回路５１２に入力された入力信号ＩＮＳは、論理レベルが反転して、ＥＸＯＲ回路５１２の出力端子から出力される。このＥＸＯＲ回路５１２から出力された信号ＳＧ１は、遅延生成回路５００に入力される。
【００４７】
この遅延生成回路５００は、遅延バッファ回路ＤＢが１個だけ設けられた１段の遅延生成分岐回路と、遅延バッファ回路ＤＢが２個直列に接続された２段の遅延生成分岐回路と、遅延バッファ回路ＤＢが４個直列に接続された４段の遅延生成分岐回路と、遅延バッファ回路ＤＢが８個直列に接続された８段の遅延生成分岐回路と、遅延バッファ回路ＤＢが１６個直列に接続された１６段の遅延生成分岐回路と、遅延バッファ回路ＤＢが３２個直列に接続された３２段の遅延生成分岐回路と、遅延バッファ回路ＤＢが６４個直列に接続された６４段の遅延生成分岐回路と、遅延バッファ回路ＤＢが１２８個直列に接続された１２８段の遅延生成分岐回路と、遅延バッファ回路ＤＢが２５６個直列に接続された２５６段の遅延生成分岐回路とを備えて、構成されている。
【００４８】
各遅延生成分岐回路の出力は、選択回路ＳＥＬＣ０〜ＳＥＬＣ８が設けられており、選択信号ＳＥ０〜ＳＥ８に基づいて、遅延生成分岐回路の出力、又は、この遅延生成分岐回路をバイパスした出力のいずれかが選択されて出力される。遅延生成分岐回路をバイパスした信号には、実質的な遅延は発生していない。このため、選択信号ＳＥ０〜ＳＥ８に基づいて、選択回路ＳＥＬＣ０〜ＳＥＬＣ８を適宜切り換えることにより、０段から５１１段の任意の段数の遅延を生成することができる。
【００４９】
すなわち、正負反転回路５１０のＥＸＯＲ回路５１２を介して、信号ＳＧ１が、この遅延生成回路５００に入力される。信号ＳＧ１は、１段の遅延バッファ回路ＤＢを介して、選択回路ＳＥＬＣ０の第１入力端子に入力される。また、この信号ＳＧ１は、遅延バッファ回路ＤＢを介さずに、直接、選択回路ＳＥＬＣ０の第２入力端子に入力される。選択回路ＳＥＬＣ０は、選択信号ＳＥ０に基づいて、第１入力端子からの入力か、第２入力端子からの入力かのいずれか一方を出力端子から出力する。
【００５０】
選択回路ＳＥＬＣ０の出力端子からの出力は、２段の遅延バッファ回路ＤＢを介して、選択回路ＳＥＬＣ１の第１入力端子に入力されるとともに、遅延バッファ回路ＤＢを介さずに、直接、選択回路ＳＥＬＣ１の第２入力端子に入力される。選択回路ＳＥＬＣ１は、選択信号ＳＥ１に基づいて、第１入力端子からの入力か、第２入力端子からの入力かのいずれか一方を出力端子から出力する。
【００５１】
このように、選択信号ＳＥ０〜ＳＥ８を用いて、選択回路ＳＥＬＣ０〜ＳＥＬＣ８の切り換えを行うことにより、任意の段数の遅延バッファ回路ＤＢを構成することができる。例えば、遅延バッファ回路ＤＢが５個分の遅延を生成する場合には、１段の遅延生成分岐回路と４段の遅延生成分岐回路とを用いることにより、５段分の遅延バッファ回路ＤＢを形成することができる。
【００５２】
この遅延生成回路５００の最終的な出力である選択回路ＳＥＬＣ８の出力端子からは、任意の遅延時間が挿入された信号ＳＧ２が出力され、これは、正負反転回路５１０に再び入力される。すなわち、遅延生成回路５００から出力された信号ＳＧ２は、正負反転回路５１０のＥＸＯＲ回路５１４の第１入力端子に入力される。一方、ＥＸＯＲ回路５１４の第２入力端子には、上述した反転制御信号ＣＮＴが入力される。
【００５３】
このため、反転制御信号ＣＮＴの論理レベルがローレベルである０である場合（つまり正論理である場合）、ＥＸＯＲ回路５１４に入力された信号ＳＧ２は、ＥＸＯＲ回路５１４の出力端子からそのままの論理レベルで出力される。一方、反転制御信号ＣＮＴの論理レベルがハイレベルである１である場合（つまり負論理である場合）、ＥＸＯＲ回路５１４に入力された信号ＳＧ２は、論理レベルが反転して、ＥＸＯＲ回路５１４の出力端子から出力される。このＥＸＯＲ回路５１４から出力された信号が、この可変遅延回路２１０の出力信号ＯＵＴＳとなる。
【００５４】
図５及び図６は、遅延バッファ回路ＤＢにおける内部の回路構成の一例を示す図であり、これらの図では３個の遅延バッファ回路ＤＢを直列に接続した回路図を例示している。これらの図に示すように、１つの遅延バッファ回路ＤＢは、２つのＣＭＯＳインバータＣＭＩ１、ＣＭＩ２により構成されている。前段に位置するＣＭＯＳインバータＣＭＩ１は、第１の電源電圧である電源ＶＤＤと、第２の電源電圧であるグランドとの間に、直列に接続されたＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１とを備えて構成されている。後段に位置するＣＭＯＳインバータＣＭＩ２は、第１の電源電圧である電源ＶＤＤと、第２の電源電圧であるグランドとの間に、直列に接続されたＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ２とを備えて構成されている。この電源ＶＤＤが、上述した電源供給回路４３０から供給された電源である。
【００５５】
前段のＣＭＯＳインバータＣＭＩ１におけるＭＯＳトランジスタＰＭ１、ＮＭ１のゲート端子には、この遅延バッファ回路ＤＢへの入力信号が入力される。ＰチャネルＭＯＳトランジスタＰＭ１のドレイン端子と、ＮチャネルＭＯＳトランジスタＮＭ１のドレイン端子との間のノードは、後段のＣＭＯＳインバータＣＭＩ２におけるＭＯＳトランジスタＰＭ２、ＮＭ２のゲート端子に接続されている。これら、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン端子と、ＮチャネルＭＯＳトランジスタＮＭ２のドレイン端子との間のノードから、この遅延バッファ回路ＤＢの出力信号が出力される。
【００５６】
図５及び図６の例は、ともに、３段の遅延バッファ回路ＤＢを直列に接続した状態の内部回路図を例示しているが、その入力信号の論理レベルが異なっている。すなわち、図５では、遅延バッファ回路ＤＢの外部から入力される入力信号が、ハイレベルの電源電圧ＶＤＤである。このため、各遅延バッファ回路ＤＢにおける前段のＣＭＯＳインバータＣＭＩ１の入力がハイレベルであり、後段のＣＭＯＳインバータＣＭＩ２の入力がローレベルである。
【００５７】
ここで、ＭＯＳトランジスタの一般的な特性として、ハイレベルの状態の入力信号が継続的に入力されると、その閾値電圧Ｖｔｈが上昇してしまうという性質がある。このため、図５の例では、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈが次第に高くなってしまう。一方、後段のＣＭＯＳインバータＣＭＩ２には、ローレベルの状態の入力信号が入力されるため、ＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈは変化しない。
【００５８】
これとは反対に、図６の例では、遅延バッファ回路ＤＢの外部から入力される入力信号が、ローレベルの０Ｖである。このため、各遅延バッファ回路ＤＢにおける前段のＣＭＯＳインバータＣＭＩ１の入力がローレベルであり、後段のＣＭＯＳインバータＣＭＩ２の入力がハイレベルである。このため、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈは変化しないが、後段のＣＭＯＳインバータＣＭＩ２の閾値電圧Ｖｔｈは次第に高くなってしまう。
【００５９】
図２からも分かるように、パッケージＩＣ２００の回路内部には、一般的には、複数の可変遅延回路２１０が設けられている。可変遅延回路２１０に入力される入力信号の波形は、それぞれ、異なるため、可変遅延回路２１０毎に、ＣＭＯＳインバータＣＭＩ１、ＣＭＩ２に入力される信号の論理レベルは異なる。この結果、可変遅延回路２１０毎に、ＣＭＯＳインバータＣＭＩ１、ＣＭＩ２を構成するＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２の閾値電圧Ｖｔｈの値が、次第にバラバラになってしまうことになる。
【００６０】
図７は、ＣＭＯＳインバータＣＭＩ１、ＣＭＩ２を構成するＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２の閾値電圧Ｖｔｈが適正に設定された状態における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示している。この図７におけるノードａ〜ノードｇは、図５及び図６のノードａ〜ノードｇに対応している。この図７から分かるように、ノードａに入力信号が入力されると、ノードｂ〜ノードｇには、順次、この入力信号を反転し且つ遅延させた信号が出力される。ノードｇに現れた入力信号の波形は、ノードａに現れた入力信号の波形より、３つの遅延バッファ回路ＤＢによって生じる遅延時間分、遅れている。図７では、ＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２の閾値電圧Ｖｔｈが適正に設定されているので、入力信号がローレベルからハイレベルに切り替わる立ち上がりの部分の遅延時間と、ハイレベルからローレベルに切り替わる立ち下がりの部分の遅延時間は、同等になっている。
【００６１】
一方、図８は、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈが上昇した場合における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示しており、図７に対応する図である。この図８に示すように、ノードａに、入力信号が入力されると、ノードｂ〜ノードｇに、順次、この入力信号を反転し且つ遅延させた信号が出力される。但し、ノードｇに現れた入力信号の波形は、入力信号がローレベルからハイレベルに切り替わる立ち上がりの部分の遅延時間よりも、ハイレベルからローレベルに切り替わる立ち下がりの部分の遅延時間の方が、短くなっている。このため、ノードｇにおける入力信号のハイレベルの時間が、ノードａにおける、もとの入力信号のハイレベルの時間よりも、短くなってしまっている。
【００６２】
この図８と反対に、図９は、後段のＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈが上昇した場合における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示している。この図９も、図７に対応している図であり、ノードａに、入力信号が入力されると、ノードｂ〜ノードｇに、順次、この入力信号を反転し且つ遅延させた信号が出力される。但し、ノードｇに現れた入力信号の波形は、入力信号がローレベルからハイレベルに切り替わる立ち上がりの部分の遅延時間よりも、ハイレベルからローレベルに切り替わる立ち下がりの部分の遅延時間の方が、長くなっている。このため、ノードｇにおける入力信号のハイレベルの時間が、ノードａにおける、もとの入力信号のハイレベルの時間よりも、長くなってしまっている。
【００６３】
これら図８及び図９から分かるように、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段のＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇が、不揃いになるのは好ましくない。
【００６４】
そこで、本実施形態においては、図１０に示すような反転制御信号ＣＮＴを可変遅延回路２１０に入力し、所定の周期で可変遅延回路２１０の正論理と負論理を切り換えるようにしている。この図１０におけるＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂは、それぞれ、図４の可変遅延回路２１０における遅延生成回路５００に入力されるテスト信号の一例を示している。すなわち、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂは、正負反転回路５１０におけるＥＸＯＲ回路５１２の出力信号ＳＧ１の一例を示している。
【００６５】
本実施形態に係る可変遅延回路２１０と対比するために、図１１に、正負反転回路５１０が設けられていない可変遅延回路６００を示す。この可変遅延回路６００は、図４の遅延生成回路５００を備えており、この遅延生成回路５００に、入力信号として、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが入力され、出力信号として、所望の遅延が挿入されたテスト信号ＴＥＳＴ１'、ＴＥＳＴ２'、ＴＥＳＴ３'が出力される。
【００６６】
この図１２に示すテスト信号の波形は、本実施形態に係る可変遅延回路２１０に入力されるテスト信号の波形でもある。すなわち、図１２に示すテスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが、本実施形態に係る可変遅延回路２１０の入力信号ＩＮＳとして入力されると、図１０に示す波形のテスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが、ＥＸＯＲ回路５１２から出力されるのである。なお、図１１の可変遅延回路６００には、反転制御信号ＣＮＴは必要とされていないため、入力されない。
【００６７】
これら図１０及び図１２において、試験期間Ｔ１、Ｔ２、Ｔ３は、テスト信号を供給して試験を行う単位を示している。例えば、１度に１つの被試験デバイスに対して試験を行う場合を想定すると、この１つの被試験デバイスに対して試験が開示され、終了するまでが、１つの試験期間となる。この間、様々な波形のテスト信号が被試験デバイスに供給される。１度に複数の被試験デバイスに対して同時に試験を行う場合を想定すると、試験期間Ｔ１、Ｔ２、Ｔ３は、複数の被試験デバイスに対して行う１つの試験期間を表している。換言すれば、被試験デバイスの試験を行うための一連のテスト信号の開始から終了までが、１つの試験期間となる。
【００６８】
図１０から分かるように、本実施形態に係る可変遅延回路２１０においては、反転制御信号ＣＮＴのハイレベルとローレベルとが、１試験期間毎に切り替わる。このため、図４の可変遅延回路２１０における遅延生成回路５００は、試験期間毎に、正論理と負論理が交互に切り替わるようになる。上述したように、反転制御信号ＣＮＴは、制御コンピュータユニット４１０が生成するが、この制御コンピュータユニット４１０は、被試験デバイスに供給するテスト信号も生成する。このため、被試験デバイスにテスト信号を供給して試験を行うための試験期間が終了した時点で、制御コンピュータユニット４１０は、この反転制御信号ＣＮＴの論理レベルを反転して、次の被試験デバイスの試験を行う。
【００６９】
例えば、この図１０の例においては、試験期間Ｔ１では、反転制御信号ＣＮＴがローレベルである。このため、この反転制御信号ＣＮＴが入力された可変遅延回路２１０の遅延生成回路５００は、正論理で動作する。続いて、試験期間Ｔ２では、反転制御信号ＣＮＴがハイレベルである。このため、この反転制御信号ＣＮＴが入力された可変遅延回路２１０の遅延生成回路５００は、負論理で動作する。試験期間Ｔ３では、反転制御信号ＣＮＴがローレベルである。このため、この反転制御信号ＣＮＴが入力された可変遅延回路２１０の遅延生成回路５００は、正論理で動作する。
【００７０】
この結果、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが１試験期間毎に反転するので、数多くの被試験デバイスの試験を行うテスト工程全体でみると、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂがハイレベル（電源電圧ＶＤＤ）になる時間と、ローレベル（０Ｖ）になる時間とを、同一にすることができる。このため、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇を、均一にすることができる。
【００７１】
図１３は、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇とが、同一だった場合における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示す図であり、上述した図７乃至図９に対応する図である。この図１３から分かるように、ノードａとノードｂに現れた信号波形を見ると、前段のＣＭＯＳインバータＣＭＩ１を通過して、ハイレベルからローレベルに切り替わる立ち下がりでは、遅延時間が減少している。しかし、ノードｂとノードｃに現れた波形をみると、この立ち下がった波形が、後段のＣＭＯＳインバータＣＭＩ２を通過して、ローレベルからハイレベルに立ち上がる際には、遅延時間が増大している。これは、他の遅延バッファ回路ＤＢの前段と後段のＣＭＯＳインバータＣＭＩ１、ＣＭＩ２でも同様であり、遅延時間の増減は相殺されることを意味している。このため、ノードｇに現れる信号波形は、立ち上がりの遅延時間と立ち下がりの遅延時間は実質的に等しくなり、ノードａに入力された信号波形に歪みを生じさせることなく、遅延時間を挿入することができる。
【００７２】
一方、従来の図１２の例においては、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが試験期間毎に反転しないため、入力される信号の波形によって、ハイレベル（電源電圧ＶＤＤ）になる時間が長いＣＭＯＳインバータと、ローレベル（０Ｖ）になる時間が長いＣＭＯＳインバータとができてしまう。例えば、テスト信号ＴＥＳＴ１Ｂが入力される可変遅延回路２１０では、ハイレベルのテスト信号ＴＥＳＴ１Ｂが入力されている時間よりも、ローレベルのテスト信号ＴＥＳＴ１Ｂが入力されている時間の方が長い。このため、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇よりも、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇の方が、大きくなってしまう。この結果、図９を用いて説明したように、ノードｇに現れる信号波形は、ローレベルからハイレベルに切り替わる立ち上がりの遅延時間が、ハイレベルからローレベルに切り替わる立ち下がりの遅延時間よりも、小さくなり、信号波形のハイレベルの期間が長くなってしまう。
【００７３】
また、例えば、テスト信号ＴＥＳＴ２Ｂが入力される可変遅延回路２１０では、ローレベルのテスト信号ＴＥＳＴ２Ｂが入力されている時間よりも、ハイレベルのテスト信号ＴＥＳＴ２Ｂが入力されている時間の方が長い。このため、遅延バッファ回路ＤＢの後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇よりも、前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇の方が、大きくなってしまう。この結果、図８を用いて説明したように、ノードｇに現れる信号波形は、ローレベルからハイレベルに切り替わる立ち上がりの遅延時間が、ハイレベルからローレベルに切り替わる立ち下がりの遅延時間よりも、大きくなり、信号波形のハイレベルの期間が短くなってしまう。
【００７４】
このテスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂと同じことが、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａにも言える。すなわち、図２に示したパッケージＩＣ２００内に設けられている各出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８の可変遅延回路２１０においては、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａとテスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂが１試験期間毎に反転するので、数多くの被試験デバイスの試験を行うテスト工程全体でみると、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａ、ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂがハイレベル（電源電圧ＶＤＤ）になる時間と、ローレベル（０Ｖ）になる時間とを、同一にすることができる。このため、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇を、このパッケージＩＣ２００内で、均一にすることができるのである。
【００７５】
以上のように、本実施形態に係る遅延信号生成回路３００によれば、パッケージＩＣ２００の内部に設けられた可変遅延回路２１０を用いて、電源供給回路４３０を構成し、この可変遅延回路２１０で生じる遅延が、予め定められた遅延時間となるように、このパッケージＩＣ２００に供給する電源電圧を制御することとした。このため、同じパッケージＩＣ２００内で、この電源電圧に基づいて動作する他の可変遅延回路２１０の遅延時間も、予め定められた遅延時間となるように制御することができる。
【００７６】
したがって、このパッケージＩＣ２００内に設けられている可変遅延回路２１０の遅延時間に、製造バラツキや温度変化に起因する変動が生じたとしても、パッケージＩＣ２００に供給する電源電圧を調整することにより、これを吸収することができる。換言すれば、電源供給回路４３０に設けられた可変遅延回路２１０を、パッケージＩＣ２００内の他の可変遅延回路２１０を代表する回路であるととらえ、この代表の可変遅延回路２１０の遅延時間が、予め定められた遅延時間となるように電源の電圧を制御することにより、他の可変遅延回路２１０も同様に、予め定められた遅延時間に修正されると考えられるのである。
【００７７】
さらに、本実施形態に係る遅延信号生成回路３００によれば、パッケージＩＣ２００内に設けられた可変遅延回路２１０の遅延生成回路５００を、反転制御信号ＣＮＴにより、所定の周期である１試験期間毎に、正論理と負論理を切り換えて、動作させるようにしたので、遅延生成回路５００内に設けられた遅延バッファ回路ＤＢを構成するＭＯＳトランジスタの閾値電圧の上昇を、前段のＣＭＯＳインバータＣＭＩ１と後段のＣＭＯＳインバータＣＭＩ２とで揃えることができる。このため、可変遅延回路２１０の遅延生成回路５００に入力された信号に変形を生じさせることなく、遅延時間を挿入することができる。
【００７８】
また、電源供給回路４３０の一部を構成する可変遅延回路２１０と、同じパッケージＩＣ２００内の他の部分に設けられた可変遅延回路２１０におけるＭＯＳトランジスタの閾値の上昇を均一なものとさせることができ、電源供給回路４３０による電源電圧の制御により、このパッケージＩＣ２００内に設けられた可変遅延回路２１０の遅延時間の制御を、より有効に働かせることができるようになる。
【００７９】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、１試験期間毎に、反転制御信号ＣＮＴのハイレベルとローレベルとを切り換えて、１試験期間毎に、可変遅延回路２１０の正論理と負論理を反転させることとしたが、この切り替えの周期は、１試験期間に限られるものではない。例えば、２試験期間毎、４試験期間毎など、所定の周期で、反転制御信号ＣＮＴのハイレベルとローレベルとを切り換えて、可変遅延回路２１０の正論理と負論理を反転させてもよい。
【００８０】
また、上述した実施形態では、可変遅延回路２１０に、正論理と負論理とを所定の周期で切り替えるための正負反転回路５１０を設けることとしたが、この正負反転回路５１０は省くことも可能である。例えば、１つのパッケージＩＣ２００内の可変遅延回路２１０における遅延バッファ回路ＤＢを構成するＭＯＳトランジスタの閾値の変動が同一傾向を示す場合や、そもそも無視できるような場合には、可変遅延回路２１０に正負反転回路５１０を設ける必要はない。
【００８１】
また、上述した実施形態では、遅延バッファ回路ＤＢをＭＯＳトランジスタで構成する場合を例に説明したが、これは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタに限られるものではなく、例えば、ＭＩＳ（Metal Insulator Semiconductor）トランジスタなどの電界効果型トランジスタで構成する場合であっても、本発明を提供することができる。さらには、製造バラツキや温度変化で遅延時間が変動するとともに、ハイレベル又はローレベルの状態が継続することにより閾値電圧が変化してしまうトランジスタで遅延バッファ回路ＤＢを構成している場合には、本発明を適用することができる。
【００８２】
また、上述した実施形態では、制御コンピュータユニット４１０が生成した反転制御信号ＣＮＴは、パッケージＩＣ２００に設けられた反転制御信号入力端子を介して、パッケージＩＣ２００に入力されるようにしたが、この反転制御信号ＣＮＴは、レジスタを介して、入力されるようにしてもよい。例えば、制御コンピュータユニット４１０は、反転制御信号を生成し、この生成した反転制御信号に相当する値を、パッケージＩＣ２００のレジスタに書き込み、このレジスタに書き込まれた値に応じて、パッケージＩＣ２００は、反転制御信号ＣＮＴを生成し、可変遅延回路２１０に供給するようにしてもよい。
【００８３】
また、上述した実施形態では、電源供給回路４３０の遅延位相比較回路４２０は、基準クロック信号ＣＬＫの半周期分の遅延時間を可変遅延回路２１０で生成して、基準クロック信号ＣＬＫの位相と、可変遅延回路２１０で遅延されたクロック信号の位相とを比較したが、位相の比較手法はこれに限定されるものではない。例えば、遅延位相比較回路４２０は、基準クロック信号ＣＬＫの１周期分の遅延時間を可変遅延回路２１０で生成して、基準クロック信号ＣＬＫの位相と比較するようにしてもよい。
【００８４】
また、上述した実施形態では、電源供給回路４３０以外の部分に設けられた可変遅延回路２１０に入力される入力信号が、テスト信号である場合を例に、本発明を説明したが、この可変遅延回路２１０に入力される入力信号は、テスト信号に限られるものではなく、クロック信号や制御信号など、様々な種類の信号が入力信号として入力される場合でも、本発明を適用することができる。
【００８５】
また、上述した実施形態では、パッケージＩＣ２００で用いられている遅延回路が、遅延時間を変更できる可変遅延回路２１０である場合を例に本発明を説明したが、本発明で用いられる遅延回路は、必ずしも遅延時間を変更できる必要はない。すなわち、入力信号に対して、予め定められた所定の遅延時間を挿入して、遅延出力信号として出力する遅延回路であれば、本発明を適用することができる。
【００８６】
また、上述した実施形態では、電源供給回路４３０を構成する回路のうち、フィルタ回路４６０と電源電圧供給回路４７０とをパッケージＩＣ２００の外部に設け、遅延位相比較回路４２０をパッケージＩＣ２００の内部に設けることとしたが、パッケージＩＣ２００の内部に設ける回路構成分と、パッケージＩＣ２００の外部に設ける回路構成部分とを、どのように切り分けるかは任意に変更可能である。
【符号の説明】
【００８７】
２００ パッケージＩＣ
２１０ 可変遅延回路
３００ 遅延信号生成回路
４００ 電源制御ループ回路
４１０ 制御コンピュータユニット
４２０ 遅延位相比較回路
４３０ 電源供給回路
４４０ インバータ
４５０ 基準クロック信号生成ユニット
４６０ フィルタ回路
４７０ 電源電圧供給回路
５００ 遅延生成回路
５１０ 正負反転回路
【技術分野】
【０００１】
本発明は、遅延信号生成回路、及び、遅延回路に関し、特に、入力された信号に所定の遅延時間を安定的に挿入し得る遅延信号生成回路、及び、遅延回路に関する。
【背景技術】
【０００２】
電子回路の高速化に伴い、この電子回路で使用される各種の制御信号の高分解能化及び高精度化が要求されるようになっている。この制御信号は、実際に電子回路を使用する場合はもちろんのこと、テスター装置を用いて、電子回路を組み込んだ半導体装置を被試験デイバスとして動作テストを行う場合などにも、必要とされる。
【０００３】
しかし、電子回路で必要とされている各種制御信号のタイミングの周期が、基準クロック信号よりも短い場合がある。このような場合に、例えば、特開平８−５１３４６号公報（特許文献１）、特開平９−５４０８号公報（特許文献２）、及び、特開平１０−９３４０６号公報（特許文献３）では、複数の遅延バッファ回路が直列に接続された遅延回路に、基準クロック信号を入力し、任意の数の遅延バッファ回路を通過した後の出力を取り出すことにより、基準クロック信号から所望の時間だけ遅延した信号が得られるようにしている。
【０００４】
図１は、特開平８−５１３４６号公報（特許文献１）に開示されているタイミング信号生成回路の回路図を示している。遅延回路１２０は、直列に接続された複数の遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂを備えており、入力端側にある遅延バッファ回路１ｂに、基準クロック信号ＣＬＫが入力される。また、ｍ段の遅延バッファ回路の合計遅延時間が、基準クロック信号の１周期（１クロック）になるように、位相比較器１４０と帰還回路１５０とにより、制御される。
【０００５】
すなわち、位相比較器１４０には、遅延回路１２０の最終出力である１周期遅延クロック信号と、基準クロック信号ＣＬＫそのものが入力される。これら１周期遅延クロック信号と基準クロック信号ＣＬＫとが、位相比較器１４０で比較され、その比較結果信号が帰還回路１５０に入力される。帰還回路１５０では、入力された比較結果信号に基づいて、遅延制御信号を生成し、各遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂに入力する。遅延制御信号は、電圧信号により構成されており、遅延制御信号の電圧を上げると、各遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの遅延時間が短くなり、遅延制御信号の電圧を下げると、各遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの遅延時間が長くなる。これにより、１周期遅延クロック信号と基準クロック信号ＣＬＫとの位相差がゼロに近づくように制御され、製造バラツキや温度変化により、遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの遅延時間に変化が生じたとしても、これを修正することが可能になる。
【０００６】
セレクタ回路１３０は、遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの個数と同数のＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃとＯＲ回路ｄとを備えて構成されており、ＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃのそれぞれに、遅延バッファ回路１ｂ、２ｂ、３ｂ…ｍｂの出力が入力される。また、同期型遅延回路１１０を介して、基準クロック信号ＣＬＫが、各ＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃに入力されるとともに、遅延データをデコードしたデコード結果が、デコーダ１６０から各ＡＮＤ回路１ｃ、２ｃ、３ｃ…ｍｃに入力される。このデコード結果により、いずれか１つのＡＮＤ回路が選択され、選択された遅延バッファ回路からの出力信号と、基準クロック信号ＣＬＫとに基づいて、基準クロック信号ＣＬＫの１周期分の時間よりも微小な時間だけ遅延した信号を得ることができるのである。
【０００７】
しかし、この図１に示すタイミング信号生成回路では、各遅延回路１２０毎に、帰還回路１５０を設けて、遅延制御信号により、遅延回路１２０の遅延時間の制御をしなければならない。このため、複数の遅延回路を１つのＩＣに組み込む場合、回路素子数が必然的に多くなり、回路面積が増大してしまう。
【０００８】
特許文献１ 特開平８−５１３４６号公報
特許文献２ 特開平９−５４０８号公報
特許文献３ 特開平１０−９３４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで本発明は、前記課題に鑑みてなされたものであり、回路素子数の削減を図りつつ、入力された信号に所定の遅延時間を安定的に挿入し得る遅延信号生成回路、及び、遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係る遅延信号生成回路は、
入力信号が入力され、前記入力信号を、所定の時間遅延させて、遅延出力信号として出力する、１又は複数の第１遅延回路であって、供給される電源の電圧によって、その遅延時間が変化する第１遅延回路と、
入力クロック信号が入力され、前記入力クロック信号を、所定の時間遅延させて、遅延クロック信号として出力する、第２遅延回路であって、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、
を備えるとともに、
前記制御電源回路は、前記入力クロック信号と前記遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する、
ことを特徴とする。
【００１１】
この場合、前記第１遅延回路は、正論理で前記入力信号に基づいて前記遅延出力信号を出力する期間と、負論理で前記入力信号に基づいて前記遅延出力信号を出力する期間とが、所定の周期で切り替わるように構成されており、
前記第２遅延回路は、正論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間と、負論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間とが、所定の周期で切り替わるように構成されているようにしてもよい。
【００１２】
また、前記第１遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第１正負反転回路と、
前記第１正負反転回路を介して前記入力信号が入力され、前記入力信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延出力信号を生成し、前記正負反転回路に出力する、第１遅延生成回路と、
を備えており、
前記第１正負反転回路は、
反転制御信号と前記入力信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力信号の論理レベルを反転することなく前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力信号の論理レベルを反転して、前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転して出力する、
とともに、
前記第２遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第２正負反転回路と、
前記第２正負反転回路を介して前記入力クロック信号が入力され、前記入力クロック信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延クロック信号を生成し、前記第２正負反転回路に出力する、第２遅延生成回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力クロック信号の論理レベルを反転することなく前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力クロック信号の論理レベルを反転して、前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転して出力するようにしてもよい。
【００１３】
この場合、前記遅延バッファ回路は、入力された信号を反転して出力する第１インバータと第２インバータとを直列に接続して構成されているようにしてもよい。
【００１４】
この場合、前記第１インバータと前記第２インバータは、それぞれ、ＭＩＳトランジスタにより構成されているようにしてもよい。
【００１５】
或いは、前記第１インバータと前記第２インバータは、それぞれ、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続して構成されたＣＭＯＳインバータにより構成されているようにしてもよい。
【００１６】
また、前記第１正負反転回路は、
前記反転制御信号と前記入力信号とが入力され、その排他的論理和を、前記第１遅延生成回路に出力する、第１論理回路と、
前記反転制御信号と前記遅延出力信号とが入力され、その排他的論理和を出力する、第２論理回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、その排他的論理和を、前記第２遅延生成回路に出力する、第３論理回路と、
前記反転制御信号と前記遅延クロック信号とが入力され、その排他的論理和を出力する、第４論理回路と、
を備えるようにしてもよい。
【００１７】
また、前記第１遅延回路に入力される前記入力信号は、被試験デバイスの試験を行うためのテスト信号であり、
前記第１遅延回路と前記第２遅延回路において、前記正論理と前記負論理とを切り替える前記所定の周期は、１又は複数の被試験デバイスに対して前記テスト信号を供給して１つの試験を行う試験期間を単位として定められるようにしてもよい。
【００１８】
この場合、前記第１遅延回路と前記第２遅延回路においては、前記正論理と前記負論理とを、１試験期間毎に切り替えるようにしてもよい。
【００１９】
本発明に係る遅延回路は、
所定の周期で第１の論理レベルと第２の論理レベルとが切り替わる反転制御信号と、前記第１の論理レベルと前記第２の論理レベルとにより形成された所定の波形の第１信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第１信号の論理レベルを反転することなく第２信号として出力するか、前記第１信号の論理レベルを反転して第２信号として出力するかを切り替えて出力する、第１切替回路と、
前記第１切替回路から出力された前記第２信号が入力され、前記第２信号に、所定の遅延時間を挿入して、第３信号として出力する、遅延生成回路と、
前記反転制御信号と、前記遅延生成回路から出力された前記第３信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第３信号の論理レベルを反転することなく第４信号として出力するか、前記第３信号の論理レベルを反転して第４信号として出力するかを切り替えて出力する、第２切替回路と、
を備えることを特徴とする。
【図面の簡単な説明】
【００２０】
【図１】従来の遅延信号生成回路の一例であるタイミング信号生成回路の回路構成を示す図である。
【図２】本実施形態に係るパッケージＩＣの内部に設けられている回路構成の一部の一例を示す図である。
【図３】本実施形態に係る遅延信号生成回路の回路構成の一例を説明するための図である。
【図４】本実施形態に係る遅延信号生成回路で用いられている可変遅延回路の回路構成の一例を示す図である。
【図５】本実施形態に係る遅延バッファ回路の回路構成の一例を示す図であり、前段のＣＭＯＳインバータの閾値電圧が上昇する場合を説明する図である。
【図６】本実施形態に係る遅延バッファ回路の回路構成の一例を示す図であり、後段のＣＭＯＳインバータの閾値電圧が上昇する場合を説明する図である。
【図７】ＣＭＯＳインバータの閾値電圧が適正に設定されている場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【図８】前段のＣＭＯＳインバータの閾値電圧が上昇した場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【図９】後段のＣＭＯＳインバータの閾値電圧が上昇した場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【図１０】本実施形態に係る可変遅延回路の正負反転回路に入力される反転制御信号と遅延生成回路に入力されるテスト信号の波形の一例を示す図である。
【図１１】従来の可変遅延回路の回路構成の一例を示す図である。
【図１２】図１２に示す従来の可変遅延回路に入力されるテスト信号の波形の一例を示す図である。
【図１３】前段と後段のＣＭＯＳインバータの閾値電圧が上昇した場合における、入力信号が複数のＣＭＯＳインバータを伝播する様子を説明する信号波形図である。
【発明を実施するための形態】
【００２１】
図２は、本実施形態に係るパッケージＩＣ２００の内部に設けられている出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８の回路構成の一部を示す図である。このパッケージＩＣ２００の出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８には、各所に、可変遅延回路２１０が設けられている。この可変遅延回路２１０は、基準クロック信号ＣＬＫの１周期よりも短い遅延時間を生成するための回路である。また、この可変遅延回路２１０は、供給される電源の電圧に応じて、挿入される遅延時間に変化が生じる遅延回路である。
【００２２】
図２の例では、半導体装置である被試験デバイスの試験を行う際に必要となるテスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａ、ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂが、各出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８に入力されている。そして、この出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８は、テスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂに、基準クロック信号ＣＬＫの１周期よりも短い遅延時間を挿入して、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'として出力する。このような出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８において、この可変遅延回路２１０が用いられている。
【００２３】
テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａは、各出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８に設けられているドライバー回路ＤＲＶ１〜ＤＲＶ８のオン／オフを制御する信号である。すなわち、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａの論理レベルがハイレベルである場合には、ドライバー回路ＤＲＶ１〜ＤＲＶ８がオンとなり、各ドライバー回路ＤＲＶ１〜ＤＲＶ８は、入力端子に入力されたテスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂを、その出力端子から、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'として、出力する。
【００２４】
一方、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａの論理レベルがローレベルである場合には、ドライバー回路ＤＲＶ１〜ＤＲＶ８がオフとなり、各ドライバー回路ＤＲＶ１〜ＤＲＶ８は、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'の出力は行わない。その代わりに、テスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'は、図示しない被試験デバイスから出力されたテスト結果信号となり、比較回路ＣＯＭＰ（Ｈ）、ＣＯＭＰ（Ｌ）に入力される。なお、この場合、各ドライバー回路ＤＲＶ１〜ＤＲＶ８の出力端子は、ハイインピーダンスであるため、すべてのテスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'が、比較回路ＣＯＭＰ（Ｈ）、ＣＯＭＰ（Ｌ）の入力端子に流れ込む。
【００２５】
なお、この図２は、可変遅延回路２１０が用いられる回路構成の一例を示しているに過ぎず、実際には様々な処理回路で、この可変遅延回路２１０が用いられている。
【００２６】
図３は、本実施形態に係る遅延信号生成回路３００の回路構成の一例を示す図である。本実施形態においては、図３に示すように、パッケージＩＣ２００を、プリント基板上に載せて、電源制御ループ回路４００や制御コンピュータユニット４１０、基準クロック信号生成ユニット４５０などの周辺回路を付加することにより、遅延信号生成回路３００が構成されていてもよい。
【００２７】
本実施形態に係るパッケージＩＣ２００内部においては、図２の回路構成に加えて、少なくとも、遅延位相比較回路４２０が設けられている。この遅延位相比較回路４２０と、パッケージＩＣ２００外部に設けられた電源制御ループ回路４００と、制御コンピュータユニット４１０とにより、本実施形態に係る電源供給回路４３０が構成されている。この電源供給回路４３０により、パッケージＩＣ２００の電源供給端子に電源が供給されるとともに、その電源の電圧が制御される。
【００２８】
電源供給回路４３０における遅延位相比較回路４２０は、可変遅延回路２１０と、インバータ４４０と、位相検出回路４４２と、チャージポンプ回路４４４とを、備えて構成されている。可変遅延回路２１０は、このパッケージＩＣ２００の他の部分に設けられている可変遅延回路２１０と同一の回路構成の回路である。なお、電源供給回路４３０以外の部分に設けられている可変遅延回路２１０の数は、任意であり、１又は複数の可変遅延回路２１０が、電源供給回路４３０の一部を構成する可変遅延回路２１０以外に設けられていればよい。
【００２９】
この電源供給回路４３０における遅延位相比較回路４２０においては、可変遅延回路２１０と、インバータ４４０とに、基準クロック信号ＣＬＫが入力される。本実施形態においては、この基準クロック信号ＣＬＫは、例えば、５ＭＨｚのクロック信号であり、このパッケージＩＣ２００と同一のプリント基板上に設けられた基準クロック信号生成ユニット４５０で生成される。そして、この基準クロック信号生成ユニット４５０で生成された基準クロック信号ＣＬＫが、パッケージＩＣ２００のクロック供給端子に供給される。
【００３０】
可変遅延回路２１０は、入力された基準クロック信号ＣＬＫを、この基準クロック信号ＣＬＫの半周期分遅延させるように設定されている。この例では、基準クロック信号ＣＬＫの周波数が５ＭＨｚであるので、１周期は２００ｎ秒である。したがって、この可変遅延回路２１０は、１００ｎ秒の遅延を基準クロック信号ＣＬＫに挿入して、クロック信号ＣＬＫ１を出力する。一方、インバータ４４０は、入力された基準クロック信号ＣＬＫを反転して、クロック信号ＣＬＫ２を出力する。このインバータ４４０で反転されたクロック信号ＣＬＫ２と、可変遅延回路２１０で半周期分遅延したクロック信号ＣＬＫ１は、位相検出回路４４２に入力される。
【００３１】
位相検出回路４４２は、入力された２つのクロック信号ＣＬＫ１、ＣＬＫ２の位相を比較して、その位相差に応じて、制御信号をチャージポンプ回路４４４に出力する。ここで、可変遅延回路２１０では、基準クロック信号ＣＬＫに半周期分の遅延を挿入しており、インバータ４４０では、基準クロック信号ＣＬＫを反転している。したがって、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２は、同一の位相になっているはずである。しかし、上述したように、ＩＣの製造ばらつきや温度変化により、可変遅延回路２１０の遅延時間が変動してしまうことがある。可変遅延回路２１０の遅延時間が変動すると、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間で、位相差が生じる。この位相差を、位相検出回路４４２で検出する。
【００３２】
位相検出回路４４２は、検出した位相差に応じて、昇圧制御信号ＵＰと降圧制御信号ＤＯＷＮとのうちのいずれかの制御信号を、チャージポンプ回路４４４に出力する。例えば、位相検出回路４４２は、クロック信号ＣＬＫ１の位相の方がクロック信号ＣＬＫ２の位相より進んでいる場合には、降圧制御信号ＤＯＷＮをハイレベルにして、昇圧制御信号ＵＰをローレベルにする。これとは反対に、位相検出回路４４２は、クロック信号ＣＬＫ１の位相の方がクロック信号ＣＬＫ２の位相より遅れている場合には、昇圧制御信号ＵＰをハイレベルにして、降圧制御信号ＤＯＷＮをローレベルにする。
【００３３】
チャージポンプ回路４４４は、この位相検出回路４４２から入力された制御信号に基づいて、電圧制御信号ＶＬＣＮＴを出力する。本実施形態においては、この電圧制御信号ＶＬＣＮＴは、０Ｖから１．８Ｖの間の電圧の信号である。チャージポンプ回路４４４は、位相検出回路４４２から降圧制御信号ＤＯＷＮが入力されている場合には、電圧制御信号ＶＬＣＮＴの電圧をさらに下げるように制御を行い、位相検出回路４４２から昇圧制御信号ＵＰが入力されている場合には、電圧制御信号ＶＬＣＮＴの電圧をさらに上げるように制御を行う。この電圧制御信号ＶＬＣＮＴは、パッケージＩＣ２００の制御出力端子から、パッケージＩＣ２００の外部に出力される。
【００３４】
パッケージＩＣ２００から出力された電圧制御信号ＶＬＣＮＴは、上述した電源制御ループ回路４００に入力される。この電源制御ループ回路４００は、フィルタ回路４６０と、電源電圧供給回路４７０とを備えて、構成されている。
【００３５】
フィルタ回路４６０は、電圧制御信号ＶＬＣＮＴのノイズを除去するための回路であり、電圧制御信号ＶＬＣＮＴのノイズの影響を無視できるような場合には、省くことも可能である。本実施形態においては、このフィルタ回路４６０は、抵抗４６２とキャパシタ４６４、４６６とを備えて構成されている。電圧制御信号ＶＬＣＮＴの信号配線とグランドとの間に、抵抗４６２とキャパシタ４６４とが直列に接続されている。また、これと並列に、キャパシタ４６６が接続されている。そして、このフィルタ回路４６０を介して、電圧制御信号ＶＬＣＮＴは、電源電圧供給回路４７０に入力されている。
【００３６】
電源電圧供給回路４７０は、電源をパッケージＩＣ２００に供給する回路であるが、供給する電源の電圧は、入力された電圧制御信号ＶＬＣＮＴに応じて変化する。例えば、本実施形態においては、電圧制御信号ＶＬＣＮＴに基づいて、１．８Ｖ±１０％の範囲で、パッケージＩＣ２００に供給される電源の電圧は変化をする。この電源電圧供給回路４７０から供給された電源は、パッケージＩＣ２００の電源供給端子に供給される。
【００３７】
例えば、電源電圧供給回路４７０は、電圧制御信号ＶＬＣＮＴが０Ｖの場合には、１．８Ｖ×０．９＝１．６２Ｖの電源をパッケージＩＣ２００に供給し、電圧制御信号ＶＬＣＮＴが１．８Ｖの場合には、１．８Ｖ×１．１＝１．９８Ｖの電源をパッケージＩＣ２００に供給する。
【００３８】
パッケージＩＣ２００の電源供給端子に供給された電源は、遅延位相比較回路４２０に設けられた可変遅延回路２１０に供給される。また、パッケージＩＣ２００において、遅延位相比較回路４２０以外の回路に設けられている他の遅延位相比較回路４２０にも供給される。本実施形態においては、例えば、図２のテスト信号ＴＥＳＴ１'〜ＴＥＳＴ８'を出力する出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８において用いられている可変遅延回路２１０にも、この電源が供給される。従って、図２に示されている可変遅延回路２１０も、図３に示されている可変遅延回路２１０も、電源電圧供給回路４７０から供給された電源により、駆動されることとなる。
【００３９】
以上のような電源供給回路４３０の構成により、図３における遅延位相比較回路４２０の可変遅延回路２１０は、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相より進んでいる場合には、供給される電源電圧が次第に低くなるようにフィードバック制御され、クロック信号ＣＬＫ１の位相がクロック信号ＣＬＫ２の位相より遅れている場合には、供給される電源電圧が次第に高くなるようにフィードバック制御される。可変遅延回路２１０を構成する遅延バッファ回路ＤＢ（図４参照）は、供給される電源電圧が低くなるに従って、その遅延時間が長くなり、供給される電源電圧が高くなるに従って、その遅延時間が短くなる。このように、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２との間の位相差が、解消されるように制御することにより、可変遅延回路２１０の遅延時間が、製造ばらつきや温度変化で変動したとしても、電源電圧を制御することにより修正することができるのである。
【００４０】
これは、電源供給回路４３０に設けられている可変遅延回路２１０だけでなく、他の部分で用いられている可変遅延回路２１０も同様である。すなわち、１つのパッケージＩＣ２００内であれば、製造ばらつきや温度変化による可変遅延回路２１０の遅延時間の変動は、およそ同一傾向を示していると考えられる。したがって、電源供給回路４３０に設けられている可変遅延回路２１０を代表値とみなして制御することにより、他の部分で用いられている可変遅延回路２１０の遅延時間の変動も同様に制御できると考えられる。
【００４１】
ただし、１つのパッケージＩＣ２００内においても、可変遅延回路２１０の遅延時間の変動が、必ずしも同一傾向を示さないことも想定される。特に、入力される信号の波形によって、可変遅延回路２１０の遅延時間にバラツキが生じたり、信号の波形が歪んだりしてしまう可能性もある。その理由を以下に詳細に説明する。
【００４２】
図４は、パッケージＩＣ２００内に設けられてる可変遅延回路２１０の回路構成の一例を示す図である。上述したように、この可変遅延回路２１０の回路構成は、電源供給回路４３０に設けられている可変遅延回路２１０も、他の部分に設けられている可変遅延回路２１０も同一の回路構成である。
【００４３】
この図４に示すように、本実施形態に係る可変遅延回路２１０は、遅延生成回路５００と、正負反転回路５１０とを備えて、構成されている。
【００４４】
正負反転回路５１０は、排他的論理和演算を行うＥＸＯＲ回路５１２、５１４を備えて、構成されている。ＥＸＯＲ回路５１２の第１入力端子には、入力信号ＩＮＳが入力されており、第２入力端子には、反転制御信号ＣＮＴが入力されている。電源供給回路４３０を構成する可変遅延回路２１０の場合には、入力信号ＩＮＳとして、上述した基準クロック信号ＣＬＫが入力され、図２の出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８を構成する可変遅延回路２１０の場合には、入力信号ＩＮＳとして、上述したテスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａや、テスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂが入力される。
【００４５】
反転制御信号ＣＮＴは、この可変遅延回路２１０を正論理で動作させるか、負論理で動作させるかを切り換えるための制御信号である。本実施形態においては、制御コンピュータユニット４１０が、この反転制御信号ＣＮＴを生成して、パッケージＩＣ２００の反転制御信号入力端子に供給し、各可変遅延回路２１０に供給される。
【００４６】
具体的には、反転制御信号ＣＮＴの論理レベルがローレベルである０である場合（つまり正論理である場合）、ＥＸＯＲ回路５１２に入力された入力信号ＩＮＳは、ＥＸＯＲ回路５１２の出力端子からそのままの論理レベルで出力される。一方、反転制御信号ＣＮＴの論理レベルがハイレベルである１である場合（つまり負論理である場合）、ＥＸＯＲ回路５１２に入力された入力信号ＩＮＳは、論理レベルが反転して、ＥＸＯＲ回路５１２の出力端子から出力される。このＥＸＯＲ回路５１２から出力された信号ＳＧ１は、遅延生成回路５００に入力される。
【００４７】
この遅延生成回路５００は、遅延バッファ回路ＤＢが１個だけ設けられた１段の遅延生成分岐回路と、遅延バッファ回路ＤＢが２個直列に接続された２段の遅延生成分岐回路と、遅延バッファ回路ＤＢが４個直列に接続された４段の遅延生成分岐回路と、遅延バッファ回路ＤＢが８個直列に接続された８段の遅延生成分岐回路と、遅延バッファ回路ＤＢが１６個直列に接続された１６段の遅延生成分岐回路と、遅延バッファ回路ＤＢが３２個直列に接続された３２段の遅延生成分岐回路と、遅延バッファ回路ＤＢが６４個直列に接続された６４段の遅延生成分岐回路と、遅延バッファ回路ＤＢが１２８個直列に接続された１２８段の遅延生成分岐回路と、遅延バッファ回路ＤＢが２５６個直列に接続された２５６段の遅延生成分岐回路とを備えて、構成されている。
【００４８】
各遅延生成分岐回路の出力は、選択回路ＳＥＬＣ０〜ＳＥＬＣ８が設けられており、選択信号ＳＥ０〜ＳＥ８に基づいて、遅延生成分岐回路の出力、又は、この遅延生成分岐回路をバイパスした出力のいずれかが選択されて出力される。遅延生成分岐回路をバイパスした信号には、実質的な遅延は発生していない。このため、選択信号ＳＥ０〜ＳＥ８に基づいて、選択回路ＳＥＬＣ０〜ＳＥＬＣ８を適宜切り換えることにより、０段から５１１段の任意の段数の遅延を生成することができる。
【００４９】
すなわち、正負反転回路５１０のＥＸＯＲ回路５１２を介して、信号ＳＧ１が、この遅延生成回路５００に入力される。信号ＳＧ１は、１段の遅延バッファ回路ＤＢを介して、選択回路ＳＥＬＣ０の第１入力端子に入力される。また、この信号ＳＧ１は、遅延バッファ回路ＤＢを介さずに、直接、選択回路ＳＥＬＣ０の第２入力端子に入力される。選択回路ＳＥＬＣ０は、選択信号ＳＥ０に基づいて、第１入力端子からの入力か、第２入力端子からの入力かのいずれか一方を出力端子から出力する。
【００５０】
選択回路ＳＥＬＣ０の出力端子からの出力は、２段の遅延バッファ回路ＤＢを介して、選択回路ＳＥＬＣ１の第１入力端子に入力されるとともに、遅延バッファ回路ＤＢを介さずに、直接、選択回路ＳＥＬＣ１の第２入力端子に入力される。選択回路ＳＥＬＣ１は、選択信号ＳＥ１に基づいて、第１入力端子からの入力か、第２入力端子からの入力かのいずれか一方を出力端子から出力する。
【００５１】
このように、選択信号ＳＥ０〜ＳＥ８を用いて、選択回路ＳＥＬＣ０〜ＳＥＬＣ８の切り換えを行うことにより、任意の段数の遅延バッファ回路ＤＢを構成することができる。例えば、遅延バッファ回路ＤＢが５個分の遅延を生成する場合には、１段の遅延生成分岐回路と４段の遅延生成分岐回路とを用いることにより、５段分の遅延バッファ回路ＤＢを形成することができる。
【００５２】
この遅延生成回路５００の最終的な出力である選択回路ＳＥＬＣ８の出力端子からは、任意の遅延時間が挿入された信号ＳＧ２が出力され、これは、正負反転回路５１０に再び入力される。すなわち、遅延生成回路５００から出力された信号ＳＧ２は、正負反転回路５１０のＥＸＯＲ回路５１４の第１入力端子に入力される。一方、ＥＸＯＲ回路５１４の第２入力端子には、上述した反転制御信号ＣＮＴが入力される。
【００５３】
このため、反転制御信号ＣＮＴの論理レベルがローレベルである０である場合（つまり正論理である場合）、ＥＸＯＲ回路５１４に入力された信号ＳＧ２は、ＥＸＯＲ回路５１４の出力端子からそのままの論理レベルで出力される。一方、反転制御信号ＣＮＴの論理レベルがハイレベルである１である場合（つまり負論理である場合）、ＥＸＯＲ回路５１４に入力された信号ＳＧ２は、論理レベルが反転して、ＥＸＯＲ回路５１４の出力端子から出力される。このＥＸＯＲ回路５１４から出力された信号が、この可変遅延回路２１０の出力信号ＯＵＴＳとなる。
【００５４】
図５及び図６は、遅延バッファ回路ＤＢにおける内部の回路構成の一例を示す図であり、これらの図では３個の遅延バッファ回路ＤＢを直列に接続した回路図を例示している。これらの図に示すように、１つの遅延バッファ回路ＤＢは、２つのＣＭＯＳインバータＣＭＩ１、ＣＭＩ２により構成されている。前段に位置するＣＭＯＳインバータＣＭＩ１は、第１の電源電圧である電源ＶＤＤと、第２の電源電圧であるグランドとの間に、直列に接続されたＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１とを備えて構成されている。後段に位置するＣＭＯＳインバータＣＭＩ２は、第１の電源電圧である電源ＶＤＤと、第２の電源電圧であるグランドとの間に、直列に接続されたＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ２とを備えて構成されている。この電源ＶＤＤが、上述した電源供給回路４３０から供給された電源である。
【００５５】
前段のＣＭＯＳインバータＣＭＩ１におけるＭＯＳトランジスタＰＭ１、ＮＭ１のゲート端子には、この遅延バッファ回路ＤＢへの入力信号が入力される。ＰチャネルＭＯＳトランジスタＰＭ１のドレイン端子と、ＮチャネルＭＯＳトランジスタＮＭ１のドレイン端子との間のノードは、後段のＣＭＯＳインバータＣＭＩ２におけるＭＯＳトランジスタＰＭ２、ＮＭ２のゲート端子に接続されている。これら、ＰチャネルＭＯＳトランジスタＰＭ２のドレイン端子と、ＮチャネルＭＯＳトランジスタＮＭ２のドレイン端子との間のノードから、この遅延バッファ回路ＤＢの出力信号が出力される。
【００５６】
図５及び図６の例は、ともに、３段の遅延バッファ回路ＤＢを直列に接続した状態の内部回路図を例示しているが、その入力信号の論理レベルが異なっている。すなわち、図５では、遅延バッファ回路ＤＢの外部から入力される入力信号が、ハイレベルの電源電圧ＶＤＤである。このため、各遅延バッファ回路ＤＢにおける前段のＣＭＯＳインバータＣＭＩ１の入力がハイレベルであり、後段のＣＭＯＳインバータＣＭＩ２の入力がローレベルである。
【００５７】
ここで、ＭＯＳトランジスタの一般的な特性として、ハイレベルの状態の入力信号が継続的に入力されると、その閾値電圧Ｖｔｈが上昇してしまうという性質がある。このため、図５の例では、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈが次第に高くなってしまう。一方、後段のＣＭＯＳインバータＣＭＩ２には、ローレベルの状態の入力信号が入力されるため、ＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈは変化しない。
【００５８】
これとは反対に、図６の例では、遅延バッファ回路ＤＢの外部から入力される入力信号が、ローレベルの０Ｖである。このため、各遅延バッファ回路ＤＢにおける前段のＣＭＯＳインバータＣＭＩ１の入力がローレベルであり、後段のＣＭＯＳインバータＣＭＩ２の入力がハイレベルである。このため、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈは変化しないが、後段のＣＭＯＳインバータＣＭＩ２の閾値電圧Ｖｔｈは次第に高くなってしまう。
【００５９】
図２からも分かるように、パッケージＩＣ２００の回路内部には、一般的には、複数の可変遅延回路２１０が設けられている。可変遅延回路２１０に入力される入力信号の波形は、それぞれ、異なるため、可変遅延回路２１０毎に、ＣＭＯＳインバータＣＭＩ１、ＣＭＩ２に入力される信号の論理レベルは異なる。この結果、可変遅延回路２１０毎に、ＣＭＯＳインバータＣＭＩ１、ＣＭＩ２を構成するＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２の閾値電圧Ｖｔｈの値が、次第にバラバラになってしまうことになる。
【００６０】
図７は、ＣＭＯＳインバータＣＭＩ１、ＣＭＩ２を構成するＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２の閾値電圧Ｖｔｈが適正に設定された状態における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示している。この図７におけるノードａ〜ノードｇは、図５及び図６のノードａ〜ノードｇに対応している。この図７から分かるように、ノードａに入力信号が入力されると、ノードｂ〜ノードｇには、順次、この入力信号を反転し且つ遅延させた信号が出力される。ノードｇに現れた入力信号の波形は、ノードａに現れた入力信号の波形より、３つの遅延バッファ回路ＤＢによって生じる遅延時間分、遅れている。図７では、ＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２の閾値電圧Ｖｔｈが適正に設定されているので、入力信号がローレベルからハイレベルに切り替わる立ち上がりの部分の遅延時間と、ハイレベルからローレベルに切り替わる立ち下がりの部分の遅延時間は、同等になっている。
【００６１】
一方、図８は、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈが上昇した場合における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示しており、図７に対応する図である。この図８に示すように、ノードａに、入力信号が入力されると、ノードｂ〜ノードｇに、順次、この入力信号を反転し且つ遅延させた信号が出力される。但し、ノードｇに現れた入力信号の波形は、入力信号がローレベルからハイレベルに切り替わる立ち上がりの部分の遅延時間よりも、ハイレベルからローレベルに切り替わる立ち下がりの部分の遅延時間の方が、短くなっている。このため、ノードｇにおける入力信号のハイレベルの時間が、ノードａにおける、もとの入力信号のハイレベルの時間よりも、短くなってしまっている。
【００６２】
この図８と反対に、図９は、後段のＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈが上昇した場合における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示している。この図９も、図７に対応している図であり、ノードａに、入力信号が入力されると、ノードｂ〜ノードｇに、順次、この入力信号を反転し且つ遅延させた信号が出力される。但し、ノードｇに現れた入力信号の波形は、入力信号がローレベルからハイレベルに切り替わる立ち上がりの部分の遅延時間よりも、ハイレベルからローレベルに切り替わる立ち下がりの部分の遅延時間の方が、長くなっている。このため、ノードｇにおける入力信号のハイレベルの時間が、ノードａにおける、もとの入力信号のハイレベルの時間よりも、長くなってしまっている。
【００６３】
これら図８及び図９から分かるように、前段のＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段のＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇が、不揃いになるのは好ましくない。
【００６４】
そこで、本実施形態においては、図１０に示すような反転制御信号ＣＮＴを可変遅延回路２１０に入力し、所定の周期で可変遅延回路２１０の正論理と負論理を切り換えるようにしている。この図１０におけるＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂは、それぞれ、図４の可変遅延回路２１０における遅延生成回路５００に入力されるテスト信号の一例を示している。すなわち、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂは、正負反転回路５１０におけるＥＸＯＲ回路５１２の出力信号ＳＧ１の一例を示している。
【００６５】
本実施形態に係る可変遅延回路２１０と対比するために、図１１に、正負反転回路５１０が設けられていない可変遅延回路６００を示す。この可変遅延回路６００は、図４の遅延生成回路５００を備えており、この遅延生成回路５００に、入力信号として、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが入力され、出力信号として、所望の遅延が挿入されたテスト信号ＴＥＳＴ１'、ＴＥＳＴ２'、ＴＥＳＴ３'が出力される。
【００６６】
この図１２に示すテスト信号の波形は、本実施形態に係る可変遅延回路２１０に入力されるテスト信号の波形でもある。すなわち、図１２に示すテスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが、本実施形態に係る可変遅延回路２１０の入力信号ＩＮＳとして入力されると、図１０に示す波形のテスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが、ＥＸＯＲ回路５１２から出力されるのである。なお、図１１の可変遅延回路６００には、反転制御信号ＣＮＴは必要とされていないため、入力されない。
【００６７】
これら図１０及び図１２において、試験期間Ｔ１、Ｔ２、Ｔ３は、テスト信号を供給して試験を行う単位を示している。例えば、１度に１つの被試験デバイスに対して試験を行う場合を想定すると、この１つの被試験デバイスに対して試験が開示され、終了するまでが、１つの試験期間となる。この間、様々な波形のテスト信号が被試験デバイスに供給される。１度に複数の被試験デバイスに対して同時に試験を行う場合を想定すると、試験期間Ｔ１、Ｔ２、Ｔ３は、複数の被試験デバイスに対して行う１つの試験期間を表している。換言すれば、被試験デバイスの試験を行うための一連のテスト信号の開始から終了までが、１つの試験期間となる。
【００６８】
図１０から分かるように、本実施形態に係る可変遅延回路２１０においては、反転制御信号ＣＮＴのハイレベルとローレベルとが、１試験期間毎に切り替わる。このため、図４の可変遅延回路２１０における遅延生成回路５００は、試験期間毎に、正論理と負論理が交互に切り替わるようになる。上述したように、反転制御信号ＣＮＴは、制御コンピュータユニット４１０が生成するが、この制御コンピュータユニット４１０は、被試験デバイスに供給するテスト信号も生成する。このため、被試験デバイスにテスト信号を供給して試験を行うための試験期間が終了した時点で、制御コンピュータユニット４１０は、この反転制御信号ＣＮＴの論理レベルを反転して、次の被試験デバイスの試験を行う。
【００６９】
例えば、この図１０の例においては、試験期間Ｔ１では、反転制御信号ＣＮＴがローレベルである。このため、この反転制御信号ＣＮＴが入力された可変遅延回路２１０の遅延生成回路５００は、正論理で動作する。続いて、試験期間Ｔ２では、反転制御信号ＣＮＴがハイレベルである。このため、この反転制御信号ＣＮＴが入力された可変遅延回路２１０の遅延生成回路５００は、負論理で動作する。試験期間Ｔ３では、反転制御信号ＣＮＴがローレベルである。このため、この反転制御信号ＣＮＴが入力された可変遅延回路２１０の遅延生成回路５００は、正論理で動作する。
【００７０】
この結果、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが１試験期間毎に反転するので、数多くの被試験デバイスの試験を行うテスト工程全体でみると、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂがハイレベル（電源電圧ＶＤＤ）になる時間と、ローレベル（０Ｖ）になる時間とを、同一にすることができる。このため、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇を、均一にすることができる。
【００７１】
図１３は、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇とが、同一だった場合における、入力信号が３個の遅延バッファ回路ＤＢ（つまり６個のＣＭＯＳインバータ）を伝播する際の信号波形の一例を示す図であり、上述した図７乃至図９に対応する図である。この図１３から分かるように、ノードａとノードｂに現れた信号波形を見ると、前段のＣＭＯＳインバータＣＭＩ１を通過して、ハイレベルからローレベルに切り替わる立ち下がりでは、遅延時間が減少している。しかし、ノードｂとノードｃに現れた波形をみると、この立ち下がった波形が、後段のＣＭＯＳインバータＣＭＩ２を通過して、ローレベルからハイレベルに立ち上がる際には、遅延時間が増大している。これは、他の遅延バッファ回路ＤＢの前段と後段のＣＭＯＳインバータＣＭＩ１、ＣＭＩ２でも同様であり、遅延時間の増減は相殺されることを意味している。このため、ノードｇに現れる信号波形は、立ち上がりの遅延時間と立ち下がりの遅延時間は実質的に等しくなり、ノードａに入力された信号波形に歪みを生じさせることなく、遅延時間を挿入することができる。
【００７２】
一方、従来の図１２の例においては、テスト信号ＴＥＳＴ１Ｂ、ＴＥＳＴ２Ｂ、ＴＥＳＴ３Ｂが試験期間毎に反転しないため、入力される信号の波形によって、ハイレベル（電源電圧ＶＤＤ）になる時間が長いＣＭＯＳインバータと、ローレベル（０Ｖ）になる時間が長いＣＭＯＳインバータとができてしまう。例えば、テスト信号ＴＥＳＴ１Ｂが入力される可変遅延回路２１０では、ハイレベルのテスト信号ＴＥＳＴ１Ｂが入力されている時間よりも、ローレベルのテスト信号ＴＥＳＴ１Ｂが入力されている時間の方が長い。このため、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇よりも、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇の方が、大きくなってしまう。この結果、図９を用いて説明したように、ノードｇに現れる信号波形は、ローレベルからハイレベルに切り替わる立ち上がりの遅延時間が、ハイレベルからローレベルに切り替わる立ち下がりの遅延時間よりも、小さくなり、信号波形のハイレベルの期間が長くなってしまう。
【００７３】
また、例えば、テスト信号ＴＥＳＴ２Ｂが入力される可変遅延回路２１０では、ローレベルのテスト信号ＴＥＳＴ２Ｂが入力されている時間よりも、ハイレベルのテスト信号ＴＥＳＴ２Ｂが入力されている時間の方が長い。このため、遅延バッファ回路ＤＢの後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇よりも、前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇の方が、大きくなってしまう。この結果、図８を用いて説明したように、ノードｇに現れる信号波形は、ローレベルからハイレベルに切り替わる立ち上がりの遅延時間が、ハイレベルからローレベルに切り替わる立ち下がりの遅延時間よりも、大きくなり、信号波形のハイレベルの期間が短くなってしまう。
【００７４】
このテスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂと同じことが、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａにも言える。すなわち、図２に示したパッケージＩＣ２００内に設けられている各出力制御回路ＯＴＣＴＬ１〜ＯＴＣＴＬ８の可変遅延回路２１０においては、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａとテスト信号ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂが１試験期間毎に反転するので、数多くの被試験デバイスの試験を行うテスト工程全体でみると、テスト信号ＴＥＳＴ１Ａ〜ＴＥＳＴ８Ａ、ＴＥＳＴ１Ｂ〜ＴＥＳＴ８Ｂがハイレベル（電源電圧ＶＤＤ）になる時間と、ローレベル（０Ｖ）になる時間とを、同一にすることができる。このため、遅延バッファ回路ＤＢの前段に設けられているＣＭＯＳインバータＣＭＩ１を構成するＭＯＳトランジスタＰＭ１、ＮＭ１の閾値電圧Ｖｔｈの上昇と、後段に設けられているＣＭＯＳインバータＣＭＩ２を構成するＭＯＳトランジスタＰＭ２、ＮＭ２の閾値電圧Ｖｔｈの上昇を、このパッケージＩＣ２００内で、均一にすることができるのである。
【００７５】
以上のように、本実施形態に係る遅延信号生成回路３００によれば、パッケージＩＣ２００の内部に設けられた可変遅延回路２１０を用いて、電源供給回路４３０を構成し、この可変遅延回路２１０で生じる遅延が、予め定められた遅延時間となるように、このパッケージＩＣ２００に供給する電源電圧を制御することとした。このため、同じパッケージＩＣ２００内で、この電源電圧に基づいて動作する他の可変遅延回路２１０の遅延時間も、予め定められた遅延時間となるように制御することができる。
【００７６】
したがって、このパッケージＩＣ２００内に設けられている可変遅延回路２１０の遅延時間に、製造バラツキや温度変化に起因する変動が生じたとしても、パッケージＩＣ２００に供給する電源電圧を調整することにより、これを吸収することができる。換言すれば、電源供給回路４３０に設けられた可変遅延回路２１０を、パッケージＩＣ２００内の他の可変遅延回路２１０を代表する回路であるととらえ、この代表の可変遅延回路２１０の遅延時間が、予め定められた遅延時間となるように電源の電圧を制御することにより、他の可変遅延回路２１０も同様に、予め定められた遅延時間に修正されると考えられるのである。
【００７７】
さらに、本実施形態に係る遅延信号生成回路３００によれば、パッケージＩＣ２００内に設けられた可変遅延回路２１０の遅延生成回路５００を、反転制御信号ＣＮＴにより、所定の周期である１試験期間毎に、正論理と負論理を切り換えて、動作させるようにしたので、遅延生成回路５００内に設けられた遅延バッファ回路ＤＢを構成するＭＯＳトランジスタの閾値電圧の上昇を、前段のＣＭＯＳインバータＣＭＩ１と後段のＣＭＯＳインバータＣＭＩ２とで揃えることができる。このため、可変遅延回路２１０の遅延生成回路５００に入力された信号に変形を生じさせることなく、遅延時間を挿入することができる。
【００７８】
また、電源供給回路４３０の一部を構成する可変遅延回路２１０と、同じパッケージＩＣ２００内の他の部分に設けられた可変遅延回路２１０におけるＭＯＳトランジスタの閾値の上昇を均一なものとさせることができ、電源供給回路４３０による電源電圧の制御により、このパッケージＩＣ２００内に設けられた可変遅延回路２１０の遅延時間の制御を、より有効に働かせることができるようになる。
【００７９】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、１試験期間毎に、反転制御信号ＣＮＴのハイレベルとローレベルとを切り換えて、１試験期間毎に、可変遅延回路２１０の正論理と負論理を反転させることとしたが、この切り替えの周期は、１試験期間に限られるものではない。例えば、２試験期間毎、４試験期間毎など、所定の周期で、反転制御信号ＣＮＴのハイレベルとローレベルとを切り換えて、可変遅延回路２１０の正論理と負論理を反転させてもよい。
【００８０】
また、上述した実施形態では、可変遅延回路２１０に、正論理と負論理とを所定の周期で切り替えるための正負反転回路５１０を設けることとしたが、この正負反転回路５１０は省くことも可能である。例えば、１つのパッケージＩＣ２００内の可変遅延回路２１０における遅延バッファ回路ＤＢを構成するＭＯＳトランジスタの閾値の変動が同一傾向を示す場合や、そもそも無視できるような場合には、可変遅延回路２１０に正負反転回路５１０を設ける必要はない。
【００８１】
また、上述した実施形態では、遅延バッファ回路ＤＢをＭＯＳトランジスタで構成する場合を例に説明したが、これは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタに限られるものではなく、例えば、ＭＩＳ（Metal Insulator Semiconductor）トランジスタなどの電界効果型トランジスタで構成する場合であっても、本発明を提供することができる。さらには、製造バラツキや温度変化で遅延時間が変動するとともに、ハイレベル又はローレベルの状態が継続することにより閾値電圧が変化してしまうトランジスタで遅延バッファ回路ＤＢを構成している場合には、本発明を適用することができる。
【００８２】
また、上述した実施形態では、制御コンピュータユニット４１０が生成した反転制御信号ＣＮＴは、パッケージＩＣ２００に設けられた反転制御信号入力端子を介して、パッケージＩＣ２００に入力されるようにしたが、この反転制御信号ＣＮＴは、レジスタを介して、入力されるようにしてもよい。例えば、制御コンピュータユニット４１０は、反転制御信号を生成し、この生成した反転制御信号に相当する値を、パッケージＩＣ２００のレジスタに書き込み、このレジスタに書き込まれた値に応じて、パッケージＩＣ２００は、反転制御信号ＣＮＴを生成し、可変遅延回路２１０に供給するようにしてもよい。
【００８３】
また、上述した実施形態では、電源供給回路４３０の遅延位相比較回路４２０は、基準クロック信号ＣＬＫの半周期分の遅延時間を可変遅延回路２１０で生成して、基準クロック信号ＣＬＫの位相と、可変遅延回路２１０で遅延されたクロック信号の位相とを比較したが、位相の比較手法はこれに限定されるものではない。例えば、遅延位相比較回路４２０は、基準クロック信号ＣＬＫの１周期分の遅延時間を可変遅延回路２１０で生成して、基準クロック信号ＣＬＫの位相と比較するようにしてもよい。
【００８４】
また、上述した実施形態では、電源供給回路４３０以外の部分に設けられた可変遅延回路２１０に入力される入力信号が、テスト信号である場合を例に、本発明を説明したが、この可変遅延回路２１０に入力される入力信号は、テスト信号に限られるものではなく、クロック信号や制御信号など、様々な種類の信号が入力信号として入力される場合でも、本発明を適用することができる。
【００８５】
また、上述した実施形態では、パッケージＩＣ２００で用いられている遅延回路が、遅延時間を変更できる可変遅延回路２１０である場合を例に本発明を説明したが、本発明で用いられる遅延回路は、必ずしも遅延時間を変更できる必要はない。すなわち、入力信号に対して、予め定められた所定の遅延時間を挿入して、遅延出力信号として出力する遅延回路であれば、本発明を適用することができる。
【００８６】
また、上述した実施形態では、電源供給回路４３０を構成する回路のうち、フィルタ回路４６０と電源電圧供給回路４７０とをパッケージＩＣ２００の外部に設け、遅延位相比較回路４２０をパッケージＩＣ２００の内部に設けることとしたが、パッケージＩＣ２００の内部に設ける回路構成分と、パッケージＩＣ２００の外部に設ける回路構成部分とを、どのように切り分けるかは任意に変更可能である。
【符号の説明】
【００８７】
２００ パッケージＩＣ
２１０ 可変遅延回路
３００ 遅延信号生成回路
４００ 電源制御ループ回路
４１０ 制御コンピュータユニット
４２０ 遅延位相比較回路
４３０ 電源供給回路
４４０ インバータ
４５０ 基準クロック信号生成ユニット
４６０ フィルタ回路
４７０ 電源電圧供給回路
５００ 遅延生成回路
５１０ 正負反転回路
【特許請求の範囲】
【請求項１】
入力信号が入力され、前記入力信号を、所定の時間遅延させて、遅延出力信号として出力する、１又は複数の第１遅延回路であって、供給される電源の電圧によって、その遅延時間が変化する第１遅延回路と、
入力クロック信号が入力され、前記入力クロック信号を、所定の時間遅延させて、遅延クロック信号として出力する、第２遅延回路であって、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、
を備えるとともに、
前記制御電源回路は、前記入力クロック信号と前記遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する、
ことを特徴とする遅延信号生成回路。
【請求項２】
前記第１遅延回路は、正論理で前記入力信号に基づいて前記遅延出力信号を出力する期間と、負論理で前記入力信号に基づいて前記遅延出力信号を出力する期間とが、所定の周期で切り替わるように構成されており、
前記第２遅延回路は、正論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間と、負論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間とが、所定の周期で切り替わるように構成されている、
ことを特徴とする請求項１に記載の遅延信号生成回路。
【請求項３】
前記第１遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第１正負反転回路と、
前記第１正負反転回路を介して前記入力信号が入力され、前記入力信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延出力信号を生成し、前記正負反転回路に出力する、第１遅延生成回路と、
を備えており、
前記第１正負反転回路は、
反転制御信号と前記入力信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力信号の論理レベルを反転することなく前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力信号の論理レベルを反転して、前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転して出力する、
とともに、
前記第２遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第２正負反転回路と、
前記第２正負反転回路を介して前記入力クロック信号が入力され、前記入力クロック信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延クロック信号を生成し、前記第２正負反転回路に出力する、第２遅延生成回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力クロック信号の論理レベルを反転することなく前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力クロック信号の論理レベルを反転して、前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転して出力する、
ことを特徴とする請求項２に記載の遅延信号生成回路。
【請求項４】
前記遅延バッファ回路は、入力された信号を反転して出力する第１インバータと第２インバータとを直列に接続して構成されている、ことを特徴とする請求項３に記載の遅延信号生成回路。
【請求項５】
前記第１インバータと前記第２インバータは、それぞれ、ＭＩＳトランジスタにより構成されている、ことを特徴とする請求項４に記載の遅延信号生成回路。
【請求項６】
前記第１インバータと前記第２インバータは、それぞれ、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続して構成されたＣＭＯＳインバータにより構成されている、ことを特徴とする請求項４に記載の遅延信号生成回路。
【請求項７】
前記第１正負反転回路は、
前記反転制御信号と前記入力信号とが入力され、その排他的論理和を、前記第１遅延生成回路に出力する、第１論理回路と、
前記反転制御信号と前記遅延出力信号とが入力され、その排他的論理和を出力する、第２論理回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、その排他的論理和を、前記第２遅延生成回路に出力する、第３論理回路と、
前記反転制御信号と前記遅延クロック信号とが入力され、その排他的論理和を出力する、第４論理回路と、
を備える、
ことを特徴とする請求項３乃至請求項６のいずれかに記載の遅延信号生成回路。
【請求項８】
前記第１遅延回路に入力される前記入力信号は、被試験デバイスの試験を行うためのテスト信号であり、
前記第１遅延回路と前記第２遅延回路において、前記正論理と前記負論理とを切り替える前記所定の周期は、１又は複数の被試験デバイスに対して前記テスト信号を供給して１つの試験を行う試験期間を単位として定められる、ことを特徴とする請求項２乃至請求項７のいずれかに記載の遅延信号生成回路。
【請求項９】
前記第１遅延回路と前記第２遅延回路においては、前記正論理と前記負論理とを、１試験期間毎に切り替える、ことを特徴とする請求項８に記載の遅延信号生成回路。
【請求項１０】
所定の周期で第１の論理レベルと第２の論理レベルとが切り替わる反転制御信号と、前記第１の論理レベルと前記第２の論理レベルとにより形成された所定の波形の第１信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第１信号の論理レベルを反転することなく第２信号として出力するか、前記第１信号の論理レベルを反転して第２信号として出力するかを切り替えて出力する、第１切替回路と、
前記第１切替回路から出力された前記第２信号が入力され、前記第２信号に、所定の遅延時間を挿入して、第３信号として出力する、遅延生成回路と、
前記反転制御信号と、前記遅延生成回路から出力された前記第３信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第３信号の論理レベルを反転することなく第４信号として出力するか、前記第３信号の論理レベルを反転して第４信号として出力するかを切り替えて出力する、第２切替回路と、
を備えることを特徴とする遅延回路。
【請求項１】
入力信号が入力され、前記入力信号を、所定の時間遅延させて、遅延出力信号として出力する、１又は複数の第１遅延回路であって、供給される電源の電圧によって、その遅延時間が変化する第１遅延回路と、
入力クロック信号が入力され、前記入力クロック信号を、所定の時間遅延させて、遅延クロック信号として出力する、第２遅延回路であって、前記第１遅延回路と同一の回路構成を有しており、供給される電源の電圧によって、その遅延時間が変化する第２遅延回路と、前記第１遅延回路と前記第２遅延回路に電源を供給する、制御電源回路とを有する、電源供給回路と、
を備えるとともに、
前記制御電源回路は、前記入力クロック信号と前記遅延クロック信号との間の位相差を検出し、前記位相差に基づいて、前記入力クロック信号と前記遅延クロック信号との間の位相差が解消されるように、前記第１遅延回路と前記第２遅延回路に供給する電源の電圧を制御する、
ことを特徴とする遅延信号生成回路。
【請求項２】
前記第１遅延回路は、正論理で前記入力信号に基づいて前記遅延出力信号を出力する期間と、負論理で前記入力信号に基づいて前記遅延出力信号を出力する期間とが、所定の周期で切り替わるように構成されており、
前記第２遅延回路は、正論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間と、負論理で前記入力クロック信号に基づいて前記遅延クロック信号を出力する期間とが、所定の周期で切り替わるように構成されている、
ことを特徴とする請求項１に記載の遅延信号生成回路。
【請求項３】
前記第１遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第１正負反転回路と、
前記第１正負反転回路を介して前記入力信号が入力され、前記入力信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延出力信号を生成し、前記正負反転回路に出力する、第１遅延生成回路と、
を備えており、
前記第１正負反転回路は、
反転制御信号と前記入力信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力信号の論理レベルを反転することなく前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力信号の論理レベルを反転して、前記第１遅延生成回路に出力し、前記第１遅延生成回路から入力された前記遅延出力信号の論理レベルを反転して出力する、
とともに、
前記第２遅延回路は、
前記正論理と前記負論理とを反転して切り替える、第２正負反転回路と、
前記第２正負反転回路を介して前記入力クロック信号が入力され、前記入力クロック信号に、１又は複数の遅延バッファ回路を用いて、前記遅延時間を挿入して、前記遅延クロック信号を生成し、前記第２正負反転回路に出力する、第２遅延生成回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、
前記反転制御信号が第１論理レベルである場合には、前記入力クロック信号の論理レベルを反転することなく前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転することなく出力するとともに、
前記反転制御信号が第２論理レベルである場合には、前記入力クロック信号の論理レベルを反転して、前記第２遅延生成回路に出力し、前記第２遅延生成回路から入力された前記遅延クロック信号の論理レベルを反転して出力する、
ことを特徴とする請求項２に記載の遅延信号生成回路。
【請求項４】
前記遅延バッファ回路は、入力された信号を反転して出力する第１インバータと第２インバータとを直列に接続して構成されている、ことを特徴とする請求項３に記載の遅延信号生成回路。
【請求項５】
前記第１インバータと前記第２インバータは、それぞれ、ＭＩＳトランジスタにより構成されている、ことを特徴とする請求項４に記載の遅延信号生成回路。
【請求項６】
前記第１インバータと前記第２インバータは、それぞれ、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続して構成されたＣＭＯＳインバータにより構成されている、ことを特徴とする請求項４に記載の遅延信号生成回路。
【請求項７】
前記第１正負反転回路は、
前記反転制御信号と前記入力信号とが入力され、その排他的論理和を、前記第１遅延生成回路に出力する、第１論理回路と、
前記反転制御信号と前記遅延出力信号とが入力され、その排他的論理和を出力する、第２論理回路と、
を備えており、
前記第２正負反転回路は、
前記反転制御信号と前記入力クロック信号とが入力され、その排他的論理和を、前記第２遅延生成回路に出力する、第３論理回路と、
前記反転制御信号と前記遅延クロック信号とが入力され、その排他的論理和を出力する、第４論理回路と、
を備える、
ことを特徴とする請求項３乃至請求項６のいずれかに記載の遅延信号生成回路。
【請求項８】
前記第１遅延回路に入力される前記入力信号は、被試験デバイスの試験を行うためのテスト信号であり、
前記第１遅延回路と前記第２遅延回路において、前記正論理と前記負論理とを切り替える前記所定の周期は、１又は複数の被試験デバイスに対して前記テスト信号を供給して１つの試験を行う試験期間を単位として定められる、ことを特徴とする請求項２乃至請求項７のいずれかに記載の遅延信号生成回路。
【請求項９】
前記第１遅延回路と前記第２遅延回路においては、前記正論理と前記負論理とを、１試験期間毎に切り替える、ことを特徴とする請求項８に記載の遅延信号生成回路。
【請求項１０】
所定の周期で第１の論理レベルと第２の論理レベルとが切り替わる反転制御信号と、前記第１の論理レベルと前記第２の論理レベルとにより形成された所定の波形の第１信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第１信号の論理レベルを反転することなく第２信号として出力するか、前記第１信号の論理レベルを反転して第２信号として出力するかを切り替えて出力する、第１切替回路と、
前記第１切替回路から出力された前記第２信号が入力され、前記第２信号に、所定の遅延時間を挿入して、第３信号として出力する、遅延生成回路と、
前記反転制御信号と、前記遅延生成回路から出力された前記第３信号とが入力され、前記反転制御信号の論理レベルに基づいて、前記第３信号の論理レベルを反転することなく第４信号として出力するか、前記第３信号の論理レベルを反転して第４信号として出力するかを切り替えて出力する、第２切替回路と、
を備えることを特徴とする遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−２８８２７３（Ｐ２０１０−２８８２７３Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２０１０−１１６５５０（Ｐ２０１０−１１６５５０）
【出願日】平成２２年５月２０日（２０１０．５．２０）
【分割の表示】特願２００９−１４２０７１（Ｐ２００９−１４２０７１）の分割
【原出願日】平成２１年６月１５日（２００９．６．１５）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２２年５月２０日（２０１０．５．２０）
【分割の表示】特願２００９−１４２０７１（Ｐ２００９−１４２０７１）の分割
【原出願日】平成２１年６月１５日（２００９．６．１５）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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