デジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法
【課題】周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現できるようにする。
【解決手段】デジタル制御発振回路１０は、複数の第１の可変容量素子からなる第１の容量素子群１４及び複数の第２の可変容量素子からなる第２の容量素子群１４を含む可変容量部１２を有し、可変容量部１２の容量値に対応した発振周波数の信号を生成する発振部を備えている。第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上である
【解決手段】デジタル制御発振回路１０は、複数の第１の可変容量素子からなる第１の容量素子群１４及び複数の第２の可変容量素子からなる第２の容量素子群１４を含む可変容量部１２を有し、可変容量部１２の容量値に対応した発振周波数の信号を生成する発振部を備えている。第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上である
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に用いるデジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法に関する。
【背景技術】
【０００２】
半導体の微細化、高速化に伴い、発振回路をアナログ電圧ではなく、デジタル値により制御するデジタル制御発振（ＤＣＯ）回路を用いた周波数シンセサイザが検討されている（例えば、特許文献１及び特許文献２を参照。）。
【０００３】
図１９は従来のＤＣＯ回路の一例を示している。図１９に示すように、従来のＤＣＯ回路は、インダクタ２０１と可変容量部２０２とを有している。インダクタ２０１と可変容量部２０２とはＬＣタンク回路を形成し、インダクタ２０１のインダクタンスと可変容量部２０２の容量値とに応じた周波数の信号を発振する。
【０００４】
可変容量部２０２は、それぞれが複数のバラクタ素子からなる容量素子群２０３〜２０５を有している。各バラクタ素子は、容量値が低い低容量状態と容量値が高い高容量状態との間を容量値が変化する可変容量素子である。従って、各容量素子群に制御信号を与えてバラクタ素子の容量値を低容量状態から高容量状態にすることにより可変容量部２０２の容量値が変化する。
【０００５】
また、単位制御信号あたりの周波数の変化量、つまり１個の可変容量素子の容量値を低容量状態から高容量状態に切り換えた際の周波数の変化量は、容量素子群ごとに異なっており、例えば、容量素子群２０３では３ＭＨｚ変化し、容量素子群２０４では３２０ＫＨｚ変化し、容量素子群２０５では１０ＫＨｚ変化する。これにより、各容量素子群は図２０に示すように異なる発振周波数範囲をカバーする。また、各容量素子群がカバーする発振周波数範囲は互いにオーバーラップしている。従って、ＤＣＯ回路１１２の発振周波数を、細かいステップで変化させることも、大きく変化させることも可能である。
【特許文献１】特開２００２−３３６６０号公報
【特許文献２】米国特許６７３４７４１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のデジタル制御発振回路には、以下のような問題がある。広範囲な変調を行う場合には、量子化ノイズの増大を抑えるために、広範囲な周波数可変を行うと共に、最小周波数変化をできるだけ小さくし且つ変化量が一定となるようにする必要がある。
【０００７】
量子化ノイズの増大を押さえるためには、単位制御信号に対する周波数変化を一定に維持しなければならない。このため、広帯域に変調する場合には最小周波数変化量、すなわち可変容量部の最小容量変化値を一定に維持しながら制御ビット数を増やす必要がある。
【０００８】
従来のＤＣＯ回路は、可変容量部が３つの容量素子群からなり広範囲な周波数可変が可能である。しかし、各容量素子群を操作した際の発振周波数の変化は互いに独立である。このため、広範囲に変調を行うためには、容量素子群２０５に含まれるバラクタ素子の数を増やし、周波数を直線的に変化させることができる範囲を広く確保する必要がある。、例えば発振周波数を直線的に６４ステップ変化させようとすると容量素子群２０５には少なくとも６３個のバラクタ素子が必要となる。このため、可変容量部の占有面積ひいてはＤＣＯ回路の占有面積が増大してしまうという問題がある。また、容量素子群２０５に含まれるバラクタ素子を１個ずつ制御するためには６４本の制御線が必要となる。制御線の占有面積がさらに増大すると共に、面積の増大によって寄生容量がさらに増加してしまう。
【０００９】
このように単位容量を小さくしたまま制御ビット数を増やしていくと、容量素子の占有面積及び制御線の占有面積が増大する。また面積の増大に伴い寄生容量も増加する。寄生容量の増加は、発振周波数の可変範囲を狭くする原因となるという問題がある。
【００１０】
本発明は、前記従来の問題を解決し、発振周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明はデジタル制御発振回路を、複数の可変容量素子からなる容量素子群を２つ以上有し且つ一の容量素子群に含まれる可変容量素子の容量変化量は、他の容量素子群に含まれる可変容量素子の容量変化量の整数倍である構成とする。
【００１２】
具体的に、本発明に係るデジタル制御発振回路は、第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを切り換え可能な複数の第１の可変容量素子からなる第１の容量素子群及び第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを切り換え可能な複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、可変容量部の容量値に対応した発振周波数の信号を生成する発振部を備え、第２の容量状態と第１の容量状態との容量値の差である第１の容量変化量は、第４の容量状態と第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上であることを特徴とする。
【００１３】
本発明のデジタル制御発振回路によれば、第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であるため、第２の可変容量素子による発振周波数の制御と、第１の可変容量素子による発振周波数の制御とをリニアにつなぐことができる。従って、１ステップあたりの容量変化を常に一定にすることができる。従って、可変容量部の容量値を広い範囲で線形性を確保しつつ変化させることができる。また、第２の可変容量素子のみを用いる場合と比べて、可変容量素子の数を減らすことができ、可変容量部の占有面積を低減することができる。
【００１４】
本発明のデジタル制御発振回路において可変容量部は、第５の容量状態と該第５の容量状態よりも容量値が大きい第６の容量状態とを切り換え可能な複数の第３の可変容量素子を含む第３の容量素子群を有し、第６の容量状態と第５の容量状態との容量値の差である第３の容量変化量は、第２の容量変化量と等しく、第３の容量素子群は、ΣΔ変調により制御することが好ましい。
【００１５】
本発明のデジタル制御発振回路において可変容量部は、発振周波数を粗調整するための、粗調整用容量素子群を有していることが好ましい。
【００１６】
本発明に係る周波数シンセサイザは、それぞれが第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを有する複数の第１の可変容量素子からなる第１の容量素子群及びそれぞれが第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを有する複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、可変容量部の容量値に対応した発振周波数の信号を生成するデジタル制御発振部と、各第１の可変容量素子に対して第１の容量状態と第２の容量状態とを切り換え、各第２の可変容量素子に対して第３の容量状態と第４の容量状態とを切り換えることにより可変容量部の容量値を制御して、発振周波数を制御する発振周波数制御部とを備え、第２の容量状態と第１の容量状態との容量値の差である第１の容量変化量は、第４の容量状態と第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上であることを特徴とする。
【００１７】
本発明の周波数シンセサイザによれば、第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であるため、第２の可変容量素子による発振周波数の制御と、第１の可変容量素子による発振周波数の制御とをリニアにつなぐことができる。従って、広い周波数範囲にわたって、可変容量部の容量値を直線的に変化させることができる。また、第２の可変容量素子のみを用いる場合と比べて、可変容量素子の数を減らすことができ、可変容量部の占有面積を低減することができる。
【００１８】
本発明の周波数シンセサイザにおいて、発振周波数制御部は、第２の容量状態とする第１の可変容量素子を選択する第１の容量素子選択回路と、第４の状態とする第２の可変容量素子を選択する第２の容量素子選択回路と、基準周波数信号を発生する基準周波数信号生成部と、デジタル制御発振部の出力に基づいて比較信号を生成する比較信号生成部と、基準周波数信号と比較信号との位相及び周波数の少なくとも一方を比較して差分信号を出力する信号比較部と、差分信号に基づいて第１の容量素子選択回路及び第２の容量素子選択回路を制御する多ビットのデジタル制御信号を生成するループゲイン調整部とを有し、デジタル制御信号は、第２の容量素子群の容量値を制御する下位ビット信号と、第１の容量素子群の容量値を制御する上位ビット信号とを含み、第１の容量素子選択回路は、上位ビット信号に対応する第１の可変容量素子を第２の容量状態とし、第２の容量素子選択回路は、下位ビット信号に対応する第２の可変容量素子を第４の容量状態とすることが好ましい。このような構成とすることにより、フェーズドロックループによる正確な発振周波数の制御が可能となる。
【００１９】
本発明の周波数シンセサイザにおいて、第１の容量素子選択回路は、上位ビット信号を対応するサーモメータコードに変換する第１のエンコーダであり、第２の容量素子選択回路は、下位ビット信号を対応するサーモメータコードに変換する第２のエンコーダであることが好ましい。
【００２０】
本発明の周波数シンセサイザにおいて、デジタル制御信号は、可変容量部の容量値を第２の容量変化量よりも細かく変化させるための分数部ビット信号を含み、発振周波数制御部は、分数部ビット信号をΣΔ変調するΣΔ変調部と、ΣΔ変調された分数部ビット信号と下位ビット信号とを加算する加算器と有していることが好ましい。このような構成とすることにより、第２の容量素子群を分数部のデータによりΣΔ変調してコントロールすることができる。
【００２１】
本発明の周波数シンセサイザにおいて、発振周波数制御部は、切換クロックを生成する切換クロック部を有し、第１の容量素子選択回路は、第２の容量状態とする第１の可変容量素子の組み合わせを切換クロックに基づいて切り換え、第２の容量素子選択回路は、第４の容量状態とする第２の可変容量素子の組み合わせを切換クロックに基づいて切り換えることが好ましい。このような構成とすることにより、第１の容量素子群及び第２の容量素子群をダイナミックエレメントマッチングにより制御することができ、直線性をさらに向上させることができる。
【００２２】
本発明の周波数シンセサイザにおいて、可変容量部は、複数の第３の可変容量素子を含む第３の容量素子群を有し、デジタル制御信号は、第３の容量素子群を制御する分数部ビット信号を含み、発振周波数制御部は、分数部ビット信号をΣΔ変調するΣΔ変調部と、ΣΔ変調された分数部ビット信号を対応するサーモメータコードに変換する第３の容量素子選択回路とを有していることが好ましい。
【００２３】
本発明の周波数シンセサイザにおいて、第２の可変容量素子の個数は、２以上の整数値の２倍から１を減じた値以上であり、発振周波数制御部は、上位ビット信号から１を減算する減算回路と、下位ビット信号に２以上の整数値を加算する加算回路と、減算回路及び加算回路の駆動状態を切り換える演算回路制御部とを有し、演算回路制御部は、少なくとも上位ビット信号が１より大きい場合に、減算回路及び加算回路を動作状態とすることが好ましい。このような構成とすることにより、第１の容量変化と第２の容量変化との間にずれがある場合においても、容量変化の直線性を確保することができる。
【００２４】
本発明の周波数シンセサイザにおいて、第３の可変容量素子の個数は、２以上の整数値の２倍から１を減じた値以上であり、発振周波数制御部は、上位ビット信号から１を減算する減算回路と、ΣΔ変調された分数部ビット信号に２以上の整数値を加算する加算回路と、減算回路及び加算回路の駆動状態を切り換える演算回路制御部とを有し、演算回路制御部は、デジタル制御データに基づいて、減算回路及び加算回路を動作状態とすることが好ましい。
【００２５】
本発明の周波数シンセサイザにおいて、演算回路制御部は、下位ビット信号に基づいて、減算回路及び加算回路を動作状態とする期間を制御することが好ましい。
【００２６】
本発明の周波数シンセサイザにおいて、演算回路制御部は、ΣΔ変調部と同期して減算回路及び加算回路を動作状態とする期間を制御することが好ましい。
【００２７】
この場合において、２以上の整数値をｍ、下位ビット信号の値をｋ、減算回路及び加算回路を動作状態とする期間をＴon、減算回路及び加算回路を停止状態とする期間をＴoffとすると、Ｔon：Ｔoff＝ｋ：ｍ−ｋであることが好ましい。
【００２８】
本発明の周波数シンセサイザにおいて、各第１の可変容量素子と、第２の可変容量素子とは互いに物理的構造が異なっていてもよい。
【００２９】
本発明の周波数シンセサイザにおいて、各第１の可変容量素子は、配線間容量素子とスイッチとを含み、各第２の可変容量素子は、ＭＯＳバラクタ素子であってもよい。
【００３０】
本発明の周波数シンセサイザにおいて、発振周波数制御部は、デジタル制御データの値を可変容量部の容量値に基づいて補正する制御データ補正回路を有していることが好ましい。
【００３１】
この場合において、制御データ補正回路は、デジタル制御データの単位変化量あたりの発振周波数の変化量が一定となるようにデジタル制御データを補正してもよい。また、デジタル制御データは、基準となる周波数におけるデジタル制御データの単位変化量あたりの前記周波数の変化量である制御感度に基づいて生成され、制御データ補正回路は、デジタル制御データに発振周波数と基準となる周波数との比率に応じた係数を乗算して、デジタル制御データを補正してもよい。
【００３２】
本発明の周波数シンセサイザにおいて第２の可変容量素子の個数は、２以上の整数値から１を減じた数であることが好ましい。
【００３３】
本発明の周波数シンセサイザにおいて、可変容量部は、周波数を粗調整する粗調整用容量素子群を有していることが好ましい。
【００３４】
本発明の周波数シンセサイザにおいて、可変容量部は、周波数のチャネルを調整するチャネル調整用容量素子群を有していることが好ましい。
【００３５】
本発明に係る無線通信器は、本発明に係る周波数シンセサイザを有する受信回路及び送信回路の少なくとも一方を備えている。
【００３６】
本発明に係るデジタル制御発振回路の制御方法は、第１の容量変化量を有する複数の第１の可変容量素子を含む第１の容量素子群と、第１の容量変化量を２以上の整数値で除した第２の容量変化量を有する複数の第２の可変容量素子を含む第２の容量素子群とを有する可変容量部を備えたデジタル制御発振回路の発振周波数の制御方法を対象とし、第１の容量素子群を制御する上位ビットのデータと、第２の容量素子群を制御する下位ビットのデータとを含む多ビットのデジタル制御データを生成するステップ（ａ）と、デジタル制御データに基づいて第１の可変容量素子及び第２の可変容量素子を選択することにより、発振周波数をデジタル制御データに対応した周波数とするステップ（ｂ）とを備え、ステップ（ｂ）は、上位ビットのデータに対応した第１の可変容量素子の容量値を第１の容量状態から第２の容量変化量分変化した第２の容量状態にするステップ（ｂ１）と、下位ビットのデータに対応した第１の可変容量素子の容量値を第３の容量状態から第２の容量変化量分変化した第４の容量状態にするステップ（ｂ２）とを含むことを特徴とする。
【００３７】
本発明のデジタル制御発振回路の制御方法は、上位ビットのデータに対応する個数の第１の可変容量素子をオン状態とするステップと、下位ビットのデータに対応する個数の第２の可変容量素子をオン状態とするステップとにより、発振周波数をデジタル制御データに対応した周波数としている。このため、可変容量部の容量値が、上位ビットのデータに応じて第１の容量変化量分だけ変化し、下位ビットのデータに応じて第２の容量変化量分だけ変化する。また、第１の容量変化量が第２の容量変化量の整数倍である。従って、可変容量部の容量値を、デジタル制御データのデータに対応して直線的に変化させることが可能である。
【００３８】
本発明のデジタル制御発振回路の制御方法において、デジタル制御データは、分数部ビットのデータを含み、ステップ（ｂ）は、分数部ビットのデータをΣΔ変調するステップ（ｂ３）と、ステップ（ｂ２）よりも前に、ΣΔ変調した分数部ビットのデータを、下位ビットのデータに加算するステップ（ｂ４）とを含むことが好ましい。
【００３９】
本発明のデジタル制御発振回路の制御方法において、、可変容量部は、第２の容量変化量を有する複数の第３の可変容量素子を含む第３の容量素子群を有し、デジタル制御データは、分数部ビットのデータを含み、ステップ（ｂ）は、分数部ビットのデータをΣΔ変調するステップ（ｂ５）と、ΣΔ変調した分数部ビットのデータに対応した第３の可変容量素子を第５の容量状態から第２の容量変化量分変化した第６の容量状態にするステップ（ｂ６）とを含むことが好ましい。
【００４０】
本発明のデジタル制御発振回路の制御方法において、上位ビットのデータから１を減算し且つ下位ビットのデータに２以上の整数値を加算するステップ（ｃ）をさらに備え、ステップ（ｃ）はステップ（ｂ）よりも前に選択的に実行されることが好ましい。
【００４１】
本発明のデジタル制御発振回路の制御方法において、上位ビットのデータから１を減算し且つ分数部ビットのデータに２以上の整数値を加算するステップ（ｄ）をさらに備え、ステップ（ｄ）はステップ（ｂ）よりも前に選択的に実行されることが好ましい。
【００４２】
本発明のデジタル制御発振回路の制御方法において、デジタル制御データに基づいてステップ（ｄ）の実行を選択するステップ（ｅ）をさらに備えていることが好ましい。
【００４３】
本発明のデジタル制御発振回路の制御方法において、ステップ（ｅ）は、下位ビットのデータの値に基づいてステップ（ｄ）の実行を選択することが好ましい。
【００４４】
本発明のデジタル制御発振回路の制御方法において、ステップ（ｅ）は、ステップ（ｄ）がΣΔ変調と同期して行われるようにステップ（ｄ）の実行を選択することが好ましい。
【００４５】
本発明のデジタル制御発振回路の制御方法において、ステップ（ｅ）は、２以上の整数値をｍ、下位ビット信号の値をｋ、ステップ（ｄ）の実行を選択する期間をＴon、ステップ（ｄ）を実行しない期間をＴoffとすると、Ｔon：Ｔoff＝ｋ：ｍ−ｋとなるようにステップ（ｄ）の実行を選択することが好ましい。
【００４６】
本発明のデジタル制御発振回路の制御方法において、ステップ（ａ）は、基準となる基準信号を生成するステップ（ａ１）と、デジタル制御発振回路の出力信号に基づいて比較信号を生成するステップ（ａ２）と、基準信号と比較信号とを比較してずれを検出するステップ（ａ３）と、検出したずれに基づいてデジタル制御データを生成するステップ（ａ４）とを含むことが好ましい。
【００４７】
本発明のデジタル制御発振回路の制御方法において、ステップ（ａ）は、発振周波数を第１の周波数とする場合のデジタル制御データと、発振周波数を第２の周波数とする場合のデジタル制御データの変化量に基づいて、第１の周波数の近傍におけるデジタル制御データの単位変化量あたりの発振周波数の変化量である制御感度を算出するステップ（ａ５）と、
発振周波数を第３の周波数とするデジタル制御データを、制御感度及び第１の周波数と第３の周波数との比率に応じた係数を用いて算出するステップ（ａ６）とを含むことが好ましい。
【発明の効果】
【００４８】
本発明に係るデジタル制御発振回路及びその制御方法は、周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現でき、周波数シンセサイザ及びそれを用いた無線通信機器を実現できる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る周波数シンセサイザの回路構成を示している。図１に示すように本実施形態の周波数シンセサイザは、デジタル制御発振（ＤＣＯ）回路１０の発振周波数を発振周波数制御部２０によりループ制御するフェーズドロックループ（ＰＬＬ）回路である
ＤＣＯ回路１０は、インダクタ１１と可変容量部１２と負性抵抗生成部１３と出力アンプ１９とを有するＬＣ発振回路であり、可変容量部１２の容量値を変化させることにより、発振周波数を変化させることができる。
【００５０】
可変容量部１２は、第１の容量素子群１４と第２の容量素子群１５とを有している。第１の容量素子群１４は、印加する電圧によって第１の容量状態（低容量状態）と第１の容量状態よりも容量値が大きい第２の容量状態（高容量状態）との間で容量値が変化する複数の第１の可変容量素子により構成されている。第２の容量素子群１５は、印加する電圧によって第３の容量状態（低容量状態）と第３の容量状態よりも容量値が大きい第４の容量状態（高容量状態）との間で容量値が変化する複数の第２の可変容量素子により構成されている。従って、第１の可変容量素子及び第２の可変容量素子を低容量状態から高容量状態又は高容量状態から低容量状態に変化させることにより、第１の容量素子群１４の容量値及び第２の容量素子群１５の容量値を変化させることができる。
【００５１】
各第１の可変容量素子及び各第２の可変容量素子の容量状態の切り換えは、発振周波数制御部２０により行う。ＤＣＯ回路１０の出力は、比較信号生成部３６において分周及び積分等の処理が行われて、比較信号に変換される。比較信号は、信号比較部３４において基準信号と比較される。基準信号は、例えば基準信号作成部３５に入力された周波数選局データと参照周波数信号とから生成される。信号比較部３４は、比較信号と基準信号との位相、周波数又は位相と周波数との両方を比較し、そのずれに応じた比較結果を出力する。比較結果は、ループゲイン調整部３３により、適切なループゲインに調整されると共に、多ビットのデジタル制御データとして出力される。
【００５２】
多ビットのデジタル制御データは、分数部を表す桁（ビット）と、整数部を表す桁とを含んでいる。分数部を表す桁の桁数は、必要とする発振周波数の分解能に応じて決定すればよい。整数部は、さらに上位ビットと下位ビットに分割されている。上位ビット及び下位ビットの桁数は、第１の可変容量素子及び第２の可変容量素子の個数に応じて決定すればよい。
【００５３】
整数部上位ビットのデータは、第１の容量素子選択回路２１に入力される。整数部下位ビットのデータは、加算器３９によりΣΔ変調部３７によりΣΔ変調された分数部ビットのデータが加算され、第２の容量素子選択回路２２に入力される。ΣΔ変調部３７は、ＤＣＯ回路１０の出力からディザリングクロック発生部３８により生成されたディザリングクロックにより制御される。
【００５４】
本実施形態の第１の容量素子選択回路２１及び第２の容量素子選択回路２２はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第１の可変容量素子及び第２の可変容量素子をそれぞれ選択して高容量状態とする。これにより、可変容量部１２の容量値が変化し、ＤＣＯ回路１０の発振周波数が変化する。
【００５５】
信号比較部３４において比較信号と基準信号とのずれがなくなるようにＤＣＯ回路１０の発振周波数を制御することにより、必要とする発振周波数の信号を安定して生成することができる。
【００５６】
以下に、第１の実施形態に係る周波数シンセサイザの動作についてさらに詳細に説明する。説明を簡略化するため、以下においては、第１の可変容量素子及び第２の可変容量素子の個数はそれぞれ７個とし、整数部上位ビット、整数部下位ビット及び分数部のビット数はそれぞれ３ビットであるとする。
【００５７】
図２は、可変容量部１２の回路構成を示している。第１の容量素子群１４と第２の容量素子群１５とが並列に接続されている。第１の容量素子群１４は、それぞれが２個のバラクタから形成された７個の第１の可変容量素子１４ａ〜１４ｇが並列に接続されている。第２の容量素子群１５は、それぞれが２個のバラクタから形成された７個の第２の可変容量素子１５ａ〜１５ｇが並列に接続されている。
【００５８】
第１の容量素子群１４の第１の可変容量素子１４ａ〜１４ｇは、それぞれ選択信号線ＯＴＷ＿Ｃ１１〜ＯＴＷ＿Ｃ１７により第１の容量素子選択回路２１と接続されている。第２の容量素子群１５の第２の可変容量素子１５ａ〜１５ｇは、それぞれ選択信号線ＯＴＷ＿Ｃ２１〜ＯＴＷ＿Ｃ２７により第２の容量素子選択回路２２と接続されている。
【００５９】
図３（ａ）及び（ｂ）は、それぞれ第１の可変容量素子及び第２の可変容量素子の容量値と選択信号線の電圧との関係を示している。第１の可変容量素子は、選択信号線に印加された電圧がＶLの際には高容量状態となり容量値がＣH１となり、選択信号線に印加された電圧がＶHの際には低容量状態となり容量値はＣL１となる。従って、選択信号線に印加する電圧をＶLからＶHに変化させた際の容量値の変化量はＣH１−ＣL１＝ΔＣ１となる。一方、第２の可変容量素子は、選択信号線に印加された電圧がＶLの際には高容量状態となり容量値がＣH２となり、選択信号線に印加された電圧がＶHの際には低容量状態となり容量値はＣL２となる。従って、選択信号線に印加する電圧をＶLからＶHに変化させた際の容量値の変化量はＣH２−ＣL２＝ΔＣ２となる。また、ΔＣ１はΔＣ２の８倍となるように設定されている。
【００６０】
このような構成とすることにより可変容量部１２の容量値は、ΔＣ２ずつ６４ステップ変化させることができる。変化量がΔＣ２である第２の可変容量素子だけでΔＣ２ずつの６４ステップの変化を実現しようとすると、第２の可変容量素子が６３個必要となる。しかし、本実施形態のように、変化量がΔＣ２の第２の可変容量素子と変化量が８×ΔＣ２の第１の可変容量素子とを用いた場合には、７個の第２の可変容量素子と７個の第１の可変容量素子とにより実現することができる。
【００６１】
具体的な第１の容量素子群１４及び第２の容量素子群１５の基板上におけるレイアウトパターンをそれぞれ図４及び図５に示す。図５（ａ）及び（ｂ）に示すように、第２の容量素子群１５は、互いにｐ型領域である素子分離領域６１により分離された７個の第２の可変容量素子１５ａ〜１５ｇにより構成されている。各第２の可変容量素子は、ゲート領域Ｇと、ゲート領域Ｇの両側にそれぞれ形成されたｎ型のソースドレイン拡散領域ＳＤと、ソースドレイン拡散層ＳＤを囲むｎ型のバックゲート拡散領域ＢＧとを有している。なお、図５において（ａ）は平面構成を示し、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面構成を示している。
【００６２】
一方、第１の容量素子群１４は、図４（ａ）及び（ｂ）に示すように、互いに素子分離領域により分離された７個の第１の可変容量素子１４ａ〜１４ｇにより形成されている。なお、図４において（ａ）は平面構成を示し、（ｂ）は（ａ）のIVｂ−IVｂ線における断面構成を示している。各第１の可変容量素子は、８つのゲート領域Ｇと、各ゲート領域Ｇの両側にそれぞれ形成されたｎ型のソースドレイン拡散領域ＳＤと、ソースドレイン領域ＳＤを囲むｎ型のバックゲート拡散領域ＢＧとを有している。各第１の可変容量素子は、第２の可変容量素子を８個並列に接続したものと等価であり、第１の可変容量素子の容量値は第２の可変容量素子の８倍となる。しかし、第１の可変容量素子の基板上における占有面積は、第２の可変容量素子の２倍〜４倍程度となる。
【００６３】
従って、７個の第２の可変容量素子と７個の第１の可変容量素子の占有面積は、６４個の第２の可変容量素子の占有面積の５０％以下となる。また、引き出し用の配線の数を減らすことができるため、配線領域の面積も縮小することができる。さらに、面積を小さくすることにより、ソースドレイン領域の引き出し配線の寄生容量を低減することができる。ソースドレイン領域の引き出し配線の寄生容量が大きくなると、容量値の変化量がΔＣ２からずれるため、可変容量部１２の容量変化の線形性を維持できなくなる。従って、本実施形態のように、第１の可変容量素子と第２の可変容量素子とを設け、ΔＣ１をΔＣ２の整数倍とすることにより、可変容量部１２の占有面積が小さくなるだけでなく、可変容量部１２の容量変化の線形性をより向上させることが可能となる。
【００６４】
なお、図２における第１の可変容量素子１４ａ〜１４ｇ及び第２の可変容量素子１５ａ〜１５ｇのそれぞれに含まれる左右の素子を、各々素子分離領域６１の内側の領域に一体化して形成してもよい。この場合でも先に述べたような面積削減効果が得られる。
【００６５】
図６はループゲイン調整部３３が出力するデジタル制御データが第１の容量素子選択回路２１及び第２の容量素子選択回路２２により第１の容量素子群１４及び第２の容量素子群１５を選択するサーモメータコードに変換する変換方法を説明している。第１の可変容量素子が７個であり、整数部上位ビットが３ビット、第２の可変容量素子が７個であり、整数部下位ビットが３ビット、分数部が３ビットであるとして説明を行う。
【００６６】
今、ループゲイン調整部３３が出力するデジタル制御データがバイナリコードの１０１１０１０００であるとすると、整数部上位ビットがバイナリコードの１０１、整数部下位ビットがバイナリコードの１０１、分数部がバイナリコードの０００である。これは、十進数の４５．０であり、第２の可変容量素子４５個分を高容量状態としなければならないことを意味している。
【００６７】
整数部上位ビットは、第１の容量素子選択回路２１にそのまま入力されサーモメータコードに変換される。このため、第１の容量素子選択回路２１はバイナリコードの１０１が入力され、サーモメータコードの００１１１１１を出力する。これにより、選択信号線ＯＴＷ＿Ｃ１１〜選択信号線ＯＴＷ＿Ｃ１５がＶHとなり、選択信号線ＯＴＷ＿Ｃ１６及び選択信号線ＯＴＷ＿Ｃ１７がＶLとなる。従って、第１の可変容量素子１４ａ〜１４ｅが低容量状態となり、それぞれの容量値はＣL１となる。また、第１の可変容量素子１４ｆ及び１４ｇは高容量状態となり、それぞれの容量値はＣH１となる。
【００６８】
今、分数部のデータは０であるため、無視すると、整数部下位ビットのバイナリコード１０１が第２の容量素子選択回路２２に入力され、サーモメータコードの００１１１１１が出力される。これにより、選択信号線ＯＴＷ＿Ｃ２１〜選択信号線ＯＴＷ＿Ｃ２５がＶHとなり、選択信号線ＯＴＷ＿Ｃ２６及び選択信号線ＯＴＷ＿Ｃ２７がＶLとなる。従って、第２の可変容量素子１５ａ〜１５ｅが低容量状態となり、それぞれの容量値はＣL２となる。また、第２の可変容量素子１５ｆ及び１５ｇは高容量状態となり、それぞれの容量値はＣH２となる。
【００６９】
本実施形態においては、第１の可変容量素子の容量値の変化量ΔＣ１は第２の可変容量素子の容量値の変化量ΔＣ２の８倍である。従って、５個の第１の可変容量素子と５個の第２の可変容量素子とが高容量状態となることによる容量値の変化は、５×８＋５＝４５個の第２の可変容量素子が高容量状態になる場合の容量値の変化と等しい。
【００７０】
デジタル制御データが１大きくなり、バイナリコードが１０１１１００００となると、第１の容量素子選択回路２１の出力は変化せず、第２の容量素子選択回路２２が出力するサーモメータコードは０１１１１１１となる。これにより、５個の第１の可変容量素子と、６個の第２の可変容量素子が高容量状態となる。従って、可変容量部１２の容量値はΔＣ２だけ変化する。また、デジタル制御データが８大きくなり、バイナリコードが１００１０１０００となると、第２の容量素子選択回路２２の出力は変化せず、第１の容量素子選択回路２１が出力するサーモメータコードは０００１１１１となる。これにより、４個の第１の可変容量素子と、５個の第２の可変容量素子が高容量状態となる。従って、可変容量部１２の容量値はΔＣ１＝８×ΔＣ２だけ変化する。このように、可変容量部１２の容量値は、ΔＣ２ずつ６４ステップ変化させることができる。
【００７１】
本実施形態の周波数シンセサイザでは、デジタル制御データに分数部を設けている。分数部のデータに基づいてΣΔ変調により第２の容量素子群１５を制御するすれば、各ステップをさらに分割し、解像度を高めることが可能である。例えば、デジタル制御データのバイナリコードが１０１１０１１０１である場合には、分数部は十進数の０．６２５であり、第２の可変容量素子が５．６２５個選択されればよい。分数部のデータは、ΣΔ変調部３７においてノイズシェイピングされた後、加算器３９により整数部下位ビットのデータに加算される。これにより、第２の容量素子選択回路２２には、平均値が５．６２５となるように例えば十進数の５、４、６、７、４、７、７、５、・・・に対応する一群のバイナリコードが、時分割されて入力される。このため、第２の容量素子選択回路２２は、入力されたデータに従い、サーモメータコードの００１１１１１、０００１１１１、０１１１１１１、１１１１１１１、０００１１１１、１１１１１１１、１１１１１１１、００１１１１１、・・・を生成する。これにより、平均して５．６２５個の第２の可変容量素子が選択され、高容量状態となる。この場合、第２の容量素子群１５は、クロックにより離散的に変化するデータにより制御される。
【００７２】
本実施形態においては、ΣΔ変調した後の分数部のデータを、整数部下位ビットのデータと加算している。しかし、図７に示すように、第３の容量素子群１６及び第３の容量素子選択回路２３を設け、分数部のデータにより選択するようにしてもよい。第３の容量素子群１６は、第５の容量状態（低容量状態）と第５の容量状態よりも容量値が高い第６の容量状態（高容量状態）との間で容量値が変化する第３の可変容量素子により構成すればよい。なお、第３の可変容量素子の容量変化量と第２の可変容量素子の容量変化量は同一とすればよい。第３の容量素子群１６を形成することにより可変容量部１２の占有面積は増加する。しかし、整数部下位ビットと分数部とを分離することにより、ΣΔ変調部を高速動作させる部分が第３の容量素子群１６に限定され回路設計が容易となる。
【００７３】
また、ＤＣＯ回路１０の発振周波数を大きく変化させる必要がある場合には、図８に示すように可変容量部１２に粗調整用容量素子群１７を設ければよい。さらに、図９に示すように粗調整用容量素子群１７とチャネル調整用容量素子群１８とを設けてもよい。
【００７４】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１０は第２の実施形態に係る周波数シンセサイザの回路構成を示している。図１０において図９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７５】
可変容量部１２の容量値は直線的に変化することが望ましい。このため、例えばＯＴＷ＿Ｃ２１〜ＯＴＷ＿Ｃ２７までの選択信号線の電圧を順にＶLからＶHとすると、第２の容量素子群１５の容量値は正確にΔＣ２ずつ変化することが望ましい。しかし、第２の可変容量素子のばらつきを完全になくすことは不可能である。従って、例えば、図２の回路において、第２の可変容量素子１５ａを選択した場合と、第２の可変容量素子１５ｂを選択した場合とでは、容量値の変化にずれが生じる。
【００７６】
本実施形態の発振周波数制御部２０は、図１０に示すように第１の容量素子選択回路及び第２の容量素子選択回路が単なるエンコーダではなく、切換クロック部４１により駆動される第１の容量素子選択切換回路２４及び第２の容量素子選択切換回路２５となっている。
【００７７】
第１の容量素子選択切換回路２４及び第２の容量素子選択切換回路２５は、切換クロック部４１から供給される切換クロックに同期して、異なる選択制御線を選択するようにコード変換を行うダイナミックエレメントマッチングを行う。
【００７８】
例えば、第１の容量素子選択切換回路２４にバイナリコードの０１１が入力されると、制御線ＯＴＷ＿Ｃ１１〜ＯＴＷ＿Ｃ１７のうちのいずれか３本の電圧をＶHにする複数のコードを時分割して出力する。つまり、切換クロックに基づいて異なる組み合わせの第１の可変容量素子が選択されて高容量状態となる。これにより、個々の第１の可変容量素子のばらつきは平均化される。
【００７９】
また、第２の容量素子選択切換回路２５も同様に時分割してコードを出力するため、第２の可変容量素子のばらつきも平均化される。これにより、可変容量部１２の容量値の変化の直線性が向上する。
【００８０】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図１１は第３の実施形態に係る周波数シンセサイザの回路構成を示している。図１１において図１０と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８１】
図１１に示すように本実施形態の発振周波数制御部２０は、デジタル制御データの整数部上位ビットのデータから減算を行う減算回路４３と、整数部下位ビットのデータに加算を行う加算回路４４と、減算回路４３及び加算回路４４を制御する演算回路制御部４５とを有している。
【００８２】
可変容量部１２の容量値の変化の直線性を確保するためには、第１の可変容量素子の容量値の変化量ΔＣ１は、第２の可変容量素子の容量値の変化量ΔＣ２の正確に８倍である必要がある。しかし、第２の実施形態において述べた個々の可変容量素子のばらつきとは別に、容量素子群の間でレイアウトの違いによる微小変動が発生しΔＣ１が正確にΔＣ２の８倍にならないおそれがある。
【００８３】
例えば、ΔＣ２が規定値よりも５％大きくなった場合を考える。この場合に第２の可変容量素子の容量値の変化量の規定値をａとすると、ΔＣ２は１．０５ａとなりΔＣ１は８ａとなる。今、デジタル制御データが０００１１１０００から００１００００００に変化する場合の容量値の変化量は、８ａ−７×１．０５ａ＝０．６５ａとなり、可変容量部１２の容量値の変化の直線性が低下してしまう。
【００８４】
本実施形態の周波数シンセサイザは、１５個の第２の可変容量素子により第２の容量素子群１５を形成している。また、演算回路制御部４５は、デジタル制御データの整数部上位ビットのデータがバイナリデータの００１よりも大きい場合には、減算回路４３及び加算回路４４をオン状態とする。これにより整数部上位ビットのデータから１が減算され、整数部下位ビットのデータはバイナリデータの１０００が加算される。従って、デジタル制御データがバイナリコードの００１１０１０００の場合には、整数部上位ビットのバイナリコードは０００、整数部下位ビットのバイナリコードは１１０１となる。
【００８５】
これにより、第１の容量素子選択切換回路２４が出力するサーモメータコードは０００００００となり、第２の容量素子選択切換回路２５が出力するサーモメータコードは００１１１１１１１１１１１１１となる。
【００８６】
このような構成とすることにより、ΔＣ１がΔＣ２の正確に８倍でない場合であっても、可変容量部１２の容量値の変化が直線性を示す範囲を広く確保することができる。
【００８７】
図１１の回路は、可変容量部１２が優れた直線性を示す範囲を広げることができるが、第１の可変容量素子が高容量状態に切り替わる場合において、直線性が低下してしまう。第１の可変容量素子が高容量状態に切り替わる場合においても、直線性が低下することを防ぐために、図１２に示す周波数シンセサイザは、演算回路制御部４５をデジタル制御データの整数部下位ビットのデータに基づいて制御している。これにより、減算回路４３及び加算回路４４のオン状態とオフ状態とを時分割により切り換えている。
【００８８】
減算回路４３及び加算回路４４がオフ状態の時間をＴoff、オン状態の時間をＴon、整数部下位ビットのデータの値をｋとすると、Ｔoff：Ｔon＝ｋ：ｍ−ｋとすればよい。ただし、ｍはΔＣ１の規定値とΔＣ２の規定値との比であり、本実施形態においては８である。
【００８９】
このようにすることにより、例えば、デジタル制御データのバイナリコードが００１００００００から００１００１０００に変化した場合の可変容量部１２の容量値の変化は、ｋ＝１であるから、（（８ａ×１＋１．０５ａ×１）×１＋（１．０５ａ×９）×７）／８−１．０５ａ×８＝１ａとなり、変化量は完全に規定値ａとなる。
【００９０】
このように、デジタル制御データのバイナリコードが００１００００００以上の場合には、１ステップごとに可変容量部１２の容量値が変化する量を規定値ａとすることができる。従って、可変容量部１２の容量変化の直線性を大きく改善することができる。
【００９１】
このように、減算回路４３及び加算回路４４のオフ状態とオン状態とを時分割で切り換えることにより、第１の可変容量素子の容量値の変化量ΔＣ１が第２の可変容量素子の容量値の変化量ΔＣ２の８倍でない場合にも、可変容量部１２の容量値の変化は良好な直線性を示す。このため、第１の可変容量素子と第２の可変容量素子及び第３の可変容量素子とを異なるデバイスにより構成することが可能となる。
【００９２】
例えば、第２の可変容量素子及び第３の可変容量素子にはバラクタ素子等の容量密度が低い可変容量素子を用い、第１の可変容量素子に配線容量等の容量密度が高い可変容量素子を用いることができる。大きな容量変化が必要な第１の可変容量素子を容量密度が高い可変容量素子とすることにより、可変容量部１２の占有面積を小さくすることができる。
【００９３】
（第３の実施形態の第１変形例）
以下に、本発明の第３の実施形態の第１変形例について図面を参照して説明する。図１３は本変形例に係る周波数シンセサイザの回路構成を示している。図１３において図１２と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００９４】
図１３に示すように本変形例の周波数シンセサイザは、ΣΔ変調された後の分数部のデータに対して加算を行っている。この場合には、第３の容量素子群１６に含まれる第３の可変容量素子の数を１５個とする。
【００９５】
第２の容量素子群１５ではなく、第３の容量素子群１６に対して加算を行うことにより、高速動作する部分を減らすことができるので、消費電流の減少を図ることができる。また演算回路制御部４５の制御クロックをΣΔ変調部３７のクロックと同期することも可能である。
【００９６】
また、分数部のデータに対して加算を行う場合にも、図１４に示すように演算回路制御部４５をデジタル制御データの整数部下位ビットのデータに基づいて制御することが可能である。これにより、減算回路４３及び加算回路４４のオン状態とオフ状態とを時分割により切り換えることができ、可変容量部１２の容量変化の直線性をさらに向上させることができる。
【００９７】
（第３の実施形態の第２変形例）
以下に、本発明の第３の実施形態の第２変形例について説明する。ＤＣＯ回路１０の発振周波数ｆは１／（２π√（ＬＣ）となる。Ｌはインダクタ１１のインダクタンス、Ｃは可変容量部１２の容量値である。従って、可変容量部１２の容量値を直線的に変化させても、ＤＣＯ回路１０の発振周波数ｆを完全に直線的に変化させることができない。
【００９８】
しかし、図１２に示す周波数シンセサイザにおいて、Ｔon：Ｔoffの割合をステップごとに変更することにより、ステップごとに可変容量部１２の容量値の変化を微調整することが可能となる。これにより、ＤＣＯ回路１０の発振周波数ｆを直線的に変化させることができる。
【００９９】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図１５は第４の実施形態に係る周波数シンセサイザの回路構成を示している。図１５において図７と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１００】
図１５に示すように本実施形態の発振周波数制御部２０は、ＤＣＯ回路１０の発振周波数ｆが直線的に変化するようにデジタル制御データを補正する制御データ補正回路５１を有している。
【０１０１】
ＤＣＯ回路１０のデジタル制御データの単位変化量あたりの発振周波数の変化量である制御感度Ｋdcoは、デジタル制御データがＷｏ１の場合の発振周波数をｆ1、デジタル制御データがΔＷｏ大きいＷｏ１’の場合の発振周波数をｆ1’とすると、Ｋdco＝（ｆ1’−ｆ1）／ΔＷｏとなる。従って、デジタル制御データがＷｏ２の場合の発振周波数ｆ２は、Ｋdoc×Ｗｏ２＋ｆ0（但し、ｆ0はＷｏ＝０の場合の発振周波数）となる。
【０１０２】
しかし、ＤＣＯ回路１０の発振周波数ｆは、インダクタ１１のインダクタンスをＬ、可変容量部１２の容量値をＣとすると、１／（２π√（ＬＣ）となる。従って、ｆ2とｆ1との差が大きくなると、発振周波数にずれが生じてしまう。
【０１０３】
このため、本実施形態の発振周波数制御部２０は、制御データ補正回路５１により補正を行い、補正後のデジタル制御データを用いてＤＣＯ回路１０を制御している。この場合の補正は以下のようにすればよい。
【０１０４】
ＤＬＣ回路の周波数ｆは、式（１）により表される。
【０１０５】
【数１】
【０１０６】
式（１）から式（２）が導かれる。
【０１０７】
【数２】
【０１０８】
ここで、ディジタル制御データの変化ΔＷに対する周波数の変化Δｆは、式（３）により表される。
【０１０９】
【数３】
【０１１０】
従って、ｆ＝ｆ1である場合に容量値がΔＣ変化した場合の周波数の変化を示す制御感度Ｋdco1は、式（４）により表される。
【０１１１】
【数４】
【０１１２】
また、ｆ＝ｆ2の場合における制御感度Ｋdco2は、式（５）により表される。
【０１１３】
【数５】
【０１１４】
改めて任意の周波数ｆにおける十分小さいデータの変化ｄｘに対する周波数の変化を考えると、式（６）にように表すことができる。
【０１１５】
【数６】
【０１１６】
さらに、式（６）から式（７）が導かれる。
【０１１７】
【数７】
【０１１８】
式（７）を変形すると式（８）が得られる。任意の周波数ｆに対してディジタル制御データの変化量ΔＷは、式（８）を満たすようにすればよい。
【０１１９】
【数８】
【０１２０】
式（８）をさらに近似し簡略化すると式（９）のように表すことができる。
【０１２１】
【数９】
【０１２２】
一方、補正をしない場合には任意の周波数ｆとするディジタル制御データの変化量ΔＷは、式（１０）から
【０１２３】
【数１０】
【０１２４】
式（１１）のように導かれる。
【０１２５】
【数１１】
【０１２６】
つまり、基準となる周波数ｆ1において制御感度Ｋdco1を測定した場合、正確に目標とする周波数ｆにするためのデジタル制御データの変化量ΔＷｃを求めるための補正係数αａは、式（１２）を満たすようにすればよい。
【０１２７】
【数１２】
【０１２８】
従って、式（１３）に示すように、補正係数αａは、基準となる周波数ｆ1と目標とする周波数ｆとの比率に応じた係数となる。
【０１２９】
【数１３】
【０１３０】
また、式（９）に示したような、近似の補正を行う場合の補正係数αｂは、式（１４）を満たすようにすればよく、式（１５）のように導かれる。
【０１３１】
【数１４】
【０１３２】
【数１５】
【０１３３】
この場合には、基準となる周波数ｆ1と目的とする周波数ｆとの単純な比により補正でき、容易に線形性を改善できる。
【０１３４】
第４の実施形態において、第１の実施形態の周波数シンセサイザに制御データ補正回路５１を設ける例を示したが、他の実施形態の周波数シンセサイザに制御データ補正回路５１を設けてもよい。
【０１３５】
第１、第２及び第４の実施形態において、第１の可変容量素子及び第２の可変容量素子をそれぞれ７個設け、ΔＣ１をΔＣ２の８倍とする例を示した。第１の可変容量素子の個数をｉ個（ｉは１以上の整数）、第２の可変容量素子の個数をｊ個（ｊは１以上の整数）とした場合には、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍とすればよい。この場合には、可変容量部１２の容量値をｉ個の第１の可変容量素子とｊ個の第２の可変容量素子とにより、（ｉ＋１）×（ｊ＋１）ステップ変化させることができる。この場合においても、各ステップにおける容量値の変化量はそれぞれΔＣ２となり、可変容量部１２の容量値を直線的に変化させることが可能となる。
【０１３６】
また、第３の実施形態及びその変形例においては、第１の可変容量素子の個数をｉ個、第２の可変容量素子の個数を少なくとも２ｊ＋１個とし、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍とすればよい。
【０１３７】
（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照して説明する。図１６は第５の実施形態に係る通信機器の回路構成を示している。
【０１３８】
図１６に示すように、本実施形態の通信機器はアンテナ７１で受信した信号を、受信回路７０の増幅回路７２において増幅した後、周波数変換回路７３において、周波数シンセサイザ７４において生成した局部発振信号を用いて受信ベースバンド信号へと変換する。
【０１３９】
周波数シンセサイザ７４に、第１の実施形態に係る周波数シンセサイザを用いることにより、ＤＣＯ回路の可変容量部における差分容量値の線形性を上位ビットと下位ビットとの間でも維持することができる。また、省面積で寄生容量を減らすことにより広範囲な周波数可変に適した通信機器を構成することができる。
【０１４０】
なお、第１の実施形態に係る周波数シンセサイザに代えて他の実施形態及び変形例に係る周波数シンセサイザを用いてもよい。
【０１４１】
（第６の実施形態）
以下に、本発明の第６の実施形態について図面を参照して説明する。図１７は第６の実施形態に係る通信機器の回路構成を示している。
【０１４２】
図１７に示すように、本実施形態の通信機器は周波数変換回路８３において送信ベースバンド信号を、送信回路８０の周波数シンセサイザ８４において発生した局部発振信号を用いて送信信号へと変換し、増幅回路８２において増幅した後、アンテナ８１から送信する。
【０１４３】
周波数シンセサイザ８４に、第１の実施形態の周波数シンセサイザを用いることにより、ＤＣＯ回路の可変容量部における差分容量値の線形性を上位ビットと下位ビットとの間でも維持することができる。また、省面積で寄生容量を減らすことにより広範囲な周波数可変に適した通信機器を構成することができる。
【０１４４】
また、図１８に示すように、周波数シンセサイザ８４を変調回路として用いてもよい。この場合にはＤＣＯ回路の線形性を向上することができるため、精度の高い変調を可能とする送信器を実現できる。
【０１４５】
なお、第１の実施形態に係る周波数シンセサイザに代えて他の実施形態及び変形例に係る周波数シンセサイザを用いてもよい。
【産業上の利用可能性】
【０１４６】
本発明に係るデジタル制御発振回路及びその制御方法は、周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路及びその制御方法を実現でき、半導体集積回路に用いるデジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法等として有用である。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１の実施形態に係る周波数シンセサイザを示すブロック図である。
【図２】本発明の第１の実施形態に係るデジタル制御発振回路に用いる可変容量部の回路構成を示す回路図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るデジタル制御発振器に用いる第１の可変容量素子及び第２の可変容量素子の容量値と選択信号線の電圧との関係をそれぞれ示すグラフである。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係るデジタル制御発振回路に用いる第１の可変容量素子を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係るデジタル制御発振回路に用いる第２の可変容量素子を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。
【図６】本発明の第１の実施形態に係る周波数シンセサイザにおける発振周波数制御部の一部を示すブロック図である。
【図７】本発明の第１の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図８】本発明の第１の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図９】本発明の第１の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図１０】本発明の第２の実施形態に係る周波数シンセサイザを示すブロック図である。
【図１１】本発明の第３の実施形態に係る周波数シンセサイザを示すブロック図である。
【図１２】本発明の第３の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図１３】本発明の第３の実施形態の第１変形例に係る周波数シンセサイザを示すブロック図である。
【図１４】本発明の第３の実施形態の第１変形例に係る周波数シンセサイザの変形例を示すブロック図である。
【図１５】本発明の第４の実施形態に係る周波数シンセサイザを示すブロック図である。
【図１６】本発明の第５の実施形態に係る無線通信器を示すブロック図である。
【図１７】本発明の第６の実施形態に係る無線通信器を示すブロック図である。
【図１８】本発明の第６の実施形態に係る無線通信器の変形例を示すブロック図である。
【図１９】従来例に係るデジタル制御発振器を示すブロック図である。
【図２０】従来例に係るデジタル制御発振器における各容量素子群と制御周波数との関係を示す図である。
【符号の説明】
【０１４８】
１０ デジタル制御発振回路
１１ インダクタ
１２ 可変容量部
１３ 負性抵抗生成部
１４ 第１の容量素子群
１４ａ 第１の可変容量素子
１４ｂ 第１の可変容量素子
１４ｃ 第１の可変容量素子
１４ｄ 第１の可変容量素子
１４ｅ 第１の可変容量素子
１４ｆ 第１の可変容量素子
１４ｇ 第１の可変容量素子
１５ 第２の容量素子群
１５ａ 第２の可変容量素子
１５ｂ 第２の可変容量素子
１５ｃ 第２の可変容量素子
１５ｄ 第２の可変容量素子
１５ｅ 第２の可変容量素子
１５ｆ 第２の可変容量素子
１５ｇ 第２の可変容量素子
１６ 第３の容量素子群
１７ 粗調整用容量素子群
１８ チャネル調整用容量素子群
１９ 出力アンプ
２０ 発振周波数制御部
２１ 第１の容量素子選択回路
２２ 第２の容量素子選択回路
２３ 第３の容量素子選択回路
２４ 第１の容量素子選択切換回路
２５ 第２の容量素子選択切換回路
３３ ループゲイン調整部
３４ 信号比較部
３５ 基準信号作成部
３６ 比較信号生成部
３７ ΣΔ変調部
３８ ディザリングクロック発生部
３９ 加算器
４１ 切換クロック部
４３ 減算回路
４４ 加算回路
４５ 演算回路制御部
５１ 制御データ補正回路
６１ 素子分離領域
７０ 受信回路
７１ アンテナ
７２ 増幅回路
７３ 周波数変換回路
７４ 周波数シンセサイザ
８０ 送信回路
８１ アンテナ
８２ 増幅回路
８３ 周波数変換回路
８４ 周波数シンセサイザ
【技術分野】
【０００１】
本発明は半導体集積回路に用いるデジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法に関する。
【背景技術】
【０００２】
半導体の微細化、高速化に伴い、発振回路をアナログ電圧ではなく、デジタル値により制御するデジタル制御発振（ＤＣＯ）回路を用いた周波数シンセサイザが検討されている（例えば、特許文献１及び特許文献２を参照。）。
【０００３】
図１９は従来のＤＣＯ回路の一例を示している。図１９に示すように、従来のＤＣＯ回路は、インダクタ２０１と可変容量部２０２とを有している。インダクタ２０１と可変容量部２０２とはＬＣタンク回路を形成し、インダクタ２０１のインダクタンスと可変容量部２０２の容量値とに応じた周波数の信号を発振する。
【０００４】
可変容量部２０２は、それぞれが複数のバラクタ素子からなる容量素子群２０３〜２０５を有している。各バラクタ素子は、容量値が低い低容量状態と容量値が高い高容量状態との間を容量値が変化する可変容量素子である。従って、各容量素子群に制御信号を与えてバラクタ素子の容量値を低容量状態から高容量状態にすることにより可変容量部２０２の容量値が変化する。
【０００５】
また、単位制御信号あたりの周波数の変化量、つまり１個の可変容量素子の容量値を低容量状態から高容量状態に切り換えた際の周波数の変化量は、容量素子群ごとに異なっており、例えば、容量素子群２０３では３ＭＨｚ変化し、容量素子群２０４では３２０ＫＨｚ変化し、容量素子群２０５では１０ＫＨｚ変化する。これにより、各容量素子群は図２０に示すように異なる発振周波数範囲をカバーする。また、各容量素子群がカバーする発振周波数範囲は互いにオーバーラップしている。従って、ＤＣＯ回路１１２の発振周波数を、細かいステップで変化させることも、大きく変化させることも可能である。
【特許文献１】特開２００２−３３６６０号公報
【特許文献２】米国特許６７３４７４１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のデジタル制御発振回路には、以下のような問題がある。広範囲な変調を行う場合には、量子化ノイズの増大を抑えるために、広範囲な周波数可変を行うと共に、最小周波数変化をできるだけ小さくし且つ変化量が一定となるようにする必要がある。
【０００７】
量子化ノイズの増大を押さえるためには、単位制御信号に対する周波数変化を一定に維持しなければならない。このため、広帯域に変調する場合には最小周波数変化量、すなわち可変容量部の最小容量変化値を一定に維持しながら制御ビット数を増やす必要がある。
【０００８】
従来のＤＣＯ回路は、可変容量部が３つの容量素子群からなり広範囲な周波数可変が可能である。しかし、各容量素子群を操作した際の発振周波数の変化は互いに独立である。このため、広範囲に変調を行うためには、容量素子群２０５に含まれるバラクタ素子の数を増やし、周波数を直線的に変化させることができる範囲を広く確保する必要がある。、例えば発振周波数を直線的に６４ステップ変化させようとすると容量素子群２０５には少なくとも６３個のバラクタ素子が必要となる。このため、可変容量部の占有面積ひいてはＤＣＯ回路の占有面積が増大してしまうという問題がある。また、容量素子群２０５に含まれるバラクタ素子を１個ずつ制御するためには６４本の制御線が必要となる。制御線の占有面積がさらに増大すると共に、面積の増大によって寄生容量がさらに増加してしまう。
【０００９】
このように単位容量を小さくしたまま制御ビット数を増やしていくと、容量素子の占有面積及び制御線の占有面積が増大する。また面積の増大に伴い寄生容量も増加する。寄生容量の増加は、発振周波数の可変範囲を狭くする原因となるという問題がある。
【００１０】
本発明は、前記従来の問題を解決し、発振周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明はデジタル制御発振回路を、複数の可変容量素子からなる容量素子群を２つ以上有し且つ一の容量素子群に含まれる可変容量素子の容量変化量は、他の容量素子群に含まれる可変容量素子の容量変化量の整数倍である構成とする。
【００１２】
具体的に、本発明に係るデジタル制御発振回路は、第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを切り換え可能な複数の第１の可変容量素子からなる第１の容量素子群及び第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを切り換え可能な複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、可変容量部の容量値に対応した発振周波数の信号を生成する発振部を備え、第２の容量状態と第１の容量状態との容量値の差である第１の容量変化量は、第４の容量状態と第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上であることを特徴とする。
【００１３】
本発明のデジタル制御発振回路によれば、第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であるため、第２の可変容量素子による発振周波数の制御と、第１の可変容量素子による発振周波数の制御とをリニアにつなぐことができる。従って、１ステップあたりの容量変化を常に一定にすることができる。従って、可変容量部の容量値を広い範囲で線形性を確保しつつ変化させることができる。また、第２の可変容量素子のみを用いる場合と比べて、可変容量素子の数を減らすことができ、可変容量部の占有面積を低減することができる。
【００１４】
本発明のデジタル制御発振回路において可変容量部は、第５の容量状態と該第５の容量状態よりも容量値が大きい第６の容量状態とを切り換え可能な複数の第３の可変容量素子を含む第３の容量素子群を有し、第６の容量状態と第５の容量状態との容量値の差である第３の容量変化量は、第２の容量変化量と等しく、第３の容量素子群は、ΣΔ変調により制御することが好ましい。
【００１５】
本発明のデジタル制御発振回路において可変容量部は、発振周波数を粗調整するための、粗調整用容量素子群を有していることが好ましい。
【００１６】
本発明に係る周波数シンセサイザは、それぞれが第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを有する複数の第１の可変容量素子からなる第１の容量素子群及びそれぞれが第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを有する複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、可変容量部の容量値に対応した発振周波数の信号を生成するデジタル制御発振部と、各第１の可変容量素子に対して第１の容量状態と第２の容量状態とを切り換え、各第２の可変容量素子に対して第３の容量状態と第４の容量状態とを切り換えることにより可変容量部の容量値を制御して、発振周波数を制御する発振周波数制御部とを備え、第２の容量状態と第１の容量状態との容量値の差である第１の容量変化量は、第４の容量状態と第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上であることを特徴とする。
【００１７】
本発明の周波数シンセサイザによれば、第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であるため、第２の可変容量素子による発振周波数の制御と、第１の可変容量素子による発振周波数の制御とをリニアにつなぐことができる。従って、広い周波数範囲にわたって、可変容量部の容量値を直線的に変化させることができる。また、第２の可変容量素子のみを用いる場合と比べて、可変容量素子の数を減らすことができ、可変容量部の占有面積を低減することができる。
【００１８】
本発明の周波数シンセサイザにおいて、発振周波数制御部は、第２の容量状態とする第１の可変容量素子を選択する第１の容量素子選択回路と、第４の状態とする第２の可変容量素子を選択する第２の容量素子選択回路と、基準周波数信号を発生する基準周波数信号生成部と、デジタル制御発振部の出力に基づいて比較信号を生成する比較信号生成部と、基準周波数信号と比較信号との位相及び周波数の少なくとも一方を比較して差分信号を出力する信号比較部と、差分信号に基づいて第１の容量素子選択回路及び第２の容量素子選択回路を制御する多ビットのデジタル制御信号を生成するループゲイン調整部とを有し、デジタル制御信号は、第２の容量素子群の容量値を制御する下位ビット信号と、第１の容量素子群の容量値を制御する上位ビット信号とを含み、第１の容量素子選択回路は、上位ビット信号に対応する第１の可変容量素子を第２の容量状態とし、第２の容量素子選択回路は、下位ビット信号に対応する第２の可変容量素子を第４の容量状態とすることが好ましい。このような構成とすることにより、フェーズドロックループによる正確な発振周波数の制御が可能となる。
【００１９】
本発明の周波数シンセサイザにおいて、第１の容量素子選択回路は、上位ビット信号を対応するサーモメータコードに変換する第１のエンコーダであり、第２の容量素子選択回路は、下位ビット信号を対応するサーモメータコードに変換する第２のエンコーダであることが好ましい。
【００２０】
本発明の周波数シンセサイザにおいて、デジタル制御信号は、可変容量部の容量値を第２の容量変化量よりも細かく変化させるための分数部ビット信号を含み、発振周波数制御部は、分数部ビット信号をΣΔ変調するΣΔ変調部と、ΣΔ変調された分数部ビット信号と下位ビット信号とを加算する加算器と有していることが好ましい。このような構成とすることにより、第２の容量素子群を分数部のデータによりΣΔ変調してコントロールすることができる。
【００２１】
本発明の周波数シンセサイザにおいて、発振周波数制御部は、切換クロックを生成する切換クロック部を有し、第１の容量素子選択回路は、第２の容量状態とする第１の可変容量素子の組み合わせを切換クロックに基づいて切り換え、第２の容量素子選択回路は、第４の容量状態とする第２の可変容量素子の組み合わせを切換クロックに基づいて切り換えることが好ましい。このような構成とすることにより、第１の容量素子群及び第２の容量素子群をダイナミックエレメントマッチングにより制御することができ、直線性をさらに向上させることができる。
【００２２】
本発明の周波数シンセサイザにおいて、可変容量部は、複数の第３の可変容量素子を含む第３の容量素子群を有し、デジタル制御信号は、第３の容量素子群を制御する分数部ビット信号を含み、発振周波数制御部は、分数部ビット信号をΣΔ変調するΣΔ変調部と、ΣΔ変調された分数部ビット信号を対応するサーモメータコードに変換する第３の容量素子選択回路とを有していることが好ましい。
【００２３】
本発明の周波数シンセサイザにおいて、第２の可変容量素子の個数は、２以上の整数値の２倍から１を減じた値以上であり、発振周波数制御部は、上位ビット信号から１を減算する減算回路と、下位ビット信号に２以上の整数値を加算する加算回路と、減算回路及び加算回路の駆動状態を切り換える演算回路制御部とを有し、演算回路制御部は、少なくとも上位ビット信号が１より大きい場合に、減算回路及び加算回路を動作状態とすることが好ましい。このような構成とすることにより、第１の容量変化と第２の容量変化との間にずれがある場合においても、容量変化の直線性を確保することができる。
【００２４】
本発明の周波数シンセサイザにおいて、第３の可変容量素子の個数は、２以上の整数値の２倍から１を減じた値以上であり、発振周波数制御部は、上位ビット信号から１を減算する減算回路と、ΣΔ変調された分数部ビット信号に２以上の整数値を加算する加算回路と、減算回路及び加算回路の駆動状態を切り換える演算回路制御部とを有し、演算回路制御部は、デジタル制御データに基づいて、減算回路及び加算回路を動作状態とすることが好ましい。
【００２５】
本発明の周波数シンセサイザにおいて、演算回路制御部は、下位ビット信号に基づいて、減算回路及び加算回路を動作状態とする期間を制御することが好ましい。
【００２６】
本発明の周波数シンセサイザにおいて、演算回路制御部は、ΣΔ変調部と同期して減算回路及び加算回路を動作状態とする期間を制御することが好ましい。
【００２７】
この場合において、２以上の整数値をｍ、下位ビット信号の値をｋ、減算回路及び加算回路を動作状態とする期間をＴon、減算回路及び加算回路を停止状態とする期間をＴoffとすると、Ｔon：Ｔoff＝ｋ：ｍ−ｋであることが好ましい。
【００２８】
本発明の周波数シンセサイザにおいて、各第１の可変容量素子と、第２の可変容量素子とは互いに物理的構造が異なっていてもよい。
【００２９】
本発明の周波数シンセサイザにおいて、各第１の可変容量素子は、配線間容量素子とスイッチとを含み、各第２の可変容量素子は、ＭＯＳバラクタ素子であってもよい。
【００３０】
本発明の周波数シンセサイザにおいて、発振周波数制御部は、デジタル制御データの値を可変容量部の容量値に基づいて補正する制御データ補正回路を有していることが好ましい。
【００３１】
この場合において、制御データ補正回路は、デジタル制御データの単位変化量あたりの発振周波数の変化量が一定となるようにデジタル制御データを補正してもよい。また、デジタル制御データは、基準となる周波数におけるデジタル制御データの単位変化量あたりの前記周波数の変化量である制御感度に基づいて生成され、制御データ補正回路は、デジタル制御データに発振周波数と基準となる周波数との比率に応じた係数を乗算して、デジタル制御データを補正してもよい。
【００３２】
本発明の周波数シンセサイザにおいて第２の可変容量素子の個数は、２以上の整数値から１を減じた数であることが好ましい。
【００３３】
本発明の周波数シンセサイザにおいて、可変容量部は、周波数を粗調整する粗調整用容量素子群を有していることが好ましい。
【００３４】
本発明の周波数シンセサイザにおいて、可変容量部は、周波数のチャネルを調整するチャネル調整用容量素子群を有していることが好ましい。
【００３５】
本発明に係る無線通信器は、本発明に係る周波数シンセサイザを有する受信回路及び送信回路の少なくとも一方を備えている。
【００３６】
本発明に係るデジタル制御発振回路の制御方法は、第１の容量変化量を有する複数の第１の可変容量素子を含む第１の容量素子群と、第１の容量変化量を２以上の整数値で除した第２の容量変化量を有する複数の第２の可変容量素子を含む第２の容量素子群とを有する可変容量部を備えたデジタル制御発振回路の発振周波数の制御方法を対象とし、第１の容量素子群を制御する上位ビットのデータと、第２の容量素子群を制御する下位ビットのデータとを含む多ビットのデジタル制御データを生成するステップ（ａ）と、デジタル制御データに基づいて第１の可変容量素子及び第２の可変容量素子を選択することにより、発振周波数をデジタル制御データに対応した周波数とするステップ（ｂ）とを備え、ステップ（ｂ）は、上位ビットのデータに対応した第１の可変容量素子の容量値を第１の容量状態から第２の容量変化量分変化した第２の容量状態にするステップ（ｂ１）と、下位ビットのデータに対応した第１の可変容量素子の容量値を第３の容量状態から第２の容量変化量分変化した第４の容量状態にするステップ（ｂ２）とを含むことを特徴とする。
【００３７】
本発明のデジタル制御発振回路の制御方法は、上位ビットのデータに対応する個数の第１の可変容量素子をオン状態とするステップと、下位ビットのデータに対応する個数の第２の可変容量素子をオン状態とするステップとにより、発振周波数をデジタル制御データに対応した周波数としている。このため、可変容量部の容量値が、上位ビットのデータに応じて第１の容量変化量分だけ変化し、下位ビットのデータに応じて第２の容量変化量分だけ変化する。また、第１の容量変化量が第２の容量変化量の整数倍である。従って、可変容量部の容量値を、デジタル制御データのデータに対応して直線的に変化させることが可能である。
【００３８】
本発明のデジタル制御発振回路の制御方法において、デジタル制御データは、分数部ビットのデータを含み、ステップ（ｂ）は、分数部ビットのデータをΣΔ変調するステップ（ｂ３）と、ステップ（ｂ２）よりも前に、ΣΔ変調した分数部ビットのデータを、下位ビットのデータに加算するステップ（ｂ４）とを含むことが好ましい。
【００３９】
本発明のデジタル制御発振回路の制御方法において、、可変容量部は、第２の容量変化量を有する複数の第３の可変容量素子を含む第３の容量素子群を有し、デジタル制御データは、分数部ビットのデータを含み、ステップ（ｂ）は、分数部ビットのデータをΣΔ変調するステップ（ｂ５）と、ΣΔ変調した分数部ビットのデータに対応した第３の可変容量素子を第５の容量状態から第２の容量変化量分変化した第６の容量状態にするステップ（ｂ６）とを含むことが好ましい。
【００４０】
本発明のデジタル制御発振回路の制御方法において、上位ビットのデータから１を減算し且つ下位ビットのデータに２以上の整数値を加算するステップ（ｃ）をさらに備え、ステップ（ｃ）はステップ（ｂ）よりも前に選択的に実行されることが好ましい。
【００４１】
本発明のデジタル制御発振回路の制御方法において、上位ビットのデータから１を減算し且つ分数部ビットのデータに２以上の整数値を加算するステップ（ｄ）をさらに備え、ステップ（ｄ）はステップ（ｂ）よりも前に選択的に実行されることが好ましい。
【００４２】
本発明のデジタル制御発振回路の制御方法において、デジタル制御データに基づいてステップ（ｄ）の実行を選択するステップ（ｅ）をさらに備えていることが好ましい。
【００４３】
本発明のデジタル制御発振回路の制御方法において、ステップ（ｅ）は、下位ビットのデータの値に基づいてステップ（ｄ）の実行を選択することが好ましい。
【００４４】
本発明のデジタル制御発振回路の制御方法において、ステップ（ｅ）は、ステップ（ｄ）がΣΔ変調と同期して行われるようにステップ（ｄ）の実行を選択することが好ましい。
【００４５】
本発明のデジタル制御発振回路の制御方法において、ステップ（ｅ）は、２以上の整数値をｍ、下位ビット信号の値をｋ、ステップ（ｄ）の実行を選択する期間をＴon、ステップ（ｄ）を実行しない期間をＴoffとすると、Ｔon：Ｔoff＝ｋ：ｍ−ｋとなるようにステップ（ｄ）の実行を選択することが好ましい。
【００４６】
本発明のデジタル制御発振回路の制御方法において、ステップ（ａ）は、基準となる基準信号を生成するステップ（ａ１）と、デジタル制御発振回路の出力信号に基づいて比較信号を生成するステップ（ａ２）と、基準信号と比較信号とを比較してずれを検出するステップ（ａ３）と、検出したずれに基づいてデジタル制御データを生成するステップ（ａ４）とを含むことが好ましい。
【００４７】
本発明のデジタル制御発振回路の制御方法において、ステップ（ａ）は、発振周波数を第１の周波数とする場合のデジタル制御データと、発振周波数を第２の周波数とする場合のデジタル制御データの変化量に基づいて、第１の周波数の近傍におけるデジタル制御データの単位変化量あたりの発振周波数の変化量である制御感度を算出するステップ（ａ５）と、
発振周波数を第３の周波数とするデジタル制御データを、制御感度及び第１の周波数と第３の周波数との比率に応じた係数を用いて算出するステップ（ａ６）とを含むことが好ましい。
【発明の効果】
【００４８】
本発明に係るデジタル制御発振回路及びその制御方法は、周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現でき、周波数シンセサイザ及びそれを用いた無線通信機器を実現できる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る周波数シンセサイザの回路構成を示している。図１に示すように本実施形態の周波数シンセサイザは、デジタル制御発振（ＤＣＯ）回路１０の発振周波数を発振周波数制御部２０によりループ制御するフェーズドロックループ（ＰＬＬ）回路である
ＤＣＯ回路１０は、インダクタ１１と可変容量部１２と負性抵抗生成部１３と出力アンプ１９とを有するＬＣ発振回路であり、可変容量部１２の容量値を変化させることにより、発振周波数を変化させることができる。
【００５０】
可変容量部１２は、第１の容量素子群１４と第２の容量素子群１５とを有している。第１の容量素子群１４は、印加する電圧によって第１の容量状態（低容量状態）と第１の容量状態よりも容量値が大きい第２の容量状態（高容量状態）との間で容量値が変化する複数の第１の可変容量素子により構成されている。第２の容量素子群１５は、印加する電圧によって第３の容量状態（低容量状態）と第３の容量状態よりも容量値が大きい第４の容量状態（高容量状態）との間で容量値が変化する複数の第２の可変容量素子により構成されている。従って、第１の可変容量素子及び第２の可変容量素子を低容量状態から高容量状態又は高容量状態から低容量状態に変化させることにより、第１の容量素子群１４の容量値及び第２の容量素子群１５の容量値を変化させることができる。
【００５１】
各第１の可変容量素子及び各第２の可変容量素子の容量状態の切り換えは、発振周波数制御部２０により行う。ＤＣＯ回路１０の出力は、比較信号生成部３６において分周及び積分等の処理が行われて、比較信号に変換される。比較信号は、信号比較部３４において基準信号と比較される。基準信号は、例えば基準信号作成部３５に入力された周波数選局データと参照周波数信号とから生成される。信号比較部３４は、比較信号と基準信号との位相、周波数又は位相と周波数との両方を比較し、そのずれに応じた比較結果を出力する。比較結果は、ループゲイン調整部３３により、適切なループゲインに調整されると共に、多ビットのデジタル制御データとして出力される。
【００５２】
多ビットのデジタル制御データは、分数部を表す桁（ビット）と、整数部を表す桁とを含んでいる。分数部を表す桁の桁数は、必要とする発振周波数の分解能に応じて決定すればよい。整数部は、さらに上位ビットと下位ビットに分割されている。上位ビット及び下位ビットの桁数は、第１の可変容量素子及び第２の可変容量素子の個数に応じて決定すればよい。
【００５３】
整数部上位ビットのデータは、第１の容量素子選択回路２１に入力される。整数部下位ビットのデータは、加算器３９によりΣΔ変調部３７によりΣΔ変調された分数部ビットのデータが加算され、第２の容量素子選択回路２２に入力される。ΣΔ変調部３７は、ＤＣＯ回路１０の出力からディザリングクロック発生部３８により生成されたディザリングクロックにより制御される。
【００５４】
本実施形態の第１の容量素子選択回路２１及び第２の容量素子選択回路２２はエンコーダであり、入力されたデジタル制御データをサーモメータコードにそれぞれ変換して、対応する第１の可変容量素子及び第２の可変容量素子をそれぞれ選択して高容量状態とする。これにより、可変容量部１２の容量値が変化し、ＤＣＯ回路１０の発振周波数が変化する。
【００５５】
信号比較部３４において比較信号と基準信号とのずれがなくなるようにＤＣＯ回路１０の発振周波数を制御することにより、必要とする発振周波数の信号を安定して生成することができる。
【００５６】
以下に、第１の実施形態に係る周波数シンセサイザの動作についてさらに詳細に説明する。説明を簡略化するため、以下においては、第１の可変容量素子及び第２の可変容量素子の個数はそれぞれ７個とし、整数部上位ビット、整数部下位ビット及び分数部のビット数はそれぞれ３ビットであるとする。
【００５７】
図２は、可変容量部１２の回路構成を示している。第１の容量素子群１４と第２の容量素子群１５とが並列に接続されている。第１の容量素子群１４は、それぞれが２個のバラクタから形成された７個の第１の可変容量素子１４ａ〜１４ｇが並列に接続されている。第２の容量素子群１５は、それぞれが２個のバラクタから形成された７個の第２の可変容量素子１５ａ〜１５ｇが並列に接続されている。
【００５８】
第１の容量素子群１４の第１の可変容量素子１４ａ〜１４ｇは、それぞれ選択信号線ＯＴＷ＿Ｃ１１〜ＯＴＷ＿Ｃ１７により第１の容量素子選択回路２１と接続されている。第２の容量素子群１５の第２の可変容量素子１５ａ〜１５ｇは、それぞれ選択信号線ＯＴＷ＿Ｃ２１〜ＯＴＷ＿Ｃ２７により第２の容量素子選択回路２２と接続されている。
【００５９】
図３（ａ）及び（ｂ）は、それぞれ第１の可変容量素子及び第２の可変容量素子の容量値と選択信号線の電圧との関係を示している。第１の可変容量素子は、選択信号線に印加された電圧がＶLの際には高容量状態となり容量値がＣH１となり、選択信号線に印加された電圧がＶHの際には低容量状態となり容量値はＣL１となる。従って、選択信号線に印加する電圧をＶLからＶHに変化させた際の容量値の変化量はＣH１−ＣL１＝ΔＣ１となる。一方、第２の可変容量素子は、選択信号線に印加された電圧がＶLの際には高容量状態となり容量値がＣH２となり、選択信号線に印加された電圧がＶHの際には低容量状態となり容量値はＣL２となる。従って、選択信号線に印加する電圧をＶLからＶHに変化させた際の容量値の変化量はＣH２−ＣL２＝ΔＣ２となる。また、ΔＣ１はΔＣ２の８倍となるように設定されている。
【００６０】
このような構成とすることにより可変容量部１２の容量値は、ΔＣ２ずつ６４ステップ変化させることができる。変化量がΔＣ２である第２の可変容量素子だけでΔＣ２ずつの６４ステップの変化を実現しようとすると、第２の可変容量素子が６３個必要となる。しかし、本実施形態のように、変化量がΔＣ２の第２の可変容量素子と変化量が８×ΔＣ２の第１の可変容量素子とを用いた場合には、７個の第２の可変容量素子と７個の第１の可変容量素子とにより実現することができる。
【００６１】
具体的な第１の容量素子群１４及び第２の容量素子群１５の基板上におけるレイアウトパターンをそれぞれ図４及び図５に示す。図５（ａ）及び（ｂ）に示すように、第２の容量素子群１５は、互いにｐ型領域である素子分離領域６１により分離された７個の第２の可変容量素子１５ａ〜１５ｇにより構成されている。各第２の可変容量素子は、ゲート領域Ｇと、ゲート領域Ｇの両側にそれぞれ形成されたｎ型のソースドレイン拡散領域ＳＤと、ソースドレイン拡散層ＳＤを囲むｎ型のバックゲート拡散領域ＢＧとを有している。なお、図５において（ａ）は平面構成を示し、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面構成を示している。
【００６２】
一方、第１の容量素子群１４は、図４（ａ）及び（ｂ）に示すように、互いに素子分離領域により分離された７個の第１の可変容量素子１４ａ〜１４ｇにより形成されている。なお、図４において（ａ）は平面構成を示し、（ｂ）は（ａ）のIVｂ−IVｂ線における断面構成を示している。各第１の可変容量素子は、８つのゲート領域Ｇと、各ゲート領域Ｇの両側にそれぞれ形成されたｎ型のソースドレイン拡散領域ＳＤと、ソースドレイン領域ＳＤを囲むｎ型のバックゲート拡散領域ＢＧとを有している。各第１の可変容量素子は、第２の可変容量素子を８個並列に接続したものと等価であり、第１の可変容量素子の容量値は第２の可変容量素子の８倍となる。しかし、第１の可変容量素子の基板上における占有面積は、第２の可変容量素子の２倍〜４倍程度となる。
【００６３】
従って、７個の第２の可変容量素子と７個の第１の可変容量素子の占有面積は、６４個の第２の可変容量素子の占有面積の５０％以下となる。また、引き出し用の配線の数を減らすことができるため、配線領域の面積も縮小することができる。さらに、面積を小さくすることにより、ソースドレイン領域の引き出し配線の寄生容量を低減することができる。ソースドレイン領域の引き出し配線の寄生容量が大きくなると、容量値の変化量がΔＣ２からずれるため、可変容量部１２の容量変化の線形性を維持できなくなる。従って、本実施形態のように、第１の可変容量素子と第２の可変容量素子とを設け、ΔＣ１をΔＣ２の整数倍とすることにより、可変容量部１２の占有面積が小さくなるだけでなく、可変容量部１２の容量変化の線形性をより向上させることが可能となる。
【００６４】
なお、図２における第１の可変容量素子１４ａ〜１４ｇ及び第２の可変容量素子１５ａ〜１５ｇのそれぞれに含まれる左右の素子を、各々素子分離領域６１の内側の領域に一体化して形成してもよい。この場合でも先に述べたような面積削減効果が得られる。
【００６５】
図６はループゲイン調整部３３が出力するデジタル制御データが第１の容量素子選択回路２１及び第２の容量素子選択回路２２により第１の容量素子群１４及び第２の容量素子群１５を選択するサーモメータコードに変換する変換方法を説明している。第１の可変容量素子が７個であり、整数部上位ビットが３ビット、第２の可変容量素子が７個であり、整数部下位ビットが３ビット、分数部が３ビットであるとして説明を行う。
【００６６】
今、ループゲイン調整部３３が出力するデジタル制御データがバイナリコードの１０１１０１０００であるとすると、整数部上位ビットがバイナリコードの１０１、整数部下位ビットがバイナリコードの１０１、分数部がバイナリコードの０００である。これは、十進数の４５．０であり、第２の可変容量素子４５個分を高容量状態としなければならないことを意味している。
【００６７】
整数部上位ビットは、第１の容量素子選択回路２１にそのまま入力されサーモメータコードに変換される。このため、第１の容量素子選択回路２１はバイナリコードの１０１が入力され、サーモメータコードの００１１１１１を出力する。これにより、選択信号線ＯＴＷ＿Ｃ１１〜選択信号線ＯＴＷ＿Ｃ１５がＶHとなり、選択信号線ＯＴＷ＿Ｃ１６及び選択信号線ＯＴＷ＿Ｃ１７がＶLとなる。従って、第１の可変容量素子１４ａ〜１４ｅが低容量状態となり、それぞれの容量値はＣL１となる。また、第１の可変容量素子１４ｆ及び１４ｇは高容量状態となり、それぞれの容量値はＣH１となる。
【００６８】
今、分数部のデータは０であるため、無視すると、整数部下位ビットのバイナリコード１０１が第２の容量素子選択回路２２に入力され、サーモメータコードの００１１１１１が出力される。これにより、選択信号線ＯＴＷ＿Ｃ２１〜選択信号線ＯＴＷ＿Ｃ２５がＶHとなり、選択信号線ＯＴＷ＿Ｃ２６及び選択信号線ＯＴＷ＿Ｃ２７がＶLとなる。従って、第２の可変容量素子１５ａ〜１５ｅが低容量状態となり、それぞれの容量値はＣL２となる。また、第２の可変容量素子１５ｆ及び１５ｇは高容量状態となり、それぞれの容量値はＣH２となる。
【００６９】
本実施形態においては、第１の可変容量素子の容量値の変化量ΔＣ１は第２の可変容量素子の容量値の変化量ΔＣ２の８倍である。従って、５個の第１の可変容量素子と５個の第２の可変容量素子とが高容量状態となることによる容量値の変化は、５×８＋５＝４５個の第２の可変容量素子が高容量状態になる場合の容量値の変化と等しい。
【００７０】
デジタル制御データが１大きくなり、バイナリコードが１０１１１００００となると、第１の容量素子選択回路２１の出力は変化せず、第２の容量素子選択回路２２が出力するサーモメータコードは０１１１１１１となる。これにより、５個の第１の可変容量素子と、６個の第２の可変容量素子が高容量状態となる。従って、可変容量部１２の容量値はΔＣ２だけ変化する。また、デジタル制御データが８大きくなり、バイナリコードが１００１０１０００となると、第２の容量素子選択回路２２の出力は変化せず、第１の容量素子選択回路２１が出力するサーモメータコードは０００１１１１となる。これにより、４個の第１の可変容量素子と、５個の第２の可変容量素子が高容量状態となる。従って、可変容量部１２の容量値はΔＣ１＝８×ΔＣ２だけ変化する。このように、可変容量部１２の容量値は、ΔＣ２ずつ６４ステップ変化させることができる。
【００７１】
本実施形態の周波数シンセサイザでは、デジタル制御データに分数部を設けている。分数部のデータに基づいてΣΔ変調により第２の容量素子群１５を制御するすれば、各ステップをさらに分割し、解像度を高めることが可能である。例えば、デジタル制御データのバイナリコードが１０１１０１１０１である場合には、分数部は十進数の０．６２５であり、第２の可変容量素子が５．６２５個選択されればよい。分数部のデータは、ΣΔ変調部３７においてノイズシェイピングされた後、加算器３９により整数部下位ビットのデータに加算される。これにより、第２の容量素子選択回路２２には、平均値が５．６２５となるように例えば十進数の５、４、６、７、４、７、７、５、・・・に対応する一群のバイナリコードが、時分割されて入力される。このため、第２の容量素子選択回路２２は、入力されたデータに従い、サーモメータコードの００１１１１１、０００１１１１、０１１１１１１、１１１１１１１、０００１１１１、１１１１１１１、１１１１１１１、００１１１１１、・・・を生成する。これにより、平均して５．６２５個の第２の可変容量素子が選択され、高容量状態となる。この場合、第２の容量素子群１５は、クロックにより離散的に変化するデータにより制御される。
【００７２】
本実施形態においては、ΣΔ変調した後の分数部のデータを、整数部下位ビットのデータと加算している。しかし、図７に示すように、第３の容量素子群１６及び第３の容量素子選択回路２３を設け、分数部のデータにより選択するようにしてもよい。第３の容量素子群１６は、第５の容量状態（低容量状態）と第５の容量状態よりも容量値が高い第６の容量状態（高容量状態）との間で容量値が変化する第３の可変容量素子により構成すればよい。なお、第３の可変容量素子の容量変化量と第２の可変容量素子の容量変化量は同一とすればよい。第３の容量素子群１６を形成することにより可変容量部１２の占有面積は増加する。しかし、整数部下位ビットと分数部とを分離することにより、ΣΔ変調部を高速動作させる部分が第３の容量素子群１６に限定され回路設計が容易となる。
【００７３】
また、ＤＣＯ回路１０の発振周波数を大きく変化させる必要がある場合には、図８に示すように可変容量部１２に粗調整用容量素子群１７を設ければよい。さらに、図９に示すように粗調整用容量素子群１７とチャネル調整用容量素子群１８とを設けてもよい。
【００７４】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１０は第２の実施形態に係る周波数シンセサイザの回路構成を示している。図１０において図９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７５】
可変容量部１２の容量値は直線的に変化することが望ましい。このため、例えばＯＴＷ＿Ｃ２１〜ＯＴＷ＿Ｃ２７までの選択信号線の電圧を順にＶLからＶHとすると、第２の容量素子群１５の容量値は正確にΔＣ２ずつ変化することが望ましい。しかし、第２の可変容量素子のばらつきを完全になくすことは不可能である。従って、例えば、図２の回路において、第２の可変容量素子１５ａを選択した場合と、第２の可変容量素子１５ｂを選択した場合とでは、容量値の変化にずれが生じる。
【００７６】
本実施形態の発振周波数制御部２０は、図１０に示すように第１の容量素子選択回路及び第２の容量素子選択回路が単なるエンコーダではなく、切換クロック部４１により駆動される第１の容量素子選択切換回路２４及び第２の容量素子選択切換回路２５となっている。
【００７７】
第１の容量素子選択切換回路２４及び第２の容量素子選択切換回路２５は、切換クロック部４１から供給される切換クロックに同期して、異なる選択制御線を選択するようにコード変換を行うダイナミックエレメントマッチングを行う。
【００７８】
例えば、第１の容量素子選択切換回路２４にバイナリコードの０１１が入力されると、制御線ＯＴＷ＿Ｃ１１〜ＯＴＷ＿Ｃ１７のうちのいずれか３本の電圧をＶHにする複数のコードを時分割して出力する。つまり、切換クロックに基づいて異なる組み合わせの第１の可変容量素子が選択されて高容量状態となる。これにより、個々の第１の可変容量素子のばらつきは平均化される。
【００７９】
また、第２の容量素子選択切換回路２５も同様に時分割してコードを出力するため、第２の可変容量素子のばらつきも平均化される。これにより、可変容量部１２の容量値の変化の直線性が向上する。
【００８０】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図１１は第３の実施形態に係る周波数シンセサイザの回路構成を示している。図１１において図１０と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８１】
図１１に示すように本実施形態の発振周波数制御部２０は、デジタル制御データの整数部上位ビットのデータから減算を行う減算回路４３と、整数部下位ビットのデータに加算を行う加算回路４４と、減算回路４３及び加算回路４４を制御する演算回路制御部４５とを有している。
【００８２】
可変容量部１２の容量値の変化の直線性を確保するためには、第１の可変容量素子の容量値の変化量ΔＣ１は、第２の可変容量素子の容量値の変化量ΔＣ２の正確に８倍である必要がある。しかし、第２の実施形態において述べた個々の可変容量素子のばらつきとは別に、容量素子群の間でレイアウトの違いによる微小変動が発生しΔＣ１が正確にΔＣ２の８倍にならないおそれがある。
【００８３】
例えば、ΔＣ２が規定値よりも５％大きくなった場合を考える。この場合に第２の可変容量素子の容量値の変化量の規定値をａとすると、ΔＣ２は１．０５ａとなりΔＣ１は８ａとなる。今、デジタル制御データが０００１１１０００から００１００００００に変化する場合の容量値の変化量は、８ａ−７×１．０５ａ＝０．６５ａとなり、可変容量部１２の容量値の変化の直線性が低下してしまう。
【００８４】
本実施形態の周波数シンセサイザは、１５個の第２の可変容量素子により第２の容量素子群１５を形成している。また、演算回路制御部４５は、デジタル制御データの整数部上位ビットのデータがバイナリデータの００１よりも大きい場合には、減算回路４３及び加算回路４４をオン状態とする。これにより整数部上位ビットのデータから１が減算され、整数部下位ビットのデータはバイナリデータの１０００が加算される。従って、デジタル制御データがバイナリコードの００１１０１０００の場合には、整数部上位ビットのバイナリコードは０００、整数部下位ビットのバイナリコードは１１０１となる。
【００８５】
これにより、第１の容量素子選択切換回路２４が出力するサーモメータコードは０００００００となり、第２の容量素子選択切換回路２５が出力するサーモメータコードは００１１１１１１１１１１１１１となる。
【００８６】
このような構成とすることにより、ΔＣ１がΔＣ２の正確に８倍でない場合であっても、可変容量部１２の容量値の変化が直線性を示す範囲を広く確保することができる。
【００８７】
図１１の回路は、可変容量部１２が優れた直線性を示す範囲を広げることができるが、第１の可変容量素子が高容量状態に切り替わる場合において、直線性が低下してしまう。第１の可変容量素子が高容量状態に切り替わる場合においても、直線性が低下することを防ぐために、図１２に示す周波数シンセサイザは、演算回路制御部４５をデジタル制御データの整数部下位ビットのデータに基づいて制御している。これにより、減算回路４３及び加算回路４４のオン状態とオフ状態とを時分割により切り換えている。
【００８８】
減算回路４３及び加算回路４４がオフ状態の時間をＴoff、オン状態の時間をＴon、整数部下位ビットのデータの値をｋとすると、Ｔoff：Ｔon＝ｋ：ｍ−ｋとすればよい。ただし、ｍはΔＣ１の規定値とΔＣ２の規定値との比であり、本実施形態においては８である。
【００８９】
このようにすることにより、例えば、デジタル制御データのバイナリコードが００１００００００から００１００１０００に変化した場合の可変容量部１２の容量値の変化は、ｋ＝１であるから、（（８ａ×１＋１．０５ａ×１）×１＋（１．０５ａ×９）×７）／８−１．０５ａ×８＝１ａとなり、変化量は完全に規定値ａとなる。
【００９０】
このように、デジタル制御データのバイナリコードが００１００００００以上の場合には、１ステップごとに可変容量部１２の容量値が変化する量を規定値ａとすることができる。従って、可変容量部１２の容量変化の直線性を大きく改善することができる。
【００９１】
このように、減算回路４３及び加算回路４４のオフ状態とオン状態とを時分割で切り換えることにより、第１の可変容量素子の容量値の変化量ΔＣ１が第２の可変容量素子の容量値の変化量ΔＣ２の８倍でない場合にも、可変容量部１２の容量値の変化は良好な直線性を示す。このため、第１の可変容量素子と第２の可変容量素子及び第３の可変容量素子とを異なるデバイスにより構成することが可能となる。
【００９２】
例えば、第２の可変容量素子及び第３の可変容量素子にはバラクタ素子等の容量密度が低い可変容量素子を用い、第１の可変容量素子に配線容量等の容量密度が高い可変容量素子を用いることができる。大きな容量変化が必要な第１の可変容量素子を容量密度が高い可変容量素子とすることにより、可変容量部１２の占有面積を小さくすることができる。
【００９３】
（第３の実施形態の第１変形例）
以下に、本発明の第３の実施形態の第１変形例について図面を参照して説明する。図１３は本変形例に係る周波数シンセサイザの回路構成を示している。図１３において図１２と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００９４】
図１３に示すように本変形例の周波数シンセサイザは、ΣΔ変調された後の分数部のデータに対して加算を行っている。この場合には、第３の容量素子群１６に含まれる第３の可変容量素子の数を１５個とする。
【００９５】
第２の容量素子群１５ではなく、第３の容量素子群１６に対して加算を行うことにより、高速動作する部分を減らすことができるので、消費電流の減少を図ることができる。また演算回路制御部４５の制御クロックをΣΔ変調部３７のクロックと同期することも可能である。
【００９６】
また、分数部のデータに対して加算を行う場合にも、図１４に示すように演算回路制御部４５をデジタル制御データの整数部下位ビットのデータに基づいて制御することが可能である。これにより、減算回路４３及び加算回路４４のオン状態とオフ状態とを時分割により切り換えることができ、可変容量部１２の容量変化の直線性をさらに向上させることができる。
【００９７】
（第３の実施形態の第２変形例）
以下に、本発明の第３の実施形態の第２変形例について説明する。ＤＣＯ回路１０の発振周波数ｆは１／（２π√（ＬＣ）となる。Ｌはインダクタ１１のインダクタンス、Ｃは可変容量部１２の容量値である。従って、可変容量部１２の容量値を直線的に変化させても、ＤＣＯ回路１０の発振周波数ｆを完全に直線的に変化させることができない。
【００９８】
しかし、図１２に示す周波数シンセサイザにおいて、Ｔon：Ｔoffの割合をステップごとに変更することにより、ステップごとに可変容量部１２の容量値の変化を微調整することが可能となる。これにより、ＤＣＯ回路１０の発振周波数ｆを直線的に変化させることができる。
【００９９】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図１５は第４の実施形態に係る周波数シンセサイザの回路構成を示している。図１５において図７と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１００】
図１５に示すように本実施形態の発振周波数制御部２０は、ＤＣＯ回路１０の発振周波数ｆが直線的に変化するようにデジタル制御データを補正する制御データ補正回路５１を有している。
【０１０１】
ＤＣＯ回路１０のデジタル制御データの単位変化量あたりの発振周波数の変化量である制御感度Ｋdcoは、デジタル制御データがＷｏ１の場合の発振周波数をｆ1、デジタル制御データがΔＷｏ大きいＷｏ１’の場合の発振周波数をｆ1’とすると、Ｋdco＝（ｆ1’−ｆ1）／ΔＷｏとなる。従って、デジタル制御データがＷｏ２の場合の発振周波数ｆ２は、Ｋdoc×Ｗｏ２＋ｆ0（但し、ｆ0はＷｏ＝０の場合の発振周波数）となる。
【０１０２】
しかし、ＤＣＯ回路１０の発振周波数ｆは、インダクタ１１のインダクタンスをＬ、可変容量部１２の容量値をＣとすると、１／（２π√（ＬＣ）となる。従って、ｆ2とｆ1との差が大きくなると、発振周波数にずれが生じてしまう。
【０１０３】
このため、本実施形態の発振周波数制御部２０は、制御データ補正回路５１により補正を行い、補正後のデジタル制御データを用いてＤＣＯ回路１０を制御している。この場合の補正は以下のようにすればよい。
【０１０４】
ＤＬＣ回路の周波数ｆは、式（１）により表される。
【０１０５】
【数１】
【０１０６】
式（１）から式（２）が導かれる。
【０１０７】
【数２】
【０１０８】
ここで、ディジタル制御データの変化ΔＷに対する周波数の変化Δｆは、式（３）により表される。
【０１０９】
【数３】
【０１１０】
従って、ｆ＝ｆ1である場合に容量値がΔＣ変化した場合の周波数の変化を示す制御感度Ｋdco1は、式（４）により表される。
【０１１１】
【数４】
【０１１２】
また、ｆ＝ｆ2の場合における制御感度Ｋdco2は、式（５）により表される。
【０１１３】
【数５】
【０１１４】
改めて任意の周波数ｆにおける十分小さいデータの変化ｄｘに対する周波数の変化を考えると、式（６）にように表すことができる。
【０１１５】
【数６】
【０１１６】
さらに、式（６）から式（７）が導かれる。
【０１１７】
【数７】
【０１１８】
式（７）を変形すると式（８）が得られる。任意の周波数ｆに対してディジタル制御データの変化量ΔＷは、式（８）を満たすようにすればよい。
【０１１９】
【数８】
【０１２０】
式（８）をさらに近似し簡略化すると式（９）のように表すことができる。
【０１２１】
【数９】
【０１２２】
一方、補正をしない場合には任意の周波数ｆとするディジタル制御データの変化量ΔＷは、式（１０）から
【０１２３】
【数１０】
【０１２４】
式（１１）のように導かれる。
【０１２５】
【数１１】
【０１２６】
つまり、基準となる周波数ｆ1において制御感度Ｋdco1を測定した場合、正確に目標とする周波数ｆにするためのデジタル制御データの変化量ΔＷｃを求めるための補正係数αａは、式（１２）を満たすようにすればよい。
【０１２７】
【数１２】
【０１２８】
従って、式（１３）に示すように、補正係数αａは、基準となる周波数ｆ1と目標とする周波数ｆとの比率に応じた係数となる。
【０１２９】
【数１３】
【０１３０】
また、式（９）に示したような、近似の補正を行う場合の補正係数αｂは、式（１４）を満たすようにすればよく、式（１５）のように導かれる。
【０１３１】
【数１４】
【０１３２】
【数１５】
【０１３３】
この場合には、基準となる周波数ｆ1と目的とする周波数ｆとの単純な比により補正でき、容易に線形性を改善できる。
【０１３４】
第４の実施形態において、第１の実施形態の周波数シンセサイザに制御データ補正回路５１を設ける例を示したが、他の実施形態の周波数シンセサイザに制御データ補正回路５１を設けてもよい。
【０１３５】
第１、第２及び第４の実施形態において、第１の可変容量素子及び第２の可変容量素子をそれぞれ７個設け、ΔＣ１をΔＣ２の８倍とする例を示した。第１の可変容量素子の個数をｉ個（ｉは１以上の整数）、第２の可変容量素子の個数をｊ個（ｊは１以上の整数）とした場合には、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍とすればよい。この場合には、可変容量部１２の容量値をｉ個の第１の可変容量素子とｊ個の第２の可変容量素子とにより、（ｉ＋１）×（ｊ＋１）ステップ変化させることができる。この場合においても、各ステップにおける容量値の変化量はそれぞれΔＣ２となり、可変容量部１２の容量値を直線的に変化させることが可能となる。
【０１３６】
また、第３の実施形態及びその変形例においては、第１の可変容量素子の個数をｉ個、第２の可変容量素子の個数を少なくとも２ｊ＋１個とし、第１の可変容量素子の容量値の変化量ΔＣ１を、第２の可変容量素子の容量値の変化量ΔＣ２の（ｊ＋１）倍とすればよい。
【０１３７】
（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照して説明する。図１６は第５の実施形態に係る通信機器の回路構成を示している。
【０１３８】
図１６に示すように、本実施形態の通信機器はアンテナ７１で受信した信号を、受信回路７０の増幅回路７２において増幅した後、周波数変換回路７３において、周波数シンセサイザ７４において生成した局部発振信号を用いて受信ベースバンド信号へと変換する。
【０１３９】
周波数シンセサイザ７４に、第１の実施形態に係る周波数シンセサイザを用いることにより、ＤＣＯ回路の可変容量部における差分容量値の線形性を上位ビットと下位ビットとの間でも維持することができる。また、省面積で寄生容量を減らすことにより広範囲な周波数可変に適した通信機器を構成することができる。
【０１４０】
なお、第１の実施形態に係る周波数シンセサイザに代えて他の実施形態及び変形例に係る周波数シンセサイザを用いてもよい。
【０１４１】
（第６の実施形態）
以下に、本発明の第６の実施形態について図面を参照して説明する。図１７は第６の実施形態に係る通信機器の回路構成を示している。
【０１４２】
図１７に示すように、本実施形態の通信機器は周波数変換回路８３において送信ベースバンド信号を、送信回路８０の周波数シンセサイザ８４において発生した局部発振信号を用いて送信信号へと変換し、増幅回路８２において増幅した後、アンテナ８１から送信する。
【０１４３】
周波数シンセサイザ８４に、第１の実施形態の周波数シンセサイザを用いることにより、ＤＣＯ回路の可変容量部における差分容量値の線形性を上位ビットと下位ビットとの間でも維持することができる。また、省面積で寄生容量を減らすことにより広範囲な周波数可変に適した通信機器を構成することができる。
【０１４４】
また、図１８に示すように、周波数シンセサイザ８４を変調回路として用いてもよい。この場合にはＤＣＯ回路の線形性を向上することができるため、精度の高い変調を可能とする送信器を実現できる。
【０１４５】
なお、第１の実施形態に係る周波数シンセサイザに代えて他の実施形態及び変形例に係る周波数シンセサイザを用いてもよい。
【産業上の利用可能性】
【０１４６】
本発明に係るデジタル制御発振回路及びその制御方法は、周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路及びその制御方法を実現でき、半導体集積回路に用いるデジタル制御発振回路、周波数シンセサイザ、それを用いた無線通信機器及びその制御方法等として有用である。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１の実施形態に係る周波数シンセサイザを示すブロック図である。
【図２】本発明の第１の実施形態に係るデジタル制御発振回路に用いる可変容量部の回路構成を示す回路図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るデジタル制御発振器に用いる第１の可変容量素子及び第２の可変容量素子の容量値と選択信号線の電圧との関係をそれぞれ示すグラフである。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係るデジタル制御発振回路に用いる第１の可変容量素子を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係るデジタル制御発振回路に用いる第２の可変容量素子を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。
【図６】本発明の第１の実施形態に係る周波数シンセサイザにおける発振周波数制御部の一部を示すブロック図である。
【図７】本発明の第１の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図８】本発明の第１の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図９】本発明の第１の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図１０】本発明の第２の実施形態に係る周波数シンセサイザを示すブロック図である。
【図１１】本発明の第３の実施形態に係る周波数シンセサイザを示すブロック図である。
【図１２】本発明の第３の実施形態に係る周波数シンセサイザの変形例を示すブロック図である。
【図１３】本発明の第３の実施形態の第１変形例に係る周波数シンセサイザを示すブロック図である。
【図１４】本発明の第３の実施形態の第１変形例に係る周波数シンセサイザの変形例を示すブロック図である。
【図１５】本発明の第４の実施形態に係る周波数シンセサイザを示すブロック図である。
【図１６】本発明の第５の実施形態に係る無線通信器を示すブロック図である。
【図１７】本発明の第６の実施形態に係る無線通信器を示すブロック図である。
【図１８】本発明の第６の実施形態に係る無線通信器の変形例を示すブロック図である。
【図１９】従来例に係るデジタル制御発振器を示すブロック図である。
【図２０】従来例に係るデジタル制御発振器における各容量素子群と制御周波数との関係を示す図である。
【符号の説明】
【０１４８】
１０ デジタル制御発振回路
１１ インダクタ
１２ 可変容量部
１３ 負性抵抗生成部
１４ 第１の容量素子群
１４ａ 第１の可変容量素子
１４ｂ 第１の可変容量素子
１４ｃ 第１の可変容量素子
１４ｄ 第１の可変容量素子
１４ｅ 第１の可変容量素子
１４ｆ 第１の可変容量素子
１４ｇ 第１の可変容量素子
１５ 第２の容量素子群
１５ａ 第２の可変容量素子
１５ｂ 第２の可変容量素子
１５ｃ 第２の可変容量素子
１５ｄ 第２の可変容量素子
１５ｅ 第２の可変容量素子
１５ｆ 第２の可変容量素子
１５ｇ 第２の可変容量素子
１６ 第３の容量素子群
１７ 粗調整用容量素子群
１８ チャネル調整用容量素子群
１９ 出力アンプ
２０ 発振周波数制御部
２１ 第１の容量素子選択回路
２２ 第２の容量素子選択回路
２３ 第３の容量素子選択回路
２４ 第１の容量素子選択切換回路
２５ 第２の容量素子選択切換回路
３３ ループゲイン調整部
３４ 信号比較部
３５ 基準信号作成部
３６ 比較信号生成部
３７ ΣΔ変調部
３８ ディザリングクロック発生部
３９ 加算器
４１ 切換クロック部
４３ 減算回路
４４ 加算回路
４５ 演算回路制御部
５１ 制御データ補正回路
６１ 素子分離領域
７０ 受信回路
７１ アンテナ
７２ 増幅回路
７３ 周波数変換回路
７４ 周波数シンセサイザ
８０ 送信回路
８１ アンテナ
８２ 増幅回路
８３ 周波数変換回路
８４ 周波数シンセサイザ
【特許請求の範囲】
【請求項１】
第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを切り換え可能な複数の第１の可変容量素子からなる第１の容量素子群及び第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを切り換え可能な複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、前記可変容量部の容量値に対応した発振周波数の信号を生成する発振部を備え、
前記第２の容量状態と前記第１の容量状態との容量値の差である第１の容量変化量は、前記第４の容量状態と前記第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、
前記第２の可変容量素子の個数は、前記２以上の整数値から１を減じた値以上であることを特徴とするデジタル制御発振回路。
【請求項２】
前記可変容量部は、第５の容量状態と該第５の容量状態よりも容量値が大きい第６の容量状態とを切り換え可能な複数の第３の可変容量素子を含む第３の容量素子群を有し、
前記第６の容量状態と前記第５の容量状態との容量値の差である第３の容量変化量は、前記第２の容量変化量と等しく、
前記第３の容量素子群は、ΣΔ変調により制御することを特徴とする請求項１に記載のデジタル制御発振回路。
【請求項３】
前記可変容量部は、前記発振周波数を粗調整するための、粗調整用容量素子群を有していることを特徴とする請求項１又は２に記載のデジタル制御発振回路。
【請求項４】
それぞれが第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを有する複数の第１の可変容量素子からなる第１の容量素子群及びそれぞれが第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを有する複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、前記可変容量部の容量値に対応した発振周波数の信号を生成するデジタル制御発振部と、
前記各第１の可変容量素子に対して前記第１の容量状態と前記第２の容量状態とを切り換え、前記各第２の可変容量素子に対して前記第３の容量状態と前記第４の容量状態とを切り換えることにより前記可変容量部の容量値を制御して、前記発振周波数を制御する発振周波数制御部とを備え、
前記第２の容量状態と前記第１の容量状態との容量値の差である第１の容量変化量は、前記第４の容量状態と前記第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、
前記第２の可変容量素子の個数は、前記２以上の整数値から１を減じた値以上であることを特徴とする周波数シンセサイザ。
【請求項５】
前記発振周波数制御部は、
前記第２の容量状態とする前記第１の可変容量素子を選択する第１の容量素子選択回路と、
前記第４の状態とする前記第２の可変容量素子を選択する第２の容量素子選択回路と、
基準周波数信号を発生する基準周波数信号生成部と、
前記デジタル制御発振部の出力に基づいて比較信号を生成する比較信号生成部と、
前記基準周波数信号と前記比較信号との位相及び周波数の少なくとも一方を比較して差分信号を出力する信号比較部と、
前記差分信号に基づいて前記第１の容量素子選択回路及び第２の容量素子選択回路を制御する多ビットのデジタル制御信号を生成するループゲイン調整部とを有し、
前記デジタル制御信号は、前記第２の容量素子群の容量値を制御する下位ビット信号と、前記第１の容量素子群の容量値を制御する上位ビット信号とを含み、
前記第１の容量素子選択回路は、前記上位ビット信号に対応する前記第１の可変容量素子を前記第２の容量状態とし、
前記第２の容量素子選択回路は、前記下位ビット信号に対応する前記第２の可変容量素子を前記第４の容量状態とすることを特徴とする請求項４に記載の周波数シンセサイザ。
【請求項６】
前記第１の容量素子選択回路は、前記上位ビット信号を対応するサーモメータコードに変換する第１のエンコーダであり、
前記第２の容量素子選択回路は、前記下位ビット信号を対応するサーモメータコードに変換する第２のエンコーダであることを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項７】
前記発振周波数制御部は、切換クロックを生成する切換クロック部を有し、
前記第１の容量素子選択回路は、前記第２の容量状態とする前記第１の可変容量素子の組み合わせを前記切換クロックに基づいて切り換え、
前記第２の容量素子選択回路は、前記第４の容量状態とする前記第２の可変容量素子の組み合わせを前記切換クロックに基づいて切り換えることを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項８】
前記デジタル制御信号は、前記可変容量部の容量値を前記第２の容量変化量よりも細かく変化させるための分数部ビット信号を含み、
前記発振周波数制御部は、前記分数部ビット信号をΣΔ変調するΣΔ変調部と、前記ΣΔ変調された前記分数部ビット信号と前記下位ビット信号とを加算する加算器と有していることを特徴とする請求項５から７のいずれか１項に記載の周波数シンセサイザ。
【請求項９】
前記可変容量部は、複数の第３の可変容量素子を含む第３の容量素子群を有し、
前記デジタル制御信号は、前記第３の容量素子群を制御する分数部ビット信号を含み、
前記発振周波数制御部は、前記分数部ビット信号をΣΔ変調するΣΔ変調部と、前記ΣΔ変調された前記分数部ビット信号を対応するサーモメータコードに変換する第３の容量素子選択回路とを有していることを特徴とする請求項５から７のいずれか１項に記載の周波数シンセサイザ。
【請求項１０】
前記第２の可変容量素子の個数は、前記２以上の整数値の２倍から１を減じた値以上であり、
前記発振周波数制御部は、
前記上位ビット信号から１を減算する減算回路と、
前記下位ビット信号に前記２以上の整数値を加算する加算回路と、
前記減算回路及び前記加算回路の駆動状態を切り換える演算回路制御部とを有し、
前記演算回路制御部は、少なくとも前記上位ビット信号が１より大きい場合に、前記減算回路及び加算回路を動作状態とすることを特徴とする請求項８又は９に記載の周波数シンセサイザ。
【請求項１１】
前記第３の可変容量素子の個数は、前記２以上の整数値の２倍から１を減じた値以上であり、
前記発振周波数制御部は、
前記上位ビット信号から１を減算する減算回路と、
ΣΔ変調された前記分数部ビット信号に前記２以上の整数値を加算する加算回路と、
前記減算回路及び前記加算回路の駆動状態を切り換える演算回路制御部とを有し、
前記演算回路制御部は、前記デジタル制御データに基づいて、前記減算回路及び加算回路を動作状態とすることを特徴とする請求項９に記載の周波数シンセサイザ。
【請求項１２】
前記演算回路制御部は、前記下位ビット信号に基づいて、前記減算回路及び加算回路を動作状態とする期間を制御することを特徴とする請求項１０又は１１に記載の周波数シンセサイザ。
【請求項１３】
前記演算回路制御部は、前記ΣΔ変調部と同期して前記減算回路及び加算回路を動作状態とする期間を制御することを特徴とする請求項１０から１２のいずれか１項に記載の周波数シンセサイザ。
【請求項１４】
前記２以上の整数値をｍ、前記下位ビット信号の値をｋ、前記減算回路及び加算回路を動作状態とする期間をＴon、前記減算回路及び加算回路を停止状態とする期間をＴoffとすると、
Ｔoff：Ｔon＝ｋ：ｍ−ｋ
であることを特徴とする請求項１３に記載の周波数シンセサイザ。
【請求項１５】
前記各第１の可変容量素子と、前記第２の可変容量素子とは互いに物理的構造が異なることを特徴とする請求項１２から１４のいずれか１項に記載の周波数シンセサイザ。
【請求項１６】
前記各第１の可変容量素子は、配線間容量素子とスイッチとを含み、
前記各第２の可変容量素子は、ＭＯＳバラクタ素子であることを特徴とする請求項１５に記載の周波数シンセサイザ。
【請求項１７】
前記発振周波数制御部は、前記デジタル制御データの値を前記可変容量部の容量値に基づいて補正する制御データ補正回路を有していることを特徴とする請求項５から１６のいずれか１項に記載の周波数シンセサイザ。
【請求項１８】
前記制御データ補正回路は、前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量が一定となるように前記デジタル制御データを補正することを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項１９】
前記デジタル制御データは、基準となる周波数における前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量である制御感度に基づいて生成され、
前記制御データ補正回路は、前記デジタル制御データに前記発振周波数と前記基準となる周波数との比率に応じた係数を乗算して、前記デジタル制御データを補正することを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項２０】
前記第２の可変容量素子の個数は、前記２以上の整数値から１を減じた数であることを特徴とする請求項４から９のいずれか１項に記載の周波数シンセサイザ。
【請求項２１】
前記可変容量部は、前記周波数を粗調整する粗調整用容量素子群を有していることを特徴とする請求項４から２０のいずれか１項に記載の周波数シンセサイザ。
【請求項２２】
前記可変容量部は、前記周波数のチャネルを調整するチャネル調整用容量素子群を有していることを特徴とする請求項２１に記載の周波数シンセサイザ。
【請求項２３】
請求項４から２２のいずれか１項に記載の周波数シンセサイザを有する受信回路及び請求項４から２０のいずれか１項に記載の周波数シンセサイザを有する送信回路の少なくとも一方を備えた無線通信機器。
【請求項２４】
第１の容量変化量を有する複数の第１の可変容量素子を含む第１の容量素子群と、前記第１の容量変化量を２以上の整数値で除した第２の容量変化量を有する複数の第２の可変容量素子を含む第２の容量素子群とを有する可変容量部を備えたデジタル制御発振回路の発振周波数の制御方法であって、
前記第１の容量素子群を制御する上位ビットのデータと、前記第２の容量素子群を制御する下位ビットのデータとを含む多ビットのデジタル制御データを生成するステップ（ａ）と、
前記デジタル制御データに基づいて前記第１の可変容量素子及び第２の可変容量素子を選択することにより、前記発振周波数を前記デジタル制御データに対応した周波数とするステップ（ｂ）とを備え、
前記ステップ（ｂ）は、
前記上位ビットのデータに対応した前記第１の可変容量素子の容量値を第１の容量状態から前記第１の容量変化量分変化した第２の容量状態にするステップ（ｂ１）と、
前記下位ビットのデータに対応した前記第２の可変容量素子の容量値を第３の容量状態から前記第２の容量変化量分変化した第４の容量状態にするステップ（ｂ２）とを含むことを特徴とするデジタル制御発振回路の制御方法。
【請求項２５】
前記デジタル制御データは、分数部ビットのデータを含み、
前記ステップ（ｂ）は、
前記分数部ビットのデータをΣΔ変調するステップ（ｂ３）と、
ステップ（ｂ２）よりも前に、ΣΔ変調した前記分数部ビットのデータを、前記下位ビットのデータに加算するステップ（ｂ４）とを含むことを特徴とする請求項２４に記載のデジタル制御発振回路の制御方法。
【請求項２６】
前記可変容量部は、前記第２の容量変化量を有する複数の第３の可変容量素子を含む第３の容量素子群を有し、
前記デジタル制御データは、分数部ビットのデータを含み、
前記ステップ（ｂ）は、
前記分数部ビットのデータをΣΔ変調するステップ（ｂ５）と、
ΣΔ変調した前記分数部ビットのデータに対応した前記第３の可変容量素子を第５の容量状態から前記第２の容量変化量分変化した第６の容量状態にするステップ（ｂ６）とを含むことを特徴とする請求項２４に記載のデジタル制御発振回路の制御方法。
【請求項２７】
前記上位ビットのデータから１を減算し且つ前記下位ビットのデータに前記２以上の整数値を加算するステップ（ｃ）をさらに備え、
前記ステップ（ｃ）は前記ステップ（ｂ）よりも前に選択的に実行されることを特徴とする請求項２４から２６のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項２８】
前記上位ビットのデータから１を減算し且つ前記分数部ビットのデータに前記２以上の整数値を加算するステップ（ｄ）をさらに備え、
前記ステップ（ｄ）は前記ステップ（ｂ）よりも前に選択的に実行されることを特徴とする請求項２４から２６のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項２９】
前記デジタル制御データに基づいて前記ステップ（ｄ）の実行を選択するステップ（ｅ）をさらに備えていることを特徴とする請求項２８に記載のデジタル制御発振回路の制御方法。
【請求項３０】
前記ステップ（ｅ）は、前記下位ビットのデータの値に基づいて前記ステップ（ｄ）の実行を選択することを特徴とする請求項２９に記載のデジタル制御発振回路の制御方法。
【請求項３１】
前記ステップ（ｅ）は、前記ステップ（ｄ）が前記ΣΔ変調と同期して行われるように前記ステップ（ｄ）の実行を選択することを特徴とする請求項２９又は３０に記載のデジタル制御発振回路の制御方法。
【請求項３２】
前記ステップ（ｅ）は、
前記２以上の整数値をｍ、前記下位ビット信号の値をｋ、前記ステップ（ｄ）の実行を選択する期間をＴon、前記ステップ（ｄ）を実行しない期間をＴoffとすると、
Ｔoff：Ｔon＝ｋ：ｍ−ｋ
となるように前記ステップ（ｄ）の実行を選択することを特徴とする請求項２９から３１のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項３３】
前記ステップ（ａ）は、
基準となる基準信号を生成するステップ（ａ１）と、
前記デジタル制御発振回路の出力信号に基づいて比較信号を生成するステップ（ａ２）と、
前記基準信号と比較信号とを比較してずれを検出するステップ（ａ３）と、
検出した前記ずれに基づいて前記デジタル制御データを生成するステップ（ａ４）とを含むことを特徴とする請求項２４から３２のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項３４】
前記ステップ（ａ）は、
前記発振周波数を第１の周波数とする場合の前記デジタル制御データと、前記発振周波数を第２の周波数とする場合の前記デジタル制御データの変化量に基づいて、前記第１の周波数の近傍における前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量である制御感度を算出するステップ（ａ５）と、
前記発振周波数を第３の周波数とする前記デジタル制御データを、前記制御感度及び前記第１の周波数と第３の周波数との比率に応じた係数を用いて算出するステップ（ａ６）とを含むことを特徴とする請求項２４から３３のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項１】
第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを切り換え可能な複数の第１の可変容量素子からなる第１の容量素子群及び第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを切り換え可能な複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、前記可変容量部の容量値に対応した発振周波数の信号を生成する発振部を備え、
前記第２の容量状態と前記第１の容量状態との容量値の差である第１の容量変化量は、前記第４の容量状態と前記第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、
前記第２の可変容量素子の個数は、前記２以上の整数値から１を減じた値以上であることを特徴とするデジタル制御発振回路。
【請求項２】
前記可変容量部は、第５の容量状態と該第５の容量状態よりも容量値が大きい第６の容量状態とを切り換え可能な複数の第３の可変容量素子を含む第３の容量素子群を有し、
前記第６の容量状態と前記第５の容量状態との容量値の差である第３の容量変化量は、前記第２の容量変化量と等しく、
前記第３の容量素子群は、ΣΔ変調により制御することを特徴とする請求項１に記載のデジタル制御発振回路。
【請求項３】
前記可変容量部は、前記発振周波数を粗調整するための、粗調整用容量素子群を有していることを特徴とする請求項１又は２に記載のデジタル制御発振回路。
【請求項４】
それぞれが第１の容量状態と該第１の容量状態よりも容量値が大きい第２の容量状態とを有する複数の第１の可変容量素子からなる第１の容量素子群及びそれぞれが第３の容量状態と該第３の容量状態よりも容量値が大きい第４の容量状態とを有する複数の第２の可変容量素子からなる第２の容量素子群を含む可変容量部を有し、前記可変容量部の容量値に対応した発振周波数の信号を生成するデジタル制御発振部と、
前記各第１の可変容量素子に対して前記第１の容量状態と前記第２の容量状態とを切り換え、前記各第２の可変容量素子に対して前記第３の容量状態と前記第４の容量状態とを切り換えることにより前記可変容量部の容量値を制御して、前記発振周波数を制御する発振周波数制御部とを備え、
前記第２の容量状態と前記第１の容量状態との容量値の差である第１の容量変化量は、前記第４の容量状態と前記第３の容量状態との容量値の差である第２の容量変化量に２以上の整数値を乗じた値であり、
前記第２の可変容量素子の個数は、前記２以上の整数値から１を減じた値以上であることを特徴とする周波数シンセサイザ。
【請求項５】
前記発振周波数制御部は、
前記第２の容量状態とする前記第１の可変容量素子を選択する第１の容量素子選択回路と、
前記第４の状態とする前記第２の可変容量素子を選択する第２の容量素子選択回路と、
基準周波数信号を発生する基準周波数信号生成部と、
前記デジタル制御発振部の出力に基づいて比較信号を生成する比較信号生成部と、
前記基準周波数信号と前記比較信号との位相及び周波数の少なくとも一方を比較して差分信号を出力する信号比較部と、
前記差分信号に基づいて前記第１の容量素子選択回路及び第２の容量素子選択回路を制御する多ビットのデジタル制御信号を生成するループゲイン調整部とを有し、
前記デジタル制御信号は、前記第２の容量素子群の容量値を制御する下位ビット信号と、前記第１の容量素子群の容量値を制御する上位ビット信号とを含み、
前記第１の容量素子選択回路は、前記上位ビット信号に対応する前記第１の可変容量素子を前記第２の容量状態とし、
前記第２の容量素子選択回路は、前記下位ビット信号に対応する前記第２の可変容量素子を前記第４の容量状態とすることを特徴とする請求項４に記載の周波数シンセサイザ。
【請求項６】
前記第１の容量素子選択回路は、前記上位ビット信号を対応するサーモメータコードに変換する第１のエンコーダであり、
前記第２の容量素子選択回路は、前記下位ビット信号を対応するサーモメータコードに変換する第２のエンコーダであることを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項７】
前記発振周波数制御部は、切換クロックを生成する切換クロック部を有し、
前記第１の容量素子選択回路は、前記第２の容量状態とする前記第１の可変容量素子の組み合わせを前記切換クロックに基づいて切り換え、
前記第２の容量素子選択回路は、前記第４の容量状態とする前記第２の可変容量素子の組み合わせを前記切換クロックに基づいて切り換えることを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項８】
前記デジタル制御信号は、前記可変容量部の容量値を前記第２の容量変化量よりも細かく変化させるための分数部ビット信号を含み、
前記発振周波数制御部は、前記分数部ビット信号をΣΔ変調するΣΔ変調部と、前記ΣΔ変調された前記分数部ビット信号と前記下位ビット信号とを加算する加算器と有していることを特徴とする請求項５から７のいずれか１項に記載の周波数シンセサイザ。
【請求項９】
前記可変容量部は、複数の第３の可変容量素子を含む第３の容量素子群を有し、
前記デジタル制御信号は、前記第３の容量素子群を制御する分数部ビット信号を含み、
前記発振周波数制御部は、前記分数部ビット信号をΣΔ変調するΣΔ変調部と、前記ΣΔ変調された前記分数部ビット信号を対応するサーモメータコードに変換する第３の容量素子選択回路とを有していることを特徴とする請求項５から７のいずれか１項に記載の周波数シンセサイザ。
【請求項１０】
前記第２の可変容量素子の個数は、前記２以上の整数値の２倍から１を減じた値以上であり、
前記発振周波数制御部は、
前記上位ビット信号から１を減算する減算回路と、
前記下位ビット信号に前記２以上の整数値を加算する加算回路と、
前記減算回路及び前記加算回路の駆動状態を切り換える演算回路制御部とを有し、
前記演算回路制御部は、少なくとも前記上位ビット信号が１より大きい場合に、前記減算回路及び加算回路を動作状態とすることを特徴とする請求項８又は９に記載の周波数シンセサイザ。
【請求項１１】
前記第３の可変容量素子の個数は、前記２以上の整数値の２倍から１を減じた値以上であり、
前記発振周波数制御部は、
前記上位ビット信号から１を減算する減算回路と、
ΣΔ変調された前記分数部ビット信号に前記２以上の整数値を加算する加算回路と、
前記減算回路及び前記加算回路の駆動状態を切り換える演算回路制御部とを有し、
前記演算回路制御部は、前記デジタル制御データに基づいて、前記減算回路及び加算回路を動作状態とすることを特徴とする請求項９に記載の周波数シンセサイザ。
【請求項１２】
前記演算回路制御部は、前記下位ビット信号に基づいて、前記減算回路及び加算回路を動作状態とする期間を制御することを特徴とする請求項１０又は１１に記載の周波数シンセサイザ。
【請求項１３】
前記演算回路制御部は、前記ΣΔ変調部と同期して前記減算回路及び加算回路を動作状態とする期間を制御することを特徴とする請求項１０から１２のいずれか１項に記載の周波数シンセサイザ。
【請求項１４】
前記２以上の整数値をｍ、前記下位ビット信号の値をｋ、前記減算回路及び加算回路を動作状態とする期間をＴon、前記減算回路及び加算回路を停止状態とする期間をＴoffとすると、
Ｔoff：Ｔon＝ｋ：ｍ−ｋ
であることを特徴とする請求項１３に記載の周波数シンセサイザ。
【請求項１５】
前記各第１の可変容量素子と、前記第２の可変容量素子とは互いに物理的構造が異なることを特徴とする請求項１２から１４のいずれか１項に記載の周波数シンセサイザ。
【請求項１６】
前記各第１の可変容量素子は、配線間容量素子とスイッチとを含み、
前記各第２の可変容量素子は、ＭＯＳバラクタ素子であることを特徴とする請求項１５に記載の周波数シンセサイザ。
【請求項１７】
前記発振周波数制御部は、前記デジタル制御データの値を前記可変容量部の容量値に基づいて補正する制御データ補正回路を有していることを特徴とする請求項５から１６のいずれか１項に記載の周波数シンセサイザ。
【請求項１８】
前記制御データ補正回路は、前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量が一定となるように前記デジタル制御データを補正することを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項１９】
前記デジタル制御データは、基準となる周波数における前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量である制御感度に基づいて生成され、
前記制御データ補正回路は、前記デジタル制御データに前記発振周波数と前記基準となる周波数との比率に応じた係数を乗算して、前記デジタル制御データを補正することを特徴とする請求項１７に記載の周波数シンセサイザ。
【請求項２０】
前記第２の可変容量素子の個数は、前記２以上の整数値から１を減じた数であることを特徴とする請求項４から９のいずれか１項に記載の周波数シンセサイザ。
【請求項２１】
前記可変容量部は、前記周波数を粗調整する粗調整用容量素子群を有していることを特徴とする請求項４から２０のいずれか１項に記載の周波数シンセサイザ。
【請求項２２】
前記可変容量部は、前記周波数のチャネルを調整するチャネル調整用容量素子群を有していることを特徴とする請求項２１に記載の周波数シンセサイザ。
【請求項２３】
請求項４から２２のいずれか１項に記載の周波数シンセサイザを有する受信回路及び請求項４から２０のいずれか１項に記載の周波数シンセサイザを有する送信回路の少なくとも一方を備えた無線通信機器。
【請求項２４】
第１の容量変化量を有する複数の第１の可変容量素子を含む第１の容量素子群と、前記第１の容量変化量を２以上の整数値で除した第２の容量変化量を有する複数の第２の可変容量素子を含む第２の容量素子群とを有する可変容量部を備えたデジタル制御発振回路の発振周波数の制御方法であって、
前記第１の容量素子群を制御する上位ビットのデータと、前記第２の容量素子群を制御する下位ビットのデータとを含む多ビットのデジタル制御データを生成するステップ（ａ）と、
前記デジタル制御データに基づいて前記第１の可変容量素子及び第２の可変容量素子を選択することにより、前記発振周波数を前記デジタル制御データに対応した周波数とするステップ（ｂ）とを備え、
前記ステップ（ｂ）は、
前記上位ビットのデータに対応した前記第１の可変容量素子の容量値を第１の容量状態から前記第１の容量変化量分変化した第２の容量状態にするステップ（ｂ１）と、
前記下位ビットのデータに対応した前記第２の可変容量素子の容量値を第３の容量状態から前記第２の容量変化量分変化した第４の容量状態にするステップ（ｂ２）とを含むことを特徴とするデジタル制御発振回路の制御方法。
【請求項２５】
前記デジタル制御データは、分数部ビットのデータを含み、
前記ステップ（ｂ）は、
前記分数部ビットのデータをΣΔ変調するステップ（ｂ３）と、
ステップ（ｂ２）よりも前に、ΣΔ変調した前記分数部ビットのデータを、前記下位ビットのデータに加算するステップ（ｂ４）とを含むことを特徴とする請求項２４に記載のデジタル制御発振回路の制御方法。
【請求項２６】
前記可変容量部は、前記第２の容量変化量を有する複数の第３の可変容量素子を含む第３の容量素子群を有し、
前記デジタル制御データは、分数部ビットのデータを含み、
前記ステップ（ｂ）は、
前記分数部ビットのデータをΣΔ変調するステップ（ｂ５）と、
ΣΔ変調した前記分数部ビットのデータに対応した前記第３の可変容量素子を第５の容量状態から前記第２の容量変化量分変化した第６の容量状態にするステップ（ｂ６）とを含むことを特徴とする請求項２４に記載のデジタル制御発振回路の制御方法。
【請求項２７】
前記上位ビットのデータから１を減算し且つ前記下位ビットのデータに前記２以上の整数値を加算するステップ（ｃ）をさらに備え、
前記ステップ（ｃ）は前記ステップ（ｂ）よりも前に選択的に実行されることを特徴とする請求項２４から２６のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項２８】
前記上位ビットのデータから１を減算し且つ前記分数部ビットのデータに前記２以上の整数値を加算するステップ（ｄ）をさらに備え、
前記ステップ（ｄ）は前記ステップ（ｂ）よりも前に選択的に実行されることを特徴とする請求項２４から２６のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項２９】
前記デジタル制御データに基づいて前記ステップ（ｄ）の実行を選択するステップ（ｅ）をさらに備えていることを特徴とする請求項２８に記載のデジタル制御発振回路の制御方法。
【請求項３０】
前記ステップ（ｅ）は、前記下位ビットのデータの値に基づいて前記ステップ（ｄ）の実行を選択することを特徴とする請求項２９に記載のデジタル制御発振回路の制御方法。
【請求項３１】
前記ステップ（ｅ）は、前記ステップ（ｄ）が前記ΣΔ変調と同期して行われるように前記ステップ（ｄ）の実行を選択することを特徴とする請求項２９又は３０に記載のデジタル制御発振回路の制御方法。
【請求項３２】
前記ステップ（ｅ）は、
前記２以上の整数値をｍ、前記下位ビット信号の値をｋ、前記ステップ（ｄ）の実行を選択する期間をＴon、前記ステップ（ｄ）を実行しない期間をＴoffとすると、
Ｔoff：Ｔon＝ｋ：ｍ−ｋ
となるように前記ステップ（ｄ）の実行を選択することを特徴とする請求項２９から３１のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項３３】
前記ステップ（ａ）は、
基準となる基準信号を生成するステップ（ａ１）と、
前記デジタル制御発振回路の出力信号に基づいて比較信号を生成するステップ（ａ２）と、
前記基準信号と比較信号とを比較してずれを検出するステップ（ａ３）と、
検出した前記ずれに基づいて前記デジタル制御データを生成するステップ（ａ４）とを含むことを特徴とする請求項２４から３２のいずれか１項に記載のデジタル制御発振回路の制御方法。
【請求項３４】
前記ステップ（ａ）は、
前記発振周波数を第１の周波数とする場合の前記デジタル制御データと、前記発振周波数を第２の周波数とする場合の前記デジタル制御データの変化量に基づいて、前記第１の周波数の近傍における前記デジタル制御データの単位変化量あたりの前記発振周波数の変化量である制御感度を算出するステップ（ａ５）と、
前記発振周波数を第３の周波数とする前記デジタル制御データを、前記制御感度及び前記第１の周波数と第３の周波数との比率に応じた係数を用いて算出するステップ（ａ６）とを含むことを特徴とする請求項２４から３３のいずれか１項に記載のデジタル制御発振回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００９−１０５９９（Ｐ２００９−１０５９９Ａ）
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願番号】特願２００７−１６９１３５（Ｐ２００７−１６９１３５）
【出願日】平成１９年６月２７日（２００７．６．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願日】平成１９年６月２７日（２００７．６．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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