可変タイミングメモリ
【課題】同期回路装置の設計に於いて、タイミング最適化の作業工程を削減化する。
【解決手段】同期回路装置１０内の可変タイミングメモリ２０のモジュールは、メモリアレイ２１とその入出力メモリ制御回路２２，２３に加えて、クロック端子Ｔに入力したクロック信号ＣＬＫを遅延する信号線２４と、クロック信号ＣＬＫをそのまま伝送する信号線２５と、両信号線２４，２５を入力とするセレクタＳＬ１と、メモリライト／リード信号が印加され且つセレクタＳＬ１のセレクト端子と繋がったタイミングモード端子ＴＭＴとを有する。セレクタＳＬ１は、メモリライト信号の受信に応じて信号線２４を選択し、遅延されたクロック信号を入出力メモリ制御回路２２，２３に印加する。他方、メモリリード信号の受信に応じてセレクタＳＬ１は信号線２５を選択し、クロック信号ＣＬＫをそのまま入出力メモリ制御回路２２，２３に印加する。
【解決手段】同期回路装置１０内の可変タイミングメモリ２０のモジュールは、メモリアレイ２１とその入出力メモリ制御回路２２，２３に加えて、クロック端子Ｔに入力したクロック信号ＣＬＫを遅延する信号線２４と、クロック信号ＣＬＫをそのまま伝送する信号線２５と、両信号線２４，２５を入力とするセレクタＳＬ１と、メモリライト／リード信号が印加され且つセレクタＳＬ１のセレクト端子と繋がったタイミングモード端子ＴＭＴとを有する。セレクタＳＬ１は、メモリライト信号の受信に応じて信号線２４を選択し、遅延されたクロック信号を入出力メモリ制御回路２２，２３に印加する。他方、メモリリード信号の受信に応じてセレクタＳＬ１は信号線２５を選択し、クロック信号ＣＬＫをそのまま入出力メモリ制御回路２２，２３に印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体のLSI開発に於いて、レイアウト上の仮想容量若しくは測定より得られる実容量を使ったタイミング最適化技術に関する。即ち、本発明は、同期回路装置に於けるタイミング最適化を図る同期回路装置用の可変タイミングメモリに関している。
【背景技術】
【０００２】
同期回路装置に於ける最も基本的なタイミング最適化法は、次の通りである。即ち、単一クロックの同期式論理回路は、標準的なセルアレイ方式(セルベース/ゲートアレイ/ECA等)とメモリモジュールとによって構成されている。当該同期式論理回路に於いて、FF（FF:フリップフロップに該当。以下、同じ様に記載する。）-FF間及びFFとメモリモジュール間では、規定されたクロック周期で以って、データの転送を繰り返す。この様な同期回路装置１００を、図４のブロック図に模式的に示す。
【０００３】
図４の本装置１００では、各FF（FF-1〜FF-4）から対応SOG論理回路を介してメモリ（SRAM）までのデータ転送期間、及び、メモリから対応SOG論理回路を介してFF-5へのデータ転送期間は、何れも、同期回路装置１００のクロック信号ＣＬＫの周期の長さに律そくされる。そのため、使用するメモリの性能又は仕様如何によっては、メモリへの書き込み側（入力端子側）のSOG論理回路に於ける処理時間がクロック信号ＣＬＫの周期を越えて違反状態となる「タイミングバイオレーション」と成り得る（各FFからメモリ間の経路がクリティカルパスになる。）。逆に、読み出し側のSOG論理回路に於ける処理時間がクロック信号ＣＬＫの周期を越えてしまい、メモリの出力経路がクリティカルパスに成ったりとし、入力タイミング又は出力タイミングが変動する。
【０００４】
その様なタイミングバイオレーションが生じ得る様な事態が発生した場合、クロック信号ＣＬＫの信号線とメモリのクロック端子Ｔとの間にバッファ等の遅延素子を挿入する対処方法が行われる。即ち、そのメモリ前後のタイミングの余裕を考慮して、メモリへクロック信号ＣＬＫを与えるタイミングを早める、或いは遅めたりして、タイミング的に最適なポイントにクロック信号ＣＬＫの立ち上がり時点を設定して、所望のタイミングスペックを満たす手法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
既述の通り、同期回路装置に於いてクロック信号をメモリに与えるタイミングの調整は、クロック信号の経路と当該メモリのクロック端子間に挿入されているバッファセルの増減によって実施可能である。しかしながら、シミュレーション結果に基づき得られたメモリ前後の処理時間のタイミング的余裕を考慮して、マニュアルで相当数のバッファセルを挿入するのが一般的であり、ＬＳＩ設計に要する作業工数が多い。しかも、メモリ周辺回路以外の回路変更に起因したレイアウト変更時に於いても、隣接配線容量の変化又は配線経路の変更によって、再度、メモリへのクロックタイミングの調整が必要になる可能性がある。そのため、クロック信号をメモリに与えるタイミングを、メモリ前後の処理時間のタイミング的余裕に基づいて、自動的に最適化し得る機能を有するメモリを、ＬＳＩ設計上、使用したい。更には、同期回路装置のメモリに対して、メモリの入力端子に入力側の論理回路から信号が入って来るまでの時間（入力側のタイミングと言う。）及びメモリの出力端子から出力側の論理回路へ読み出したデータ信号を送信する時間（出力側のタイミングと言う。）に、余裕をもたせたい。
【０００６】
又、ＬＳＩ設計の最終段階に於ける上記バッファセルの増減に伴うトランジスタの変更は、設計上、タイミング検証以外にもレイアウト検証へのリスクも伴うため、最小限のレイアウト変更に留めて設計工程の後戻りを無くしたい。
【０００７】
本発明は、同期回路系のＬＳＩ設計に於ける斯かる問題点の認識を踏まえて成されたものである。その主目的は、メモリ前後のタイミング的余裕度に応じて、入力端子側のsetup値/Hold値及び出力端子側のTa値(アクセス時間：クロック信号のメモリのクロック端子への入力時からメモリに書き込まれたデータをメモリの出力端子から出力するまでに要する時間に該当。)を、制御可能な可変タイミングメモリを実現して、同期設計されたＬＳＩ回路のタイミング最適化を行うことにある。
【課題を解決するための手段】
【０００８】
本発明に係る可変タイミングメモリでは、そのメモリモジュール内部に、同期回路装置のクロック信号を遅延する回路と、当該クロック信号をそのまま転送する信号線と、上記遅延回路と上記信号線とを選択して被選択クロックをメモリ制御回路に出力するセレクタとが、配設されている。そして、メモリライト／リード信号線が上記セレクタのセレクト端子に接続されている。その結果、セレクタは、データの書き込み時にメモリライト信号を受信したときには、同期回路装置のクロック信号を遅延した後のクロック信号を、入力側メモリ制御回路に出力する。そのため、遅延時間分だけ、入力側メモリ制御回路に印加されるクロックの立ち上がり時間が遅くなり、従って、setup値（クロックの立ち上がり時点とクロックの立ち上がり前にアドレス信号等の全てがメモリの入力端に到達していなければならない時点との間の時間）を時間的に後にずらすことが出来る。その結果、メモリの入力端子側の論理回路で要する処理時間に余裕が生じることとなる。他方、データの読み出し時にメモリライト信号の反転信号であるメモリリード信号を受信したときには、セレクタは、同期回路装置のクロック信号を遅延することなくそのまま出力側メモリ制御回路に印加する。このため、読み出し側に於いても、タイミング的に処理時間の余裕が生じる。結果的に、アクセス時間Ｔａが短縮される。
【０００９】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【００１０】
本発明の主題によれば、メモリへの書き込み(Write)時とメモリからの読み出し(Read)時のタイミングを生成する経路をメモリモジュール内部で変更する。このため、書き込み時のSetupチェック値の緩和化と、Ta値の最小化とを両立させて実現することが出来、同期転送に於ける書き込み及び読み出しのタイミングの緩和を図ることが出来る。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
図１は、本実施の形態に係る同期回路装置１０の構成を模式的に示すブロック図である。本同期回路装置１０に於ける特徴部ないしは中核部は、可変タイミングメモリ（メモリモジュール）２０内の構成にある。
【００１２】
図１に示す通り、アドレス信号は、クロック信号ＣＬＫに同期してリセットされるフリップフロップ回路（以下、ＦＦと記す。）１及びそのＳＯＧエリア論理回路を介して、可変タイミングメモリ２０の入力端子Ａに入力される。同様に、チップセレクト信号及び書き込みデータ信号は、それぞれ、ＦＦ２及びそのＳＯＧエリア論理回路、並びに、ＦＦ４及びそのＳＯＧエリア論理回路を介して、同メモリ２０の入力端子ＣＳ、Ｄに入力される。又、メモリライト／リード信号は、ＦＦ３及びそのＳＯＧエリア論理回路を介して、可変タイミングメモリ２０の入力端子ＷＲに入力されると共に、更に、同メモリ２０のタイミングモード端子ＴＭＴにも、タイミングモード信号ＴＭとして入力される。このタイミングモード信号ＴＭは、後述する通り、Ｗｒｉｔｅ／Ｒｅａｄタイミングを制御する信号である。又、クロック信号ＣＬＫは、可変タイミングメモリ２０のクロック端子Ｔに入力される。更に、可変タイミングメモリ２０の出力端子Ｑより出力される読み出しデータ信号は、そのＳＯＧエリア論理回路及びＦＦ５を介して、メモリ次段の回路（図示せず。）に入力される。尚、クロック端子Ｔにクロック信号ＣＬＫが入力した時点から読み出しデータ信号が出力端子Ｑより出力されるまでに要する時間が、既述したアクセス時間Ｔａである。
【００１３】
中核部たる可変タイミングメモリ２０は、例えばＳＲＡＭで構成されており（その他に、例えばＥＥＰＲＯＭで構成されていても良い。）、次の構成を備える。即ち、同メモリ２０は、複数のメモリセル（図示せず。）が配列されたメモリアレイ２１と、入力側メモリ制御回路２２と、出力側メモリ制御回路２３とを、従来のメモリと同様に備える。入力側メモリ制御回路２２は、アドレス信号、チップセレクト信号、メモリライト信号、及びクロック信号ＣＬＫに同期した後述する第１クロック信号の受信に応じて、書き込みデータ信号のメモリアレイ２１への書き込み処理を制御する。又、出力側メモリ制御回路２３は、アドレス信号、チップセレクト信号、メモリリード信号、及びクロック信号ＣＬＫに同期した後述する第２クロック信号の受信に応じて、メモリアレイ２１から書き込みデータ信号を読み出して出力端Ｑに出力する処理を制御する。
【００１４】
加えて、可変タイミングメモリ２０は、そのモジュール内に、（１）クロック端子Ｔに接続された入力端を有し、信号線中に配設されたバッファの数に応じた所定の遅延時間だけクロック信号ＣＬＫを遅延する遅延回路ないしは遅延信号線２４と、（２）クロック端子Ｔに接続された入力端を有し、クロック信号ＣＬＫを遅延させること無く単に伝送するクロック信号伝送線２５とを、有する。ここで、遅延回路２４内のバッファ数ないしは遅延信号線２４上の所定の遅延時間は、次の通りで、予めＬＳＩの設計段階で設定される。即ち、設計段階での回路シミュレーションによって算出された入力端子側のＳＯＧ論理回路１Ｌ〜４Ｌに於ける処理時間と、クロック信号ＣＬＫの周期との比較を踏まえて、同メモリ２０内部で発生させるクロック信号の立ち上がりの遅延を如何に設定すれば、各ＳＯＧ論理回路１Ｌ〜４Ｌはクロック信号の立ち上がり時からSetup値前のタイミングまでに余裕を以って処理を終えることが出来るかと言う観点から、遅延時間は設定される。
【００１５】
更に、同メモリ２０は、（３）遅延回路２４の出力端に接続された第１入力端、クロック信号伝送線２５の出力端に接続された第２入力端、メモリライト信号とその反転信号であるメモリリード信号とが印加されるタイミングモード端子ＴＭＴに接続されたセレクト端子、及び両メモリ制御回路２２，２３に接続された出力端を有するセレクタＳＬ１を備えている。そして、セレクタＳＬ１は、タイミングモード端子ＴＭＴにメモリライト信号が入力した場合には、遅延回路２４の出力信号を上記第１クロック信号として選択して、その出力端から入出力側メモリ制御回路２２，２３に出力する。他方、セレクタＳＬ１は、タイミングモード端子ＴＭＴにメモリリード信号が入力した場合には、クロック信号ＣＬＫを上記第２クロック信号として選択し、その出力端から入出力側メモリ制御回路２２，２３に出力する。
【００１６】
以上の様に、可変タイミングメモリ２０は、同メモリ２０への書き込みモード／読み出しモード信号を伝送する信号線が接続されたタイミングモード端子ＴＭＴを有している。そして、可変タイミングメモリ２０は、同メモリ２０への書き込み時と読み出し時とに於いて、そのセレクト端子がタイミングモード端子ＴＭＴに接続された同メモリ内部のセレクタＳＬ１によってクロック信号ＣＬＫの遅延の有無を設定することで、データの入力タイミング及びデータの出力タイミングを変更する機能を呈するメモリである。
【００１７】
次に、可変タイミングメモリ２０の動作について記載する。
【００１８】
書き込み時には、可変タイミングメモリ２０は、同メモリ２０内部の遅延回路２４で以って、入力端子側の書き込みデータ信号を受けるクロックタイミングを所定の時間だけ遅らせる。このメモリ内部の遅延処理によって、入力端子に設定されるSetupチェック値を小さく制御して（Setupチェック値の緩和）、同メモリ２０前段のＦＦ１〜４から同メモリ２０の各入力端子までの経路のタイミングの緩和を実現することが出来る。
【００１９】
他方、メモリアレイ２１から読み出したデータ信号を出力端子Ｑから出力する場合には、可変タイミングメモリ２０は、入力クロック信号ＣＬＫをそのままデータ読み出し用の内部クロックとして使用する。これにより、可変タイミングメモリ２０は、クロック信号ＣＬＫの入力時から出力端子Ｑからのデータ信号の出力時までの時間（アクセス時間Ｔａ）を限りなく短く制御して、同メモリ２０の出力端子Ｑから次段ＦＦ５への経路のタイミングの緩和を図ることが出来る。
【００２０】
（実施の形態２）
図２は、本実施の形態の一例に係る同期回路装置の構成を模式的に示すブロック図である。以下では、図２の中核部である可変タイミングメモリ２０Ａが、図１の可変タイミングメモリ２０と相違する点を中心に記載する。
【００２１】
図２に示される通り、可変タイミングメモリ２０Ａは、何れの入力端もクロック端子Ｔに接続された、第１信号線２７と、第２信号線２６と、第３信号線２８と、第４信号線２９とを有している。これらの信号線の内で、第１信号線２７上には、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を第１時間だけ遅延させるために、２個のバッファが配設されている。又、第２信号線２６上には、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を（第１時間−第２時間）で与えられる時間だけ遅延させるために、１個のバッファが配設されている。又、第３信号線２８上には、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を（第１時間＋第３時間）で与えられる時間だけ遅延させるために、３個のバッファが配設されている。それに対して、第４信号線２９は、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を遅延させる事無く、クロック信号ＣＬＫをそのまま伝送する信号線である。以上の関係から、次のタイミング関係が理解される。即ち、第２信号線２６は、基準となる信号線である第１信号線２７上の被遅延クロック信号の立ち上がり時間を第２時間だけ早める機能を呈する。逆に、第３信号線２８は、第１信号線２７上の上記被遅延クロック信号の立ち上がり時間を更に第３時間だけ遅延させる機能を呈する。
【００２２】
又、可変タイミングメモリ２０Ａは、本実施の形態の核心部である、タイミングモード端子ＴＭＴを有する。このタイミングモード端子ＴＭＴには、同メモリ２０の外部に配設された２ビットのタイミングモード信号線（その２本の信号線の各々は、Ｈ（１）かＬ（０）の何れかに固定されている。）との接続を通じて、予めビットレベル（“１０”等）が固定された２ビット信号のタイミングモード信号ＴＭが、印加されている。
【００２３】
上記した第１時間〜第３時間及びタイミングモード信号ＴＭの固定されたビットレベルは、予め、ＬＳＩの設計段階に於ける回路シミュレーションを通じて算出される、同メモリ２０Ａの前段ＦＦ１〜ＦＦ４から同メモリ２０Ａへの書き込みタイミングと、同メモリ２０Ａの出力端Ｑからメモリ次段ＦＦ５への読み出しタイミングとの比較処理を通じて、決定されている。即ち、上記比較処理に於いて、書き込みタイミングの方が読み出しタイミングよりも時間がかかることが判明した場合には、同メモリ２０Ａの入力端子側の論理回路１Ｌ〜４Ｌに於ける処理時間に余裕が無いので、同メモリ２０Ａ内のメモリ制御回路に印加する内部クロックの立ち上がり時間がクロック信号ＣＬＫのそれよりも遅くなる様に、第１時間、第３時間及びタイミングモード信号ＴＭのビットレベルを決定する。逆に、読み出しタイミングに書き込みタイミングよりも時間を要することが判明した場合には、設計者は、同メモリ２０Ａ内の内部クロックの立ち上がり時間がクロック信号ＣＬＫのそれよりも早くなる様に、第１時間、第２時間及びタイミングモード信号ＴＭのビットレベルを設計段階で決定する。
【００２４】
そして、可変タイミングメモリ２０Ａは、第１信号線２７、第２信号線２６、第３信号線２８及び第４信号線２９をその入力信号線とし、且つ、タイミングモード端子ＴＭＴに内部配線で接続されたセレクト端並びに入力側メモリ制御回路２２及び出力側メモリ制御回路２３に接続された出力端を有するセレクタＳＬ２を備えている。ここでは、２ビットのタイミングモード信号線のビットレベルは、既述の通り、予め“１０”等の固定レベルに設定されている。従って、セレクタＳＬ２は、第１信号線２７〜第４信号線２９の内で、セレクト端に印加されるタイミングモード信号ＴＭに於ける所定のビットレベルが指示する信号線を選択して、被選択信号線上のクロック信号をメモリ内部クロック信号として入力側メモリ制御回路２２及び出力側メモリ制御回路２３に出力する。例えば、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“００”に固定されているときには、セレクタＳＬ２は、基準となる第１信号線２７を、メモリ内部クロック信号の信号線として選択する。又、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“０１”に固定されているときには、セレクタＳＬ２は、第２信号線２６を選択してメモリ内部クロック信号の立ち上がり時間を早める。或いは、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“１０”に固定されているときには、セレクタＳＬ２は、第３信号線２８を選択してメモリ内部クロック信号の立ち上がり時間を遅延する。又、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“１１”に固定されているときには、セレクタＳＬ２は、第４信号線２９を選択して、メモリ内部クロック信号の立ち上がり時間をクロック信号ＣＬＫの立ち上がり時間と同一とする。
【００２５】
以上の様に、本実施の形態に係る可変タイミングメモリ２０Ａは、タイミングモード端子ＴＭＴに同メモリ２０Ａ外部より印加される２ビット信号の各信号線のレベルを０／１の何れかに設計段階で予め設定する事によって、同メモリ２０Ａ内部のタイミングを全体的に前後何れか一方にずらす機能を有している。つまり、同メモリ２０Ａの前段ＦＦから同メモリ２０Ａへの書き込みタイミングと、同メモリ２０Ａから同メモリ２０Ａ次段ＦＦモードへの読み出しタイミングとを設計段階に於いて比較して、同メモリ２０Ａの入力端子側及び出力端子側の内でタイミング的に余裕のある側へメモリ内部クロック信号を予めずらす設計を施す事で、設計上、同メモリ２０Ａ前後のタイミング最適化を図ることとしている。
【００２６】
特に、本実施の形態では、ＬＳＩの設計段階に於いて、配線等のレイアウト設定上、通常用いることが殆ど無いメモリ２０Ａ内部の領域に、各信号線２６〜２９、セレクタＳＬ２及びセレクタＳＬ２の上記セレクト端子とタイミングモード端子ＴＭＴとを接続する内部配線を配設することとしている。このため、メモリ２０Ａの周辺回路のレイアウト変更が生じてもメモリ内部クロック信号はその影響を受けにくく、同メモリ２０Ａ前後のタイミング最適化を最小限のレイアウト変更で実施することが出来る。その結果、ＬＳＩの設計段階に於けるレイアウト作業工程の削減化及びレイアウト上のリスクを軽減することが可能となる。
【００２７】
（実施の形態３）
図３は、本実施の形態の一例に係る同期回路装置の構成を模式的に示すブロック図である。以下では、図３の中核部である可変タイミングメモリ２０Ｂが、図２の可変タイミングメモリ２０Ａと相違する点を中心に記載する。
【００２８】
図３に示す通り、可変タイミングメモリ２０Ｂがその内部に有するセレクタＳＬ３の２ビットのＴＭ信号が印加されるべきセレクト端子の各々が、同メモリ２０Ｂ内部で、予めＨ（１）レベル又はＬ（０）レベルに固定されている。即ち、図２の可変タイミングメモリ２０Ａとは異なり、可変タイミングメモリ２０Ｂはタイミングモード端子ＴＭＴを有していなく、セレクタＳＬ３のセレクト端子に印加されるＴＭ信号レベルは内部的に予め固定されている。この様な構造を有する可変タイミングメモリ２０Ｂは、ＬＳＩの設計段階に於いて、以下の通り、その利点を発揮する。
【００２９】
同期回路装置１０の設計段階に於いて、図３に示す構成を有する可変タイミングメモリ２０Ｂを、２ビット分だけ、即ち、４個分用意し、４個の可変タイミングメモリ２０Ｂから成る論理合成用ライブラリを設ける。例えば、当該論理合成用ライブラリ中、その一つは、可変タイミングメモリ２０ＢのセレクタＳＬ３のセレクト端子に“００”が内部的に印加されるため、セレクタＳＬ３は常に第１信号線２７を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。更に、その一つは、セレクタＳＬ３のセレクト端子に“０１”が内部的に印加されるため、セレクタＳＬ３は常に第２信号線２６を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。更に、その一つは、セレクタＳＬ３のセレクト端子に“１０”が内部的に印加されるため、セレクタＳＬ３は常に第３信号線２８を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。更に、その一つは、セレクタＳＬ３のセレクト端子に“１１”が内部的に印加されるため、セレクタＳＬ３は常に第４信号線２９を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。
【００３０】
設計者は、上記の４個のメモリモジュールライブラリから成る論理合成用ライブラリを用意し、設計段階のシミュレーションで判明した書き込みタイミングと読み出しタイミングとの比較処理結果を踏まえて、論理合成ツール上で、最適なタイミングを有するメモリモジュールを選択する。この様な論理合成用ライブラリを用いた設計によって、図３の可変タイミングメモリ２０Ｂの構成を最終的に確定させる。このため、メモリ前後のタイミング上の余裕度に応じて、４個のメモリモジュールライブラリの中から、図３に示す可変タイミングメモリ２０Ｂを構成するメモリが選択されるため、タイミングの最適化作業を自動化することが出来る。
【００３１】
以上の通り、本実施の形態によれば、論理合成ライブラリを用意する事によって、仮想論理タイミング設計段階に於いて、タイミング的に最適であろう可変タイミングメモリ２０Ｂの内部回路を自動的に生成することが可能となる。
【００３２】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【００３３】
本発明に係る可変タイミングメモリモジュールは、同期回路装置内のメモリに適用して好適である。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１に係る同期回路装置の構成を模式的に示すブロック図である。
【図２】実施の形態２に係る同期回路装置の構成を模式的に示すブロック図である。
【図３】実施の形態３に係る同期回路装置の構成を模式的に示すブロック図である。
【図４】従来技術に係る同期回路装置の構成を模式的に示すブロック図である。
【符号の説明】
【００３５】
１〜５ フリップフロップ回路、１Ｌ〜５Ｌ ＳＯＧエリア論理回路、１０ 同期回路装置、２０，２０Ａ，２０Ｂ 可変タイミングメモリ、２１ メモリアレイ、２２ 入力側メモリ制御回路、２３ 出力側メモリ制御回路、ＳＬ１，ＳＬ２，ＳＬ３ セレクタ、Ｔ クロック端子、ＴＭＴ タイミングモード端子、ＣＬＫ クロック信号、２４ 遅延回路、２５ クロック信号伝送線、２７ 第１信号線、２６ 第２信号線、２８ 第３信号線、２９ 第４信号線。
【技術分野】
【０００１】
この発明は、半導体のLSI開発に於いて、レイアウト上の仮想容量若しくは測定より得られる実容量を使ったタイミング最適化技術に関する。即ち、本発明は、同期回路装置に於けるタイミング最適化を図る同期回路装置用の可変タイミングメモリに関している。
【背景技術】
【０００２】
同期回路装置に於ける最も基本的なタイミング最適化法は、次の通りである。即ち、単一クロックの同期式論理回路は、標準的なセルアレイ方式(セルベース/ゲートアレイ/ECA等)とメモリモジュールとによって構成されている。当該同期式論理回路に於いて、FF（FF:フリップフロップに該当。以下、同じ様に記載する。）-FF間及びFFとメモリモジュール間では、規定されたクロック周期で以って、データの転送を繰り返す。この様な同期回路装置１００を、図４のブロック図に模式的に示す。
【０００３】
図４の本装置１００では、各FF（FF-1〜FF-4）から対応SOG論理回路を介してメモリ（SRAM）までのデータ転送期間、及び、メモリから対応SOG論理回路を介してFF-5へのデータ転送期間は、何れも、同期回路装置１００のクロック信号ＣＬＫの周期の長さに律そくされる。そのため、使用するメモリの性能又は仕様如何によっては、メモリへの書き込み側（入力端子側）のSOG論理回路に於ける処理時間がクロック信号ＣＬＫの周期を越えて違反状態となる「タイミングバイオレーション」と成り得る（各FFからメモリ間の経路がクリティカルパスになる。）。逆に、読み出し側のSOG論理回路に於ける処理時間がクロック信号ＣＬＫの周期を越えてしまい、メモリの出力経路がクリティカルパスに成ったりとし、入力タイミング又は出力タイミングが変動する。
【０００４】
その様なタイミングバイオレーションが生じ得る様な事態が発生した場合、クロック信号ＣＬＫの信号線とメモリのクロック端子Ｔとの間にバッファ等の遅延素子を挿入する対処方法が行われる。即ち、そのメモリ前後のタイミングの余裕を考慮して、メモリへクロック信号ＣＬＫを与えるタイミングを早める、或いは遅めたりして、タイミング的に最適なポイントにクロック信号ＣＬＫの立ち上がり時点を設定して、所望のタイミングスペックを満たす手法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
既述の通り、同期回路装置に於いてクロック信号をメモリに与えるタイミングの調整は、クロック信号の経路と当該メモリのクロック端子間に挿入されているバッファセルの増減によって実施可能である。しかしながら、シミュレーション結果に基づき得られたメモリ前後の処理時間のタイミング的余裕を考慮して、マニュアルで相当数のバッファセルを挿入するのが一般的であり、ＬＳＩ設計に要する作業工数が多い。しかも、メモリ周辺回路以外の回路変更に起因したレイアウト変更時に於いても、隣接配線容量の変化又は配線経路の変更によって、再度、メモリへのクロックタイミングの調整が必要になる可能性がある。そのため、クロック信号をメモリに与えるタイミングを、メモリ前後の処理時間のタイミング的余裕に基づいて、自動的に最適化し得る機能を有するメモリを、ＬＳＩ設計上、使用したい。更には、同期回路装置のメモリに対して、メモリの入力端子に入力側の論理回路から信号が入って来るまでの時間（入力側のタイミングと言う。）及びメモリの出力端子から出力側の論理回路へ読み出したデータ信号を送信する時間（出力側のタイミングと言う。）に、余裕をもたせたい。
【０００６】
又、ＬＳＩ設計の最終段階に於ける上記バッファセルの増減に伴うトランジスタの変更は、設計上、タイミング検証以外にもレイアウト検証へのリスクも伴うため、最小限のレイアウト変更に留めて設計工程の後戻りを無くしたい。
【０００７】
本発明は、同期回路系のＬＳＩ設計に於ける斯かる問題点の認識を踏まえて成されたものである。その主目的は、メモリ前後のタイミング的余裕度に応じて、入力端子側のsetup値/Hold値及び出力端子側のTa値(アクセス時間：クロック信号のメモリのクロック端子への入力時からメモリに書き込まれたデータをメモリの出力端子から出力するまでに要する時間に該当。)を、制御可能な可変タイミングメモリを実現して、同期設計されたＬＳＩ回路のタイミング最適化を行うことにある。
【課題を解決するための手段】
【０００８】
本発明に係る可変タイミングメモリでは、そのメモリモジュール内部に、同期回路装置のクロック信号を遅延する回路と、当該クロック信号をそのまま転送する信号線と、上記遅延回路と上記信号線とを選択して被選択クロックをメモリ制御回路に出力するセレクタとが、配設されている。そして、メモリライト／リード信号線が上記セレクタのセレクト端子に接続されている。その結果、セレクタは、データの書き込み時にメモリライト信号を受信したときには、同期回路装置のクロック信号を遅延した後のクロック信号を、入力側メモリ制御回路に出力する。そのため、遅延時間分だけ、入力側メモリ制御回路に印加されるクロックの立ち上がり時間が遅くなり、従って、setup値（クロックの立ち上がり時点とクロックの立ち上がり前にアドレス信号等の全てがメモリの入力端に到達していなければならない時点との間の時間）を時間的に後にずらすことが出来る。その結果、メモリの入力端子側の論理回路で要する処理時間に余裕が生じることとなる。他方、データの読み出し時にメモリライト信号の反転信号であるメモリリード信号を受信したときには、セレクタは、同期回路装置のクロック信号を遅延することなくそのまま出力側メモリ制御回路に印加する。このため、読み出し側に於いても、タイミング的に処理時間の余裕が生じる。結果的に、アクセス時間Ｔａが短縮される。
【０００９】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【００１０】
本発明の主題によれば、メモリへの書き込み(Write)時とメモリからの読み出し(Read)時のタイミングを生成する経路をメモリモジュール内部で変更する。このため、書き込み時のSetupチェック値の緩和化と、Ta値の最小化とを両立させて実現することが出来、同期転送に於ける書き込み及び読み出しのタイミングの緩和を図ることが出来る。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
図１は、本実施の形態に係る同期回路装置１０の構成を模式的に示すブロック図である。本同期回路装置１０に於ける特徴部ないしは中核部は、可変タイミングメモリ（メモリモジュール）２０内の構成にある。
【００１２】
図１に示す通り、アドレス信号は、クロック信号ＣＬＫに同期してリセットされるフリップフロップ回路（以下、ＦＦと記す。）１及びそのＳＯＧエリア論理回路を介して、可変タイミングメモリ２０の入力端子Ａに入力される。同様に、チップセレクト信号及び書き込みデータ信号は、それぞれ、ＦＦ２及びそのＳＯＧエリア論理回路、並びに、ＦＦ４及びそのＳＯＧエリア論理回路を介して、同メモリ２０の入力端子ＣＳ、Ｄに入力される。又、メモリライト／リード信号は、ＦＦ３及びそのＳＯＧエリア論理回路を介して、可変タイミングメモリ２０の入力端子ＷＲに入力されると共に、更に、同メモリ２０のタイミングモード端子ＴＭＴにも、タイミングモード信号ＴＭとして入力される。このタイミングモード信号ＴＭは、後述する通り、Ｗｒｉｔｅ／Ｒｅａｄタイミングを制御する信号である。又、クロック信号ＣＬＫは、可変タイミングメモリ２０のクロック端子Ｔに入力される。更に、可変タイミングメモリ２０の出力端子Ｑより出力される読み出しデータ信号は、そのＳＯＧエリア論理回路及びＦＦ５を介して、メモリ次段の回路（図示せず。）に入力される。尚、クロック端子Ｔにクロック信号ＣＬＫが入力した時点から読み出しデータ信号が出力端子Ｑより出力されるまでに要する時間が、既述したアクセス時間Ｔａである。
【００１３】
中核部たる可変タイミングメモリ２０は、例えばＳＲＡＭで構成されており（その他に、例えばＥＥＰＲＯＭで構成されていても良い。）、次の構成を備える。即ち、同メモリ２０は、複数のメモリセル（図示せず。）が配列されたメモリアレイ２１と、入力側メモリ制御回路２２と、出力側メモリ制御回路２３とを、従来のメモリと同様に備える。入力側メモリ制御回路２２は、アドレス信号、チップセレクト信号、メモリライト信号、及びクロック信号ＣＬＫに同期した後述する第１クロック信号の受信に応じて、書き込みデータ信号のメモリアレイ２１への書き込み処理を制御する。又、出力側メモリ制御回路２３は、アドレス信号、チップセレクト信号、メモリリード信号、及びクロック信号ＣＬＫに同期した後述する第２クロック信号の受信に応じて、メモリアレイ２１から書き込みデータ信号を読み出して出力端Ｑに出力する処理を制御する。
【００１４】
加えて、可変タイミングメモリ２０は、そのモジュール内に、（１）クロック端子Ｔに接続された入力端を有し、信号線中に配設されたバッファの数に応じた所定の遅延時間だけクロック信号ＣＬＫを遅延する遅延回路ないしは遅延信号線２４と、（２）クロック端子Ｔに接続された入力端を有し、クロック信号ＣＬＫを遅延させること無く単に伝送するクロック信号伝送線２５とを、有する。ここで、遅延回路２４内のバッファ数ないしは遅延信号線２４上の所定の遅延時間は、次の通りで、予めＬＳＩの設計段階で設定される。即ち、設計段階での回路シミュレーションによって算出された入力端子側のＳＯＧ論理回路１Ｌ〜４Ｌに於ける処理時間と、クロック信号ＣＬＫの周期との比較を踏まえて、同メモリ２０内部で発生させるクロック信号の立ち上がりの遅延を如何に設定すれば、各ＳＯＧ論理回路１Ｌ〜４Ｌはクロック信号の立ち上がり時からSetup値前のタイミングまでに余裕を以って処理を終えることが出来るかと言う観点から、遅延時間は設定される。
【００１５】
更に、同メモリ２０は、（３）遅延回路２４の出力端に接続された第１入力端、クロック信号伝送線２５の出力端に接続された第２入力端、メモリライト信号とその反転信号であるメモリリード信号とが印加されるタイミングモード端子ＴＭＴに接続されたセレクト端子、及び両メモリ制御回路２２，２３に接続された出力端を有するセレクタＳＬ１を備えている。そして、セレクタＳＬ１は、タイミングモード端子ＴＭＴにメモリライト信号が入力した場合には、遅延回路２４の出力信号を上記第１クロック信号として選択して、その出力端から入出力側メモリ制御回路２２，２３に出力する。他方、セレクタＳＬ１は、タイミングモード端子ＴＭＴにメモリリード信号が入力した場合には、クロック信号ＣＬＫを上記第２クロック信号として選択し、その出力端から入出力側メモリ制御回路２２，２３に出力する。
【００１６】
以上の様に、可変タイミングメモリ２０は、同メモリ２０への書き込みモード／読み出しモード信号を伝送する信号線が接続されたタイミングモード端子ＴＭＴを有している。そして、可変タイミングメモリ２０は、同メモリ２０への書き込み時と読み出し時とに於いて、そのセレクト端子がタイミングモード端子ＴＭＴに接続された同メモリ内部のセレクタＳＬ１によってクロック信号ＣＬＫの遅延の有無を設定することで、データの入力タイミング及びデータの出力タイミングを変更する機能を呈するメモリである。
【００１７】
次に、可変タイミングメモリ２０の動作について記載する。
【００１８】
書き込み時には、可変タイミングメモリ２０は、同メモリ２０内部の遅延回路２４で以って、入力端子側の書き込みデータ信号を受けるクロックタイミングを所定の時間だけ遅らせる。このメモリ内部の遅延処理によって、入力端子に設定されるSetupチェック値を小さく制御して（Setupチェック値の緩和）、同メモリ２０前段のＦＦ１〜４から同メモリ２０の各入力端子までの経路のタイミングの緩和を実現することが出来る。
【００１９】
他方、メモリアレイ２１から読み出したデータ信号を出力端子Ｑから出力する場合には、可変タイミングメモリ２０は、入力クロック信号ＣＬＫをそのままデータ読み出し用の内部クロックとして使用する。これにより、可変タイミングメモリ２０は、クロック信号ＣＬＫの入力時から出力端子Ｑからのデータ信号の出力時までの時間（アクセス時間Ｔａ）を限りなく短く制御して、同メモリ２０の出力端子Ｑから次段ＦＦ５への経路のタイミングの緩和を図ることが出来る。
【００２０】
（実施の形態２）
図２は、本実施の形態の一例に係る同期回路装置の構成を模式的に示すブロック図である。以下では、図２の中核部である可変タイミングメモリ２０Ａが、図１の可変タイミングメモリ２０と相違する点を中心に記載する。
【００２１】
図２に示される通り、可変タイミングメモリ２０Ａは、何れの入力端もクロック端子Ｔに接続された、第１信号線２７と、第２信号線２６と、第３信号線２８と、第４信号線２９とを有している。これらの信号線の内で、第１信号線２７上には、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を第１時間だけ遅延させるために、２個のバッファが配設されている。又、第２信号線２６上には、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を（第１時間−第２時間）で与えられる時間だけ遅延させるために、１個のバッファが配設されている。又、第３信号線２８上には、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を（第１時間＋第３時間）で与えられる時間だけ遅延させるために、３個のバッファが配設されている。それに対して、第４信号線２９は、クロック端子Ｔで受信したクロック信号ＣＬＫの立ち上がり時間を遅延させる事無く、クロック信号ＣＬＫをそのまま伝送する信号線である。以上の関係から、次のタイミング関係が理解される。即ち、第２信号線２６は、基準となる信号線である第１信号線２７上の被遅延クロック信号の立ち上がり時間を第２時間だけ早める機能を呈する。逆に、第３信号線２８は、第１信号線２７上の上記被遅延クロック信号の立ち上がり時間を更に第３時間だけ遅延させる機能を呈する。
【００２２】
又、可変タイミングメモリ２０Ａは、本実施の形態の核心部である、タイミングモード端子ＴＭＴを有する。このタイミングモード端子ＴＭＴには、同メモリ２０の外部に配設された２ビットのタイミングモード信号線（その２本の信号線の各々は、Ｈ（１）かＬ（０）の何れかに固定されている。）との接続を通じて、予めビットレベル（“１０”等）が固定された２ビット信号のタイミングモード信号ＴＭが、印加されている。
【００２３】
上記した第１時間〜第３時間及びタイミングモード信号ＴＭの固定されたビットレベルは、予め、ＬＳＩの設計段階に於ける回路シミュレーションを通じて算出される、同メモリ２０Ａの前段ＦＦ１〜ＦＦ４から同メモリ２０Ａへの書き込みタイミングと、同メモリ２０Ａの出力端Ｑからメモリ次段ＦＦ５への読み出しタイミングとの比較処理を通じて、決定されている。即ち、上記比較処理に於いて、書き込みタイミングの方が読み出しタイミングよりも時間がかかることが判明した場合には、同メモリ２０Ａの入力端子側の論理回路１Ｌ〜４Ｌに於ける処理時間に余裕が無いので、同メモリ２０Ａ内のメモリ制御回路に印加する内部クロックの立ち上がり時間がクロック信号ＣＬＫのそれよりも遅くなる様に、第１時間、第３時間及びタイミングモード信号ＴＭのビットレベルを決定する。逆に、読み出しタイミングに書き込みタイミングよりも時間を要することが判明した場合には、設計者は、同メモリ２０Ａ内の内部クロックの立ち上がり時間がクロック信号ＣＬＫのそれよりも早くなる様に、第１時間、第２時間及びタイミングモード信号ＴＭのビットレベルを設計段階で決定する。
【００２４】
そして、可変タイミングメモリ２０Ａは、第１信号線２７、第２信号線２６、第３信号線２８及び第４信号線２９をその入力信号線とし、且つ、タイミングモード端子ＴＭＴに内部配線で接続されたセレクト端並びに入力側メモリ制御回路２２及び出力側メモリ制御回路２３に接続された出力端を有するセレクタＳＬ２を備えている。ここでは、２ビットのタイミングモード信号線のビットレベルは、既述の通り、予め“１０”等の固定レベルに設定されている。従って、セレクタＳＬ２は、第１信号線２７〜第４信号線２９の内で、セレクト端に印加されるタイミングモード信号ＴＭに於ける所定のビットレベルが指示する信号線を選択して、被選択信号線上のクロック信号をメモリ内部クロック信号として入力側メモリ制御回路２２及び出力側メモリ制御回路２３に出力する。例えば、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“００”に固定されているときには、セレクタＳＬ２は、基準となる第１信号線２７を、メモリ内部クロック信号の信号線として選択する。又、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“０１”に固定されているときには、セレクタＳＬ２は、第２信号線２６を選択してメモリ内部クロック信号の立ち上がり時間を早める。或いは、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“１０”に固定されているときには、セレクタＳＬ２は、第３信号線２８を選択してメモリ内部クロック信号の立ち上がり時間を遅延する。又、タイミングモード信号ＴＭのビットレベルが設計段階の仕様決定で“１１”に固定されているときには、セレクタＳＬ２は、第４信号線２９を選択して、メモリ内部クロック信号の立ち上がり時間をクロック信号ＣＬＫの立ち上がり時間と同一とする。
【００２５】
以上の様に、本実施の形態に係る可変タイミングメモリ２０Ａは、タイミングモード端子ＴＭＴに同メモリ２０Ａ外部より印加される２ビット信号の各信号線のレベルを０／１の何れかに設計段階で予め設定する事によって、同メモリ２０Ａ内部のタイミングを全体的に前後何れか一方にずらす機能を有している。つまり、同メモリ２０Ａの前段ＦＦから同メモリ２０Ａへの書き込みタイミングと、同メモリ２０Ａから同メモリ２０Ａ次段ＦＦモードへの読み出しタイミングとを設計段階に於いて比較して、同メモリ２０Ａの入力端子側及び出力端子側の内でタイミング的に余裕のある側へメモリ内部クロック信号を予めずらす設計を施す事で、設計上、同メモリ２０Ａ前後のタイミング最適化を図ることとしている。
【００２６】
特に、本実施の形態では、ＬＳＩの設計段階に於いて、配線等のレイアウト設定上、通常用いることが殆ど無いメモリ２０Ａ内部の領域に、各信号線２６〜２９、セレクタＳＬ２及びセレクタＳＬ２の上記セレクト端子とタイミングモード端子ＴＭＴとを接続する内部配線を配設することとしている。このため、メモリ２０Ａの周辺回路のレイアウト変更が生じてもメモリ内部クロック信号はその影響を受けにくく、同メモリ２０Ａ前後のタイミング最適化を最小限のレイアウト変更で実施することが出来る。その結果、ＬＳＩの設計段階に於けるレイアウト作業工程の削減化及びレイアウト上のリスクを軽減することが可能となる。
【００２７】
（実施の形態３）
図３は、本実施の形態の一例に係る同期回路装置の構成を模式的に示すブロック図である。以下では、図３の中核部である可変タイミングメモリ２０Ｂが、図２の可変タイミングメモリ２０Ａと相違する点を中心に記載する。
【００２８】
図３に示す通り、可変タイミングメモリ２０Ｂがその内部に有するセレクタＳＬ３の２ビットのＴＭ信号が印加されるべきセレクト端子の各々が、同メモリ２０Ｂ内部で、予めＨ（１）レベル又はＬ（０）レベルに固定されている。即ち、図２の可変タイミングメモリ２０Ａとは異なり、可変タイミングメモリ２０Ｂはタイミングモード端子ＴＭＴを有していなく、セレクタＳＬ３のセレクト端子に印加されるＴＭ信号レベルは内部的に予め固定されている。この様な構造を有する可変タイミングメモリ２０Ｂは、ＬＳＩの設計段階に於いて、以下の通り、その利点を発揮する。
【００２９】
同期回路装置１０の設計段階に於いて、図３に示す構成を有する可変タイミングメモリ２０Ｂを、２ビット分だけ、即ち、４個分用意し、４個の可変タイミングメモリ２０Ｂから成る論理合成用ライブラリを設ける。例えば、当該論理合成用ライブラリ中、その一つは、可変タイミングメモリ２０ＢのセレクタＳＬ３のセレクト端子に“００”が内部的に印加されるため、セレクタＳＬ３は常に第１信号線２７を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。更に、その一つは、セレクタＳＬ３のセレクト端子に“０１”が内部的に印加されるため、セレクタＳＬ３は常に第２信号線２６を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。更に、その一つは、セレクタＳＬ３のセレクト端子に“１０”が内部的に印加されるため、セレクタＳＬ３は常に第３信号線２８を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。更に、その一つは、セレクタＳＬ３のセレクト端子に“１１”が内部的に印加されるため、セレクタＳＬ３は常に第４信号線２９を内部選択してメモリ内部クロックを生成する可変タイミングメモリ２０Ｂを作成するためのプログラムである。
【００３０】
設計者は、上記の４個のメモリモジュールライブラリから成る論理合成用ライブラリを用意し、設計段階のシミュレーションで判明した書き込みタイミングと読み出しタイミングとの比較処理結果を踏まえて、論理合成ツール上で、最適なタイミングを有するメモリモジュールを選択する。この様な論理合成用ライブラリを用いた設計によって、図３の可変タイミングメモリ２０Ｂの構成を最終的に確定させる。このため、メモリ前後のタイミング上の余裕度に応じて、４個のメモリモジュールライブラリの中から、図３に示す可変タイミングメモリ２０Ｂを構成するメモリが選択されるため、タイミングの最適化作業を自動化することが出来る。
【００３１】
以上の通り、本実施の形態によれば、論理合成ライブラリを用意する事によって、仮想論理タイミング設計段階に於いて、タイミング的に最適であろう可変タイミングメモリ２０Ｂの内部回路を自動的に生成することが可能となる。
【００３２】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【００３３】
本発明に係る可変タイミングメモリモジュールは、同期回路装置内のメモリに適用して好適である。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１に係る同期回路装置の構成を模式的に示すブロック図である。
【図２】実施の形態２に係る同期回路装置の構成を模式的に示すブロック図である。
【図３】実施の形態３に係る同期回路装置の構成を模式的に示すブロック図である。
【図４】従来技術に係る同期回路装置の構成を模式的に示すブロック図である。
【符号の説明】
【００３５】
１〜５ フリップフロップ回路、１Ｌ〜５Ｌ ＳＯＧエリア論理回路、１０ 同期回路装置、２０，２０Ａ，２０Ｂ 可変タイミングメモリ、２１ メモリアレイ、２２ 入力側メモリ制御回路、２３ 出力側メモリ制御回路、ＳＬ１，ＳＬ２，ＳＬ３ セレクタ、Ｔ クロック端子、ＴＭＴ タイミングモード端子、ＣＬＫ クロック信号、２４ 遅延回路、２５ クロック信号伝送線、２７ 第１信号線、２６ 第２信号線、２８ 第３信号線、２９ 第４信号線。
【特許請求の範囲】
【請求項１】
同期回路装置用の可変タイミングメモリであって、
前記同期回路装置用クロック信号を受信するクロック端子と、
メモリアレイと、
アドレス信号、チップセレクト信号、メモリライト信号、及び前記クロック信号に同期した第１クロック信号の受信に応じて前記メモリアレイへの書き込みデータ信号の書き込み処理を制御する入力側メモリ制御回路と、
前記アドレス信号、チップセレクト信号、メモリリード信号、及び前記クロック信号に同期した第２クロック信号の受信に応じて前記メモリアレイから前記書き込みデータ信号を読み出して出力端に出力する処理を制御する出力側メモリ制御回路と、
前記クロック端子に接続された入力端を有する遅延回路と、
前記遅延回路の出力端に接続された第１入力端、前記クロック端子に接続された第２入力端、前記メモリライト信号と前記メモリリード信号とを送信するメモリライト／リード信号線に接続されたセレクト端子、及び前記入力側メモリ制御回路と前記出力側メモリ制御回路とに接続された出力端を有するセレクタとを備えており、
前記セレクタは、前記セレクト端子に前記メモリライト信号が入力した場合には前記遅延回路の出力信号を前記第１クロック信号として選択して前記出力端から前記入力側メモリ制御回路に出力する一方、前記セレクト端子に前記メモリリード信号が入力した場合には前記クロック信号を前記第２クロック信号として選択して前記出力端から前記出力側メモリ制御回路に出力することを特徴とする、
可変タイミングメモリ。
【請求項２】
同期回路装置用の可変タイミングメモリであって、
前記同期回路装置用クロック信号を受信するクロック端子と、
メモリアレイと、
アドレス信号、チップセレクト信号、メモリライト信号及び前記クロック信号に同期したメモリ内部クロック信号の受信に応じて前記メモリアレイへの書き込みデータ信号の書き込み処理を制御する入力側メモリ制御回路と、
前記アドレス信号、チップセレクト信号、メモリリード信号及び前記クロック信号に同期した前記メモリ内部クロック信号の受信に応じて前記メモリアレイから前記書き込みデータ信号を読み出して出力端に出力する処理を制御する出力側メモリ制御回路と、
前記クロック端子で受信した前記クロック信号の立ち上がり時間を第１時間だけ遅延させる第１信号線と、
前記第１信号線上の被遅延クロック信号の立ち上がり時間を第２時間だけ早める第２信号線と、
前記第１信号線上の前記被遅延クロック信号の前記立ち上がり時間を更に第３時間だけ遅延させる第３信号線と、
前記可変タイミングメモリの外部に於いて予め固定された所定のビットレベルを有するタイミングモード信号が、前記外部からのタイミングモード信号線を通じて、印加されているタイミングモード端子と、
少なくとも前記第１信号線、前記第２信号線及び前記第３信号線をその入力信号線とし、且つ、前記タイミングモード端子に配線で接続されたセレクト端並びに前記入力側メモリ制御回路及び前記出力側メモリ制御回路に接続された出力端を有するセレクタとを備えており、
前記セレクタは、少なくとも前記第１信号線、前記第２信号線及び前記第３信号線の内から、前記セレクト端に印加される前記タイミングモード信号に於ける前記所定のビットレベルが指示する信号線を選択して、被選択信号線上のクロック信号を前記メモリ内部クロック信号として前記入力側メモリ制御回路及び前記出力側メモリ制御回路に出力することを特徴とする、
可変タイミングメモリ。
【請求項３】
同期回路装置用の可変タイミングメモリであって、
前記同期回路装置用クロック信号を受信するクロック端子と、
メモリアレイと、
アドレス信号、チップセレクト信号、メモリライト信号及び前記クロック信号に同期したメモリ内部クロック信号の受信に応じて前記メモリアレイへの書き込みデータ信号の書き込み処理を制御する入力側メモリ制御回路と、
前記アドレス信号、チップセレクト信号、メモリリード信号及び前記クロック信号に同期した前記メモリ内部クロック信号の受信に応じて前記メモリアレイから前記書き込みデータ信号を読み出して出力端に出力する処理を制御する出力側メモリ制御回路と、
前記クロック端子で受信した前記クロック信号の立ち上がり時間を第１時間だけ遅延させる第１信号線と、
前記第１信号線上の被遅延クロック信号の立ち上がり時間を第２時間だけ早める第２信号線と、
前記第１信号線上の前記被遅延クロック信号の前記立ち上がり時間を更に第３時間だけ遅延させる第３信号線と、
少なくとも前記第１信号線、前記第２信号線及び前記第３信号線をその入力信号線とし、且つ、前記可変タイミングメモリの内部に於いて予め固定された所定のビットレベルが設定されているセレクト端並びに前記入力側メモリ制御回路及び前記出力側メモリ制御回路に接続された出力端を有するセレクタとを備えており、
前記セレクタは、少なくとも前記第１信号線、前記第２信号線及び前記第３信号線の内から、前記セレクト端に設定されている前記所定のビットレベルが指示する信号線を選択して、被選択信号線上のクロック信号を前記メモリ内部クロック信号として前記入力側メモリ制御回路及び前記出力側メモリ制御回路に出力することを特徴とする、
可変タイミングメモリ。
【請求項１】
同期回路装置用の可変タイミングメモリであって、
前記同期回路装置用クロック信号を受信するクロック端子と、
メモリアレイと、
アドレス信号、チップセレクト信号、メモリライト信号、及び前記クロック信号に同期した第１クロック信号の受信に応じて前記メモリアレイへの書き込みデータ信号の書き込み処理を制御する入力側メモリ制御回路と、
前記アドレス信号、チップセレクト信号、メモリリード信号、及び前記クロック信号に同期した第２クロック信号の受信に応じて前記メモリアレイから前記書き込みデータ信号を読み出して出力端に出力する処理を制御する出力側メモリ制御回路と、
前記クロック端子に接続された入力端を有する遅延回路と、
前記遅延回路の出力端に接続された第１入力端、前記クロック端子に接続された第２入力端、前記メモリライト信号と前記メモリリード信号とを送信するメモリライト／リード信号線に接続されたセレクト端子、及び前記入力側メモリ制御回路と前記出力側メモリ制御回路とに接続された出力端を有するセレクタとを備えており、
前記セレクタは、前記セレクト端子に前記メモリライト信号が入力した場合には前記遅延回路の出力信号を前記第１クロック信号として選択して前記出力端から前記入力側メモリ制御回路に出力する一方、前記セレクト端子に前記メモリリード信号が入力した場合には前記クロック信号を前記第２クロック信号として選択して前記出力端から前記出力側メモリ制御回路に出力することを特徴とする、
可変タイミングメモリ。
【請求項２】
同期回路装置用の可変タイミングメモリであって、
前記同期回路装置用クロック信号を受信するクロック端子と、
メモリアレイと、
アドレス信号、チップセレクト信号、メモリライト信号及び前記クロック信号に同期したメモリ内部クロック信号の受信に応じて前記メモリアレイへの書き込みデータ信号の書き込み処理を制御する入力側メモリ制御回路と、
前記アドレス信号、チップセレクト信号、メモリリード信号及び前記クロック信号に同期した前記メモリ内部クロック信号の受信に応じて前記メモリアレイから前記書き込みデータ信号を読み出して出力端に出力する処理を制御する出力側メモリ制御回路と、
前記クロック端子で受信した前記クロック信号の立ち上がり時間を第１時間だけ遅延させる第１信号線と、
前記第１信号線上の被遅延クロック信号の立ち上がり時間を第２時間だけ早める第２信号線と、
前記第１信号線上の前記被遅延クロック信号の前記立ち上がり時間を更に第３時間だけ遅延させる第３信号線と、
前記可変タイミングメモリの外部に於いて予め固定された所定のビットレベルを有するタイミングモード信号が、前記外部からのタイミングモード信号線を通じて、印加されているタイミングモード端子と、
少なくとも前記第１信号線、前記第２信号線及び前記第３信号線をその入力信号線とし、且つ、前記タイミングモード端子に配線で接続されたセレクト端並びに前記入力側メモリ制御回路及び前記出力側メモリ制御回路に接続された出力端を有するセレクタとを備えており、
前記セレクタは、少なくとも前記第１信号線、前記第２信号線及び前記第３信号線の内から、前記セレクト端に印加される前記タイミングモード信号に於ける前記所定のビットレベルが指示する信号線を選択して、被選択信号線上のクロック信号を前記メモリ内部クロック信号として前記入力側メモリ制御回路及び前記出力側メモリ制御回路に出力することを特徴とする、
可変タイミングメモリ。
【請求項３】
同期回路装置用の可変タイミングメモリであって、
前記同期回路装置用クロック信号を受信するクロック端子と、
メモリアレイと、
アドレス信号、チップセレクト信号、メモリライト信号及び前記クロック信号に同期したメモリ内部クロック信号の受信に応じて前記メモリアレイへの書き込みデータ信号の書き込み処理を制御する入力側メモリ制御回路と、
前記アドレス信号、チップセレクト信号、メモリリード信号及び前記クロック信号に同期した前記メモリ内部クロック信号の受信に応じて前記メモリアレイから前記書き込みデータ信号を読み出して出力端に出力する処理を制御する出力側メモリ制御回路と、
前記クロック端子で受信した前記クロック信号の立ち上がり時間を第１時間だけ遅延させる第１信号線と、
前記第１信号線上の被遅延クロック信号の立ち上がり時間を第２時間だけ早める第２信号線と、
前記第１信号線上の前記被遅延クロック信号の前記立ち上がり時間を更に第３時間だけ遅延させる第３信号線と、
少なくとも前記第１信号線、前記第２信号線及び前記第３信号線をその入力信号線とし、且つ、前記可変タイミングメモリの内部に於いて予め固定された所定のビットレベルが設定されているセレクト端並びに前記入力側メモリ制御回路及び前記出力側メモリ制御回路に接続された出力端を有するセレクタとを備えており、
前記セレクタは、少なくとも前記第１信号線、前記第２信号線及び前記第３信号線の内から、前記セレクト端に設定されている前記所定のビットレベルが指示する信号線を選択して、被選択信号線上のクロック信号を前記メモリ内部クロック信号として前記入力側メモリ制御回路及び前記出力側メモリ制御回路に出力することを特徴とする、
可変タイミングメモリ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−４００３（Ｐ２００９−４００３Ａ）
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００７−１６２１３８（Ｐ２００７−１６２１３８）
【出願日】平成１９年６月２０日（２００７．６．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１９年６月２０日（２００７．６．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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