【課題】本発明は、テストカードを提供する。
【解決手段】本発明のテストカードは、電源インターフェースと、コントローラーと、テストインターフェースと、複数のテストポイントとを備え、テストインターフェースは、電源ピンと、スタートピンと、複数のデータ信号ピンとを備え、電源インターフェースは、コントローラー、電源ピン及び外部電源に接続されて、外部電源からの作動電圧をコントローラー及び電源ピンに提供し、コントローラーは、スタートピンにスタート信号を送信し、複数のデータ信号ピンは、複数のテストポイントにそれぞれに接続され、マザーボードのコネクターをテストインターフェースに接続すると、電源ピン、スタートピン及びデータ信号ピンは、マザーボードのコネクターの対応するピンにそれぞれに接続され、マザーボードがスタート信号を受信すると、システムを運行して、テストポイントにマザーボードのデータ信号を出力する。 （もっと読む）

【課題】外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮する。
【解決手段】テスト回路は、入力されるリファレンスクロック１０９を逓倍して、テスト対象回路１０６をテスト動作させるための実動作クロック１１２及びサンプリングクロック１０５を生成するＰＬＬ１０８と、入力されるテストコマンドに従い、テスタ同期クロック１０３に同期してテスト対象回路１０６のテスト結果を出力するテスト結果出力回路１０７と、を備えるテスト回路であって、テストコマンドを含むテスト入力信号１０４とサンプリングクロック１０５とに基づきテスタ同期クロック１０３を生成するテスタ同期クロック生成回路１００を備えるものである。 （もっと読む）

【課題】任意波形発生装置の校正方法を改善する。
【解決手段】Ｓパラメータを用いて任意波形発生装置を校正する。任意波形発生装置が有するチャンネルとしては、単一の非インタリーブ・チャンネルでも良いし、インターリーブされた複数チャンネルでも良い。差動信号を生成する場合でも良く、２チャンネルを1対として、複数のチャンネル対を校正できる。このとき、各チャンネルは、単一の非インタリーブ・チャンネルでも良いし、インターリーブされた複数チャンネルで１つのチャンネルを構成する場合でも良い。 （もっと読む）

【課題】パワーデバイスの静特性及び動特性の双方をウエハレベルで測定することができ、特に静特性に使用される測定ラインに影響されることなく、パワーデバイスの動特性をウエハレベルで確実に測定することができるプローブ装置を提供する。
【解決手段】本発明のプローブ装置１０は、複数のパワーデバイスが形成されたウエハＷを載置する移動可能な載置台１２と、載置台１２の上方に配置された複数のプローブ１４Ａを有するプローブカード１４と、載置台１２の載置面とその外周面に形成された導体膜電極１３と、導体膜電極１３とテスタ１７とを電気的に接続する測定ライン１６と、を備え、載置台１２上のパワーデバイスの電気的特性をウエハレベルで測定するプローブ装置であって、第２の測定ライン１６には、導体膜電極１３とテスタ１７の間で測定ライン１６の電路を開閉するスイッチ機構１８を設けたものである。 （もっと読む）

【課題】セレクタ付フリップフロップ回路の入力信号がラッチ回路へと伝播するまでに、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介するため、入力信号がラッチへと伝播するまでの時間が長い。
【解決手段】セレクタ付フリップフロップ回路１００は、選択信号ＳＡ、クロック信号ＣＫおよび複数の入力データが入力され、複数の入力データのうち１つを出力するフリップフロップ回路であって、選択信号ＳＡおよびクロック信号ＣＫに基づいて、第１の制御信号ＣＡを生成する第１の論理回路１０２と、第１の制御信号ＣＡにより制御される第１のスイッチ回路１０１と、第１のスイッチ回路１０１を介して、複数の入力データから選択された一の入力データを保持する第１のラッチ回路１０３とを有する。 （もっと読む）

【課題】 従来の技術においては、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題、或いは、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。
【解決手段】 複数個のROMに書き込まれたデータをテストする場合のROMテスト時間の短縮方法に於いて、複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査する。 （もっと読む）

【課題】 カウンタが複数のメモリに共通してカウント信号を供給する列ＡＤＣにおいて、カウンタからメモリへカウント信号を伝送する信号経路の不良によって生じる、メモリに供給されるカウント信号の遅延を好適に検出することを目的とする。
【解決手段】 カウント信号の信号値が変化したタイミングに応じて、カウント信号をメモリに保持させるラッチ信号をメモリに供給するテストラッチ信号供給部を有するアナログデジタル変換回路である。 （もっと読む）

【課題】電源投入により自走的にメモリセルアレイの動作テストを実行する。
【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置は、不揮発性半導体記憶装置は、ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを有する。不揮発性半導体記憶装置は、電源投入によりメモリセルアレイの自走テストを実行する。 （もっと読む）

【課題】タイミングエラーの種類を判別することができる集積回路を提供する。
【解決手段】エラー測定部は、同期動作回路に入力されているデータ信号が第１の期間内に変化した場合には同期動作回路における第１のタイミングエラーを検出する。また、エラー測定部は、第１の期間の前または後に所定の長さのエラー警告期間を加えた第２の期間内に前記データ信号が変化した場合には同期動作回路における第２のタイミングエラーを検出する。エラー補償制御部は、第１および第２のタイミングエラーがともに検出された場合には第１および第２のタイミングエラーの検出結果の履歴に基づいてタイミングの前後のいずれにおいて前記データ信号が変化したかを判断する。 （もっと読む）

【課題】仲介部材を介して被測定装置と測定装置を接続した状態で実行される所定の試験の精度を高める。
【解決手段】コンピュータが、仲介部材を介して測定装置に接続された被測定装置の合否を判定する工程を有する半導体装置の製造方法であって、前記仲介部材の抵抗値を算出する抵抗算出工程Ｓ１０と、前記被測定装置に試験信号を入力し、その後、前記被測定装置から出力された応答信号を取得する測定工程Ｓ２０と、抵抗算出工程Ｓ１０で算出された抵抗値を利用して、測定工程Ｓ２０で取得された応答信号を補正後、補正後の応答信号と、予め定められた規格値との比較結果に基づいて、当該被測定装置の合否を判定する判定工程Ｓ３０と、を有する半導体装置の製造方法。 （もっと読む）