【課題】検査効率を向上させる。
【解決手段】導体パターンを有する基板に電子部品が搭載された回路基板１００における複数の接触点に対してプロービングされたプローブ２１を介して入出力する電気信号Ｓに基づいて電子部品の良否を判定する検査処理を実行すると共に、検査処理において電子部品が不良と判定したときにはプロービングの再実行後に検査処理を再実行する制御部１８を備え、制御部１８は、検査処理を再実行する際に、直前の検査処理において不良と判定したときの不良の内容が予め決められた特定の内容に該当する電子部品だけを対象として電子部品の良否を判定する。 （もっと読む）

【課題】プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことが可能な半導体集積回路を提供すること
【解決手段】本発明にかかる半導体集積回路は、入出力端子Ｐ１を介して外部にデータを出力する出力バッファ２１と、外部から入出力端子Ｐ１を介してデータが入力される入力バッファ２２と、入出力端子Ｐ１と入力バッファ２２の入力との間の信号線上のノードＮ１と第１入力端子Ｔ１との間に設けられたスイッチ２６と、外部から第２入力端子Ｔ２に供給される第２基準電位とノードＮ１の電位とを比較して比較結果を出力する比較部２３と、入力バッファ２２から出力されるデータと比較部２３の比較結果との何れかを選択しテスト結果として出力する選択部５２と、を備える。 （もっと読む）

【課題】試験対象に対してシーケンス測定を実行する際に、取得データ量の面で、誤った測定の無駄な測定をしないで済むようにする。
【解決手段】シーケンス測定制御手段３５が実行指定された測定シーケンスにしたがう制御を開始する前に、実行指定された測定シーケンスで送受信部２１が解析対象として取得する予定のデータ量の合計値を算出するデータ量算出手段４０と、算出したデータ量の合計値が受信データメモリ２３の所定容量に応じて予め設定した許容値を超えるか否かを判定するデータ量判定手段４１とを備え、シーケンス測定制御手段３５は、データ量判定手段４１により算出したデータ量の合計値が許容値を超えると判定されたとき、その判定結果を表示部６１に表示して、ユーザーに通知する。 （もっと読む）

【課題】 本発明の目的は、無基板チップ積層体の導通検査を従来の検査装置で実施可能なＴＳＶ実装プロセスを用いて製造するマルチチップ積層体の製造方法を提供する。
【解決手段】 ウエハを分割して形成したチップ１１０の表面に複数のテスト電極１３０と複数の外部電極１３１とを形成する。チップ１１０には外部電極１３１とテスト電極１３０とを導通する複数のシリコン貫通孔１１１が設けられる。次に、無基板チップ積層体１００を接着テープ２５２の上に固定し、充填封止体１５０を接着テープ２５２上に形成する。次に、ウエハテストトレー２６０内に接着テープ２５２を支持するテープキャリア２５０を固定する。導通検査では、無基板チップ積層体１００は接着テープ２５２に接着されたままウエハ検査装置２７０内に搭載され、ウエハ検査装置２７０の複数のプローブ２７１によって無基板チップ積層体１００の導通の良否を判定する。 （もっと読む）

【課題】正確な性能測定を容易にした差動伝送半導体装置を提供する。
【解決手段】差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、当該ステップ信号を伝送する伝送回路と、当該伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含み、供給されるテスト指令に応じて当該出力アンプの差動対出力信号を択一的に取り込んで、これに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する。 （もっと読む）

【課題】絶縁板の主面または内部に実装された電子部品の接続検査を簡明化すること。
【解決手段】第１の電子部品が有する第１の電源端子に接続がされるための第１のランドパターンと、第２の電子部品が有する第２の電源端子に接続がされるための第２のランドパターンと、第１の電源端子を除くいずれかの端子に接続がされるための第３のランドパターンを含み、かつ第２の電源端子を除くいずれかの端子に接続がされるための第４のランドパターンを含み、かつ第３のランドパターンと第４のランドパターンとを電気的に接続するように絶縁板に設けられた配線部と、第１のランドパターンに電気的に接続して設けられた、少なくとも一部が主面上に存在する第１の電源リード部と、第２のランドパターンに電気的に接続して設けられた、少なくとも一部が前記主面上に存在し、かつ、第１の電源リード部とは電気的に分離して存在する第２の電源リード部とを具備する。 （もっと読む）

【課題】スキャンチェーンを構成する回路でバーンイン試験を行う際に、シフトモードとキャプチャモードを切り替えるスキャンモードコントロール信号が接続された回路に対してもストレス印加を可能にする半導体テスト回路を提供する。
【解決手段】半導体テスト回路は、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、スキャンチェーンのスキャンフリップフロップ回路に供給する内部クロック信号を生成するスキャンチェーン制御信号生成部を備える。スキャンチェーン制御信号生成部は、スキャンフリップフロップ回路の出力を遷移させる内部クロック信号のエッジのタイミングにおいて、内部スキャンモードコントロール信号がシフトモードになるように、内部スキャンモードコントロール信号と内部クロック信号の相互のタイミングを制御する。 （もっと読む）

【課題】フリップフロップ追加による利益と、スキャンＦＦの段数増加による不利益と、を考慮に入れ、スキャンテスト回路の設計を行う半導体設計方法が、望まれる。
【解決手段】複数のスキャンＦＦから構成されるスキャンテスト回路の設計方法は、複数のスキャンＦＦ間の遅延値を抽出することで、スキャンテスト回路の動作レート候補値を複数算出する第１の工程と、中継用フリップフロップの追加を仮定し、複数の動作レート候補値をそれぞれ使用して、スキャンテストの実施に必要な時間をスキャンシフト時間として算出し、スキャンシフト時間に基づき、中継用フリップフロップを追加することの効果が最も高い動作レート候補値を、中継用フリップフロップの追加後のスキャンテスト回路に適用する動作レートとして選択する第２の工程と、動作レートを満たすように、複数のスキャンＦＦ間に中継用フリップフロップを追加する第３の工程と、を含んでいる。 （もっと読む）

【課題】複数の被試験デバイスに対して電源供給部から電源の供給を行って試験を行うときに、同時スイッチングノイズの影響を抑制することを目的とする。
【解決手段】本発明の半導体試験装置１は、複数のＤＵＴ３に電源を供給するデバイスパワーサプライ５を備える半導体試験装置１であって、ＤＵＴ３の試験を行うピンエレクトロニクスカード２のドライバ１２およびコンパレータ１３とＤＵＴ３との間の伝送経路１５の伝播遅延Ｔｐｄを校正するデータをタイミング校正データとして記憶するタイミング校正データ記憶部２１と、ＤＵＴ３を複数のグループに分割して、当該グループごとに異なる遅延量をタイミング校正データに加算する遅延量加算部２５と、を備えたことを特徴としている。 （もっと読む）

【課題】任意波形発生装置の校正方法を改善する。
【解決手段】Ｓパラメータを用いて任意波形発生装置を校正する。任意波形発生装置が有するチャンネルとしては、単一の非インタリーブ・チャンネルでも良いし、インターリーブされた複数チャンネルでも良い。差動信号を生成する場合でも良く、２チャンネルを1対として、複数のチャンネル対を校正できる。このとき、各チャンネルは、単一の非インタリーブ・チャンネルでも良いし、インターリーブされた複数チャンネルで１つのチャンネルを構成する場合でも良い。 （もっと読む）