【課題】 ＴＤＲ測定によって、ＤＵＴボードの配線長に依存した信号遅延時間を正確に求めることが可能なＩＣテスタ用信号遅延測定プログラムを提供する。
【解決手段】 本発明にかかるＩＣテスタ用信号遅延測定プログラム１０６の構成は、コンピュータを、テストヘッド１１０側からステップ波形１４８を印加してその入射波と反射波との第１到達時間差Ｔｄ１、第２到達時間差Ｔｄ２を測定するＴＤＲ測定手段、第１スルーレートＳ２、第２スルーレートＳ２を演算するスルーレート演算手段、第１スルーレートＳ２と第２スルーレートＳ２とを用いて第２到達時間差Ｔｄ２を補正し、第１到達時間差Ｔｄ１を差し引くことで信号遅延時間を演算する信号遅延演算手段、として機能させることを特徴とする。 （もっと読む）

【課題】検査対象の被検査基板の構成の変更に伴う基板検査治具の構成の変更の負担を軽減できる基板検査治具及びその関連技術を提供する。
【解決手段】この基板検査治具２は、治具本体６、電極ユニット７及び検査ヘッド８を備える。電極ユニット７は、略マトリクス状に配設された複数の電極ヘッド部を有し、治具本体６に交換可能に取り付けられる。検査ヘッド８は、複数のプローブと、プローブ保持部材とを有し、その各プローブの後端部が電極ユニット７のいずれかの電極ヘッド部と電気的に接触するように、電極ユニット７又は治具本体６に交換可能に取り付けられる。電極ユニット７の電極ヘッド部は、プローブの配置形態の異なる複数種類の検査ヘッド８に対応可能なように、検査ヘッド８のプローブの配設ピッチよりも小さな配設ピッチで略マトリクス状に配設されている。 （もっと読む）

【課題】複数箇所のタイミング違反検出を、小規模な回路構成で実現する。
【解決手段】選択信号に基づいて、複数の信号からいずれか１つを選択する第１のセレクタと、上記選択信号に基づいて、ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、クロック信号ＣＬＫを所定時間遅延する遅延回路と、遅延回路により遅延したクロック信号に同期して、第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、タイミング違反検出用フリップフロップ回路の出力と第２のセレクタの出力とを比較する比較回路とを、備える。複数の信号に対し、個別に回路を設けることなく、１つのタイミング違反検出回路で構成することができる。 （もっと読む）

【課題】ＰＶＴ変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。
【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。 （もっと読む）

【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【課題】テスト時間が短い半導体集積回路のテストシステム及びテスト方法を提供する。
【解決手段】本発明にかかる半導体集積回路２０は、複数の被試験回路８１乃至８３を有し、外部のテストシステム１０と無線で通信することにより、被試験回路８１乃至８３をそれぞれテストする複数のテストパターンに、被試験回路８１乃至８３を識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部１３と、ＩＤを識別し、ＩＤに対応する被試験回路８１乃至８３に、ＩＤが付加されたテスト入力信号に含まれるテストパターンを入力し、被試験回路８１乃至８３からテストパターンに応じたテスト結果が出力される度に、テスト結果に、ＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステム１０に出力する試験回路と、を有するものである。 （もっと読む）

【課題】出力信号の応答特性および消費電流を一定にする。
【解決手段】入力信号の論理に応じた電圧の出力信号を出力するドライバ回路であって、定電圧のバイアス電圧を発生する定電圧発生部と、内部に流れる定電流の電流値に応じて出力信号の振幅が定まり、バイアス電圧の電圧値に応じて出力信号の電位が定まり、入力信号の論理に応じた電圧の出力信号を出力する電流モードロジック回路と、定電圧発生部におけるバイアス電圧の出力端から、設定された電流値の定電流を流し出す調整用定電流源と、電流モードロジック回路内に流れる定電流の電流値に応じて、調整用定電流源に流す定電流の電流値を予め設定する電流設定部とを備えるドライバ回路を提供する。 （もっと読む）

【課題】本発明は、テスト速度を向上させることができる半導体メモリ装置及びそのためのテスト回路に関するものである。
【解決手段】本発明に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含む。 （もっと読む）

【課題】被測定ＡＣ信号の損失と反射を低減する。
【解決手段】ＤＣ−ＡＣプローブ・カード２０は、プローブ・ニードル２６及び３１を有し、これらは、ＤＵＴに接触する末端を夫々有する。接続経路２４及び３０は、試験計装２２及び２８をプローブ・ニードル２６及び３１に接続するよう使用できる。接続経路２４及び３０の夫々は、夫々の対応する試験計装２２及び２８と、プローブ・ニードル２６及び３１の間に、ＡＣ測定に適した所望特性インピーダンスと、ＤＣ測定に適したガードされた経路の両方を提供する。 （もっと読む）

【課題】 伝搬遅延時間の測定値が所定範囲外になる恐れがある配線が、外部のＬＳＩテスタによって測定対象となっても、ＬＳＩテスタにエラー処理を実行させないようにできるプローブカードを提供する。
【解決手段】 プローブカードの少なくとも一部の配線はそれぞれ、自配線の一端に、投入された伝搬遅延時間測定用のパルス波形を、自配線の他端以外の箇所で反射させる反射箇所規定構造を有する。例えば、反射箇所規定構造を有する配線は、ＬＳＩテスタ寄りの配線部分と、ＤＵＴ寄りの配線部分と、これらの配線部分間に介挿された、パルス波形の周波数成分に対し、各配線部分より高インピーダンスのフェライトビーズとを有し、ＬＳＩテスタ寄りの配線部分とフェライトビーズとの境界をパルス波形の反射箇所にしている。 （もっと読む）