【課題】 半導体デバイス用配線として適用することができるカーボンナノチューブ配線を形成する。
【解決手段】 触媒金属成分（Ｎｉ）とＣｌ_２ガスとの前駆体（ＮｉＣｌ）を基板３に吸着させ、その後、Ｎｉを析出させることによりＮｉ膜を形成する成膜反応と、成膜反応により形成されたＮｉ膜をＣｌ_２ガスラジカルでエッチングするエッチング反応を共存させると共に、成膜反応の速度がエッチング反応の速度よりも大きくなるように制御することにより基板３の凹部の底面だけにＮｉを成膜し、凹部の底面だけに成膜されたＮｉを触媒金属として基板３の凹部にカーボンナノチューブを成長させて所定の配線を形成する。 （もっと読む）

Ｃｕメタライゼーション段階での、バリヤ／シード層として利用可能な低抵抗ルテニウム金属層の低温化学気相成長法。当該方法（３００）は、堆積システム（１，１００）のプロセスチャンバ内に基板（２５，１２５）を供する工程、ルテニウムカルボニル先駆体蒸気を含むプロセスガス及びＣＯ含有ガスを生成する工程、並びに熱化学気相成長法によって、基板（２５，１２５）をプロセスガスに曝露して、基板（２５，１２５）上に低抵抗ルテニウム金属層（４４０，４６０）を堆積する工程、を有する。曝露中、基板（２５，１２５）は約１００℃から約３００℃の間の温度に維持されている。１以上のビア若しくは溝又はこれらの結合を含む、パターニング基板上に形成されたルテニウム金属層（４４０，４６０）を有する半導体素子が供される。
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【課題】 半導体装置の素子分離領域等における浅い溝に、ボイドが発生しないように絶縁膜を埋め込む方法を含む半導体装置の製造法方法を提供する。
【解決手段】 溝部の途中段階まで第１の埋込絶縁膜１５を形成した後、オーバーハング部を除去し、続いて第２の埋込絶縁膜を溝部へ埋め込む。 （もっと読む）

【課題】 近年の、半導体素子の微細化に伴い、ＮＢＴＩ寿命が劣化することを防止することを目的とする。
【解決手段】 少なくともライナー膜または第２の側壁絶縁膜として、Ｓｉ−Ｈ結合が１×１０²¹ｃｍ^-3以下のシリコン窒化膜を用いることでｐ型ＭＯＳＦＥＴのＮＢＴＩ寿命を１×１０⁹秒に改善でき、半導体集積回路装置の寿命を確保できる。 （もっと読む）

大きい仕事関数を持つｐ−ＭＯＳ素子（１０）の金属電極を形成する方法が提供される。一の実施形態では、金属電極（１３）を形成する方法が提供され、本方法は、露出表面を持つ高ｋ誘電体積層構造（１２）を形成する工程と、高ｋ誘電体積層構造の露出表面を、ＲｕＯ_ｘ，ＩｒＯ_ｘ，ＲｅＯ_ｘ，ＭｏＯ_ｘ，ＷＯ_ｘ，ＶＯ_ｘ，及びＰｄＯ_ｘから成るグループから選択される金属酸化物の蒸気に接触させる工程と、そして誘電体積層構造（１２）の露出表面を、ＳｉＯ_２，Ａｌ_２Ｏ_３，ＨｆＯ_２，ＺｒＯ_２，ＭｇＯ，ＳｒＯ，ＢａＯ，Ｙ_２Ｏ_３，Ｌａ_２Ｏ_３，及びＴｉＯ_２から成るグループから選択される添加物の蒸気に接触させる工程と、を含み、このようにして、誘電体積層構造（１２）の露出表面を、金属酸化物の蒸気に、かつ添加物の蒸気に接触させることにより電極（１３）を形成し、そして添加物は約１原子量％〜約５０原子量％だけ電極（１３）に含まれる。
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半導体デバイス（１０）は、Ｐチャンネルゲート層（３８）を有し、Ｐチャンネルゲート層（３８）は、第１メタル（１８）と、同第１メタル（１８）上に第２メタル（２０）とを備えている。また、半導体デバイス（１０）は、Ｎチャンネルゲート層（４０）を有し、Ｎチャンネルゲート層（４０）は、ゲート誘電体（１４）と直接接する第２メタル（１８）を備えている。Ｎチャンネルゲート層（４０）、及びＰチャンネルゲート層（３８）の一部には、ドライエッチングによるエッチング処理が施される。Ｐチャンネルゲート層（３８）は、ウェットエッチングにより仕上げられる。ウェットエッチングは、ゲート誘電体（１４）と第２メタルとの両方に対して極めて選択的である。そのため、Ｎチャンネルトランジスタは、Ｐチャンネルゲート層（３８）のエッチング仕上げによる影響を受けない。
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【課題】 半導体装置において、熱処理によってもゲート電極が安定して所望の仕事関数を維持できるようにする。
【解決手段】 半導体装置は、半導体基板６と、この半導体基板６の上側に接して形成されたゲート絶縁膜１と、このゲート絶縁膜１の上側に金属窒化物または金属窒化珪化物で形成されたゲート電極２とを備え、ゲート絶縁膜１とゲート電極２との間には窒素および珪素の拡散を防止するためのバッファ層３が介在する。好ましくは、バッファ層３は厚みが５ｎｍ以下である。ゲート電極２がＴｉ元素を含み、ゲート絶縁膜１がＨｆ元素を含むとするとバッファ層３はチタン膜を含むことが好ましい。 （もっと読む）

【課題】高分解能のパターニング工程を用いることなく、微細構造体を形成することが可能なパターニング方法を提供する。
【解決手段】材料１２の層を基板１０上にプリパターニングする工程と、膜形成物質溶液１６をプリパターニングされた基板上にスピンコートする工程と、膜形成物質の膜１６を乾燥させる工程と、プリパターニングされた材料の側面にのみ乾燥された膜が残るように、当該膜をエッチングする工程と、プリパターニングされた物質の輪郭に対応した形状を有する隆起部２０が基板上に残るように、プリパターニングされた材料を取り除く工程と、を有することを特徴とする。 パターニングされた基板上に、金属層を蒸着して隆起部を取り除く。そして、半導体、絶縁体及び導電体、ソース及びドレイン電極の組にそれぞれ設けられ後の工程で形成されるゲート電極の領域に選択的に蒸着することによって、薄膜トランジスタのアレイを形成する。 （もっと読む）

【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方に同一のメタルゲート材料を用いて好ましい、半導体装置と製造工程の効率が向上する製造方法を提供する。
【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極からなるゲート電極側壁絶縁膜を有していない第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1のシリコン窒化膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２のシリコン窒化膜とを備える。 （もっと読む）

【課題】ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。
【解決手段】ソース／ドレイン領域６形成後のシリコン基板１に保護膜用の酸化シリコン膜７を形成した後、チタン膜８を形成する部分の上から酸化シリコン膜７を除去して保護膜７２を形成する。この保護膜７２を、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上にも形成する。次に、この保護膜７２を介して、シリコン基板１上にチタン膜８を形成した後、所定の熱処理を行って、シリコン基板１とチタン膜８を反応させて、ソース／ドレイン領域６上にシリサイド層９を形成する。 （もっと読む）