半導体装置の製造方法
【課題】ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。
【解決手段】ソース／ドレイン領域６形成後のシリコン基板１に保護膜用の酸化シリコン膜７を形成した後、チタン膜８を形成する部分の上から酸化シリコン膜７を除去して保護膜７２を形成する。この保護膜７２を、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上にも形成する。次に、この保護膜７２を介して、シリコン基板１上にチタン膜８を形成した後、所定の熱処理を行って、シリコン基板１とチタン膜８を反応させて、ソース／ドレイン領域６上にシリサイド層９を形成する。
【解決手段】ソース／ドレイン領域６形成後のシリコン基板１に保護膜用の酸化シリコン膜７を形成した後、チタン膜８を形成する部分の上から酸化シリコン膜７を除去して保護膜７２を形成する。この保護膜７２を、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上にも形成する。次に、この保護膜７２を介して、シリコン基板１上にチタン膜８を形成した後、所定の熱処理を行って、シリコン基板１とチタン膜８を反応させて、ソース／ドレイン領域６上にシリサイド層９を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：低濃度不純物導入層）構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの微細化に伴って、ソース／ドレイン領域の抵抗上昇に起因した、動作速度の遅延やドレイン電流の減少等の特性低下が問題となっている。この問題を解決する技術として、シリコン基板上に自己整合的に金属シリサイド層を形成するサリサイド技術（ｓｅｌｆ ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）が、下記の非特許文献１に記載されている。この金属シリサイド層の形成によって、ソース／ドレイン領域の低抵抗化が実現できると期待されている。
【０００３】
ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴは、例えば図１および３に示す下記の方法で製造される。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）などの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
【０００４】
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ，Ｐ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図１（Ｃ）はこの状態を示す。
次に、図３（Ａ）に示すように、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィおよびエッチング工程により、後の工程でチタン膜８を形成しない領域のみに酸化シリコン膜７を残すパターニングを行う。これにより、前記領域が酸化シリコン膜７からなる保護膜で覆われる。なお、この図で示されている部分は、後の工程でチタン膜８を形成する部分であるため、このパターニングによって酸化シリコン膜７が除去された状態になる。
【０００５】
次に、この保護膜を介して、スパッタリング法でシリコン基板１上にチタン膜８を形成する。図３（Ｂ）はこの状態を示す。次に、所定温度で熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。
【非特許文献１】Ｍ．Ａｌｐｅｒｉｎｅｔａｌ．，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｉｃｅｓ，ｖｏｌ．ＥＤ−３２，Ｐ．１４１，１９８５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体装置はますます微細化、高集積化しつつあり、配線ルールは０ .３５μｍ以下が主流となりつつある。例えば配線ルールが０．２５μｍのＲＡＭ（ｒａｎｄａｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）では、ＲＡＭを構成するＭＯＳＦＥＴのＬＤＤ層とシリサイド層との接触部で、ＬＤＤ層の不純物がシリサイド層に移動して、シリサイド層に高抵抗領域が形成されたり、ＬＤＤ層の不純物濃度の低下によりドレイン電流が低下したりすることが問題になる。
【０００７】
ＬＤＤ層とシリサイド層が接触するのは、サイドウォール形成時のエッチングをシリコン基板面が確実に露出するまで行うために、図１（Ｂ）に示すように、基板面１１が元の位置１０よりも下がった状態となることに起因する。これに伴い、図３（Ｃ）に示すように、ソース／ドレイン領域６上のシリサイド層９が基板面より下側に形成されて、ＬＤＤ層４と接触し易くなる。
【０００８】
本発明は、このような従来技術の問題点に着目してなされたものであり、ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにできる方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置の製造方法は、ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁にサイドウォールを形成する第２工程と、第２工程の後に、前記ゲート電極およびサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第３工程と、第３工程後の前記基板上に絶縁膜を形成した後に、エッチングを行うことにより、前記基板上の所定領域を覆う保護膜を形成する第４工程と、第４工程後の前記基板上に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、を備え、前記所定領域は、前記第５工程で金属膜を形成しない領域であり、前記第４工程で、前記サイドウォールの上と前記ソース／ドレイン領域のＬＤＤ層側の部分の上にも、前記保護膜を形成することを特徴とする。
【００１０】
本発明の方法では、第４工程で、前記サイドウォールの上と前記ソース／ドレイン領域のＬＤＤ層側の部分の上に前記保護膜が形成されることによって、ソース／ドレイン領域のＬＤＤ層側の部分に金属膜が形成されないため、前記部分にシリサイド層が形成されない。よって、サイドウォールを形成する際のエッチングで、シリコン基板面が元の位置よりも下がった状態となった場合でも、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態を図１および２を用いて説明する。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
【００１２】
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図１（Ｃ）はこの状態を示す。
次に、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィ工程およびＲＩＥ（または、ウエットエッチング）工程により、酸化シリコン膜７のパターニングを行う。このパターニングで、後の工程でチタン膜８を形成しない領域に酸化シリコン膜７を残すことで、保護膜を形成する。そして、この例では、図２（Ａ）に示すように、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上にも、酸化シリコン膜７を残して保護膜７２を形成する。
【００１３】
次に、図２（Ａ）の状態のシリコン基板１上に、スパッタリング法でチタン膜８を形成する。これにより、図２（Ｂ）に示すように、チタン膜８は、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上には形成されず、ソース／ドレイン領域６の前記部分６１より外側にだけ形成される。
次に、所定の熱処理を行って、シリコン基板１とチタン膜８を反応させて、ソース／ドレイン領域６上にシリサイド層９を形成する。図２（Ｃ）はこの状態を示す。
【００１４】
この方法によれば、チタン膜８形成時の保護膜７２を、従来の方法では設けていなかったゲート電極３の上とサイドウォール５１の上とソース／ドレイン領域６のＬＤＤ層４側の部分６１の上に設けることにより、これらの部分にシリサイド層９が形成されない。これにより、サイドウォール５１を形成する際のエッチングで、図１（Ｂ）に示すように、基板面１１が元の位置１０よりも下がった状態となった場合でも、図２（Ｃ）に示すように、ソース／ドレイン領域６上のシリサイド層９がＬＤＤ層４と接触しない。
【００１５】
したがって、ＭＯＳＦＥＴの作動時にＬＤＤ層の不純物がシリサイド層に移動することが防止されるため、ＬＤＤ層の不純物濃度低下が抑制される。よって、配線ルールが０．２５μｍのＲＡＭであっても素子性能が安定し、信頼性が向上するとともに、製品の歩留まりが向上する。
なお、図２（Ａ）の状態での保護膜７２の端部位置Ｌは、ソース／ドレイン領域６のコンタクトのゲート側境界位置Ｃよりもゲート側であって、前記部分６１が確保できる位置に設定する。例えば、前記位置Ｃと前記位置Ｌとの距離Ａを、コンタクトの合わせバラツキを許容できるように、８０ｎｍ以下にする。
【００１６】
この実施形態では、保護膜７２を、ゲート電極３の上とサイドウォール５１の上とソース／ドレイン領域６のＬＤＤ層４側の部分６１の上に設けた状態でチタン膜８を形成しているため、ゲート電極３上にシリサイド層が形成されない。ゲート電極３上にシリサイド層を形成する場合には、保護膜７２を、サイドウォール５１の上とソース／ドレイン領域６のＬＤＤ層４側の部分６１の上に形成されてゲート電極３の上に形成されないようにする等の方法で、ゲート電極３上にチタン膜８が形成されるようにする必要がある。
【図面の簡単な説明】
【００１７】
【図１】ＬＤＤ層およびソース／ドレイン領域形成工程を説明する図。
【図２】保護膜およびシリサイド層形成工程を説明する図。
【図３】従来のシリサイド層形成工程を説明する図。
【符号の説明】
【００１８】
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…ＬＤＤ層、５…酸化シリコン膜、５１…サイドウォール、６…ソース／ドレイン領域、７…酸化シリコン膜（保護膜用の絶縁膜）、７２…保護膜、８…チタン膜（金属膜）、９…シリサイド層。
【技術分野】
【０００１】
この発明は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：低濃度不純物導入層）構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの微細化に伴って、ソース／ドレイン領域の抵抗上昇に起因した、動作速度の遅延やドレイン電流の減少等の特性低下が問題となっている。この問題を解決する技術として、シリコン基板上に自己整合的に金属シリサイド層を形成するサリサイド技術（ｓｅｌｆ ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）が、下記の非特許文献１に記載されている。この金属シリサイド層の形成によって、ソース／ドレイン領域の低抵抗化が実現できると期待されている。
【０００３】
ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴは、例えば図１および３に示す下記の方法で製造される。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）などの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
【０００４】
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ，Ｐ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図１（Ｃ）はこの状態を示す。
次に、図３（Ａ）に示すように、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィおよびエッチング工程により、後の工程でチタン膜８を形成しない領域のみに酸化シリコン膜７を残すパターニングを行う。これにより、前記領域が酸化シリコン膜７からなる保護膜で覆われる。なお、この図で示されている部分は、後の工程でチタン膜８を形成する部分であるため、このパターニングによって酸化シリコン膜７が除去された状態になる。
【０００５】
次に、この保護膜を介して、スパッタリング法でシリコン基板１上にチタン膜８を形成する。図３（Ｂ）はこの状態を示す。次に、所定温度で熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。
【非特許文献１】Ｍ．Ａｌｐｅｒｉｎｅｔａｌ．，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｉｃｅｓ，ｖｏｌ．ＥＤ−３２，Ｐ．１４１，１９８５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体装置はますます微細化、高集積化しつつあり、配線ルールは０ .３５μｍ以下が主流となりつつある。例えば配線ルールが０．２５μｍのＲＡＭ（ｒａｎｄａｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）では、ＲＡＭを構成するＭＯＳＦＥＴのＬＤＤ層とシリサイド層との接触部で、ＬＤＤ層の不純物がシリサイド層に移動して、シリサイド層に高抵抗領域が形成されたり、ＬＤＤ層の不純物濃度の低下によりドレイン電流が低下したりすることが問題になる。
【０００７】
ＬＤＤ層とシリサイド層が接触するのは、サイドウォール形成時のエッチングをシリコン基板面が確実に露出するまで行うために、図１（Ｂ）に示すように、基板面１１が元の位置１０よりも下がった状態となることに起因する。これに伴い、図３（Ｃ）に示すように、ソース／ドレイン領域６上のシリサイド層９が基板面より下側に形成されて、ＬＤＤ層４と接触し易くなる。
【０００８】
本発明は、このような従来技術の問題点に着目してなされたものであり、ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにできる方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置の製造方法は、ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁にサイドウォールを形成する第２工程と、第２工程の後に、前記ゲート電極およびサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第３工程と、第３工程後の前記基板上に絶縁膜を形成した後に、エッチングを行うことにより、前記基板上の所定領域を覆う保護膜を形成する第４工程と、第４工程後の前記基板上に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、を備え、前記所定領域は、前記第５工程で金属膜を形成しない領域であり、前記第４工程で、前記サイドウォールの上と前記ソース／ドレイン領域のＬＤＤ層側の部分の上にも、前記保護膜を形成することを特徴とする。
【００１０】
本発明の方法では、第４工程で、前記サイドウォールの上と前記ソース／ドレイン領域のＬＤＤ層側の部分の上に前記保護膜が形成されることによって、ソース／ドレイン領域のＬＤＤ層側の部分に金属膜が形成されないため、前記部分にシリサイド層が形成されない。よって、サイドウォールを形成する際のエッチングで、シリコン基板面が元の位置よりも下がった状態となった場合でも、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態を図１および２を用いて説明する。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図１（Ｂ）はこの状態を示す。
【００１２】
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図１（Ｃ）はこの状態を示す。
次に、図１（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィ工程およびＲＩＥ（または、ウエットエッチング）工程により、酸化シリコン膜７のパターニングを行う。このパターニングで、後の工程でチタン膜８を形成しない領域に酸化シリコン膜７を残すことで、保護膜を形成する。そして、この例では、図２（Ａ）に示すように、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上にも、酸化シリコン膜７を残して保護膜７２を形成する。
【００１３】
次に、図２（Ａ）の状態のシリコン基板１上に、スパッタリング法でチタン膜８を形成する。これにより、図２（Ｂ）に示すように、チタン膜８は、ゲート電極３の上と、サイドウォール５１の上と、ソース／ドレイン領域６のＬＤＤ層４側の部分６１の上には形成されず、ソース／ドレイン領域６の前記部分６１より外側にだけ形成される。
次に、所定の熱処理を行って、シリコン基板１とチタン膜８を反応させて、ソース／ドレイン領域６上にシリサイド層９を形成する。図２（Ｃ）はこの状態を示す。
【００１４】
この方法によれば、チタン膜８形成時の保護膜７２を、従来の方法では設けていなかったゲート電極３の上とサイドウォール５１の上とソース／ドレイン領域６のＬＤＤ層４側の部分６１の上に設けることにより、これらの部分にシリサイド層９が形成されない。これにより、サイドウォール５１を形成する際のエッチングで、図１（Ｂ）に示すように、基板面１１が元の位置１０よりも下がった状態となった場合でも、図２（Ｃ）に示すように、ソース／ドレイン領域６上のシリサイド層９がＬＤＤ層４と接触しない。
【００１５】
したがって、ＭＯＳＦＥＴの作動時にＬＤＤ層の不純物がシリサイド層に移動することが防止されるため、ＬＤＤ層の不純物濃度低下が抑制される。よって、配線ルールが０．２５μｍのＲＡＭであっても素子性能が安定し、信頼性が向上するとともに、製品の歩留まりが向上する。
なお、図２（Ａ）の状態での保護膜７２の端部位置Ｌは、ソース／ドレイン領域６のコンタクトのゲート側境界位置Ｃよりもゲート側であって、前記部分６１が確保できる位置に設定する。例えば、前記位置Ｃと前記位置Ｌとの距離Ａを、コンタクトの合わせバラツキを許容できるように、８０ｎｍ以下にする。
【００１６】
この実施形態では、保護膜７２を、ゲート電極３の上とサイドウォール５１の上とソース／ドレイン領域６のＬＤＤ層４側の部分６１の上に設けた状態でチタン膜８を形成しているため、ゲート電極３上にシリサイド層が形成されない。ゲート電極３上にシリサイド層を形成する場合には、保護膜７２を、サイドウォール５１の上とソース／ドレイン領域６のＬＤＤ層４側の部分６１の上に形成されてゲート電極３の上に形成されないようにする等の方法で、ゲート電極３上にチタン膜８が形成されるようにする必要がある。
【図面の簡単な説明】
【００１７】
【図１】ＬＤＤ層およびソース／ドレイン領域形成工程を説明する図。
【図２】保護膜およびシリサイド層形成工程を説明する図。
【図３】従来のシリサイド層形成工程を説明する図。
【符号の説明】
【００１８】
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…ＬＤＤ層、５…酸化シリコン膜、５１…サイドウォール、６…ソース／ドレイン領域、７…酸化シリコン膜（保護膜用の絶縁膜）、７２…保護膜、８…チタン膜（金属膜）、９…シリサイド層。
【特許請求の範囲】
【請求項１】
ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、
第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁にサイドウォールを形成する第２工程と、
第２工程の後に、前記ゲート電極およびサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第３工程と、
第３工程後の前記基板上に絶縁膜を形成した後に、エッチングを行うことにより、前記基板上の所定領域を覆う保護膜を形成する第４工程と、
第４工程後の前記基板上に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、
を備え、
前記所定領域は、前記第５工程で金属膜を形成しない領域であり、前記第４工程で、前記サイドウォールの上と前記ソース／ドレイン領域のＬＤＤ層側の部分の上にも、前記保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項１】
ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、
第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁にサイドウォールを形成する第２工程と、
第２工程の後に、前記ゲート電極およびサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第３工程と、
第３工程後の前記基板上に絶縁膜を形成した後に、エッチングを行うことにより、前記基板上の所定領域を覆う保護膜を形成する第４工程と、
第４工程後の前記基板上に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、
を備え、
前記所定領域は、前記第５工程で金属膜を形成しない領域であり、前記第４工程で、前記サイドウォールの上と前記ソース／ドレイン領域のＬＤＤ層側の部分の上にも、前記保護膜を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−２６９７４５（Ｐ２００６−２６９７４５Ａ）
【公開日】平成１８年１０月５日（２００６．１０．５）
【国際特許分類】
【出願番号】特願２００５−８５７１３（Ｐ２００５−８５７１３）
【出願日】平成１７年３月２４日（２００５．３．２４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年１０月５日（２００６．１０．５）
【国際特許分類】
【出願日】平成１７年３月２４日（２００５．３．２４）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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