ゲート駆動回路
【課題】部品点数が少ない回路構成で、制御用電源電圧よりもオン電圧が高いパワートランジスタを確実に駆動することのできるゲート駆動回路を提供すること。
【解決手段】ゲート駆動回路１０は、ダイオード２１とコンデンサ２２とを備えたチャージポンプ回路２０で入力信号を昇圧することによりスイッチング素子１のゲートを駆動する。ゲート駆動回路１０は、ダイオード２１のカソードとコンデンサ２２の一端とを直列接続し、コンデンサ２２の他端から入力されるパルス信号Ｐｉｎを、ダイオード２１のアノードに入力された制御電源Ｖｉｎの電圧値だけオフセットしたオフセットパルス信号を出力するチャージポンプ回路２０と、ダイオード２１およびコンデンサ２２の接続点とスイッチング素子１との間に配設され、パルス信号Ｐｉｎに同期して開閉動作することでオフセットパルス信号を昇圧パルス信号に変換する第１スイッチ３０と、を備える。
【解決手段】ゲート駆動回路１０は、ダイオード２１とコンデンサ２２とを備えたチャージポンプ回路２０で入力信号を昇圧することによりスイッチング素子１のゲートを駆動する。ゲート駆動回路１０は、ダイオード２１のカソードとコンデンサ２２の一端とを直列接続し、コンデンサ２２の他端から入力されるパルス信号Ｐｉｎを、ダイオード２１のアノードに入力された制御電源Ｖｉｎの電圧値だけオフセットしたオフセットパルス信号を出力するチャージポンプ回路２０と、ダイオード２１およびコンデンサ２２の接続点とスイッチング素子１との間に配設され、パルス信号Ｐｉｎに同期して開閉動作することでオフセットパルス信号を昇圧パルス信号に変換する第１スイッチ３０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路を用いたゲート駆動回路に関する。
【背景技術】
【０００２】
電動車両の制御装置や電源装置等の電気機器において、負荷に高電圧、大電流の電力を供給するために、ＭＯＳＦＥＴ、ＩＧＢＴ等のパワートランジスタが多用されている。この種のパワートランジスタの入力ゲートはＭＯＳ型構造で構成されており、電圧による入力信号でオン・オフ制御することが可能である。
【０００３】
また、上記のようなパワートランジスタの低消費電力化を図るため、低損失・低オン抵抗の半導体素子が開発されている。また、上記パワートランジスタを駆動する制御回路も、制御用電源電圧を低電圧化し、低消費電力化が図られている。
【０００４】
ところで、上記パワートランジスタは大電流が駆動できる利点があるが、ゲートを駆動するオン電圧が高い。そのため、パワートランジスタの駆動用として、制御回路は、制御用電源電圧より高い電圧を発生させる別電源を用意する必要がある。このように、制御回路に別電源を用いたのでは、部品点数が増加しコストが嵩む。
【０００５】
そこで、ダイオードおよびコンデンサで構成した簡易な昇圧方式であるチャージポンプ回路が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１５３０４５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のチャージポンプ回路は、昇圧回路、基準電圧を発生する定電圧発生回路、および発振回路で構成されているため、まだまだ部品点数が多い。そこで、部品点数のさらなる削減を可能にし、ＭＯＳＦＥＴ等のオン電圧の高いパワートランジスタを確実に駆動することが可能なゲート駆動回路が望まれている。
【０００７】
本発明は、上記課題に鑑みてなされたものであって、部品点数が少ない回路構成で、制御用電源電圧よりもオン電圧が高いパワートランジスタを確実に駆動することのできるゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のゲート駆動回路は、ダイオード（例えば、後述のダイオード２１）とコンデンサ（例えば、後述のコンデンサ２２）とを備えたチャージポンプ回路（例えば、後述のチャージポンプ回路２０）で入力信号を昇圧することによりスイッチング素子（例えば、後述のスイッチング素子１）のゲートを駆動するゲート駆動回路（例えば、後述の１０，１１，１２）において、前記ダイオードのカソードと前記コンデンサの一端とを直列接続し、前記コンデンサの他端から入力されるパルス信号（例えば、後述の信号入力Ｐｉｎ）を、前記ダイオードのアノードに入力された制御電源（例えば、後述の電源入力Ｖｉｎ）の電圧値だけオフセットしたオフセットパルス信号を出力するチャージポンプ回路（例えば、後述のチャージポンプ回路２０）と、前記ダイオードおよび前記コンデンサの接続点と前記スイッチング素子との間に配設され、前記パルス信号に同期して開閉動作することで前記オフセットパルス信号を昇圧パルス信号に変換する第１スイッチ（例えば、後述の第１スイッチ３０）と、を備えることを特徴とする。
【０００９】
この発明によれば、入力されるパルス信号をチャージポンプ回路で制御電源電圧以上に昇圧し、第１スイッチを前記パルス信号に同期してスイッチングさせ、チャージポンプ回路から出力されるオフセットパルス信号のＬｏレベルを略０Ｖに引き下げることにより、スイッチング素子のゲートを確実にオンオフ駆動可能な昇圧された制御信号を得ることができる。しかも、チャージポンプ回路（ダイオード、コンデンサ）に第１スイッチを加えただけの部品点数の少ない回路構成で実現することができる。
【００１０】
この場合さらに、前記第１スイッチおよび前記スイッチング素子のゲートの接続点と、グランドとの間に配設され、前記第１スイッチが開動作時（ＯＦＦ）に閉動作（ＯＮ）する第２スイッチを備えることが好ましい。
【００１１】
この発明によれば、第２スイッチで昇圧パルス信号（Ｌｏレベル時）を強制的に放電させることにより、前記昇圧パルス信号の立下り特性が改善され、高速のイッチング動作を行うことが可能となる。
【発明の効果】
【００１２】
本発明によれば、部品点数が少ない回路構成で、制御用電源電圧よりもオン電圧が高いパワートランジスタを確実に駆動することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明に係るゲート駆動回路の第１実施形態を示す回路図である。このゲート駆動回路１０は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。
【００１４】
ここで、パワートランジスタ等のオン電圧の高いスイッチング素子のゲート駆動について、簡単に説明する。一般に、ＤＣ−ＤＣコンバータでは電圧を昇圧・降圧することが可能である。また、出力電力を増やすためにパワー系のトランジスタが用いられる。例えば、パワーＭＯＳＦＥＴを駆動する場合、ＰＷＭ信号が入力されるのが普通である。
【００１５】
すなわち、図２に示すように、負荷回路に用いるＭＯＳＦＥＴ（例えば、Ｎチャネル型ＭＯＳトランジスタ）１を、信号入力端子２に入力されるパルス信号でオンオフすることができる。但し、パルス信号（ＰＷＭ信号）のレベルは、ＭＯＳＦＥＴ１のオン電圧以上であることが必要である。なお、４は一端がグランド端子に接続された抵抗である。
【００１６】
また、図３に示すように、バッファ５を介した場合は、負荷回路に用いるＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳトランジスタ）１を駆動するパルス信号（ＰＷＭ信号）を、電源入力端子３に入力される電源電圧まで増幅することができる。しかし、駆動パルスを増幅できるレベルは電源電圧までであり、ＭＯＳＦＥＴ１のオン電圧がさらに高い場合は駆動することができない。よって、ＭＯＳＦＥＴ１を用いた負荷回路は、入力電圧の下限が決まっている。
【００１７】
本実施形態では、負荷回路を通電・遮断するスイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタを用いる。Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）に比べて、オン抵抗が小さく、スイッチング特性が良いという利点がある。図示してないが、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１は、例えば、ドレインＤを電源に接続し、ソースＳを図示しない負荷を介してグランド端子に接続し、ゲートＧを駆動して負荷の通電・遮断を制御することができる。
【００１８】
ゲート駆動回路１０は、チャージポンプ回路２０と、第１スイッチ３０とを備えている。チャージポンプ回路２０は、ダイオード２１とコンデンサ２２とを備え、ダイオード２１のカソードとコンデンサ２２の一端とを直列接続してある。また、コンデンサ２２の他端は、信号入力端子２に接続してあり、ダイオード２１のアノードは、電源入力端子３に接続してある。
【００１９】
信号入力端子２は、スイッチング素子１を駆動するための信号、すなわち、Ｈｉ（ハイレベル）とＬｏ（ローレベル）とを交互に繰り返すパルス信号（信号入力Ｐｉｎ）が入力されるものである。スイッチング素子すなわちＮチャネル型ＭＯＳトランジスタ１を駆動する場合は、一般に、ＰＷＭ信号が入力される。一方、電源入力端子３は、制御用電源（電源入力Ｖｉｎ）が入力されるものである。
【００２０】
そのため、チャージポンプ回路２０は、信号入力端子２から入力される信号入力ＰｉｎがＬｏの期間に、電源入力端子３から入力される電源入力Ｖｉｎが、ダイオード２１を介してコンデンサ２２を充電する。信号入力ＰｉｎがＨｉとなると、このときダイオード２１によって逆流が阻止されるので、コンデンサ２２の＋側には、最大で電源入力Ｖｉｎと信号入力Ｐｉｎとの和の電圧（Ｖｉｎ＋Ｐｉｎ）を得ることができる。
【００２１】
すなわち、チャージポンプ回路２０は、信号入力端子２からコンデンサ２２に入力されるパルス信号（信号入力Ｐｉｎ）を、ダイオード２１のアノードに入力される制御用電源（電源入力Ｖｉｎ）の電圧値だけオフセット（Ｖｉｎ＋Ｐｉｎ）したオフセットパルス信号を出力する。実際には、このオフセットパルス信号は、ダイオード２１の順方向電圧降下分だけ低下する。
【００２２】
第１スイッチ３０は、ダイオード２１とコンデンサ２２との接続点と、スイッチング素子すなわちＮチャネル型ＭＯＳトランジスタ１（より詳しくはスイッチング素子１と抵抗４との接続点）との間に配設されたものである。そして、具体的には図示してないが、パルス信号（信号入力Ｐｉｎ）に同期して開閉動作することで、オフセットパルス信号を昇圧パルス信号に変換するものである。
【００２３】
図４（ａ）に示すように、電源入力端子３から入力される電源入力Ｖｉｎは、所定の電圧レベルを有していて、例えば５Ｖ（ボルト）の電位を保つ。一方、信号入力端子２から入力される信号入力Ｐｉｎは、図４（ｂ）に示すように、所定のパルスデューティと電圧レベルを有していて、例えば５Ｖ（ボルト）の電位のオンと、０Ｖ（ボルト）の電位のオフとを交互に繰り返す。
【００２４】
図４（ｃ）に示すように、ダイオード２１とコンデンサ２２との接続点には、電源入力Ｖｉｎと信号入力Ｐｉｎとの合成電圧、すなわち、信号入力Ｐｉｎを電源入力Ｖｉｎの電圧値だけオフセットした電圧が現れる。但し、実際には、ダイオード２１の順方向電圧降下分だけ低下する。
【００２５】
したがって、ダイオード２１の順方向電圧降下分を例えば１Ｖ（ボルト）とすれば、オフセットパルス信号は、５Ｖ（ボルト）の電源入力Ｖｉｎに５Ｖ（ボルト）の信号入力Ｐｉｎを加えた１０Ｖ（ボルト）の電位から、１Ｖ（ボルト）のダイオード順方向電圧降下分を差し引いた９Ｖ（ボルト）の電位のオンと、５Ｖ（ボルト）の電源入力Ｖｉｎから１Ｖ（ボルト）のダイオード順方向電圧降下分を差し引いた４Ｖ（ボルト）の電位のオフとを交互に繰り返す。
【００２６】
このオフセットパルス信号は、パルス信号（信号入力Ｐｉｎ）に同期して開閉動作する第１スイッチ３０を通すことで、図４（ｄ）に示すように、オフの電位が０Ｖ（ボルト）に低下し、９Ｖ（ボルト）の電位のオンと、０Ｖ（ボルト）の電位のオフとを交互に繰り返す昇圧パルス信号に変換される。
【００２７】
すなわち、オフセットパルス信号のオン信号（９Ｖ）発生時には、第１スイッチ３０が導通することで、そのオン信号（９Ｖ）がそのまま昇圧パルス信号のオン信号（９Ｖ）となる。一方、オフセットパルス信号のオフ信号（４Ｖ）発生時には、第１スイッチ３０が遮断することで、そのオフ信号（４Ｖ）は昇圧パルス信号に伝わらず、昇圧パルス信号のオフ信号は０Ｖ（ボルト）となる。このとき、負荷に印加されていた電圧は、抵抗４によってグランドレベルまで低下させることができる。
【００２８】
したがって、この昇圧パルス信号は、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ。これにより、電源電圧よりも高いＮチャネル型ＭＯＳトランジスタ（スイッチング素子）１の駆動電圧を得ることができる。
【００２９】
図５は、第１スイッチ３０をＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１で構成した実施形態を示す。すなわち、Ｐチャネル型ＭＯＳトランジスタ３１は、ソースＳが、ダイオード２１とコンデンサ２２との接続点に接続され、ドレインＤが、抵抗４とＮチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ゲートＧが、ダイオード２１のアノードに接続されている。さらに、ドレインＤ−ソースＳ間にはダイオード３２を配設することができる。
【００３０】
この場合、信号入力ＰｉｎがＨｉのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧がゲートＧ電圧よりも高くなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオンとなる。一方、信号入力ＰｉｎがＬｏのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧とゲートＧ電圧とがほぼ等しくなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオフとなる。
【００３１】
これにより、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００３２】
図６は、第１スイッチ３０をｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５で構成した実施形態を示す。すなわち、ｐｎｐ型バイポーラトランジスタ３５は、エミッタＥが、ダイオード２１とコンデンサ２２との接続点に接続され、コレクタＣが、抵抗４とＮチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ベースＢが、抵抗３６を介してダイオード２１のアノードに接続されている。さらに、コレクタＣ−エミッタＥ間にはダイオード３７を配設することができる。
【００３３】
この場合、信号入力ＰｉｎがＨｉのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧がベースＢ電圧よりも高くなるから、ｐｎｐ型バイポーラトランジスタ３５はオンとなる。一方、信号入力ＰｉｎがＬｏのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧とベースＢ電圧とがほぼ等しくなるから、ｐｎｐ型バイポーラトランジスタ３５はオフとなる。
【００３４】
これにより、ｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００３５】
図７は、本発明に係るゲート駆動回路の第２実施形態を示す回路図である。このゲート駆動回路１１は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。本実施形態も、スイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）を用いる。
【００３６】
このゲート駆動回路１１は、チャージポンプ回路２０と、第１スイッチ３０と、第２スイッチ４０とを備えている。
【００３７】
チャージポンプ回路２０は、図１に示すチャージポンプ回路２０と同様に、信号入力端子２からコンデンサ２２に入力されるパルス信号（信号入力Ｐｉｎ）を、ダイオード２１のアノードに入力される制御用電源（電源入力Ｖｉｎ）の電圧値だけオフセット（Ｖｉｎ＋Ｐｉｎ）したオフセットパルス信号を出力するものである。実際には、このオフセットパルス信号は、ダイオード２１の順方向電圧降下分だけ低下する。
【００３８】
第１スイッチ３０は、図１に示す第１スイッチ３０と同様に、ダイオード２１とコンデンサ２２との接続点と、スイッチング素子すなわちＮチャネル型ＭＯＳトランジスタ１（より詳しくはスイッチング素子１と抵抗４との接続点）との間に配設され、パルス信号（信号入力Ｐｉｎ）に同期して開閉動作することで、オフセットパルス信号を昇圧パルス信号に変換するものである。
【００３９】
第２スイッチ４０は、第１スイッチ３０およびスイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲートＧの接続点と、グランド端子との間に、図１に示す抵抗４に代えて配設されたものである。
【００４０】
図１に示す実施形態では、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１への印加電圧パルスの立ち下がり特性は、抵抗４によって決まってしまう。このため、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲート容量が大きいと、図８に示すように、放電が充分行われるまでに時間がかかり、立ち下がりのカーブが鈍ってしまって、高速の動作を行うことができない。
【００４１】
このような事態を回避するために設けられたのが放電専用の第２スイッチ４０である。すなわち、第２スイッチ４０は、第１スイッチ３０が開動作時（ＯＦＦ）にこれと同期して閉動作（ＯＮ）するものである。この第２スイッチ４０によって、図８に示すような立ち下がりのカーブが鈍ることを回避して、高速の動作を実現することができる。
【００４２】
図９は、第１スイッチ３０をＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１で構成し、かつ、第２スイッチ４０をＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）４１で構成した実施形態を示す。すなわち、Ｐチャネル型ＭＯＳトランジスタ３１は、ソースＳが、ダイオード２１とコンデンサ２２との接続点に接続され、ドレインＤが、Ｎチャネル型ＭＯＳトランジスタ４１のドレインＤと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ゲートＧが、ダイオード２１のアノードに接続されている。さらに、ドレインＤ−ソースＳ間にはダイオード３２を配設することができる。
【００４３】
また、Ｎチャネル型ＭＯＳトランジスタ４１は、ドレインＤが、Ｐチャネル型ＭＯＳトランジスタ３１のドレインＤと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ソースＳが、グランド端子に接続され、ゲートＧが、インバータ４２を介して、信号入力端子２とコンデンサ２２との接続点に接続されている。
【００４４】
この場合、信号入力ＰｉｎがＨｉのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧がゲートＧ電圧よりも高くなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオンとなる。このとき、信号入力Ｐｉｎがインバータ４２を介して入力されるＮチャネル型ＭＯＳトランジスタ４１のゲートＧ電圧は、グランド端子に接続されたソースＳ電圧とほぼ等しくなるから、Ｎチャネル型ＭＯＳトランジスタ４１はオフとなる。
【００４５】
一方、信号入力ＰｉｎがＬｏのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧とゲートＧ電圧とがほぼ等しくなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオフとなる。このとき、信号入力Ｐｉｎがインバータ４２を介して入力されるＮチャネル型ＭＯＳトランジスタ４１のゲートＧ電圧は、グランド端子に接続されたソースＳ電圧よりも高くなるから、Ｎチャネル型ＭＯＳトランジスタ４１はオンとなる。
【００４６】
これにより、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００４７】
しかも、昇圧パルス信号が立ち下がるとき（Ｐチャネル型ＭＯＳトランジスタ３１のオンからオフへの切り換え時）、Ｎチャネル型ＭＯＳトランジスタ４１はオンとなってドレインＤ−ソースＳ間が導通するため、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲート容量が大きくても、放電は瞬時に行われて急峻に立ち下がり、高速の動作を行うことができる。
【００４８】
図１０は、第１スイッチ３０をｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５で構成し、かつ、第２スイッチ４０をｎｐｎ型バイポーラトランジスタ（ｎｐｎ）４５で構成した実施形態を示す。すなわち、ｐｎｐ型バイポーラトランジスタ３５は、エミッタＥが、ダイオード２１とコンデンサ２２との接続点に接続され、コレクタＣが、ｎｐｎ型バイポーラトランジスタ４５のコレクタＣと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ベースＢが、抵抗３６を介してダイオード２１のアノードに接続されている。さらに、コレクタＣ−エミッタＥ間にはダイオード３７を配設することができる。
【００４９】
また、ｎｐｎ型バイポーラトランジスタ４５は、コレクタＣが、ｐｎｐ型バイポーラトランジスタ３５のコレクタＣと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、エミッタＥが、グランド端子に接続され、ベースＢが、インバータ４６および抵抗４７を介して、信号入力端子２とコンデンサ２２との接続点に接続されている。
【００５０】
この場合、信号入力ＰｉｎがＨｉのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧がベースＢ電圧よりも高くなるから、ｐｎｐ型バイポーラトランジスタ３５はオンとなる。このとき、信号入力Ｐｉｎがインバータ４６および抵抗４７を介して入力されるｎｐｎ型バイポーラトランジスタ４５のベースＢ電圧は、グランド端子に接続されたエミッタＥ電圧とほぼ等しくなるから、ｎｐｎ型バイポーラトランジスタ４５はオフとなる。
【００５１】
一方、信号入力ＰｉｎがＬｏのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧とベースＢ電圧とがほぼ等しくなるから、ｐｎｐ型バイポーラトランジスタ３５はオフとなる。このとき、信号入力Ｐｉｎがインバータ４６および抵抗４７を介して入力されるｎｐｎ型バイポーラトランジスタ４５のベースＢ電圧は、グランド端子に接続されたエミッタＥ電圧に比べて高くなるから、ｎｐｎ型バイポーラトランジスタ４５はオンとなる。
【００５２】
これにより、ｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００５３】
しかも、昇圧パルス信号が立ち下がるとき（ｐｎｐ型バイポーラトランジスタ３５のオンからオフへの切り換え時）、ｎｐｎ型バイポーラトランジスタ４５はオンとなってコレクタＣ−エミッタＥ間が導通するため、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲート容量が大きくても、放電は瞬時に行われて急峻に立ち下がり、高速の動作を行うことができる。
【００５４】
図１１は、本発明に係るゲート駆動回路の第３実施形態を示す回路図である。このゲート駆動回路１２は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。本実施形態も、スイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）を用いる。
【００５５】
本発明に係るゲート駆動回路は、図１に示す第１実施形態によるゲート駆動回路１０の場合も、図７に示す第２実施形態によるゲート駆動回路１１の場合も、ゲート駆動回路１０，１１の出力電圧（負荷への印加電圧）は、「出力電圧＝電源電圧（電源入力Ｖｉｎ）＋入力パルス（信号入力Ｐｉｎ）−ダイオード２１の電圧降下分−第１スイッチ３０（第１スイッチ素子３１，３５）の電圧降下分」で表すことができる。
【００５６】
そのため、電源入力Ｖｉｎまたは信号入力Ｐｉｎの電圧を変えると、出力電圧（負荷への印加電圧）を可変することができる。また、パワー素子を駆動する場合、オン電圧以上の駆動電圧が必要であることは上述したが、例えばＭＯＳＦＥＴ等では、ゲート耐圧以下という条件も存在し、印加できる電圧の上限が決まっている。したがって、出力電圧（負荷への印加電圧）がゲート耐圧以上の電圧にまで昇圧すると、素子を破壊してしまうので、このような事態の発生を回避しなければならない。
【００５７】
本実施形態によるゲート駆動回路１２は、出力電圧（負荷への印加電圧）をゲート耐圧以下にすることができるものである。すなわち、電源電圧が固定されている場合、（Ａ）、（Ｂ）で示す電圧調整部や、（Ｃ）、（Ｄ）、（Ｅ）で示す電圧制限部を設けることで、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００５８】
例えば、電源入力端子３とダイオード２１のアノードとの間に、図１２に示すような適宜のレギュレータ５１を配設することで、電圧調整部（Ａ）を構成する。このレギュレータ５１によって、電源入力端子３から入力される電源入力Ｖｉｎの電圧レベルを調整することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００５９】
また、例えば、信号入力端子２とコンデンサ２２との間に、図１３に示すようなバッファ５２および適宜のレギュレータ５３を配設することで、電圧調整部（Ｂ）を構成する。レギュレータ５３によって、入力パルス（信号入力Ｐｉｎ）を出力するバッファ５２の電圧を調整することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６０】
また、例えば、ダイオード２１およびコンデンサ２２の接続点と第１スイッチ３０との間に、電圧制限部（Ｃ）を設けるか、または、第１スイッチ３０と、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点との間に、電圧制限部（Ｄ）を設けるか、または、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点と、スイッチング素子１のゲートＧとの間に、電圧制限部（Ｅ）を設ける。電圧制限部（Ｃ）、（Ｄ）、（Ｅ）は、図１４に示すように、ツェナーダイオード５４および抵抗５５，５６によって構成する。
【００６１】
これにより、ダイオード２１およびコンデンサ２２の接続点の電圧に比べて、第１スイッチ３０の入力端の電圧を、電圧制限部（Ｃ）のツェナーダイオード５４（および抵抗５５，５６）を利用して制限することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６２】
また、第１スイッチ３０の出力端の電圧に比べて、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点の電圧を、電圧制限部（Ｄ）のツェナーダイオード５４（および抵抗５５，５６）を利用して制限することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６３】
さらに、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点の電圧に比べて、スイッチング素子１のゲートＧの電圧を、電圧制限部（Ｅ）のツェナーダイオード５４（および抵抗５５，５６）を利用して制限することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６４】
一方、電源電圧が変動する場合は、電圧が一定レベル以上に上昇することを防止する必要があるが、この場合も、本実施形態によるゲート駆動回路１２は、上記と同様にして電圧調整部（Ａ）、（Ｂ）や電圧制限部（Ｃ）、（Ｄ）、（Ｅ）を設けることで、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。但し、電源電圧の変動に応じて出力電圧（パワー素子駆動パルス電圧）を変えたい場合は、電圧制限部（Ｃ）、（Ｄ）、（Ｅ）のいずれか設けて、制限電圧を制御するようにすればよい。
【００６５】
図１５は、本発明に係るゲート駆動回路の変形例を示す回路図である。このゲート駆動回路１３は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。本変形例も、スイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）を用いる。
【００６６】
本変形例のゲート駆動回路１３は、図１に示すゲート駆動回路１０と比較すると、チャージポンプ回路２０の構成が相違している。すなわち、ゲート駆動回路１０のチャージポンプ回路２０が、ダイオード２１とコンデンサ２２とで構成されているのに対して、ゲート駆動回路１３のチャージポンプ回路２０は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）２３とコンデンサ２２と遅延回路２４とで構成されている。
【００６７】
すなわち、Ｐチャネル型ＭＯＳトランジスタ２３は、ソースＳが、電源入力端子（電源入力Ｖｉｎ）３に接続され、ドレインＤが、コンデンサ２２および第１スイッチ３０の接続点に接続され、ゲートＧが、信号入力端子２に接続されている。信号入力端子２およびＰチャネル型ＭＯＳトランジスタ２３のゲートＧの接続点と、コンデンサ２２との間に配設された遅延回路２４は、Ｐチャネル型ＭＯＳトランジスタ２３のオン期間と、コンデンサ２２の昇圧期間とが重ならないようにするため、すなわち、昇圧された電圧が電源入力端子（電源入力Ｖｉｎ）３側に抜けないようにするためのものである。
【００６８】
このように、ダイオード２１に代えてＰチャネル型ＭＯＳトランジスタ２３を用いることで、ゲート駆動回路１３は、チャージポンプ回路２０での電圧降下を抑えることができる。
【００６９】
このような変形例は、図１に示すゲート駆動回路１０に対してのみ成立するものではない。すなわち、図７に示すゲート駆動回路１１に対しても、チャージポンプ回路２０の構成を、ダイオード２１に代えてＰチャネル型ＭＯＳトランジスタ２３（および遅延回路２４）を用いるように変更することが可能である。これにより、ゲート駆動回路１１は、チャージポンプ回路２０での電圧降下を抑えることができる。
【００７０】
同様に、図１１に示すゲート駆動回路１２に対しても、ダイオード２１に代えてＰチャネル型ＭＯＳトランジスタ２３（および遅延回路２４）を用いてチャージポンプ回路２０の構成することが可能である。これにより、ゲート駆動回路１２は、チャージポンプ回路２０での電圧降下を抑えることができる。
【００７１】
従来、昇圧する別電源ではゲートを駆動できる電圧まで昇圧するのに時間がかかるため、電圧が立ち上がるまでパワートランジスタを駆動することができなかった。本発明は、昇圧する時間がかからず、起動が早くできる。
【図面の簡単な説明】
【００７２】
【図１】本発明に係るゲート駆動回路の第１実施形態を示す回路図である。
【図２】オン電圧の高いスイッチング素子のゲート駆動について説明する回路図である。
【図３】オン電圧の高いスイッチング素子のゲート駆動について説明する回路図である。
【図４】図１のゲート駆動回路の各部の電圧波形を示す波形図である。
【図５】図１のゲート駆動回路の第１スイッチをＰチャネル型ＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図６】図１のゲート駆動回路の第１スイッチをｐｎｐ型バイポーラトランジスタで構成した実施形態を示す回路図である。
【図７】本発明に係るゲート駆動回路の第２実施形態を示す回路図である。
【図８】図１のゲート駆動回路におけるスイッチング素子への印加電圧パルスの立ち下がり特性を示す波形図である。
【図９】図７のゲート駆動回路の第１スイッチをＰチャネル型ＭＯＳトランジスタで構成し、かつ、第２スイッチをＮチャネル型ＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図１０】図７のゲート駆動回路の第１スイッチをｐｎｐ型バイポーラトランジスタで構成し、かつ、第２スイッチをｎｐｎ型バイポーラトランジスタで構成した実施形態を示す回路図である。
【図１１】本発明に係るゲート駆動回路の第３実施形態を示す回路図である。
【図１２】図１１のゲート駆動回路における電圧調整部（Ａ）の一例を示す回路図である。
【図１３】図１１のゲート駆動回路における電圧調整部（Ｂ）の一例を示す回路図である。
【図１４】図１１のゲート駆動回路における電圧制限部（Ｃ）、（Ｄ）、（Ｅ）の一例を示す回路図である。
【図１５】本発明に係るゲート駆動回路の変形例を示す回路図である。
【符号の説明】
【００７３】
１ スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ；ＮＭＯＳ）
２ 信号入力端子（信号入力Ｐｉｎ）
３ 電源入力端子（電源入力Ｖｉｎ）
１０，１１，１２，１３ ゲート駆動回路
２０ チャージポンプ回路
２１ ダイオード
２２ コンデンサ
３０ 第１スイッチ
３１ Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）
３５ ｐｎｐ型バイポーラトランジスタ（ｐｎｐ）
４０ 第２スイッチ
４１ Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）
４５ ｎｐｎ型バイポーラトランジスタ（ｎｐｎ）
【技術分野】
【０００１】
本発明は、チャージポンプ回路を用いたゲート駆動回路に関する。
【背景技術】
【０００２】
電動車両の制御装置や電源装置等の電気機器において、負荷に高電圧、大電流の電力を供給するために、ＭＯＳＦＥＴ、ＩＧＢＴ等のパワートランジスタが多用されている。この種のパワートランジスタの入力ゲートはＭＯＳ型構造で構成されており、電圧による入力信号でオン・オフ制御することが可能である。
【０００３】
また、上記のようなパワートランジスタの低消費電力化を図るため、低損失・低オン抵抗の半導体素子が開発されている。また、上記パワートランジスタを駆動する制御回路も、制御用電源電圧を低電圧化し、低消費電力化が図られている。
【０００４】
ところで、上記パワートランジスタは大電流が駆動できる利点があるが、ゲートを駆動するオン電圧が高い。そのため、パワートランジスタの駆動用として、制御回路は、制御用電源電圧より高い電圧を発生させる別電源を用意する必要がある。このように、制御回路に別電源を用いたのでは、部品点数が増加しコストが嵩む。
【０００５】
そこで、ダイオードおよびコンデンサで構成した簡易な昇圧方式であるチャージポンプ回路が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１５３０４５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のチャージポンプ回路は、昇圧回路、基準電圧を発生する定電圧発生回路、および発振回路で構成されているため、まだまだ部品点数が多い。そこで、部品点数のさらなる削減を可能にし、ＭＯＳＦＥＴ等のオン電圧の高いパワートランジスタを確実に駆動することが可能なゲート駆動回路が望まれている。
【０００７】
本発明は、上記課題に鑑みてなされたものであって、部品点数が少ない回路構成で、制御用電源電圧よりもオン電圧が高いパワートランジスタを確実に駆動することのできるゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のゲート駆動回路は、ダイオード（例えば、後述のダイオード２１）とコンデンサ（例えば、後述のコンデンサ２２）とを備えたチャージポンプ回路（例えば、後述のチャージポンプ回路２０）で入力信号を昇圧することによりスイッチング素子（例えば、後述のスイッチング素子１）のゲートを駆動するゲート駆動回路（例えば、後述の１０，１１，１２）において、前記ダイオードのカソードと前記コンデンサの一端とを直列接続し、前記コンデンサの他端から入力されるパルス信号（例えば、後述の信号入力Ｐｉｎ）を、前記ダイオードのアノードに入力された制御電源（例えば、後述の電源入力Ｖｉｎ）の電圧値だけオフセットしたオフセットパルス信号を出力するチャージポンプ回路（例えば、後述のチャージポンプ回路２０）と、前記ダイオードおよび前記コンデンサの接続点と前記スイッチング素子との間に配設され、前記パルス信号に同期して開閉動作することで前記オフセットパルス信号を昇圧パルス信号に変換する第１スイッチ（例えば、後述の第１スイッチ３０）と、を備えることを特徴とする。
【０００９】
この発明によれば、入力されるパルス信号をチャージポンプ回路で制御電源電圧以上に昇圧し、第１スイッチを前記パルス信号に同期してスイッチングさせ、チャージポンプ回路から出力されるオフセットパルス信号のＬｏレベルを略０Ｖに引き下げることにより、スイッチング素子のゲートを確実にオンオフ駆動可能な昇圧された制御信号を得ることができる。しかも、チャージポンプ回路（ダイオード、コンデンサ）に第１スイッチを加えただけの部品点数の少ない回路構成で実現することができる。
【００１０】
この場合さらに、前記第１スイッチおよび前記スイッチング素子のゲートの接続点と、グランドとの間に配設され、前記第１スイッチが開動作時（ＯＦＦ）に閉動作（ＯＮ）する第２スイッチを備えることが好ましい。
【００１１】
この発明によれば、第２スイッチで昇圧パルス信号（Ｌｏレベル時）を強制的に放電させることにより、前記昇圧パルス信号の立下り特性が改善され、高速のイッチング動作を行うことが可能となる。
【発明の効果】
【００１２】
本発明によれば、部品点数が少ない回路構成で、制御用電源電圧よりもオン電圧が高いパワートランジスタを確実に駆動することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明に係るゲート駆動回路の第１実施形態を示す回路図である。このゲート駆動回路１０は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。
【００１４】
ここで、パワートランジスタ等のオン電圧の高いスイッチング素子のゲート駆動について、簡単に説明する。一般に、ＤＣ−ＤＣコンバータでは電圧を昇圧・降圧することが可能である。また、出力電力を増やすためにパワー系のトランジスタが用いられる。例えば、パワーＭＯＳＦＥＴを駆動する場合、ＰＷＭ信号が入力されるのが普通である。
【００１５】
すなわち、図２に示すように、負荷回路に用いるＭＯＳＦＥＴ（例えば、Ｎチャネル型ＭＯＳトランジスタ）１を、信号入力端子２に入力されるパルス信号でオンオフすることができる。但し、パルス信号（ＰＷＭ信号）のレベルは、ＭＯＳＦＥＴ１のオン電圧以上であることが必要である。なお、４は一端がグランド端子に接続された抵抗である。
【００１６】
また、図３に示すように、バッファ５を介した場合は、負荷回路に用いるＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳトランジスタ）１を駆動するパルス信号（ＰＷＭ信号）を、電源入力端子３に入力される電源電圧まで増幅することができる。しかし、駆動パルスを増幅できるレベルは電源電圧までであり、ＭＯＳＦＥＴ１のオン電圧がさらに高い場合は駆動することができない。よって、ＭＯＳＦＥＴ１を用いた負荷回路は、入力電圧の下限が決まっている。
【００１７】
本実施形態では、負荷回路を通電・遮断するスイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタを用いる。Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）に比べて、オン抵抗が小さく、スイッチング特性が良いという利点がある。図示してないが、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１は、例えば、ドレインＤを電源に接続し、ソースＳを図示しない負荷を介してグランド端子に接続し、ゲートＧを駆動して負荷の通電・遮断を制御することができる。
【００１８】
ゲート駆動回路１０は、チャージポンプ回路２０と、第１スイッチ３０とを備えている。チャージポンプ回路２０は、ダイオード２１とコンデンサ２２とを備え、ダイオード２１のカソードとコンデンサ２２の一端とを直列接続してある。また、コンデンサ２２の他端は、信号入力端子２に接続してあり、ダイオード２１のアノードは、電源入力端子３に接続してある。
【００１９】
信号入力端子２は、スイッチング素子１を駆動するための信号、すなわち、Ｈｉ（ハイレベル）とＬｏ（ローレベル）とを交互に繰り返すパルス信号（信号入力Ｐｉｎ）が入力されるものである。スイッチング素子すなわちＮチャネル型ＭＯＳトランジスタ１を駆動する場合は、一般に、ＰＷＭ信号が入力される。一方、電源入力端子３は、制御用電源（電源入力Ｖｉｎ）が入力されるものである。
【００２０】
そのため、チャージポンプ回路２０は、信号入力端子２から入力される信号入力ＰｉｎがＬｏの期間に、電源入力端子３から入力される電源入力Ｖｉｎが、ダイオード２１を介してコンデンサ２２を充電する。信号入力ＰｉｎがＨｉとなると、このときダイオード２１によって逆流が阻止されるので、コンデンサ２２の＋側には、最大で電源入力Ｖｉｎと信号入力Ｐｉｎとの和の電圧（Ｖｉｎ＋Ｐｉｎ）を得ることができる。
【００２１】
すなわち、チャージポンプ回路２０は、信号入力端子２からコンデンサ２２に入力されるパルス信号（信号入力Ｐｉｎ）を、ダイオード２１のアノードに入力される制御用電源（電源入力Ｖｉｎ）の電圧値だけオフセット（Ｖｉｎ＋Ｐｉｎ）したオフセットパルス信号を出力する。実際には、このオフセットパルス信号は、ダイオード２１の順方向電圧降下分だけ低下する。
【００２２】
第１スイッチ３０は、ダイオード２１とコンデンサ２２との接続点と、スイッチング素子すなわちＮチャネル型ＭＯＳトランジスタ１（より詳しくはスイッチング素子１と抵抗４との接続点）との間に配設されたものである。そして、具体的には図示してないが、パルス信号（信号入力Ｐｉｎ）に同期して開閉動作することで、オフセットパルス信号を昇圧パルス信号に変換するものである。
【００２３】
図４（ａ）に示すように、電源入力端子３から入力される電源入力Ｖｉｎは、所定の電圧レベルを有していて、例えば５Ｖ（ボルト）の電位を保つ。一方、信号入力端子２から入力される信号入力Ｐｉｎは、図４（ｂ）に示すように、所定のパルスデューティと電圧レベルを有していて、例えば５Ｖ（ボルト）の電位のオンと、０Ｖ（ボルト）の電位のオフとを交互に繰り返す。
【００２４】
図４（ｃ）に示すように、ダイオード２１とコンデンサ２２との接続点には、電源入力Ｖｉｎと信号入力Ｐｉｎとの合成電圧、すなわち、信号入力Ｐｉｎを電源入力Ｖｉｎの電圧値だけオフセットした電圧が現れる。但し、実際には、ダイオード２１の順方向電圧降下分だけ低下する。
【００２５】
したがって、ダイオード２１の順方向電圧降下分を例えば１Ｖ（ボルト）とすれば、オフセットパルス信号は、５Ｖ（ボルト）の電源入力Ｖｉｎに５Ｖ（ボルト）の信号入力Ｐｉｎを加えた１０Ｖ（ボルト）の電位から、１Ｖ（ボルト）のダイオード順方向電圧降下分を差し引いた９Ｖ（ボルト）の電位のオンと、５Ｖ（ボルト）の電源入力Ｖｉｎから１Ｖ（ボルト）のダイオード順方向電圧降下分を差し引いた４Ｖ（ボルト）の電位のオフとを交互に繰り返す。
【００２６】
このオフセットパルス信号は、パルス信号（信号入力Ｐｉｎ）に同期して開閉動作する第１スイッチ３０を通すことで、図４（ｄ）に示すように、オフの電位が０Ｖ（ボルト）に低下し、９Ｖ（ボルト）の電位のオンと、０Ｖ（ボルト）の電位のオフとを交互に繰り返す昇圧パルス信号に変換される。
【００２７】
すなわち、オフセットパルス信号のオン信号（９Ｖ）発生時には、第１スイッチ３０が導通することで、そのオン信号（９Ｖ）がそのまま昇圧パルス信号のオン信号（９Ｖ）となる。一方、オフセットパルス信号のオフ信号（４Ｖ）発生時には、第１スイッチ３０が遮断することで、そのオフ信号（４Ｖ）は昇圧パルス信号に伝わらず、昇圧パルス信号のオフ信号は０Ｖ（ボルト）となる。このとき、負荷に印加されていた電圧は、抵抗４によってグランドレベルまで低下させることができる。
【００２８】
したがって、この昇圧パルス信号は、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ。これにより、電源電圧よりも高いＮチャネル型ＭＯＳトランジスタ（スイッチング素子）１の駆動電圧を得ることができる。
【００２９】
図５は、第１スイッチ３０をＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１で構成した実施形態を示す。すなわち、Ｐチャネル型ＭＯＳトランジスタ３１は、ソースＳが、ダイオード２１とコンデンサ２２との接続点に接続され、ドレインＤが、抵抗４とＮチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ゲートＧが、ダイオード２１のアノードに接続されている。さらに、ドレインＤ−ソースＳ間にはダイオード３２を配設することができる。
【００３０】
この場合、信号入力ＰｉｎがＨｉのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧がゲートＧ電圧よりも高くなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオンとなる。一方、信号入力ＰｉｎがＬｏのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧とゲートＧ電圧とがほぼ等しくなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオフとなる。
【００３１】
これにより、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００３２】
図６は、第１スイッチ３０をｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５で構成した実施形態を示す。すなわち、ｐｎｐ型バイポーラトランジスタ３５は、エミッタＥが、ダイオード２１とコンデンサ２２との接続点に接続され、コレクタＣが、抵抗４とＮチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ベースＢが、抵抗３６を介してダイオード２１のアノードに接続されている。さらに、コレクタＣ−エミッタＥ間にはダイオード３７を配設することができる。
【００３３】
この場合、信号入力ＰｉｎがＨｉのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧がベースＢ電圧よりも高くなるから、ｐｎｐ型バイポーラトランジスタ３５はオンとなる。一方、信号入力ＰｉｎがＬｏのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧とベースＢ電圧とがほぼ等しくなるから、ｐｎｐ型バイポーラトランジスタ３５はオフとなる。
【００３４】
これにより、ｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００３５】
図７は、本発明に係るゲート駆動回路の第２実施形態を示す回路図である。このゲート駆動回路１１は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。本実施形態も、スイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）を用いる。
【００３６】
このゲート駆動回路１１は、チャージポンプ回路２０と、第１スイッチ３０と、第２スイッチ４０とを備えている。
【００３７】
チャージポンプ回路２０は、図１に示すチャージポンプ回路２０と同様に、信号入力端子２からコンデンサ２２に入力されるパルス信号（信号入力Ｐｉｎ）を、ダイオード２１のアノードに入力される制御用電源（電源入力Ｖｉｎ）の電圧値だけオフセット（Ｖｉｎ＋Ｐｉｎ）したオフセットパルス信号を出力するものである。実際には、このオフセットパルス信号は、ダイオード２１の順方向電圧降下分だけ低下する。
【００３８】
第１スイッチ３０は、図１に示す第１スイッチ３０と同様に、ダイオード２１とコンデンサ２２との接続点と、スイッチング素子すなわちＮチャネル型ＭＯＳトランジスタ１（より詳しくはスイッチング素子１と抵抗４との接続点）との間に配設され、パルス信号（信号入力Ｐｉｎ）に同期して開閉動作することで、オフセットパルス信号を昇圧パルス信号に変換するものである。
【００３９】
第２スイッチ４０は、第１スイッチ３０およびスイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲートＧの接続点と、グランド端子との間に、図１に示す抵抗４に代えて配設されたものである。
【００４０】
図１に示す実施形態では、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１への印加電圧パルスの立ち下がり特性は、抵抗４によって決まってしまう。このため、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲート容量が大きいと、図８に示すように、放電が充分行われるまでに時間がかかり、立ち下がりのカーブが鈍ってしまって、高速の動作を行うことができない。
【００４１】
このような事態を回避するために設けられたのが放電専用の第２スイッチ４０である。すなわち、第２スイッチ４０は、第１スイッチ３０が開動作時（ＯＦＦ）にこれと同期して閉動作（ＯＮ）するものである。この第２スイッチ４０によって、図８に示すような立ち下がりのカーブが鈍ることを回避して、高速の動作を実現することができる。
【００４２】
図９は、第１スイッチ３０をＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１で構成し、かつ、第２スイッチ４０をＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）４１で構成した実施形態を示す。すなわち、Ｐチャネル型ＭＯＳトランジスタ３１は、ソースＳが、ダイオード２１とコンデンサ２２との接続点に接続され、ドレインＤが、Ｎチャネル型ＭＯＳトランジスタ４１のドレインＤと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ゲートＧが、ダイオード２１のアノードに接続されている。さらに、ドレインＤ−ソースＳ間にはダイオード３２を配設することができる。
【００４３】
また、Ｎチャネル型ＭＯＳトランジスタ４１は、ドレインＤが、Ｐチャネル型ＭＯＳトランジスタ３１のドレインＤと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ソースＳが、グランド端子に接続され、ゲートＧが、インバータ４２を介して、信号入力端子２とコンデンサ２２との接続点に接続されている。
【００４４】
この場合、信号入力ＰｉｎがＨｉのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧がゲートＧ電圧よりも高くなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオンとなる。このとき、信号入力Ｐｉｎがインバータ４２を介して入力されるＮチャネル型ＭＯＳトランジスタ４１のゲートＧ電圧は、グランド端子に接続されたソースＳ電圧とほぼ等しくなるから、Ｎチャネル型ＭＯＳトランジスタ４１はオフとなる。
【００４５】
一方、信号入力ＰｉｎがＬｏのときは、Ｐチャネル型ＭＯＳトランジスタ３１のソースＳ電圧とゲートＧ電圧とがほぼ等しくなるから、Ｐチャネル型ＭＯＳトランジスタ３１はオフとなる。このとき、信号入力Ｐｉｎがインバータ４２を介して入力されるＮチャネル型ＭＯＳトランジスタ４１のゲートＧ電圧は、グランド端子に接続されたソースＳ電圧よりも高くなるから、Ｎチャネル型ＭＯＳトランジスタ４１はオンとなる。
【００４６】
これにより、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）３１の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００４７】
しかも、昇圧パルス信号が立ち下がるとき（Ｐチャネル型ＭＯＳトランジスタ３１のオンからオフへの切り換え時）、Ｎチャネル型ＭＯＳトランジスタ４１はオンとなってドレインＤ−ソースＳ間が導通するため、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲート容量が大きくても、放電は瞬時に行われて急峻に立ち下がり、高速の動作を行うことができる。
【００４８】
図１０は、第１スイッチ３０をｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５で構成し、かつ、第２スイッチ４０をｎｐｎ型バイポーラトランジスタ（ｎｐｎ）４５で構成した実施形態を示す。すなわち、ｐｎｐ型バイポーラトランジスタ３５は、エミッタＥが、ダイオード２１とコンデンサ２２との接続点に接続され、コレクタＣが、ｎｐｎ型バイポーラトランジスタ４５のコレクタＣと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、ベースＢが、抵抗３６を介してダイオード２１のアノードに接続されている。さらに、コレクタＣ−エミッタＥ間にはダイオード３７を配設することができる。
【００４９】
また、ｎｐｎ型バイポーラトランジスタ４５は、コレクタＣが、ｐｎｐ型バイポーラトランジスタ３５のコレクタＣと、Ｎチャネル型ＭＯＳトランジスタ（スイッチング素子）１のゲートＧとの接続点に接続され、エミッタＥが、グランド端子に接続され、ベースＢが、インバータ４６および抵抗４７を介して、信号入力端子２とコンデンサ２２との接続点に接続されている。
【００５０】
この場合、信号入力ＰｉｎがＨｉのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧がベースＢ電圧よりも高くなるから、ｐｎｐ型バイポーラトランジスタ３５はオンとなる。このとき、信号入力Ｐｉｎがインバータ４６および抵抗４７を介して入力されるｎｐｎ型バイポーラトランジスタ４５のベースＢ電圧は、グランド端子に接続されたエミッタＥ電圧とほぼ等しくなるから、ｎｐｎ型バイポーラトランジスタ４５はオフとなる。
【００５１】
一方、信号入力ＰｉｎがＬｏのときは、ｐｎｐ型バイポーラトランジスタ３５のエミッタＥ電圧とベースＢ電圧とがほぼ等しくなるから、ｐｎｐ型バイポーラトランジスタ３５はオフとなる。このとき、信号入力Ｐｉｎがインバータ４６および抵抗４７を介して入力されるｎｐｎ型バイポーラトランジスタ４５のベースＢ電圧は、グランド端子に接続されたエミッタＥ電圧に比べて高くなるから、ｎｐｎ型バイポーラトランジスタ４５はオンとなる。
【００５２】
これにより、ｐｎｐ型バイポーラトランジスタ（ｐｎｐ）３５の出力側には、上述したように、オン信号の電圧レベルが、電源入力Ｖｉｎの電圧レベル５Ｖ（ボルト）よりも高い９Ｖ（ボルト）の電位を保ち、かつ、オフ信号の電圧レベルが、信号入力Ｐｉｎのオフ信号と同じ０Ｖ（ボルト）の電位を保つ昇圧パルス信号が現れる。
【００５３】
しかも、昇圧パルス信号が立ち下がるとき（ｐｎｐ型バイポーラトランジスタ３５のオンからオフへの切り換え時）、ｎｐｎ型バイポーラトランジスタ４５はオンとなってコレクタＣ−エミッタＥ間が導通するため、スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ）１のゲート容量が大きくても、放電は瞬時に行われて急峻に立ち下がり、高速の動作を行うことができる。
【００５４】
図１１は、本発明に係るゲート駆動回路の第３実施形態を示す回路図である。このゲート駆動回路１２は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。本実施形態も、スイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）を用いる。
【００５５】
本発明に係るゲート駆動回路は、図１に示す第１実施形態によるゲート駆動回路１０の場合も、図７に示す第２実施形態によるゲート駆動回路１１の場合も、ゲート駆動回路１０，１１の出力電圧（負荷への印加電圧）は、「出力電圧＝電源電圧（電源入力Ｖｉｎ）＋入力パルス（信号入力Ｐｉｎ）−ダイオード２１の電圧降下分−第１スイッチ３０（第１スイッチ素子３１，３５）の電圧降下分」で表すことができる。
【００５６】
そのため、電源入力Ｖｉｎまたは信号入力Ｐｉｎの電圧を変えると、出力電圧（負荷への印加電圧）を可変することができる。また、パワー素子を駆動する場合、オン電圧以上の駆動電圧が必要であることは上述したが、例えばＭＯＳＦＥＴ等では、ゲート耐圧以下という条件も存在し、印加できる電圧の上限が決まっている。したがって、出力電圧（負荷への印加電圧）がゲート耐圧以上の電圧にまで昇圧すると、素子を破壊してしまうので、このような事態の発生を回避しなければならない。
【００５７】
本実施形態によるゲート駆動回路１２は、出力電圧（負荷への印加電圧）をゲート耐圧以下にすることができるものである。すなわち、電源電圧が固定されている場合、（Ａ）、（Ｂ）で示す電圧調整部や、（Ｃ）、（Ｄ）、（Ｅ）で示す電圧制限部を設けることで、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００５８】
例えば、電源入力端子３とダイオード２１のアノードとの間に、図１２に示すような適宜のレギュレータ５１を配設することで、電圧調整部（Ａ）を構成する。このレギュレータ５１によって、電源入力端子３から入力される電源入力Ｖｉｎの電圧レベルを調整することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００５９】
また、例えば、信号入力端子２とコンデンサ２２との間に、図１３に示すようなバッファ５２および適宜のレギュレータ５３を配設することで、電圧調整部（Ｂ）を構成する。レギュレータ５３によって、入力パルス（信号入力Ｐｉｎ）を出力するバッファ５２の電圧を調整することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６０】
また、例えば、ダイオード２１およびコンデンサ２２の接続点と第１スイッチ３０との間に、電圧制限部（Ｃ）を設けるか、または、第１スイッチ３０と、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点との間に、電圧制限部（Ｄ）を設けるか、または、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点と、スイッチング素子１のゲートＧとの間に、電圧制限部（Ｅ）を設ける。電圧制限部（Ｃ）、（Ｄ）、（Ｅ）は、図１４に示すように、ツェナーダイオード５４および抵抗５５，５６によって構成する。
【００６１】
これにより、ダイオード２１およびコンデンサ２２の接続点の電圧に比べて、第１スイッチ３０の入力端の電圧を、電圧制限部（Ｃ）のツェナーダイオード５４（および抵抗５５，５６）を利用して制限することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６２】
また、第１スイッチ３０の出力端の電圧に比べて、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点の電圧を、電圧制限部（Ｄ）のツェナーダイオード５４（および抵抗５５，５６）を利用して制限することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６３】
さらに、第２スイッチ４０およびスイッチング素子１のゲートＧの接続点の電圧に比べて、スイッチング素子１のゲートＧの電圧を、電圧制限部（Ｅ）のツェナーダイオード５４（および抵抗５５，５６）を利用して制限することができ、その結果、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。
【００６４】
一方、電源電圧が変動する場合は、電圧が一定レベル以上に上昇することを防止する必要があるが、この場合も、本実施形態によるゲート駆動回路１２は、上記と同様にして電圧調整部（Ａ）、（Ｂ）や電圧制限部（Ｃ）、（Ｄ）、（Ｅ）を設けることで、出力電圧（負荷への印加電圧）をパワー素子のゲート耐圧以下に設定することができる。但し、電源電圧の変動に応じて出力電圧（パワー素子駆動パルス電圧）を変えたい場合は、電圧制限部（Ｃ）、（Ｄ）、（Ｅ）のいずれか設けて、制限電圧を制御するようにすればよい。
【００６５】
図１５は、本発明に係るゲート駆動回路の変形例を示す回路図である。このゲート駆動回路１３は、パワートランジスタ等のオン電圧の高いスイッチング素子１のゲートを駆動するものである。本変形例も、スイッチング素子１として、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）を用いる。
【００６６】
本変形例のゲート駆動回路１３は、図１に示すゲート駆動回路１０と比較すると、チャージポンプ回路２０の構成が相違している。すなわち、ゲート駆動回路１０のチャージポンプ回路２０が、ダイオード２１とコンデンサ２２とで構成されているのに対して、ゲート駆動回路１３のチャージポンプ回路２０は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）２３とコンデンサ２２と遅延回路２４とで構成されている。
【００６７】
すなわち、Ｐチャネル型ＭＯＳトランジスタ２３は、ソースＳが、電源入力端子（電源入力Ｖｉｎ）３に接続され、ドレインＤが、コンデンサ２２および第１スイッチ３０の接続点に接続され、ゲートＧが、信号入力端子２に接続されている。信号入力端子２およびＰチャネル型ＭＯＳトランジスタ２３のゲートＧの接続点と、コンデンサ２２との間に配設された遅延回路２４は、Ｐチャネル型ＭＯＳトランジスタ２３のオン期間と、コンデンサ２２の昇圧期間とが重ならないようにするため、すなわち、昇圧された電圧が電源入力端子（電源入力Ｖｉｎ）３側に抜けないようにするためのものである。
【００６８】
このように、ダイオード２１に代えてＰチャネル型ＭＯＳトランジスタ２３を用いることで、ゲート駆動回路１３は、チャージポンプ回路２０での電圧降下を抑えることができる。
【００６９】
このような変形例は、図１に示すゲート駆動回路１０に対してのみ成立するものではない。すなわち、図７に示すゲート駆動回路１１に対しても、チャージポンプ回路２０の構成を、ダイオード２１に代えてＰチャネル型ＭＯＳトランジスタ２３（および遅延回路２４）を用いるように変更することが可能である。これにより、ゲート駆動回路１１は、チャージポンプ回路２０での電圧降下を抑えることができる。
【００７０】
同様に、図１１に示すゲート駆動回路１２に対しても、ダイオード２１に代えてＰチャネル型ＭＯＳトランジスタ２３（および遅延回路２４）を用いてチャージポンプ回路２０の構成することが可能である。これにより、ゲート駆動回路１２は、チャージポンプ回路２０での電圧降下を抑えることができる。
【００７１】
従来、昇圧する別電源ではゲートを駆動できる電圧まで昇圧するのに時間がかかるため、電圧が立ち上がるまでパワートランジスタを駆動することができなかった。本発明は、昇圧する時間がかからず、起動が早くできる。
【図面の簡単な説明】
【００７２】
【図１】本発明に係るゲート駆動回路の第１実施形態を示す回路図である。
【図２】オン電圧の高いスイッチング素子のゲート駆動について説明する回路図である。
【図３】オン電圧の高いスイッチング素子のゲート駆動について説明する回路図である。
【図４】図１のゲート駆動回路の各部の電圧波形を示す波形図である。
【図５】図１のゲート駆動回路の第１スイッチをＰチャネル型ＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図６】図１のゲート駆動回路の第１スイッチをｐｎｐ型バイポーラトランジスタで構成した実施形態を示す回路図である。
【図７】本発明に係るゲート駆動回路の第２実施形態を示す回路図である。
【図８】図１のゲート駆動回路におけるスイッチング素子への印加電圧パルスの立ち下がり特性を示す波形図である。
【図９】図７のゲート駆動回路の第１スイッチをＰチャネル型ＭＯＳトランジスタで構成し、かつ、第２スイッチをＮチャネル型ＭＯＳトランジスタで構成した実施形態を示す回路図である。
【図１０】図７のゲート駆動回路の第１スイッチをｐｎｐ型バイポーラトランジスタで構成し、かつ、第２スイッチをｎｐｎ型バイポーラトランジスタで構成した実施形態を示す回路図である。
【図１１】本発明に係るゲート駆動回路の第３実施形態を示す回路図である。
【図１２】図１１のゲート駆動回路における電圧調整部（Ａ）の一例を示す回路図である。
【図１３】図１１のゲート駆動回路における電圧調整部（Ｂ）の一例を示す回路図である。
【図１４】図１１のゲート駆動回路における電圧制限部（Ｃ）、（Ｄ）、（Ｅ）の一例を示す回路図である。
【図１５】本発明に係るゲート駆動回路の変形例を示す回路図である。
【符号の説明】
【００７３】
１ スイッチング素子（Ｎチャネル型ＭＯＳトランジスタ；ＮＭＯＳ）
２ 信号入力端子（信号入力Ｐｉｎ）
３ 電源入力端子（電源入力Ｖｉｎ）
１０，１１，１２，１３ ゲート駆動回路
２０ チャージポンプ回路
２１ ダイオード
２２ コンデンサ
３０ 第１スイッチ
３１ Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）
３５ ｐｎｐ型バイポーラトランジスタ（ｐｎｐ）
４０ 第２スイッチ
４１ Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）
４５ ｎｐｎ型バイポーラトランジスタ（ｎｐｎ）
【特許請求の範囲】
【請求項１】
ダイオードとコンデンサとを備えたチャージポンプ回路で入力信号を昇圧することによりスイッチング素子のゲートを駆動するゲート駆動回路において、
前記ダイオードのカソードと前記コンデンサの一端とを直列接続し、前記コンデンサの他端から入力されるパルス信号を、前記ダイオードのアノードに入力された制御電源の電圧値だけオフセットしたオフセットパルス信号を出力するチャージポンプ回路と、
前記ダイオードおよび前記コンデンサの接続点と前記スイッチング素子との間に配設され、前記パルス信号に同期して開閉動作することで前記オフセットパルス信号を昇圧パルス信号に変換する第１スイッチと、
を備えることを特徴とするゲート駆動回路。
【請求項２】
請求項１記載のゲート駆動回路において、
前記第１スイッチおよび前記スイッチング素子のゲートの接続点と、グランドとの間に配設され、前記第１スイッチが開動作時（ＯＦＦ）に閉動作（ＯＮ）する第２スイッチを備えることを特徴とするゲート駆動回路。
【請求項１】
ダイオードとコンデンサとを備えたチャージポンプ回路で入力信号を昇圧することによりスイッチング素子のゲートを駆動するゲート駆動回路において、
前記ダイオードのカソードと前記コンデンサの一端とを直列接続し、前記コンデンサの他端から入力されるパルス信号を、前記ダイオードのアノードに入力された制御電源の電圧値だけオフセットしたオフセットパルス信号を出力するチャージポンプ回路と、
前記ダイオードおよび前記コンデンサの接続点と前記スイッチング素子との間に配設され、前記パルス信号に同期して開閉動作することで前記オフセットパルス信号を昇圧パルス信号に変換する第１スイッチと、
を備えることを特徴とするゲート駆動回路。
【請求項２】
請求項１記載のゲート駆動回路において、
前記第１スイッチおよび前記スイッチング素子のゲートの接続点と、グランドとの間に配設され、前記第１スイッチが開動作時（ＯＦＦ）に閉動作（ＯＮ）する第２スイッチを備えることを特徴とするゲート駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−５１１０５（Ｐ２０１０−５１１０５Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１３６４４（Ｐ２００８−２１３６４４）
【出願日】平成２０年８月２２日（２００８．８．２２）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月２２日（２００８．８．２２）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
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