シミュレーション装置、及びシミュレーション方法
【課題】トラップ準位を取り込んだ物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置を提供する。
【解決手段】シミュレーション装置は、入力装置１１、記憶装置１２、演算装置１６、制御装置１５及び出力装置１７を備える。入力装置から入力されたＴＦＴにおけるゲート電極端に対応する多結晶シリコン薄膜のゲート電極側表面のソース領域端とドレイン領域端における第１、第２イオン化トラップ密度ＮｔＳ０，ＮｔＳＬ、上記ソース領域端の第１電位φＳ０、上記ゲート電極が形成された表面に対向する裏面側のソース領域端の第２電位φｂ０、上記ゲート電極側表面のドレイン領域端の第３電位φＳＬ、及び上記裏面側の前記ドレイン領域端の第４電位φｂＬに基づいて演算を行ってドレイン電流Ｉｄｓを算出する。
【解決手段】シミュレーション装置は、入力装置１１、記憶装置１２、演算装置１６、制御装置１５及び出力装置１７を備える。入力装置から入力されたＴＦＴにおけるゲート電極端に対応する多結晶シリコン薄膜のゲート電極側表面のソース領域端とドレイン領域端における第１、第２イオン化トラップ密度ＮｔＳ０，ＮｔＳＬ、上記ソース領域端の第１電位φＳ０、上記ゲート電極が形成された表面に対向する裏面側のソース領域端の第２電位φｂ０、上記ゲート電極側表面のドレイン領域端の第３電位φＳＬ、及び上記裏面側の前記ドレイン領域端の第４電位φｂＬに基づいて演算を行ってドレイン電流Ｉｄｓを算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの特性や回路設計に用いるシミュレーション装置、及びシミュレーション方法に関するもので、特に、絶縁基板上の多結晶シリコン薄膜などのシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成した薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）などのように、欠陥準位を含んだシリコン薄膜を用いて形成されるトランジスタのシミュレーション技術に関する。
【背景技術】
【０００２】
半導体デバイスの回路設計の際には、一般に回路解析シミュレータを用いて回路特性の予測が行われている。回路シミュレーションに使用されるソフトウエアツールとして最も多く利用されるのがＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）であり、ＵＣＢ（University of California, Berkeley）によって作られた。このシミュレータに用いられるデバイスモデルは、通称コンパクト（Compact）モデルと言われるもので、比較的短時間で計算結果が得られるように簡略化したモデルが使われている。
【０００３】
このような事情から、ゲート電圧によりシリコン層の表面の電位を変化させて、その表面電荷密度を制御することでソース、ドレイン領域間のインピーダンスを変える所謂ＭＯＳ（Metal Oxide Semiconductor）トランジスタでは、ゲート電圧が比較的低くドレイン電流が流れ始める弱反転領域（Subthreshold〜Weak Inversion領域）と、ゲート電圧が十分高くなってドレイン電流が大きくなった強反転領域（Strong Inversion領域）とで異なる電圧−電流関係式を用いるのが一般的であった。
【０００４】
このような技術アプローチから導かれたトランジスタモデルとして代表的なものがＢＳＩＭ（Berkeley Short-Channel IGFET Model）と言われる一群のモデルである（非特許文献１参照）。これらのモデルでは拡散電流とドリフト電流の和であるドレイン電流のうち、弱反転領域では拡散電流成分が支配的であるため拡散電流のみを扱い、ドリフト電流が支配的な強反転領域ではドリフト電流のみを扱う。
【０００５】
即ち、弱反転領域では下式のように拡散電流近似を行い、
【数１３】
【０００６】
強反転領域では下式のようにドリフト電流近似を行う。
【数１４】
【０００７】
ここで、ＩＤはドレイン電流、Ｉｏｎは拡散電流指数関数係数、ＶＧＳはゲート・ソース間電圧、Ｖｏｎは拡散電流オフセット電圧、ζは拡散電流熱電圧係数、ＶＴは熱電圧、μはキャリアの移動度、Ｃｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、ＶＴＨ０は閾値電圧、ＶＤＳはドレイン・ソース間電圧、γは基板バイアス効果の係数、ＶＢＳは基板（バルク）・ソース間電圧、φＦはフェルミ準位である。
【０００８】
このように動作領域で電流を求める式を変えると式が簡単になるため解析が容易となり、計算時間が短縮できるという利点がある。
【０００９】
しかしながら、動作領域により電圧−電流関係式を変える所謂ピースワイズ（Piece-wise）モデル（Level 2 Spice model、以下ドリフトモデルと呼ぶ）では、図１６（ａ）に示すように弱反転領域と強反転領域の境界（トランジスタの閾値電圧ＶＴＨ近傍のハッチングを付けた領域）で電流の微分値が不連続になる。この結果、境界で図１６（ｂ）に示すような大きなエラー（Large error）を生ずる恐れがあり、図１６（ｃ）に示すように定性的な修正カーブ（A qualitatively correct curve）で近似している。
【００１０】
このため、ピースワイズモデルは、弱反転領域から強反転領域に跨って動作するアナログ回路動作などの解析には不都合があった。また、近年のようにチャネル長が１００ｎｍ程度にまで短チャネル化してくると、ドリフトモデルではモデルの信憑性が低くなるという問題も生じている。
【００１１】
そこで、電流の基本式であるドリフト拡散モデル式を動作領域により分離せずに解く試みがなされている。その代表的なものがＨｉＳＩＭ（Hiroshima-Univ. STARC IGFET Model）と呼ばれるモデルである。本モデルは、トランジスタ（ＭＯＳＦＥＴ）の弱反転から強反転までの動作を単一式（拡散―ドリフト式）により表面電位を導いて表面電荷を算出し、電流を求める手法を採用している。非特許文献２には、この手法より得られたＭＯＳＦＥＴの電圧−電流特性が実測値を極めて良く再現できることが記載されている。
【００１２】
ところで、近年はガラス基板などの絶縁基板上にアモルファスシリコン（Amorphous-Si）薄膜を形成した後、レーザ結晶化技術を用いて単結晶シリコンに近い多結晶シリコン薄膜を形成する技術が発達してきた。そして、この絶縁基板上の多結晶シリコン薄膜やアモルファスシリコン薄膜を用いてトランジスタを形成し、機能回路を集積化する試みが盛んに行われている。絶縁基板上の多結晶シリコン薄膜やアモルファスシリコン薄膜を用いて回路を形成することより、回路接続点での断線などがなくなって信頼性が高まり、製造コストも削減できるなどの利点がある。
【００１３】
しかし、現時点では、レーザ結晶化技術を用いても完全な単結晶シリコンを得ることはまだ困難である。多結晶シリコンには、図１７（ａ）に示すように様々な面方位の多数の単結晶シリコン粒（Grain）が混在し、結晶粒界（Grain boundary）にはキャリアを捕獲するトラップ準位（欠陥準位ないしは局在準位）が存在する。また、アモルファスシリコンには多くの局在準位がある。そして、シリコン薄膜とこれに接する酸化膜の界面にはシリコン結晶のダングリングボンドに起因する界面準位が存在する。しかも、ガラス基板上の多結晶シリコンやアモルファスシリコンに形成する酸化膜の形成温度は、５００°Ｃ程度と低いため通常のＭＯＳＦＥＴに比べて界面準位の数は桁違いに多い。
【００１４】
本明細書では、このような欠陥準位、局在準位、界面準位を、トラップ準位と総称する。また、トランジスタを形成するシリコン薄膜の、ゲート電極に対向する面を表面、絶縁基板に対向する面を裏面と称する。
【００１５】
このようなトラップ準位があると、デバイス動作の物理機構が複雑となる。そして、現状の多結晶シリコンやアモルファスシリコンを用いた絶縁ゲート形トランジスタの回路解析モデルは、これらの物理機構をモデル化したものではなく、デバイスの物性を単にフィッティングするためのフィッティングパラメータを導入しただけのモデルが多く、モデルの精度が低く必ずしも満足できるものではなかった。
【００１６】
その背景には、トラップ準位を含んだ絶縁ゲート形トランジスタの動作モデルが必ずしも物理モデルに基づいたものではなく、実測したデバイス特性を模擬するための単純なフィッティングパラメータを当て嵌めていたという事情がある。
【００１７】
物理モデルに基づかないため、例えばチャネル長が変わった場合などはその都度同じチャネル長を持つデバイスを試作し、そのデバイスパラメータを抽出していた。このような手順を踏むため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やしている。また、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンやアモルファスシリコンを利用した絶縁ゲート形トランジスタではデバイスモデルのパラメータの数が多くなる傾向があり、使い勝手の良いデバイスモデルがなかった。
【００１８】
また、上記のようなトラップ準位を取り込んだ物理モデルに基づいたシミュレーション装置及びシミュレーション方法を開発する試みも近年なされている（例えば特許文献１参照）。このようにトラップ準位を取り込むことでシミュレーションの精度を高めることができる。しかしながら、更なる高精度化が求められており、そのためにトラップ準位のモデル精度を向上することが望まれている。
【非特許文献１】BSIM 4.0.0 MOSFET Model, User’s Manual, Department of Electrical Engineering and Computer Science, University of California, Berkeley, CA (2000)
【非特許文献２】M. Miura-Mattausch et al., "Unified complete MOSFET model for analysis of digital and analog circuit," IEEE Trans. CAD/ICAS vol.15, pp.1-7 (1966)
【非特許文献３】M. Shur and M. Hack, "Physics of amorphous silicon based alloy field-effect transistors, "J. Appl. Phys., vol.55, p.3831 (1984)
【特許文献１】特開２００８−０２８３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、絶縁基板上のシリコン薄膜中に形成したＴＦＴや、ＳＯＩ基板に形成したトランジスタなどでは、トラップ準位についての精度の良い物理モデルに基づいた回路モデルがなかった。また、多くのフィッティングパラメータが必要であった。このため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やし、多結晶シリコンやアモルファスシリコン中に形成したトランジスタではデバイスモデルのパラメータ数が多くなって使い勝手も良くない。
【００２０】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、トラップ準位を正確に模擬する物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置、及びシミュレーション方法を提供することにある。
【００２１】
また、比較的少ないフィッティングパラメータで実測のトランジスタ特性を模擬でき、使い勝手を向上できるシミュレーション装置、及びシミュレーション方法を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の一態様に係るシミュレーション装置は、絶縁基板上のシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬと、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出し、これら第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉｄｓを算出する演算装置とを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域として働くシリコン薄膜のソース領域側端部の表面における電界強度、及び前記チャネル領域として働くシリコン薄膜のドレイン領域側端部の表面における電界強度の関数として算出する。
【００２３】
そして、前記第２電位φｂ０は、前記第１電位φＳ０を用いて次の式で表され、
【数１５】
【００２４】
前記第４電位φｂＬは、前記第３電位φＳＬを用いて次の式で表される。
【数１６】
【００２５】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＫｔＳ０及びＫｔＳＬは前記デバイスパラメータから算出される係数である。
【００２６】
また、前記第１イオン化トラップ密度ＮｔＳ０及び第２イオン化トラップ密度ＮｔＳＬは、それぞれチャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部の表面における電界強度の関数として表され、好ましい関数の例としては、前記チャネル領域のソース領域側端部の表面におけるイオン化したトラップ密度ＮｔＳ０は下式で表され、
【数１７】
【００２７】
前記チャネル領域のドレイン領域側端部表面におけるイオン化したトラップ密度ＮｔＳＬは下式で表される。
【数１８】
【００２８】
ここで、ＥＳ０、ＥＳＬはそれぞれチャネル領域のソース領域側端部表面及びドレイン領域端部表面における電界強度、ＫＥＳ０、ＫＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇＣ１はトラップ濃度分布ピーク値、Ｅ１はトラップ濃度分布傾きである。
【００２９】
更に、前記ドレイン電流Ｉｄｓは下式で表される。
【数１９】
【００３０】
【数２０】
【００３１】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度である。
【００３２】
本発明の他の一態様に係るシミュレーション方法は、絶縁基板上の多結晶シリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬをそれぞれ算出するステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出するステップと、
これらの算出した第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップとを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部表面における電界強度の関数として算出する。
【００３３】
また、前記第２電位φｂ０は、前記第１電位φＳ０を用いて上式で表され、前記第４電位φｂＬは、前記第３電位φＳＬを用いて上式で表される。
【００３４】
更に、前記第１イオン化トラップ密度ＮｔＳ０は上式で表され、前記第２イオン化トラップ密度ＮｔＳＬは上式で表される。
【００３５】
更にまた、前記ドレイン電流Ｉｄｓは上式で表される。
【００３６】
上記シミュレーション方法において、前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性と、演算によって求めた前記ドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと
を更に具備しても良い。
【００３７】
また、前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることができる。
【発明の効果】
【００３８】
本発明によれば、トラップ準位についての精度の良い物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置、及びシミュレーション方法が提供できる。
【００３９】
また、比較的少ないフィッティングパラメータ（キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾き）で絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴやＳＯＩ基板に形成したトランジスタを含む半導体デバイスや回路特性を模擬でき、使い勝手を向上できるシミュレーション装置及びシミュレーション方法を提供できる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態について図面を参照して説明する。
先ず、本発明の実施形態に係るシミュレーション装置及びシミュレーション方法で用いるデバイスモデルに至る考察課程について説明し、その後このデバイスモデルを用いた種々の実施形態を説明する。
【００４１】
本発明の実施形態に係るシミュレーション装置及びシミュレーション方法は、絶縁基板上の半導体薄膜、例えば多結晶シリコン薄膜中に形成したＴＦＴ（以後、単にＴＦＴと称する）、或いはＳＯＩ基板に形成したトランジスタ（ＳＯＩトランジスタと称する）を備えた回路設計のシミュレーションに好適なものである。例えば、多結晶シリコンには、図１７（ａ）を参照して説明したように、様々な面方位の微小な単結晶シリコン粒が多数集まっている。この多結晶シリコンには隣接する単結晶の境界、即ち結晶粒界に結晶欠陥に基づくトラップ準位が多く存在する。このように多結晶シリコンには内部に材料の不均一があるが、回路モデルの作成に当たってはこの不均一を無視して均一な材料として扱っていた。この仮定は、デバイスの寸法に対して結晶粒が十分小さいときには有効と考えられる。
【００４２】
本発明によるシミュレーションの対象となる薄膜半導体デバイスは、Ｎチャネル素子で電子が、Ｐチャネル素子では正孔が電流の支配的な担い手である所謂ユニポーラ素子であると仮定する。また、表面のみに電流が流れると仮定すると、デバイスの電圧−電流特性はゲート下のシリコン薄膜表面の電荷分布により決まる。そして、表面電荷はシリコン薄膜の表面電位によって決まる。これよりトランジスタの電圧−電流特性を求めることは、シリコン薄膜表面の電位分布を求めることに帰着される。
【００４３】
本発明で用いるデバイスモデルを導く手法は、上記の表面電位を求めることに基本を置くものである。デバイスの電位分布を与えるのはポアソン方程式である。デバイスは本来３次元構造であるが、チャネル幅方向では電流が一様に流れると仮定すると２次元構造に還元できる。また、電流がチャネル領域の長さに比べて極めて薄い表面層のみに流れると仮定した所謂チャージシートモデルが成り立つとすると１次元構造に還元できる。
【００４４】
本デバイスモデルは、これらの仮定に基づいて１次元のポアソン方程式を解くことが基本となる。以下に本デバイスモデルによりデバイス表面の電荷を求める手順の要点を述べる。
【００４５】
図２及び図３（ａ），（ｂ）はそれぞれ、本シミュレーション装置と解法する方程式との関係について説明するための図である。図２はデバイス（トランジスタ）の動作時の模式図であり、図３（ａ），（ｂ）はシミュレーションモデルと解法方程式の関係を示した模式図である。表面電荷は表面電位分布から求まる。この場合、ソース電極からドレイン電極までの電位の変化は緩やかであると仮定する所謂グラヂュアルチャネル（Gradual channel）近似を用いる（図２参照）。この近似を用いることでチャネル領域の電位分布はソース領域端の表面電位φＳ０とドレイン領域端の表面電位φＳＬの２点の電位から推定できる。そして、ソース領域端とドレイン領域端の表面電位φＳ０、φＳＬはそれぞれソース領域端とドレイン領域端の深さ方向の１次元ポアソン式及びガウスの法則を解くことで求められる（図３（ａ）参照）。
【００４６】
一方、シミュレーションモデルの対象としているデバイスは、絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴ、或いはＳＯＩ基板に形成したトランジスタである。これらのデバイスは、厚さが数十〜数百ｎｍと薄いことが特徴である。シリコン薄膜が薄いために、動作時にデバイス全体が空乏化している完全空乏化（Fully Depleted）、或いは部分空乏化（Partially Depleted）状態となっている。
【００４７】
即ち、シリコン薄膜の裏面の電位は零電位ではなく、ある値を持つ。この裏面電位はシリコン層の厚さ、不純物濃度、ゲート酸化膜の厚さなどのデバイス構造、及びゲート電圧によって決まる。これらにより表面電位と裏面電位は独立ではなく一定の関係を持ち、図３（ｂ）に示すようにゲート電極に誘起される電荷ＱＧは、半導体表面に誘起される反転層電荷ＱＩ、シリコン薄膜の空乏層電荷ＱＢ、及びトラップ準位に捕獲された電荷（トラップ電荷）Ｑｔｒａｐの和で表される（下式参照）。
【数２１】
【００４８】
また、ゲート電圧ＶＧＳと半導体表面電位φＳは下式の電荷平衡条件で関係付けられる。
【数２２】
【００４９】
ここで、Ｃｏｘはゲート酸化膜容量、Ｖｆｂはフラットバンド電圧である。
【００５０】
上記のような関係式を用いてチャネル領域のソース領域側端部及での表面電位φＳ０と裏面電位φｂ０、チャネルのドレイン領域側端部での表面電位φＳＬと裏面電位φｂＬが求められる。
【００５１】
以上の手順で求められたソース領域側端部、ドレイン領域側端部での表面電位φＳ０，φＳＬ、裏面電位φｂ０，φｂＬの４点の電位からドレイン電流Ｉｄｓが求まる。
【００５２】
本発明は、図１７（ａ）に示したような、シリコン薄膜中に存在するトラップ準位を、図１７（ｂ）に示すようにトランジスタが形成されるシリコン薄膜中で平均化しデバイスモデルに組み込むものである。
【００５３】
即ち、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入する。Ｎチャネル形のデバイスを例に取ると、
ポアソン式は
【数２３】
【００５４】
である。
【００５５】
ここで、ＮＴＤ＋、ＮＴＡ−は、それぞれイオン化したドナー型トラップ密度、イオン化したアクセプタ型トラップ密度、ｘはシリコン薄膜の表面から深さ方向の位置を表す変数である。
【００５６】
ポアソン式（１）を解くためには、（ＮＴＤ＋−ＮＴＡ−）をどのようにモデル化するかが課題となるが、本発明者等は、２次元デバイスシミュレーションを用いた解析の結果から、（ＮＴＤ＋−ＮＴＡ−）を、ポテンシャルの関数及びｘの関数として、次のように近似して表すことができることを見出した。
【数２４】
【００５７】
図７（ａ）及び図７（ｂ）は、チャネル長０．５μｍの薄膜トランジスタについて、ドレイン・ソース電圧１Ｖ、ゲート・ソース電圧０．４Ｖから５Ｖの範囲で、ポテンシャル及びｘ位置とシリコン薄膜中のイオン化したトラップ密度との関係を、２次元デバイスシミュレーションにより解析した結果を示す。
【００５８】
ここで、φＳはシリコン薄膜の表面電位、φｂはシリコン薄膜の裏面電位、ｔＳｉはシリコン薄膜の厚さ、Ｋはデバイスパラメータから算出される係数、ＮｔＳはシリコン薄膜表面でのイオン化したトラップ密度である。
【００５９】
図７（ａ）及び図７（ｂ）に示された結果は、上記の式（２）、（３）による近似が妥当であることを示している。
【００６０】
そうすると、シリコン薄膜表面でのイオン化したトラップ密度ＮｔＳをどのようにモデル化するかが次の課題となる。
【００６１】
多結晶シリコン中の欠陥分布の例としては、図５（ａ）に示すような２つの指数関数の和で表されるＤＯＳ（Density Of State）分布がよく知られており、次式で表すことができる。
【数２５】
【００６２】
図５（ｂ）に示すドナー（Donor）型トラップは正に帯電し、図５（ｃ）に示すアクセプタ（Acceptor）型トラップは負に帯電する。これらドナー型トラップ準位とアクセプタ型トラップ準位の２つの指数関数の和で多結晶シリコン中の欠陥分布を表すことができる。
【００６３】
しかし、このようなＤＯＳ分布を解析式としてモデル化すると処理時間の増大を招く。そこで２つの指数関数分布を１つの指数関数で表した図６に示したような簡略化モデルにより解析式が得られることが例えば非特許文献３などにより知られている。
【００６４】
本シミュレーションモデルでは、この簡略化したＤＯＳ分布モデルを利用し、且つトランジスタが形成される基板（シリコン薄膜）のトラップ準位を含めてモデル化している。
【００６５】
図４（ａ）に示す簡略化したモデルによるアクセプタ型トラップ準位のＤＯＳ分布について、トラップ準位に捕獲されるキャリア密度は、図４（ｂ）に示すようにトラップ準位密度ＮＴＡ（Ｅ）と分布関数（フェルミ・デイラック分布）ｆ（Ｅ）の積として求めることができる。
【００６６】
上記分布関数ｆ（Ｅ）は、次式で示される。
【数２６】
【００６７】
ここで、Ｅｆはフェルミエネルギー、ＶＴは熱電圧である。
【００６８】
これらの式から、ＮＴＤ＋−ＮＴＡ−は次の式で表される。
【数２７】
【００６９】
ここで、ＥＶ、ＥＣはそれぞれ価電子帯準位の最上位ポテンシャル、伝導帯準位の最下位ポテンシャルであり、ＥＦｐ、ＥＦｎはそれぞれ、ホールと電子の擬フェルミポテンシャル、ｇＣ１はトラップ濃度分布ピーク値、Ｅ１はトラップ濃度分布傾きである。
【００７０】
シミュレーションモデルにおいては、ホールと電子の擬フェルミポテンシャルを、表面電位、デバイスパラメータなどモデル内で使用される変数を用いて表す必要がある。本発明者等は、２次元デバイスシミュレーションによる解析結果から、シリコン薄膜表面においてＥＶ−ＥＦｐ、ＥＦｎ−ＥＣが電界強度の関数として表されることを見出した。
【００７１】
図８は、チャネル長０．５μｍのシリコン薄膜トランジスタについて、ゲート・ソース電圧を−１Ｖから５Ｖ、ゲート・ドレイン電圧を０．１Ｖから１Ｖの範囲で変化させたときの、ソース領域端表面及びドレイン領域端表面でのＥＦｎ−ＥＣと電界強度の関係について、２次元デバイスシミュレーションで解析した結果である。図８の結果は、シリコン薄膜表面におけるＥＦｎ−ＥＣを電界強度の関数で近似できることを示しており、従ってシリコン層表面のイオン化トラップ密度を、シリコン層表面の電界強度の関数として算出できる。
【００７２】
シリコン薄膜表面の電界強度ＥＳは、次の式で表される。
【数２８】
【００７３】
ここで、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、φＳはシリコン薄膜表面電位、ｔＯＸはゲート酸化膜厚である。
【００７４】
従って、シリコン薄膜表面におけるＥＶ−ＥＦｐ、ＥＦｎ−ＥＣがシリコン薄膜表面電位φＳから求められることになる。
【００７５】
実際にシリコン薄膜表面におけるＥＶ−ＥＦｐ、ＥＦｎ−ＥＣを算出するための近似式としては各種考えられるが、ここでは一例として次式を示す。
【数２９】
【００７６】
ここで、Ｅｓは、シリコン薄膜表面における電界強度である。
【００７７】
よって、上式（４）、（６）、（７）によりシリコン薄膜表面におけるイオン化したトラップ密度ＮｔＳが求められ、ポアソン式（１）を解くことができる。
【００７８】
これにより、シリコン薄膜の表面電位と裏面電位の関係をトラップされたキャリアの影響を考慮し求めることができ、チャネルのソース領域側端部での表面電位φＳ０と裏面電位φｂ０の関係、及びチャネルのドレイン領域側端部での表面電位φＳＬとφｂＬの関係は、それぞれ次の式で表される。
【数３０】
【００７９】
【数３１】
【００８０】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＮｔＳ０はチャネルのソース領域側端部表面におけるイオン化したトラップ電荷密度、ＮｔＳＬはチャネルのドレイン領域側端部表面におけるイオン化したトラップ電荷密度、ＫｔＳ０、及びＫｔＳＬは前記デバイスパラメータから算出される係数である。
【００８１】
次に、上式（４）、（６）、（７）を用いて求められるシリコン層表面のイオン化トラップ密度を利用して、本発明のシミュレーションモデルにおいて、表面電位、裏面電位を求める手順について詳しく説明する。
【００８２】
（１） ソース領域端での計算（表面電位φＳ０［Ｖ］、裏面ポテンシャルφｂ０［Ｖ］）
下式（１０）において、表面電位φＳ０と裏面ポテンシャルφｂ０の関係式として、上式(８）を用いて繰り返し計算を行い、表面電位φＳ０［Ｖ］を決定する。
【数３２】
【００８３】
但し
【数３３】
【００８４】
であり、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εＳｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、βは熱電圧の逆数でありｑ／ｋＴ、ＮｔＳ０はチャネルのソース側領域端表面でのイオン化したトラップ密度、Ｖｇｓはゲート・ソース間電圧、ｎｉは真性キャリア密度、ｔｏｘはゲート酸化膜厚、εｏｘはゲート酸化膜の誘電率である。
【００８５】
次に、求められた表面電位φＳ０と式（８）により、裏面ポテンシャルφｂ０を決定する。
【００８６】
（２）ドレイン領域端での計算（表面電位φＳＬ［Ｖ］、裏面ポテンシャルφｂＬ［Ｖ］）
下式（１１）において、表面電位φＳＬと裏面ポテンシャルφｂＬの関係式として、上式（９）を用いて繰り返し計算を行い、表面電位φＳＬ［Ｖ］、裏面ポテンシャルφｂＬ［Ｖ］を決定する。
【数３４】
【００８７】
但し
【数３５】
【００８８】
であり、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εＳｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、βは熱電圧の逆数であり、ｑ／ｋＴ、ＮｔＳＬはチャネルのドレイン側領域端でのイオン化したトラップ密度、Ｖｇｓはゲート・ソース間電圧、ｎｉは真性キャリア密度、ｔｏｘは酸化膜厚、εｏｘはゲート酸化膜の誘電率である。
【００８９】
次に、求められた表面電位φＳＬと式（９）により、裏面ポテンシャルφｂＬを決定する。
【００９０】
（３）ドレイン電流式
ドレイン電流をＩｄｓ［Ａ］とすると、（１），（２）節で計算した４つの電位（φＳ０［Ｖ］，φｂ０［Ｖ］，φＳＬ［Ｖ］，φｂＬ［Ｖ］）を用いて次式のように算出できる。
【数３６】
【００９１】
【数３７】
【００９２】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度である。
【００９３】
図９及び図１０はそれぞれ、上述したデバイスモデルによるシリコン薄膜中のＮチャネル型ＴＦＴのフィッティング結果を示している。図９はＶｇ−Ｉｄ特性であり、ゲート電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍ、ドレイン電圧Ｖｄは０．１［Ｖ］と３．１［Ｖ］、キャリアの移動度μは１９０（ｃｍ２／Ｖｓ）、フラットバンド電圧Ｖｆｂは−１．８［Ｖ］、トラップ濃度分布ピーク値ｇＣ１は４×１０１９、トラップ濃度分布傾きＥ１は０．１３、基板不純物濃度ＮＳＵＢは１×１０１６の条件である。
【００９４】
図１０はＶｄ−Ｉｄ特性であり、ドレイン電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍであり、ゲート電圧Ｖｇを１［Ｖ］、２［Ｖ］、３［Ｖ］、４［Ｖ］、５［Ｖ］の条件で変化させている。
【００９５】
図９の伝達特性を見ると、弱反転領域から強反転領域まで実測結果をよく模擬できていることが分かる。また、図１０の出力特性の結果も実測値と計算値（シミュレーション値）がほぼ一致していることが分かる。フィッティングの際に調整したデバイスパラメータはキャリアの移動度μ、フラットバンド電圧Ｖｆｂ、トラップ分布に係わるパラメータｇＣ１（トラップ濃度分布を与えるピーク濃度）、トラップ濃度分布傾きＥ１の合計４個のみであり、従来モデルが数十個程度あるのに比べて格段に少ない。この他のデバイス構造に係わるチャネル幅Ｗ、チャネル長Ｌ、基板不純物濃度ＮＳＵＢには既知の値を用いる。
【００９６】
図１１（ａ），（ｂ）はそれぞれ、Ｎチャネル型ＴＦＴの欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示している。この図１１（ａ），（ｂ）は基板不純物濃度を１×１０１６（ｃｍ−３）と３×１０１６（ｃｍ−３）の２水準に、ピーク濃度ｇＣ１を０，１×１０１８（ｃｍ−３），２×１０１８（ｃｍ−３）の３水準に変化させた場合を示している。基板不純物濃度ＮＳＵＢは、３×１０１６（ｃｍ−３）と１×１０１６（ｃｍ−３）である。
【００９７】
ピーク濃度ｇＣ１の値が大きくなるほどゲート電圧の増加による表面電位の立ち上がりが緩やかになって行くことが分かる。また、基板不純物濃度ＮＳＵＢが大きな３×１０１６（ｃｍ−３）の方が１×１０１６（ｃｍ−３）の場合に比べて同じゲート電圧に対する表面電位は小さい。これは基板不純物濃度が大きいほど半導体表面に反転層が形成される電圧が高くなることに対応している。
【００９８】
このように、本シミュレーションモデルは、トランジスタの直流特性を弱反転領域から強反転領域まで高い精度で表すことができ、特に多結晶シリコン（Polysilicon）ＴＦＴに固有な結晶欠陥に起因する弱反転領域での電圧−電流特性を正確に模擬することができる。また、本デバイスモデルは物理モデルに基づくため、チャネル幅やチャネル長が変わった場合でも利用でき、汎用性が高い設計用ツールとして使用できる。更に、上記デバイスモデルは、実デバイスの特性とのフィッティングに用いられるパラメータの数が従来モデルに比べて少ないため、短時間でのデバイスパラメータ抽出が可能となる。
【００９９】
以下、上記デバイスモデルを用いたシミュレーション装置、シミュレーション方法、及び半導体装置の製造方法について第１乃至第４の実施形態により詳しく説明する。
【０１００】
［第１の実施形態］
次に、ＴＦＴやＳＯＩトランジスタのデバイス特性をシミュレートするシミュレーション装置の実施形態を図１を参照して説明する。このシミュレーション装置１は、シミュレーション専用に構成しても良いが、例えばコンピュータの各装置を対応させて実現することもでき、本実施形態ではパーソナルコンピュータを用いる場合を例にとって説明する。
【０１０１】
シミュレーション装置１は、入力装置１１、記憶装置（メモリ）１２、中央処理装置１４及び出力装置１７を備えており、これらの装置をバスライン１３などの信号伝送路で共通接続している。
【０１０２】
入力装置１１は、例えばキーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置からなるものである。
【０１０３】
記憶装置１２は、例えば半導体メモリやハードディスクなどからなり、第１、第２、第３ファイル１２１〜１２４を記憶している。第１ファイル１２１には、上述したデバイスモデル式、デバイスパラメータの初期値、実測Ｖ−Ｉ特性などのデータが記録されている。第２ファイル１２２には、ＴＦＴやＳＯＩトランジスタなどのデバイスのチャネル表面、裏面におけるモデル変数（第1イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）などのデータが記録されている。
【０１０４】
第３のファイル１２３には、ＴＦＴやＳＯＩトランジスタなどのデバイスのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性のデータが記録されている。第４のファイル１２４には、多種のＴＦＴやＳＯＩトランジスタなどデバイスのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性のデータが記録されている。
【０１０５】
中央処理装置（ＣＰＵ）１４は、制御装置１５及び演算装置１６などを備え、これらが相互に接続されて構成されている。
【０１０６】
出力装置１７は、モニタ、プリンタ及び記録装置などにより構成される。
【０１０７】
次に、上記図１に示したシミュレーション装置におけるデバイスパラメータの抽出方法を説明する。
【０１０８】
キーボードや種々のデータ読み取り装置などの入力装置１１から、例えばデバイスモデル式、デバイスパラメータの初期値及び実測したデバイスの特性、例えばＶ−Ｉ特性のデータを入力し、中央処理装置１４の制御によりバスライン１３を介して記憶装置１２、例えばパーソナルコンピュータ内の半導体メモリやハードディスクに記憶する。
【０１０９】
これら入力されたデータ群は、中央処理装置１４によりＶ−Ｉ特性を計算するためにバスライン１３を介して中央処理装置１４中の制御装置１５と演算装置１６へ送られる。
【０１１０】
そして、中央処理装置１４中の制御装置１５は、ドレイン電圧、ゲート電圧を変化させたときのソース領域、ドレイン領域端の表面のイオン化トラップ密度（第1イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ）、表面電位、裏面電位（第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）などを演算装置１６を制御して計算させる。その後、中央処理装置１４は、得られた計算結果を第２ファイル１２２のテーブル（表面電位、裏面電位テーブル）に保存制御する。
【０１１１】
次に、中央処理装置１４は、第２のファイル１２２に記録されたテーブルを読み出し、第１ファイル１２１からデバイスモデル式を読み出して演算装置１６により演算し、出力特性のＶｄ−Ｉｄ特性、並びに伝達特性のＶｇ−Ｉｄ特性を求め出力する。中央処理装置１４は、得られた結果を入力データに関連付けて第３、第４のファイル１２３，１２４のテーブルに保存制御する。
【０１１２】
中央処理装置１４は、最後に、得られたＶ−Ｉ特性をモニタやプリンタなどの出力装置１７に出力制御する。また、中央処理装置１４は、抽出されたデバイスパラメータを出力装置１７から導出する制御をする。この際、中央処理装置１４は、必要に応じて実測したＶ−Ｉ特性と共に同一表示面内にシミュレーション結果を対比させ、モニタに図９に示したようなグラフをカラー表示させる制御をすることもできる。
【０１１３】
このようなデバイスパラメータの抽出方法を用いるシミュレーション装置によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１１４】
しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１１５】
更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及びアクセプタ形欠陥濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１１６】
なお、上記第１の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明した。しかし、上記Ｖ−Ｉ特性は、半導体メモリやハードディスクなどの記憶装置１２に予め所望の目標値を記憶させておいても良く、予め複数の目標値を記憶させておき、これらの特性の中から上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で所望の目標値を選択しても良い。
【０１１７】
［第２の実施形態］
図１２は、本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャートである。この図１２では、デバイスパラメータの抽出に着目して手順を示しており、図１に示したような構成のシミュレーション装置の動作を例にとっている。
【０１１８】
先ず、入力装置１１から入力データとしてデバイスモデル式、デバイスパラメータの初期値、実測したＶ−Ｉ特性を入力し、バスライン１３を介して記憶装置１２に記憶する（ＳＴＥＰ１）。上記デバイスパラメータの初期値には、デバイス構造によって決まっているチャネル幅Ｗ、チャネル長Ｌ、酸化膜厚ｔｏｘ及びシリコン薄膜厚ｔｓｉと、実測したＶ−Ｉ特性のフィッティングパラメータであるキャリアの移動度μや、トラップ濃度パラメータ（トラップ濃度分布を与えるピーク濃度）ｇＣ１などがある。また、実測したＶ−Ｉ特性は、Ｖｇ−Ｉｄ特性とＶｄ−Ｉｄ特性である。これらのデータは、例えば半導体メモリやハードディスクなどからなる記憶装置１２に第１、第２、第３ファイルとして記憶する。
【０１１９】
次に、入力装置１１からデバイス（トランジスタ）の各電極（ソース、ドレイン、ゲート）に与える電圧Ｖｄ，Ｖｇを入力して電圧条件を設定する（ＳＴＥＰ２）。この電圧条件も記憶装置１２に記憶する。
【０１２０】
この電圧条件のもとで、中央処理装置１４中の演算装置１６によりトランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部のイオン化トラップ密度（第１イオン化トラップ密度ＮｔＳ０）、及びトランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部のイオン化トラップ密度（第２イオン化トラップ密度ＮｔＳＬ）を算出し（ＳＴＥＰ３）、引き続きソース領域端、ドレイン領域端の表面電位と裏面電位（第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）を算出する（ＳＴＥＰ４）。
【０１２１】
これら第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを用い、前述したデバイスモデル式に従って演算装置１６で演算し、ドレイン電流Ｉｄｓを求める（ＳＴＥＰ５）。
【０１２２】
次に、トランジスタに与える電圧条件をΔＶだけ変更し、Ｖ＝Ｖ＋ΔＶにした場合について同様な手順でドレイン電流Ｉｄｓを求める（ＳＴＥＰ６）。
【０１２３】
このようにして、目標電圧範囲（Ｖ＝Ｖｍａｘ）のＶ−Ｉ特性が得られるまで計算を繰り返す（ＳＴＥＰ７）。
【０１２４】
続いて、本シミュレーションにより得られたＶ−Ｉ特性を、実測したＶ−Ｉ特性と比較する（ＳＴＥＰ８）。
【０１２５】
この比較で実測値とシミュレーション値の誤差が目標範囲に入っているか否かを判定し、目標誤差を上回った場合にはキャリアの移動度μ、フラットバンド電圧Ｖｆｂ、トラップ分布パラメータ（トラップ濃度ピーク値）ｇＣ１、及びトラップ濃度分布傾きＥ１などのパラメータを変更して再度、電圧−電流特性を求める（ＳＴＥＰ９）。
【０１２６】
この手順を誤差が目標範囲に入るまで繰り返す。
【０１２７】
そして、目標範囲に入ったとき、そのとき使用したデバイスパラメータが抽出するパラメータとなり、このパラメータμ１，Ｖｆｂ１，ｇＣ１，Ｅ１，…を出力する（ＳＴＥＰ１０）。
【０１２８】
このようなデバイスパラメータの抽出方法を用いるシミュレーション方法によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１２９】
しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１３０】
更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１３１】
なお、本第２の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、上記第１の実施形態と同様に記憶装置１２に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で選択しても良い。
【０１３２】
［第３の実施形態］
図１３は、本発明の第３の実施形態について説明するためのもので、上述したシミュレーション装置及びシミュレーション方法を回路解析シミュレータに適用する場合の概略構成を模式的に示している。
【０１３３】
回路解析シミュレータ３１は、例えばコンピュータの各装置を対応させて実現しており、ここではパーソナルコンピュータを用いた例について説明する。即ち、図１に示した装置と同様に、回路解析シミュレータ３１は入力装置１１、記憶装置（メモリ）１２、中央処理装置１４（制御装置１５、演算装置１６）及び出力装置１７などを備え、これらの装置をバスライン１３で共通接続した構成になっている。
【０１３４】
上記入力装置１１から、トランジスタのデバイスモデル式とデバイスパラメータの初期値に加えて、デバイスパラメータ、回路図及び回路駆動条件を入力する。上記記憶装置１２には、上記入力装置１１から入力したデバイスモデル式とデバイスパラメータの初期値、トランジスタの所望するＶ−Ｉ特性に加えて、制御装置１５を制御するための命令を記述したプログラムも予め記憶する。
【０１３５】
上記記憶装置１２に記憶したプログラムに従って制御装置１５で上記演算装置１６を制御し、上記入力装置１３から入力したデバイスパラメータ、回路図及び回路駆動条件に基づいて演算を行う。上記出力装置１７は、上記演算装置１６で演算した結果をモニタやプリンタなどから出力する。
【０１３６】
上記のような構成の回路解析シミュレータ３１には、回路解析用デバイスモデル３２の他に回路図３３をネットリスト又は図形の形で入力する。上記デバイスモデル３２には、第２，第３の実施形態で説明したようにして抽出されたデバイスパラメータ３４を入力し、デバイスモデルを回路解析シミュレータ３１に入力するようになっている。
【０１３７】
この他に、回路解析シミュレータ３１には、回路の駆動条件３５を決めるデータが必要である。これらの入力条件を与えた後、所定の回路シミュレーションを行い、回路動作波形３６を得る。この回路動作波形３６は、目的によりグラフィック出力や時間対電流或いは電圧の出力データの形で与える。
【０１３８】
上記のような構成並びに方法によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１３９】
しかも、トランジスタの物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１４０】
更に、単結晶シリコンに比べて複雑な物理機構を持つシリコン薄膜中にソース、ドレイン領域を形成したトランジスタであっても、キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１４１】
［第４の実施形態］
図１４及び図１５（ａ），（ｂ）はそれぞれ、本発明の第４の実施形態について説明するためのもので、図１４は上述した回路解析シミュレータを回路設計に適用する場合の概略的な手順を示すフローチャート、図１５（ａ），（ｂ）は概略構成を示すブロック図及び出力波形図である。図１４では、画素表示パネルの設計からパネル製作までの流れを例にとって示している。この例では、駆動回路を設計する段階で図１５（ａ）に示すようなシミュレーション装置を用いて回路性能予測を行う。
【０１４２】
駆動回路を、ガラス基板上に形成した多結晶シリコン又はアモルファスシリコン上に形成するシステムオンガラス或いはシステムオンパネルの技術においては、ガラス基板上に形成したシリコン薄膜にはトラップ準位の存在が避けられない。このため、トラップ準位を考慮したシミュレーションモデルによる回路性能予測が重要となる。レーザ結晶化技術の進展と共に、駆動回路のみならず入力シリアル信号をパラレル信号に変換し、更に画像アナログ信号へと変換する各種変換回路も取り込んで入力信号から画像表示までの全ての回路を基板上のシリコン薄膜上に内蔵することが最終的な目標である。
【０１４３】
先ず、製造する半導体装置であるパネルの目標性能を決め（ＳＴＥＰ１）、この目標性能を実現するためのパネル全体の概略設計を行う（ＳＴＥＰ２）。パネル全体の概略設計が終わると、パネルの個々の要素設計を行う（ＳＴＥＰ３）。要素設計にはパネル内のレイアウト設計（ＳＴＥＰ３−１）、画素設計（ＳＴＥＰ３−２）及び駆動回路設計（ＳＴＥＰ３−３）などがある。駆動回路設計においては、上述したデバイスモデル式を使用して回路設計シミュレーションを行う（ＳＴＥＰ４）。
【０１４４】
そして、この予測結果に基づいて駆動回路の種々のパラメータを変更し、目標性能、換言すれば最適な性能を得るようにしてパネル製作を行う（ＳＴＥＰ５）。
【０１４５】
次に、駆動回路の設計を行うためのシミュレーション装置について図１５（ａ）により詳しく説明する。シミュレーション装置は、キーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置などの入力装置４１、制御装置４３と演算装置４４を含む中央処理装置（ＣＰＵ）４５、半導体メモリ或いはハードディスクなどの記憶装置４６、及びモニタ、プリンタ及び記録装置などの出力装置４７を備えている。これらの装置を、バスライン４８などの信号伝送路で共通接続している。このシミュレーション装置は、例えばコンピュータの各装置を対応させて実現でき、パーソナルコンピュータを用いることもできる。
【０１４６】
上記制御装置４３と演算装置４４は種々の処理を行う中央処理装置４５を構成している。上記制御装置４３で入力装置４１、演算装置４４、記憶装置４６及び出力装置４７などの動作を制御する。また、上記記憶装置４６には、表面電位や閾値電圧の演算式、デバイス特性の演算式、ＭＯＳＦＥＴの演算式などに加えて、制御装置４３を制御するための命令を記述したプログラムを記憶している。このプログラムに従って、デバイスパラメータ、回路図及び回路駆動条件に基づいて演算装置４４で演算し、回路特性をシミュレートする。
【０１４７】
先ず、デバイスモデル式、デバイスパラメータの初期値、回路図、駆動回路条件などの入力データを入力装置４１から入力し、中央処理装置４５の制御に基づいて記憶装置４６にそれぞれファイル４６１，４６２，４６３，４６４，４６５として記憶する。例えばファイル４６１はデバイスモデル式、ファイル４６２はデバイスパラメータとその初期値、ファイル４６３は実測Ｖ−Ｉ特性、ファイル４６４は回路図、ファイル４６５は回路駆動条件に対応する。これらの入力データはバスライン４８を介して制御装置４３及び演算装置４４に供給し、演算装置４４で目的とする回路の出力特性を計算する。この出力特性は、例えば各ノード（ノードＡ、ノードＢ、…）の電圧、電流の時間変化で表したファイル４６６として記憶装置４６に記憶する。
【０１４８】
そして、図１５（ｂ）に示すように、出力装置４７から上記記憶装置４６に記憶したファイル４６６で表した電源電圧や各ノードの電圧、電流の時間変化などのシミュレーション結果を出力する。
【０１４９】
そして、上記計算によって得た入力データと出力特性の関係を駆動回路設計のデータとして利用し、目標性能（最適な性能）を得るようにパネル製作を行う。
【０１５０】
上記のような製造方法並びにシミュレーション装置によれば、回路設計シミュレーションにより試作段階での回路性能の検証を効率的に行うことができる。これによって、絶縁基板上のシリコン薄膜中に形成したトランジスタ及びこのトランジスタを含む回路の特性を最適化できる。
【０１５１】
なお、上記第４の実施形態では、入力装置４１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、記憶装置４６に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置４１から入力したデバイスパラメータの初期値に基づいて中央処理装置４５で選択しても良いのは勿論である。
【０１５２】
以上第１乃至第４の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【産業上の利用可能性】
【０１５３】
本発明は、ガラス基板上の擬似単結晶中に形成された駆動回路を持つ液晶表示装置や有機ＥＬ表示装置などに適用が可能である。また、入力デイジタル信号を画像表示信号に変換する変換回路や種々の信号変換回路をガラス基板上に形成した所謂システムオンパネルにも適用できる。更に、ＳＯＩ基板に形成された半導体集積回路装置にも適用が可能である。
【図面の簡単な説明】
【０１５４】
【図１】本発明の第１の実施形態に係るシミュレーション装置の概略構成を示す模式図。
【図２】本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイス（トランジスタ）の動作時の模式図。
【図３】本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイスモデルと解法方程式の関係を示した模式図。
【図４】デバイスモデルに用いるトラップ欠陥濃度分布と、トラップ準位と捕獲されたキャリアとの関係を示す図。
【図５】多結晶シリコン中の欠陥分布の例を示す図。
【図６】２つの指数関数分布を１つの指数関数で表した簡略化モデルを示す図。
【図７】シリコン薄膜内のイオン化したトラップ電荷密度について、２次元デバイスシミュレーションによる解析結果を示す図。
【図８】シリコン薄膜表面における、ＥＣ−ＥＦｎと表面の電界強度の関係についての、２次元デバイスシミュレーションによる解析結果を示す図。
【図９】本発明で用いるデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶｇ−Ｉｄ特性図。
【図１０】本発明のデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶｄ−Ｉｄ特性図。
【図１１】欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示す図。
【図１２】本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャート。
【図１３】本発明の第３の実施形態について説明するためのもので、シミュレーションモデルを回路解析シミュレータに適用する場合の概略構成を示すブロック図。
【図１４】本発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、回路設計シミュレーションを利用した画像表示パネルの設計から製作までの流れを示す図。
【図１５】図１２における駆動回路の設計シミュレーションを実現するシミュレーション方法とその装置について説明するための模式図。
【図１６】ピースワイズモデルの問題点について説明するための図。
【図１７】多結晶シリコンの実体図（粒／粒界）とモデル化した構造を比較して示す図。
【符号の説明】
【０１５５】
１１，４１…入力装置、１２，４６…記憶装置、１３，４８…バスライン（信号伝送路）、１４，４５…中央処理装置、１５，４３…制御装置、１６，４４…演算装置、１７，４７…出力装置、ＮｔＳ０…トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部のイオン化したトラップ密度（第１イオン化トラップ密度）、ＮｔＳＬ…トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部のイオン化したトラップ密度（第２イオン化トラップ密度）、φＳ０…ソース領域端の表面電位（第１電位）、φｂ０…ソース領域端の裏面電位（第２電位）、φＳＬ…ドレイン領域端の表面電位（第３電位）、φｂＬ…ドレイン領域端の裏面電位（第４電位）、Ｗ…トランジスタのチャネル幅、Ｌ…トランジスタのチャネル長、μ…キャリアの移動度、ＩＤＤ…表面電荷総量、β…熱電圧の逆数、Ｃｏｘ…ゲート酸化膜容量、ｑ…電気素量、εｓｉ…シリコンの誘電率、ＮＳＵＢ…基板不純物濃度、Ｖｇ’…ゲート・ソース間電圧からフラットバンド電圧を引いた電圧、γ…基板バイアス効果の係数、εｏｘ…酸化膜の誘電率、ｎｉ…真性キャリア密度、ｔｓｉ…シリコン薄膜厚、ｔｏｘ…ゲート酸化膜厚、Ｖｆｂ…フラットバンド電圧、ＮＴＡ（Ｅ）…アクセプタ型トラップ準位、ＮＴＤ（Ｅ）…ドナー型トラップ準位、Ｅｇ…バンドギャップ、ｇＣ１…トラップ濃度分布ピーク値、Ｅ…エネルギー、ＥＣ…伝導体エネルギー、Ｅ１…トラップ濃度分布傾き、ＥＶ…価電子帯エネルギー、ＥＳ０…ソース領域端表面の電界強度、ＥＳＬ…ドレイン領域端表面の電界強度。
【技術分野】
【０００１】
本発明は半導体デバイスの特性や回路設計に用いるシミュレーション装置、及びシミュレーション方法に関するもので、特に、絶縁基板上の多結晶シリコン薄膜などのシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成した薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）などのように、欠陥準位を含んだシリコン薄膜を用いて形成されるトランジスタのシミュレーション技術に関する。
【背景技術】
【０００２】
半導体デバイスの回路設計の際には、一般に回路解析シミュレータを用いて回路特性の予測が行われている。回路シミュレーションに使用されるソフトウエアツールとして最も多く利用されるのがＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）であり、ＵＣＢ（University of California, Berkeley）によって作られた。このシミュレータに用いられるデバイスモデルは、通称コンパクト（Compact）モデルと言われるもので、比較的短時間で計算結果が得られるように簡略化したモデルが使われている。
【０００３】
このような事情から、ゲート電圧によりシリコン層の表面の電位を変化させて、その表面電荷密度を制御することでソース、ドレイン領域間のインピーダンスを変える所謂ＭＯＳ（Metal Oxide Semiconductor）トランジスタでは、ゲート電圧が比較的低くドレイン電流が流れ始める弱反転領域（Subthreshold〜Weak Inversion領域）と、ゲート電圧が十分高くなってドレイン電流が大きくなった強反転領域（Strong Inversion領域）とで異なる電圧−電流関係式を用いるのが一般的であった。
【０００４】
このような技術アプローチから導かれたトランジスタモデルとして代表的なものがＢＳＩＭ（Berkeley Short-Channel IGFET Model）と言われる一群のモデルである（非特許文献１参照）。これらのモデルでは拡散電流とドリフト電流の和であるドレイン電流のうち、弱反転領域では拡散電流成分が支配的であるため拡散電流のみを扱い、ドリフト電流が支配的な強反転領域ではドリフト電流のみを扱う。
【０００５】
即ち、弱反転領域では下式のように拡散電流近似を行い、
【数１３】
【０００６】
強反転領域では下式のようにドリフト電流近似を行う。
【数１４】
【０００７】
ここで、ＩＤはドレイン電流、Ｉｏｎは拡散電流指数関数係数、ＶＧＳはゲート・ソース間電圧、Ｖｏｎは拡散電流オフセット電圧、ζは拡散電流熱電圧係数、ＶＴは熱電圧、μはキャリアの移動度、Ｃｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、ＶＴＨ０は閾値電圧、ＶＤＳはドレイン・ソース間電圧、γは基板バイアス効果の係数、ＶＢＳは基板（バルク）・ソース間電圧、φＦはフェルミ準位である。
【０００８】
このように動作領域で電流を求める式を変えると式が簡単になるため解析が容易となり、計算時間が短縮できるという利点がある。
【０００９】
しかしながら、動作領域により電圧−電流関係式を変える所謂ピースワイズ（Piece-wise）モデル（Level 2 Spice model、以下ドリフトモデルと呼ぶ）では、図１６（ａ）に示すように弱反転領域と強反転領域の境界（トランジスタの閾値電圧ＶＴＨ近傍のハッチングを付けた領域）で電流の微分値が不連続になる。この結果、境界で図１６（ｂ）に示すような大きなエラー（Large error）を生ずる恐れがあり、図１６（ｃ）に示すように定性的な修正カーブ（A qualitatively correct curve）で近似している。
【００１０】
このため、ピースワイズモデルは、弱反転領域から強反転領域に跨って動作するアナログ回路動作などの解析には不都合があった。また、近年のようにチャネル長が１００ｎｍ程度にまで短チャネル化してくると、ドリフトモデルではモデルの信憑性が低くなるという問題も生じている。
【００１１】
そこで、電流の基本式であるドリフト拡散モデル式を動作領域により分離せずに解く試みがなされている。その代表的なものがＨｉＳＩＭ（Hiroshima-Univ. STARC IGFET Model）と呼ばれるモデルである。本モデルは、トランジスタ（ＭＯＳＦＥＴ）の弱反転から強反転までの動作を単一式（拡散―ドリフト式）により表面電位を導いて表面電荷を算出し、電流を求める手法を採用している。非特許文献２には、この手法より得られたＭＯＳＦＥＴの電圧−電流特性が実測値を極めて良く再現できることが記載されている。
【００１２】
ところで、近年はガラス基板などの絶縁基板上にアモルファスシリコン（Amorphous-Si）薄膜を形成した後、レーザ結晶化技術を用いて単結晶シリコンに近い多結晶シリコン薄膜を形成する技術が発達してきた。そして、この絶縁基板上の多結晶シリコン薄膜やアモルファスシリコン薄膜を用いてトランジスタを形成し、機能回路を集積化する試みが盛んに行われている。絶縁基板上の多結晶シリコン薄膜やアモルファスシリコン薄膜を用いて回路を形成することより、回路接続点での断線などがなくなって信頼性が高まり、製造コストも削減できるなどの利点がある。
【００１３】
しかし、現時点では、レーザ結晶化技術を用いても完全な単結晶シリコンを得ることはまだ困難である。多結晶シリコンには、図１７（ａ）に示すように様々な面方位の多数の単結晶シリコン粒（Grain）が混在し、結晶粒界（Grain boundary）にはキャリアを捕獲するトラップ準位（欠陥準位ないしは局在準位）が存在する。また、アモルファスシリコンには多くの局在準位がある。そして、シリコン薄膜とこれに接する酸化膜の界面にはシリコン結晶のダングリングボンドに起因する界面準位が存在する。しかも、ガラス基板上の多結晶シリコンやアモルファスシリコンに形成する酸化膜の形成温度は、５００°Ｃ程度と低いため通常のＭＯＳＦＥＴに比べて界面準位の数は桁違いに多い。
【００１４】
本明細書では、このような欠陥準位、局在準位、界面準位を、トラップ準位と総称する。また、トランジスタを形成するシリコン薄膜の、ゲート電極に対向する面を表面、絶縁基板に対向する面を裏面と称する。
【００１５】
このようなトラップ準位があると、デバイス動作の物理機構が複雑となる。そして、現状の多結晶シリコンやアモルファスシリコンを用いた絶縁ゲート形トランジスタの回路解析モデルは、これらの物理機構をモデル化したものではなく、デバイスの物性を単にフィッティングするためのフィッティングパラメータを導入しただけのモデルが多く、モデルの精度が低く必ずしも満足できるものではなかった。
【００１６】
その背景には、トラップ準位を含んだ絶縁ゲート形トランジスタの動作モデルが必ずしも物理モデルに基づいたものではなく、実測したデバイス特性を模擬するための単純なフィッティングパラメータを当て嵌めていたという事情がある。
【００１７】
物理モデルに基づかないため、例えばチャネル長が変わった場合などはその都度同じチャネル長を持つデバイスを試作し、そのデバイスパラメータを抽出していた。このような手順を踏むため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やしている。また、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンやアモルファスシリコンを利用した絶縁ゲート形トランジスタではデバイスモデルのパラメータの数が多くなる傾向があり、使い勝手の良いデバイスモデルがなかった。
【００１８】
また、上記のようなトラップ準位を取り込んだ物理モデルに基づいたシミュレーション装置及びシミュレーション方法を開発する試みも近年なされている（例えば特許文献１参照）。このようにトラップ準位を取り込むことでシミュレーションの精度を高めることができる。しかしながら、更なる高精度化が求められており、そのためにトラップ準位のモデル精度を向上することが望まれている。
【非特許文献１】BSIM 4.0.0 MOSFET Model, User’s Manual, Department of Electrical Engineering and Computer Science, University of California, Berkeley, CA (2000)
【非特許文献２】M. Miura-Mattausch et al., "Unified complete MOSFET model for analysis of digital and analog circuit," IEEE Trans. CAD/ICAS vol.15, pp.1-7 (1966)
【非特許文献３】M. Shur and M. Hack, "Physics of amorphous silicon based alloy field-effect transistors, "J. Appl. Phys., vol.55, p.3831 (1984)
【特許文献１】特開２００８−０２８３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、絶縁基板上のシリコン薄膜中に形成したＴＦＴや、ＳＯＩ基板に形成したトランジスタなどでは、トラップ準位についての精度の良い物理モデルに基づいた回路モデルがなかった。また、多くのフィッティングパラメータが必要であった。このため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やし、多結晶シリコンやアモルファスシリコン中に形成したトランジスタではデバイスモデルのパラメータ数が多くなって使い勝手も良くない。
【００２０】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、トラップ準位を正確に模擬する物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置、及びシミュレーション方法を提供することにある。
【００２１】
また、比較的少ないフィッティングパラメータで実測のトランジスタ特性を模擬でき、使い勝手を向上できるシミュレーション装置、及びシミュレーション方法を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の一態様に係るシミュレーション装置は、絶縁基板上のシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬと、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出し、これら第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉｄｓを算出する演算装置とを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域として働くシリコン薄膜のソース領域側端部の表面における電界強度、及び前記チャネル領域として働くシリコン薄膜のドレイン領域側端部の表面における電界強度の関数として算出する。
【００２３】
そして、前記第２電位φｂ０は、前記第１電位φＳ０を用いて次の式で表され、
【数１５】
【００２４】
前記第４電位φｂＬは、前記第３電位φＳＬを用いて次の式で表される。
【数１６】
【００２５】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＫｔＳ０及びＫｔＳＬは前記デバイスパラメータから算出される係数である。
【００２６】
また、前記第１イオン化トラップ密度ＮｔＳ０及び第２イオン化トラップ密度ＮｔＳＬは、それぞれチャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部の表面における電界強度の関数として表され、好ましい関数の例としては、前記チャネル領域のソース領域側端部の表面におけるイオン化したトラップ密度ＮｔＳ０は下式で表され、
【数１７】
【００２７】
前記チャネル領域のドレイン領域側端部表面におけるイオン化したトラップ密度ＮｔＳＬは下式で表される。
【数１８】
【００２８】
ここで、ＥＳ０、ＥＳＬはそれぞれチャネル領域のソース領域側端部表面及びドレイン領域端部表面における電界強度、ＫＥＳ０、ＫＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇＣ１はトラップ濃度分布ピーク値、Ｅ１はトラップ濃度分布傾きである。
【００２９】
更に、前記ドレイン電流Ｉｄｓは下式で表される。
【数１９】
【００３０】
【数２０】
【００３１】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度である。
【００３２】
本発明の他の一態様に係るシミュレーション方法は、絶縁基板上の多結晶シリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬをそれぞれ算出するステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出するステップと、
これらの算出した第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップとを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部表面における電界強度の関数として算出する。
【００３３】
また、前記第２電位φｂ０は、前記第１電位φＳ０を用いて上式で表され、前記第４電位φｂＬは、前記第３電位φＳＬを用いて上式で表される。
【００３４】
更に、前記第１イオン化トラップ密度ＮｔＳ０は上式で表され、前記第２イオン化トラップ密度ＮｔＳＬは上式で表される。
【００３５】
更にまた、前記ドレイン電流Ｉｄｓは上式で表される。
【００３６】
上記シミュレーション方法において、前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性と、演算によって求めた前記ドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと
を更に具備しても良い。
【００３７】
また、前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることができる。
【発明の効果】
【００３８】
本発明によれば、トラップ準位についての精度の良い物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置、及びシミュレーション方法が提供できる。
【００３９】
また、比較的少ないフィッティングパラメータ（キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾き）で絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴやＳＯＩ基板に形成したトランジスタを含む半導体デバイスや回路特性を模擬でき、使い勝手を向上できるシミュレーション装置及びシミュレーション方法を提供できる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態について図面を参照して説明する。
先ず、本発明の実施形態に係るシミュレーション装置及びシミュレーション方法で用いるデバイスモデルに至る考察課程について説明し、その後このデバイスモデルを用いた種々の実施形態を説明する。
【００４１】
本発明の実施形態に係るシミュレーション装置及びシミュレーション方法は、絶縁基板上の半導体薄膜、例えば多結晶シリコン薄膜中に形成したＴＦＴ（以後、単にＴＦＴと称する）、或いはＳＯＩ基板に形成したトランジスタ（ＳＯＩトランジスタと称する）を備えた回路設計のシミュレーションに好適なものである。例えば、多結晶シリコンには、図１７（ａ）を参照して説明したように、様々な面方位の微小な単結晶シリコン粒が多数集まっている。この多結晶シリコンには隣接する単結晶の境界、即ち結晶粒界に結晶欠陥に基づくトラップ準位が多く存在する。このように多結晶シリコンには内部に材料の不均一があるが、回路モデルの作成に当たってはこの不均一を無視して均一な材料として扱っていた。この仮定は、デバイスの寸法に対して結晶粒が十分小さいときには有効と考えられる。
【００４２】
本発明によるシミュレーションの対象となる薄膜半導体デバイスは、Ｎチャネル素子で電子が、Ｐチャネル素子では正孔が電流の支配的な担い手である所謂ユニポーラ素子であると仮定する。また、表面のみに電流が流れると仮定すると、デバイスの電圧−電流特性はゲート下のシリコン薄膜表面の電荷分布により決まる。そして、表面電荷はシリコン薄膜の表面電位によって決まる。これよりトランジスタの電圧−電流特性を求めることは、シリコン薄膜表面の電位分布を求めることに帰着される。
【００４３】
本発明で用いるデバイスモデルを導く手法は、上記の表面電位を求めることに基本を置くものである。デバイスの電位分布を与えるのはポアソン方程式である。デバイスは本来３次元構造であるが、チャネル幅方向では電流が一様に流れると仮定すると２次元構造に還元できる。また、電流がチャネル領域の長さに比べて極めて薄い表面層のみに流れると仮定した所謂チャージシートモデルが成り立つとすると１次元構造に還元できる。
【００４４】
本デバイスモデルは、これらの仮定に基づいて１次元のポアソン方程式を解くことが基本となる。以下に本デバイスモデルによりデバイス表面の電荷を求める手順の要点を述べる。
【００４５】
図２及び図３（ａ），（ｂ）はそれぞれ、本シミュレーション装置と解法する方程式との関係について説明するための図である。図２はデバイス（トランジスタ）の動作時の模式図であり、図３（ａ），（ｂ）はシミュレーションモデルと解法方程式の関係を示した模式図である。表面電荷は表面電位分布から求まる。この場合、ソース電極からドレイン電極までの電位の変化は緩やかであると仮定する所謂グラヂュアルチャネル（Gradual channel）近似を用いる（図２参照）。この近似を用いることでチャネル領域の電位分布はソース領域端の表面電位φＳ０とドレイン領域端の表面電位φＳＬの２点の電位から推定できる。そして、ソース領域端とドレイン領域端の表面電位φＳ０、φＳＬはそれぞれソース領域端とドレイン領域端の深さ方向の１次元ポアソン式及びガウスの法則を解くことで求められる（図３（ａ）参照）。
【００４６】
一方、シミュレーションモデルの対象としているデバイスは、絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴ、或いはＳＯＩ基板に形成したトランジスタである。これらのデバイスは、厚さが数十〜数百ｎｍと薄いことが特徴である。シリコン薄膜が薄いために、動作時にデバイス全体が空乏化している完全空乏化（Fully Depleted）、或いは部分空乏化（Partially Depleted）状態となっている。
【００４７】
即ち、シリコン薄膜の裏面の電位は零電位ではなく、ある値を持つ。この裏面電位はシリコン層の厚さ、不純物濃度、ゲート酸化膜の厚さなどのデバイス構造、及びゲート電圧によって決まる。これらにより表面電位と裏面電位は独立ではなく一定の関係を持ち、図３（ｂ）に示すようにゲート電極に誘起される電荷ＱＧは、半導体表面に誘起される反転層電荷ＱＩ、シリコン薄膜の空乏層電荷ＱＢ、及びトラップ準位に捕獲された電荷（トラップ電荷）Ｑｔｒａｐの和で表される（下式参照）。
【数２１】
【００４８】
また、ゲート電圧ＶＧＳと半導体表面電位φＳは下式の電荷平衡条件で関係付けられる。
【数２２】
【００４９】
ここで、Ｃｏｘはゲート酸化膜容量、Ｖｆｂはフラットバンド電圧である。
【００５０】
上記のような関係式を用いてチャネル領域のソース領域側端部及での表面電位φＳ０と裏面電位φｂ０、チャネルのドレイン領域側端部での表面電位φＳＬと裏面電位φｂＬが求められる。
【００５１】
以上の手順で求められたソース領域側端部、ドレイン領域側端部での表面電位φＳ０，φＳＬ、裏面電位φｂ０，φｂＬの４点の電位からドレイン電流Ｉｄｓが求まる。
【００５２】
本発明は、図１７（ａ）に示したような、シリコン薄膜中に存在するトラップ準位を、図１７（ｂ）に示すようにトランジスタが形成されるシリコン薄膜中で平均化しデバイスモデルに組み込むものである。
【００５３】
即ち、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入する。Ｎチャネル形のデバイスを例に取ると、
ポアソン式は
【数２３】
【００５４】
である。
【００５５】
ここで、ＮＴＤ＋、ＮＴＡ−は、それぞれイオン化したドナー型トラップ密度、イオン化したアクセプタ型トラップ密度、ｘはシリコン薄膜の表面から深さ方向の位置を表す変数である。
【００５６】
ポアソン式（１）を解くためには、（ＮＴＤ＋−ＮＴＡ−）をどのようにモデル化するかが課題となるが、本発明者等は、２次元デバイスシミュレーションを用いた解析の結果から、（ＮＴＤ＋−ＮＴＡ−）を、ポテンシャルの関数及びｘの関数として、次のように近似して表すことができることを見出した。
【数２４】
【００５７】
図７（ａ）及び図７（ｂ）は、チャネル長０．５μｍの薄膜トランジスタについて、ドレイン・ソース電圧１Ｖ、ゲート・ソース電圧０．４Ｖから５Ｖの範囲で、ポテンシャル及びｘ位置とシリコン薄膜中のイオン化したトラップ密度との関係を、２次元デバイスシミュレーションにより解析した結果を示す。
【００５８】
ここで、φＳはシリコン薄膜の表面電位、φｂはシリコン薄膜の裏面電位、ｔＳｉはシリコン薄膜の厚さ、Ｋはデバイスパラメータから算出される係数、ＮｔＳはシリコン薄膜表面でのイオン化したトラップ密度である。
【００５９】
図７（ａ）及び図７（ｂ）に示された結果は、上記の式（２）、（３）による近似が妥当であることを示している。
【００６０】
そうすると、シリコン薄膜表面でのイオン化したトラップ密度ＮｔＳをどのようにモデル化するかが次の課題となる。
【００６１】
多結晶シリコン中の欠陥分布の例としては、図５（ａ）に示すような２つの指数関数の和で表されるＤＯＳ（Density Of State）分布がよく知られており、次式で表すことができる。
【数２５】
【００６２】
図５（ｂ）に示すドナー（Donor）型トラップは正に帯電し、図５（ｃ）に示すアクセプタ（Acceptor）型トラップは負に帯電する。これらドナー型トラップ準位とアクセプタ型トラップ準位の２つの指数関数の和で多結晶シリコン中の欠陥分布を表すことができる。
【００６３】
しかし、このようなＤＯＳ分布を解析式としてモデル化すると処理時間の増大を招く。そこで２つの指数関数分布を１つの指数関数で表した図６に示したような簡略化モデルにより解析式が得られることが例えば非特許文献３などにより知られている。
【００６４】
本シミュレーションモデルでは、この簡略化したＤＯＳ分布モデルを利用し、且つトランジスタが形成される基板（シリコン薄膜）のトラップ準位を含めてモデル化している。
【００６５】
図４（ａ）に示す簡略化したモデルによるアクセプタ型トラップ準位のＤＯＳ分布について、トラップ準位に捕獲されるキャリア密度は、図４（ｂ）に示すようにトラップ準位密度ＮＴＡ（Ｅ）と分布関数（フェルミ・デイラック分布）ｆ（Ｅ）の積として求めることができる。
【００６６】
上記分布関数ｆ（Ｅ）は、次式で示される。
【数２６】
【００６７】
ここで、Ｅｆはフェルミエネルギー、ＶＴは熱電圧である。
【００６８】
これらの式から、ＮＴＤ＋−ＮＴＡ−は次の式で表される。
【数２７】
【００６９】
ここで、ＥＶ、ＥＣはそれぞれ価電子帯準位の最上位ポテンシャル、伝導帯準位の最下位ポテンシャルであり、ＥＦｐ、ＥＦｎはそれぞれ、ホールと電子の擬フェルミポテンシャル、ｇＣ１はトラップ濃度分布ピーク値、Ｅ１はトラップ濃度分布傾きである。
【００７０】
シミュレーションモデルにおいては、ホールと電子の擬フェルミポテンシャルを、表面電位、デバイスパラメータなどモデル内で使用される変数を用いて表す必要がある。本発明者等は、２次元デバイスシミュレーションによる解析結果から、シリコン薄膜表面においてＥＶ−ＥＦｐ、ＥＦｎ−ＥＣが電界強度の関数として表されることを見出した。
【００７１】
図８は、チャネル長０．５μｍのシリコン薄膜トランジスタについて、ゲート・ソース電圧を−１Ｖから５Ｖ、ゲート・ドレイン電圧を０．１Ｖから１Ｖの範囲で変化させたときの、ソース領域端表面及びドレイン領域端表面でのＥＦｎ−ＥＣと電界強度の関係について、２次元デバイスシミュレーションで解析した結果である。図８の結果は、シリコン薄膜表面におけるＥＦｎ−ＥＣを電界強度の関数で近似できることを示しており、従ってシリコン層表面のイオン化トラップ密度を、シリコン層表面の電界強度の関数として算出できる。
【００７２】
シリコン薄膜表面の電界強度ＥＳは、次の式で表される。
【数２８】
【００７３】
ここで、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、φＳはシリコン薄膜表面電位、ｔＯＸはゲート酸化膜厚である。
【００７４】
従って、シリコン薄膜表面におけるＥＶ−ＥＦｐ、ＥＦｎ−ＥＣがシリコン薄膜表面電位φＳから求められることになる。
【００７５】
実際にシリコン薄膜表面におけるＥＶ−ＥＦｐ、ＥＦｎ−ＥＣを算出するための近似式としては各種考えられるが、ここでは一例として次式を示す。
【数２９】
【００７６】
ここで、Ｅｓは、シリコン薄膜表面における電界強度である。
【００７７】
よって、上式（４）、（６）、（７）によりシリコン薄膜表面におけるイオン化したトラップ密度ＮｔＳが求められ、ポアソン式（１）を解くことができる。
【００７８】
これにより、シリコン薄膜の表面電位と裏面電位の関係をトラップされたキャリアの影響を考慮し求めることができ、チャネルのソース領域側端部での表面電位φＳ０と裏面電位φｂ０の関係、及びチャネルのドレイン領域側端部での表面電位φＳＬとφｂＬの関係は、それぞれ次の式で表される。
【数３０】
【００７９】
【数３１】
【００８０】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＮｔＳ０はチャネルのソース領域側端部表面におけるイオン化したトラップ電荷密度、ＮｔＳＬはチャネルのドレイン領域側端部表面におけるイオン化したトラップ電荷密度、ＫｔＳ０、及びＫｔＳＬは前記デバイスパラメータから算出される係数である。
【００８１】
次に、上式（４）、（６）、（７）を用いて求められるシリコン層表面のイオン化トラップ密度を利用して、本発明のシミュレーションモデルにおいて、表面電位、裏面電位を求める手順について詳しく説明する。
【００８２】
（１） ソース領域端での計算（表面電位φＳ０［Ｖ］、裏面ポテンシャルφｂ０［Ｖ］）
下式（１０）において、表面電位φＳ０と裏面ポテンシャルφｂ０の関係式として、上式(８）を用いて繰り返し計算を行い、表面電位φＳ０［Ｖ］を決定する。
【数３２】
【００８３】
但し
【数３３】
【００８４】
であり、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εＳｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、βは熱電圧の逆数でありｑ／ｋＴ、ＮｔＳ０はチャネルのソース側領域端表面でのイオン化したトラップ密度、Ｖｇｓはゲート・ソース間電圧、ｎｉは真性キャリア密度、ｔｏｘはゲート酸化膜厚、εｏｘはゲート酸化膜の誘電率である。
【００８５】
次に、求められた表面電位φＳ０と式（８）により、裏面ポテンシャルφｂ０を決定する。
【００８６】
（２）ドレイン領域端での計算（表面電位φＳＬ［Ｖ］、裏面ポテンシャルφｂＬ［Ｖ］）
下式（１１）において、表面電位φＳＬと裏面ポテンシャルφｂＬの関係式として、上式（９）を用いて繰り返し計算を行い、表面電位φＳＬ［Ｖ］、裏面ポテンシャルφｂＬ［Ｖ］を決定する。
【数３４】
【００８７】
但し
【数３５】
【００８８】
であり、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εＳｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、βは熱電圧の逆数であり、ｑ／ｋＴ、ＮｔＳＬはチャネルのドレイン側領域端でのイオン化したトラップ密度、Ｖｇｓはゲート・ソース間電圧、ｎｉは真性キャリア密度、ｔｏｘは酸化膜厚、εｏｘはゲート酸化膜の誘電率である。
【００８９】
次に、求められた表面電位φＳＬと式（９）により、裏面ポテンシャルφｂＬを決定する。
【００９０】
（３）ドレイン電流式
ドレイン電流をＩｄｓ［Ａ］とすると、（１），（２）節で計算した４つの電位（φＳ０［Ｖ］，φｂ０［Ｖ］，φＳＬ［Ｖ］，φｂＬ［Ｖ］）を用いて次式のように算出できる。
【数３６】
【００９１】
【数３７】
【００９２】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度である。
【００９３】
図９及び図１０はそれぞれ、上述したデバイスモデルによるシリコン薄膜中のＮチャネル型ＴＦＴのフィッティング結果を示している。図９はＶｇ−Ｉｄ特性であり、ゲート電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍ、ドレイン電圧Ｖｄは０．１［Ｖ］と３．１［Ｖ］、キャリアの移動度μは１９０（ｃｍ２／Ｖｓ）、フラットバンド電圧Ｖｆｂは−１．８［Ｖ］、トラップ濃度分布ピーク値ｇＣ１は４×１０１９、トラップ濃度分布傾きＥ１は０．１３、基板不純物濃度ＮＳＵＢは１×１０１６の条件である。
【００９４】
図１０はＶｄ−Ｉｄ特性であり、ドレイン電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍであり、ゲート電圧Ｖｇを１［Ｖ］、２［Ｖ］、３［Ｖ］、４［Ｖ］、５［Ｖ］の条件で変化させている。
【００９５】
図９の伝達特性を見ると、弱反転領域から強反転領域まで実測結果をよく模擬できていることが分かる。また、図１０の出力特性の結果も実測値と計算値（シミュレーション値）がほぼ一致していることが分かる。フィッティングの際に調整したデバイスパラメータはキャリアの移動度μ、フラットバンド電圧Ｖｆｂ、トラップ分布に係わるパラメータｇＣ１（トラップ濃度分布を与えるピーク濃度）、トラップ濃度分布傾きＥ１の合計４個のみであり、従来モデルが数十個程度あるのに比べて格段に少ない。この他のデバイス構造に係わるチャネル幅Ｗ、チャネル長Ｌ、基板不純物濃度ＮＳＵＢには既知の値を用いる。
【００９６】
図１１（ａ），（ｂ）はそれぞれ、Ｎチャネル型ＴＦＴの欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示している。この図１１（ａ），（ｂ）は基板不純物濃度を１×１０１６（ｃｍ−３）と３×１０１６（ｃｍ−３）の２水準に、ピーク濃度ｇＣ１を０，１×１０１８（ｃｍ−３），２×１０１８（ｃｍ−３）の３水準に変化させた場合を示している。基板不純物濃度ＮＳＵＢは、３×１０１６（ｃｍ−３）と１×１０１６（ｃｍ−３）である。
【００９７】
ピーク濃度ｇＣ１の値が大きくなるほどゲート電圧の増加による表面電位の立ち上がりが緩やかになって行くことが分かる。また、基板不純物濃度ＮＳＵＢが大きな３×１０１６（ｃｍ−３）の方が１×１０１６（ｃｍ−３）の場合に比べて同じゲート電圧に対する表面電位は小さい。これは基板不純物濃度が大きいほど半導体表面に反転層が形成される電圧が高くなることに対応している。
【００９８】
このように、本シミュレーションモデルは、トランジスタの直流特性を弱反転領域から強反転領域まで高い精度で表すことができ、特に多結晶シリコン（Polysilicon）ＴＦＴに固有な結晶欠陥に起因する弱反転領域での電圧−電流特性を正確に模擬することができる。また、本デバイスモデルは物理モデルに基づくため、チャネル幅やチャネル長が変わった場合でも利用でき、汎用性が高い設計用ツールとして使用できる。更に、上記デバイスモデルは、実デバイスの特性とのフィッティングに用いられるパラメータの数が従来モデルに比べて少ないため、短時間でのデバイスパラメータ抽出が可能となる。
【００９９】
以下、上記デバイスモデルを用いたシミュレーション装置、シミュレーション方法、及び半導体装置の製造方法について第１乃至第４の実施形態により詳しく説明する。
【０１００】
［第１の実施形態］
次に、ＴＦＴやＳＯＩトランジスタのデバイス特性をシミュレートするシミュレーション装置の実施形態を図１を参照して説明する。このシミュレーション装置１は、シミュレーション専用に構成しても良いが、例えばコンピュータの各装置を対応させて実現することもでき、本実施形態ではパーソナルコンピュータを用いる場合を例にとって説明する。
【０１０１】
シミュレーション装置１は、入力装置１１、記憶装置（メモリ）１２、中央処理装置１４及び出力装置１７を備えており、これらの装置をバスライン１３などの信号伝送路で共通接続している。
【０１０２】
入力装置１１は、例えばキーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置からなるものである。
【０１０３】
記憶装置１２は、例えば半導体メモリやハードディスクなどからなり、第１、第２、第３ファイル１２１〜１２４を記憶している。第１ファイル１２１には、上述したデバイスモデル式、デバイスパラメータの初期値、実測Ｖ−Ｉ特性などのデータが記録されている。第２ファイル１２２には、ＴＦＴやＳＯＩトランジスタなどのデバイスのチャネル表面、裏面におけるモデル変数（第1イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）などのデータが記録されている。
【０１０４】
第３のファイル１２３には、ＴＦＴやＳＯＩトランジスタなどのデバイスのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性のデータが記録されている。第４のファイル１２４には、多種のＴＦＴやＳＯＩトランジスタなどデバイスのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性のデータが記録されている。
【０１０５】
中央処理装置（ＣＰＵ）１４は、制御装置１５及び演算装置１６などを備え、これらが相互に接続されて構成されている。
【０１０６】
出力装置１７は、モニタ、プリンタ及び記録装置などにより構成される。
【０１０７】
次に、上記図１に示したシミュレーション装置におけるデバイスパラメータの抽出方法を説明する。
【０１０８】
キーボードや種々のデータ読み取り装置などの入力装置１１から、例えばデバイスモデル式、デバイスパラメータの初期値及び実測したデバイスの特性、例えばＶ−Ｉ特性のデータを入力し、中央処理装置１４の制御によりバスライン１３を介して記憶装置１２、例えばパーソナルコンピュータ内の半導体メモリやハードディスクに記憶する。
【０１０９】
これら入力されたデータ群は、中央処理装置１４によりＶ−Ｉ特性を計算するためにバスライン１３を介して中央処理装置１４中の制御装置１５と演算装置１６へ送られる。
【０１１０】
そして、中央処理装置１４中の制御装置１５は、ドレイン電圧、ゲート電圧を変化させたときのソース領域、ドレイン領域端の表面のイオン化トラップ密度（第1イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ）、表面電位、裏面電位（第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）などを演算装置１６を制御して計算させる。その後、中央処理装置１４は、得られた計算結果を第２ファイル１２２のテーブル（表面電位、裏面電位テーブル）に保存制御する。
【０１１１】
次に、中央処理装置１４は、第２のファイル１２２に記録されたテーブルを読み出し、第１ファイル１２１からデバイスモデル式を読み出して演算装置１６により演算し、出力特性のＶｄ−Ｉｄ特性、並びに伝達特性のＶｇ−Ｉｄ特性を求め出力する。中央処理装置１４は、得られた結果を入力データに関連付けて第３、第４のファイル１２３，１２４のテーブルに保存制御する。
【０１１２】
中央処理装置１４は、最後に、得られたＶ−Ｉ特性をモニタやプリンタなどの出力装置１７に出力制御する。また、中央処理装置１４は、抽出されたデバイスパラメータを出力装置１７から導出する制御をする。この際、中央処理装置１４は、必要に応じて実測したＶ−Ｉ特性と共に同一表示面内にシミュレーション結果を対比させ、モニタに図９に示したようなグラフをカラー表示させる制御をすることもできる。
【０１１３】
このようなデバイスパラメータの抽出方法を用いるシミュレーション装置によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１１４】
しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１１５】
更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及びアクセプタ形欠陥濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１１６】
なお、上記第１の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明した。しかし、上記Ｖ−Ｉ特性は、半導体メモリやハードディスクなどの記憶装置１２に予め所望の目標値を記憶させておいても良く、予め複数の目標値を記憶させておき、これらの特性の中から上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で所望の目標値を選択しても良い。
【０１１７】
［第２の実施形態］
図１２は、本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャートである。この図１２では、デバイスパラメータの抽出に着目して手順を示しており、図１に示したような構成のシミュレーション装置の動作を例にとっている。
【０１１８】
先ず、入力装置１１から入力データとしてデバイスモデル式、デバイスパラメータの初期値、実測したＶ−Ｉ特性を入力し、バスライン１３を介して記憶装置１２に記憶する（ＳＴＥＰ１）。上記デバイスパラメータの初期値には、デバイス構造によって決まっているチャネル幅Ｗ、チャネル長Ｌ、酸化膜厚ｔｏｘ及びシリコン薄膜厚ｔｓｉと、実測したＶ−Ｉ特性のフィッティングパラメータであるキャリアの移動度μや、トラップ濃度パラメータ（トラップ濃度分布を与えるピーク濃度）ｇＣ１などがある。また、実測したＶ−Ｉ特性は、Ｖｇ−Ｉｄ特性とＶｄ−Ｉｄ特性である。これらのデータは、例えば半導体メモリやハードディスクなどからなる記憶装置１２に第１、第２、第３ファイルとして記憶する。
【０１１９】
次に、入力装置１１からデバイス（トランジスタ）の各電極（ソース、ドレイン、ゲート）に与える電圧Ｖｄ，Ｖｇを入力して電圧条件を設定する（ＳＴＥＰ２）。この電圧条件も記憶装置１２に記憶する。
【０１２０】
この電圧条件のもとで、中央処理装置１４中の演算装置１６によりトランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部のイオン化トラップ密度（第１イオン化トラップ密度ＮｔＳ０）、及びトランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部のイオン化トラップ密度（第２イオン化トラップ密度ＮｔＳＬ）を算出し（ＳＴＥＰ３）、引き続きソース領域端、ドレイン領域端の表面電位と裏面電位（第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）を算出する（ＳＴＥＰ４）。
【０１２１】
これら第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを用い、前述したデバイスモデル式に従って演算装置１６で演算し、ドレイン電流Ｉｄｓを求める（ＳＴＥＰ５）。
【０１２２】
次に、トランジスタに与える電圧条件をΔＶだけ変更し、Ｖ＝Ｖ＋ΔＶにした場合について同様な手順でドレイン電流Ｉｄｓを求める（ＳＴＥＰ６）。
【０１２３】
このようにして、目標電圧範囲（Ｖ＝Ｖｍａｘ）のＶ−Ｉ特性が得られるまで計算を繰り返す（ＳＴＥＰ７）。
【０１２４】
続いて、本シミュレーションにより得られたＶ−Ｉ特性を、実測したＶ−Ｉ特性と比較する（ＳＴＥＰ８）。
【０１２５】
この比較で実測値とシミュレーション値の誤差が目標範囲に入っているか否かを判定し、目標誤差を上回った場合にはキャリアの移動度μ、フラットバンド電圧Ｖｆｂ、トラップ分布パラメータ（トラップ濃度ピーク値）ｇＣ１、及びトラップ濃度分布傾きＥ１などのパラメータを変更して再度、電圧−電流特性を求める（ＳＴＥＰ９）。
【０１２６】
この手順を誤差が目標範囲に入るまで繰り返す。
【０１２７】
そして、目標範囲に入ったとき、そのとき使用したデバイスパラメータが抽出するパラメータとなり、このパラメータμ１，Ｖｆｂ１，ｇＣ１，Ｅ１，…を出力する（ＳＴＥＰ１０）。
【０１２８】
このようなデバイスパラメータの抽出方法を用いるシミュレーション方法によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１２９】
しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１３０】
更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１３１】
なお、本第２の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、上記第１の実施形態と同様に記憶装置１２に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で選択しても良い。
【０１３２】
［第３の実施形態］
図１３は、本発明の第３の実施形態について説明するためのもので、上述したシミュレーション装置及びシミュレーション方法を回路解析シミュレータに適用する場合の概略構成を模式的に示している。
【０１３３】
回路解析シミュレータ３１は、例えばコンピュータの各装置を対応させて実現しており、ここではパーソナルコンピュータを用いた例について説明する。即ち、図１に示した装置と同様に、回路解析シミュレータ３１は入力装置１１、記憶装置（メモリ）１２、中央処理装置１４（制御装置１５、演算装置１６）及び出力装置１７などを備え、これらの装置をバスライン１３で共通接続した構成になっている。
【０１３４】
上記入力装置１１から、トランジスタのデバイスモデル式とデバイスパラメータの初期値に加えて、デバイスパラメータ、回路図及び回路駆動条件を入力する。上記記憶装置１２には、上記入力装置１１から入力したデバイスモデル式とデバイスパラメータの初期値、トランジスタの所望するＶ−Ｉ特性に加えて、制御装置１５を制御するための命令を記述したプログラムも予め記憶する。
【０１３５】
上記記憶装置１２に記憶したプログラムに従って制御装置１５で上記演算装置１６を制御し、上記入力装置１３から入力したデバイスパラメータ、回路図及び回路駆動条件に基づいて演算を行う。上記出力装置１７は、上記演算装置１６で演算した結果をモニタやプリンタなどから出力する。
【０１３６】
上記のような構成の回路解析シミュレータ３１には、回路解析用デバイスモデル３２の他に回路図３３をネットリスト又は図形の形で入力する。上記デバイスモデル３２には、第２，第３の実施形態で説明したようにして抽出されたデバイスパラメータ３４を入力し、デバイスモデルを回路解析シミュレータ３１に入力するようになっている。
【０１３７】
この他に、回路解析シミュレータ３１には、回路の駆動条件３５を決めるデータが必要である。これらの入力条件を与えた後、所定の回路シミュレーションを行い、回路動作波形３６を得る。この回路動作波形３６は、目的によりグラフィック出力や時間対電流或いは電圧の出力データの形で与える。
【０１３８】
上記のような構成並びに方法によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１３９】
しかも、トランジスタの物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１４０】
更に、単結晶シリコンに比べて複雑な物理機構を持つシリコン薄膜中にソース、ドレイン領域を形成したトランジスタであっても、キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１４１】
［第４の実施形態］
図１４及び図１５（ａ），（ｂ）はそれぞれ、本発明の第４の実施形態について説明するためのもので、図１４は上述した回路解析シミュレータを回路設計に適用する場合の概略的な手順を示すフローチャート、図１５（ａ），（ｂ）は概略構成を示すブロック図及び出力波形図である。図１４では、画素表示パネルの設計からパネル製作までの流れを例にとって示している。この例では、駆動回路を設計する段階で図１５（ａ）に示すようなシミュレーション装置を用いて回路性能予測を行う。
【０１４２】
駆動回路を、ガラス基板上に形成した多結晶シリコン又はアモルファスシリコン上に形成するシステムオンガラス或いはシステムオンパネルの技術においては、ガラス基板上に形成したシリコン薄膜にはトラップ準位の存在が避けられない。このため、トラップ準位を考慮したシミュレーションモデルによる回路性能予測が重要となる。レーザ結晶化技術の進展と共に、駆動回路のみならず入力シリアル信号をパラレル信号に変換し、更に画像アナログ信号へと変換する各種変換回路も取り込んで入力信号から画像表示までの全ての回路を基板上のシリコン薄膜上に内蔵することが最終的な目標である。
【０１４３】
先ず、製造する半導体装置であるパネルの目標性能を決め（ＳＴＥＰ１）、この目標性能を実現するためのパネル全体の概略設計を行う（ＳＴＥＰ２）。パネル全体の概略設計が終わると、パネルの個々の要素設計を行う（ＳＴＥＰ３）。要素設計にはパネル内のレイアウト設計（ＳＴＥＰ３−１）、画素設計（ＳＴＥＰ３−２）及び駆動回路設計（ＳＴＥＰ３−３）などがある。駆動回路設計においては、上述したデバイスモデル式を使用して回路設計シミュレーションを行う（ＳＴＥＰ４）。
【０１４４】
そして、この予測結果に基づいて駆動回路の種々のパラメータを変更し、目標性能、換言すれば最適な性能を得るようにしてパネル製作を行う（ＳＴＥＰ５）。
【０１４５】
次に、駆動回路の設計を行うためのシミュレーション装置について図１５（ａ）により詳しく説明する。シミュレーション装置は、キーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置などの入力装置４１、制御装置４３と演算装置４４を含む中央処理装置（ＣＰＵ）４５、半導体メモリ或いはハードディスクなどの記憶装置４６、及びモニタ、プリンタ及び記録装置などの出力装置４７を備えている。これらの装置を、バスライン４８などの信号伝送路で共通接続している。このシミュレーション装置は、例えばコンピュータの各装置を対応させて実現でき、パーソナルコンピュータを用いることもできる。
【０１４６】
上記制御装置４３と演算装置４４は種々の処理を行う中央処理装置４５を構成している。上記制御装置４３で入力装置４１、演算装置４４、記憶装置４６及び出力装置４７などの動作を制御する。また、上記記憶装置４６には、表面電位や閾値電圧の演算式、デバイス特性の演算式、ＭＯＳＦＥＴの演算式などに加えて、制御装置４３を制御するための命令を記述したプログラムを記憶している。このプログラムに従って、デバイスパラメータ、回路図及び回路駆動条件に基づいて演算装置４４で演算し、回路特性をシミュレートする。
【０１４７】
先ず、デバイスモデル式、デバイスパラメータの初期値、回路図、駆動回路条件などの入力データを入力装置４１から入力し、中央処理装置４５の制御に基づいて記憶装置４６にそれぞれファイル４６１，４６２，４６３，４６４，４６５として記憶する。例えばファイル４６１はデバイスモデル式、ファイル４６２はデバイスパラメータとその初期値、ファイル４６３は実測Ｖ−Ｉ特性、ファイル４６４は回路図、ファイル４６５は回路駆動条件に対応する。これらの入力データはバスライン４８を介して制御装置４３及び演算装置４４に供給し、演算装置４４で目的とする回路の出力特性を計算する。この出力特性は、例えば各ノード（ノードＡ、ノードＢ、…）の電圧、電流の時間変化で表したファイル４６６として記憶装置４６に記憶する。
【０１４８】
そして、図１５（ｂ）に示すように、出力装置４７から上記記憶装置４６に記憶したファイル４６６で表した電源電圧や各ノードの電圧、電流の時間変化などのシミュレーション結果を出力する。
【０１４９】
そして、上記計算によって得た入力データと出力特性の関係を駆動回路設計のデータとして利用し、目標性能（最適な性能）を得るようにパネル製作を行う。
【０１５０】
上記のような製造方法並びにシミュレーション装置によれば、回路設計シミュレーションにより試作段階での回路性能の検証を効率的に行うことができる。これによって、絶縁基板上のシリコン薄膜中に形成したトランジスタ及びこのトランジスタを含む回路の特性を最適化できる。
【０１５１】
なお、上記第４の実施形態では、入力装置４１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、記憶装置４６に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置４１から入力したデバイスパラメータの初期値に基づいて中央処理装置４５で選択しても良いのは勿論である。
【０１５２】
以上第１乃至第４の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【産業上の利用可能性】
【０１５３】
本発明は、ガラス基板上の擬似単結晶中に形成された駆動回路を持つ液晶表示装置や有機ＥＬ表示装置などに適用が可能である。また、入力デイジタル信号を画像表示信号に変換する変換回路や種々の信号変換回路をガラス基板上に形成した所謂システムオンパネルにも適用できる。更に、ＳＯＩ基板に形成された半導体集積回路装置にも適用が可能である。
【図面の簡単な説明】
【０１５４】
【図１】本発明の第１の実施形態に係るシミュレーション装置の概略構成を示す模式図。
【図２】本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイス（トランジスタ）の動作時の模式図。
【図３】本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイスモデルと解法方程式の関係を示した模式図。
【図４】デバイスモデルに用いるトラップ欠陥濃度分布と、トラップ準位と捕獲されたキャリアとの関係を示す図。
【図５】多結晶シリコン中の欠陥分布の例を示す図。
【図６】２つの指数関数分布を１つの指数関数で表した簡略化モデルを示す図。
【図７】シリコン薄膜内のイオン化したトラップ電荷密度について、２次元デバイスシミュレーションによる解析結果を示す図。
【図８】シリコン薄膜表面における、ＥＣ−ＥＦｎと表面の電界強度の関係についての、２次元デバイスシミュレーションによる解析結果を示す図。
【図９】本発明で用いるデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶｇ−Ｉｄ特性図。
【図１０】本発明のデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶｄ−Ｉｄ特性図。
【図１１】欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示す図。
【図１２】本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャート。
【図１３】本発明の第３の実施形態について説明するためのもので、シミュレーションモデルを回路解析シミュレータに適用する場合の概略構成を示すブロック図。
【図１４】本発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、回路設計シミュレーションを利用した画像表示パネルの設計から製作までの流れを示す図。
【図１５】図１２における駆動回路の設計シミュレーションを実現するシミュレーション方法とその装置について説明するための模式図。
【図１６】ピースワイズモデルの問題点について説明するための図。
【図１７】多結晶シリコンの実体図（粒／粒界）とモデル化した構造を比較して示す図。
【符号の説明】
【０１５５】
１１，４１…入力装置、１２，４６…記憶装置、１３，４８…バスライン（信号伝送路）、１４，４５…中央処理装置、１５，４３…制御装置、１６，４４…演算装置、１７，４７…出力装置、ＮｔＳ０…トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部のイオン化したトラップ密度（第１イオン化トラップ密度）、ＮｔＳＬ…トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部のイオン化したトラップ密度（第２イオン化トラップ密度）、φＳ０…ソース領域端の表面電位（第１電位）、φｂ０…ソース領域端の裏面電位（第２電位）、φＳＬ…ドレイン領域端の表面電位（第３電位）、φｂＬ…ドレイン領域端の裏面電位（第４電位）、Ｗ…トランジスタのチャネル幅、Ｌ…トランジスタのチャネル長、μ…キャリアの移動度、ＩＤＤ…表面電荷総量、β…熱電圧の逆数、Ｃｏｘ…ゲート酸化膜容量、ｑ…電気素量、εｓｉ…シリコンの誘電率、ＮＳＵＢ…基板不純物濃度、Ｖｇ’…ゲート・ソース間電圧からフラットバンド電圧を引いた電圧、γ…基板バイアス効果の係数、εｏｘ…酸化膜の誘電率、ｎｉ…真性キャリア密度、ｔｓｉ…シリコン薄膜厚、ｔｏｘ…ゲート酸化膜厚、Ｖｆｂ…フラットバンド電圧、ＮＴＡ（Ｅ）…アクセプタ型トラップ準位、ＮＴＤ（Ｅ）…ドナー型トラップ準位、Ｅｇ…バンドギャップ、ｇＣ１…トラップ濃度分布ピーク値、Ｅ…エネルギー、ＥＣ…伝導体エネルギー、Ｅ１…トラップ濃度分布傾き、ＥＶ…価電子帯エネルギー、ＥＳ０…ソース領域端表面の電界強度、ＥＳＬ…ドレイン領域端表面の電界強度。
【特許請求の範囲】
【請求項１】
絶縁基板上のシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬと、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出し、これら第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉｄｓを算出する演算装置とを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域として働くシリコン薄膜のソース領域側端部の表面における電界強度、及び前記チャネル領域として働くシリコン薄膜のドレイン領域側端部の表面における電界強度の関数として算出する
ことを特徴とするシミュレーション装置。
【請求項２】
前記第２電位φｂ０は、第１電位φＳ０を用いて次の式で表され、
【数１】
前記第４電位φｂＬは、前記第３電位φＳＬを用いて次の式で表される
【数２】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＫｔＳ０及びＫｔＳＬは前記デバイスパラメータから算出される係数、
ことを特徴とする請求項１に記載のシミュレーション装置。
【請求項３】
前記第１イオン化トラップ密度ＮｔＳ０は下式で表され、
【数３】
更に、前記第２イオン化トラップ密度ＮｔＳＬは下式で表される
【数４】
ここで、ＥＳ０、ＥＳＬはそれぞれチャネル領域として働くシリコン薄膜のソース領域端部表面及びドレイン領域端部表面における電界強度、ＫＥＳ０、ＫＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇＣ１は前記シリコン薄膜中のトラップ濃度分布ピーク値、Ｅ１は前記シリコン薄膜中のトラップ濃度分布傾き、
ことを特徴とする請求項１又は２に記載のシミュレーション装置。
【請求項４】
前記ドレイン電流式は下式で表される
【数５】
【数６】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、
ことを特徴とする請求項１乃至３いずれか１つの項に記載のシミュレーション装置。
【請求項５】
前記記憶装置は、前記入力装置から入力した前記トランジスタの所望する電圧−電流特性を更に記憶し、
前記入力装置、前記記憶装置及び前記演算装置を制御し、前記トランジスタの前記記憶装置に記憶した所望の電圧−電流特性と、前記演算装置による演算の結果得たドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較し、許容誤差以下になるまでデバイスパラメータを変更してモデルパラメータを得るための制御を行う制御装置と、
前記制御装置で制御され、前記演算装置による演算で得られたモデルパラメータを出力する出力装置と
を更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載のシミュレーション装置。
【請求項６】
前記所望の電圧−電流特性は、試作したトランジスタを実測した電圧−電流特性を前記入力装置から入力し、前記記憶装置に記憶させたものであることを特徴とする請求項５に記載のシミュレーション装置。
【請求項７】
前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路駆動条件を更に記憶し、
前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項５又は６に記載のシミュレーション装置。
【請求項８】
絶縁基板上の多結晶シリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬをそれぞれ算出するステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出するステップと、
これらの算出した第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップとを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部表面における電界強度の関数として算出することを特徴とするシミュレーション方法。
【請求項９】
前記第２電位φｂ０は、前記第１電位φＳ０を用いて次の式で表され、
【数７】
前記第４電位φｂＬは、前記第３電位φＳＬを用いて次の式で表される
【数８】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＫｔＳ０及びＫｔＳＬは前記デバイスパラメータから算出される係数、
ことを特徴とする請求項８に記載のシミュレーション方法。
【請求項１０】
前記第１イオン化トラップ密度ＮｔＳ０は下式で表され、
【数９】
更に、前記第２イオン化トラップ密度ＮｔＳＬは下式で表される
【数１０】
ここで、ＥＳ０、ＥＳＬはそれぞれチャネルのソース端部表面及びドレイン端部表面における電界強度、ＫＥＳ０、ＫＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇＣ１は前記シリコン薄膜中のトラップ濃度分布ピーク値、Ｅ１は前記シリコン薄膜中のトラップ濃度分布傾き、
ことを特徴とする請求項８又は９に記載のシミュレーション方法。
【請求項１１】
前記ドレイン電流Ｉｄｓは下式で表される
【数１１】
【数１２】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、
ことを特徴とする請求項８乃至１０いずれか１つの項に記載のシミュレーション方法。
【請求項１２】
前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性と、演算によって求めた前記ドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと
を更に具備することを特徴とする請求項８乃至１１いずれか１つの項に記載のシミュレーション方法。
【請求項１３】
前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項１２に記載のシミュレーション方法。
【請求項１】
絶縁基板上のシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬと、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出し、これら第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉｄｓを算出する演算装置とを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域として働くシリコン薄膜のソース領域側端部の表面における電界強度、及び前記チャネル領域として働くシリコン薄膜のドレイン領域側端部の表面における電界強度の関数として算出する
ことを特徴とするシミュレーション装置。
【請求項２】
前記第２電位φｂ０は、第１電位φＳ０を用いて次の式で表され、
【数１】
前記第４電位φｂＬは、前記第３電位φＳＬを用いて次の式で表される
【数２】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＫｔＳ０及びＫｔＳＬは前記デバイスパラメータから算出される係数、
ことを特徴とする請求項１に記載のシミュレーション装置。
【請求項３】
前記第１イオン化トラップ密度ＮｔＳ０は下式で表され、
【数３】
更に、前記第２イオン化トラップ密度ＮｔＳＬは下式で表される
【数４】
ここで、ＥＳ０、ＥＳＬはそれぞれチャネル領域として働くシリコン薄膜のソース領域端部表面及びドレイン領域端部表面における電界強度、ＫＥＳ０、ＫＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇＣ１は前記シリコン薄膜中のトラップ濃度分布ピーク値、Ｅ１は前記シリコン薄膜中のトラップ濃度分布傾き、
ことを特徴とする請求項１又は２に記載のシミュレーション装置。
【請求項４】
前記ドレイン電流式は下式で表される
【数５】
【数６】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、
ことを特徴とする請求項１乃至３いずれか１つの項に記載のシミュレーション装置。
【請求項５】
前記記憶装置は、前記入力装置から入力した前記トランジスタの所望する電圧−電流特性を更に記憶し、
前記入力装置、前記記憶装置及び前記演算装置を制御し、前記トランジスタの前記記憶装置に記憶した所望の電圧−電流特性と、前記演算装置による演算の結果得たドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較し、許容誤差以下になるまでデバイスパラメータを変更してモデルパラメータを得るための制御を行う制御装置と、
前記制御装置で制御され、前記演算装置による演算で得られたモデルパラメータを出力する出力装置と
を更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載のシミュレーション装置。
【請求項６】
前記所望の電圧−電流特性は、試作したトランジスタを実測した電圧−電流特性を前記入力装置から入力し、前記記憶装置に記憶させたものであることを特徴とする請求項５に記載のシミュレーション装置。
【請求項７】
前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路駆動条件を更に記憶し、
前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項５又は６に記載のシミュレーション装置。
【請求項８】
絶縁基板上の多結晶シリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度ＮｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度ＮｔＳＬをそれぞれ算出するステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φＳ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φｂＬをそれぞれ算出するステップと、
これらの算出した第１イオン化トラップ密度ＮｔＳ０、第２イオン化トラップ密度ＮｔＳＬ、第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップとを具備し、
前記第１イオン化トラップ密度ＮｔＳ０、及び第２イオン化トラップ密度ＮｔＳＬは、それぞれ前記チャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部表面における電界強度の関数として算出することを特徴とするシミュレーション方法。
【請求項９】
前記第２電位φｂ０は、前記第１電位φＳ０を用いて次の式で表され、
【数７】
前記第４電位φｂＬは、前記第３電位φＳＬを用いて次の式で表される
【数８】
ここで、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、ｔＳｉはシリコン薄膜の厚さ、ｑは電気素量、ＫｔＳ０及びＫｔＳＬは前記デバイスパラメータから算出される係数、
ことを特徴とする請求項８に記載のシミュレーション方法。
【請求項１０】
前記第１イオン化トラップ密度ＮｔＳ０は下式で表され、
【数９】
更に、前記第２イオン化トラップ密度ＮｔＳＬは下式で表される
【数１０】
ここで、ＥＳ０、ＥＳＬはそれぞれチャネルのソース端部表面及びドレイン端部表面における電界強度、ＫＥＳ０、ＫＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇＣ１は前記シリコン薄膜中のトラップ濃度分布ピーク値、Ｅ１は前記シリコン薄膜中のトラップ濃度分布傾き、
ことを特徴とする請求項８又は９に記載のシミュレーション方法。
【請求項１１】
前記ドレイン電流Ｉｄｓは下式で表される
【数１１】
【数１２】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉｄｄは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、ＮＳＵＢは基板不純物濃度、
ことを特徴とする請求項８乃至１０いずれか１つの項に記載のシミュレーション方法。
【請求項１２】
前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性と、演算によって求めた前記ドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと
を更に具備することを特徴とする請求項８乃至１１いずれか１つの項に記載のシミュレーション方法。
【請求項１３】
前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項１２に記載のシミュレーション方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−６２４４１（Ｐ２０１０−６２４４１Ａ）
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願番号】特願２００８−２２８４０９（Ｐ２００８−２２８４０９）
【出願日】平成２０年９月５日（２００８．９．５）
【出願人】（５０１２８６６５７）株式会社 液晶先端技術開発センター (161)
【Ｆターム（参考）】
【公開日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願日】平成２０年９月５日（２００８．９．５）
【出願人】（５０１２８６６５７）株式会社 液晶先端技術開発センター (161)
【Ｆターム（参考）】
[ Back to top ]