ソースフォロア回路
【課題】消費電力の増加を抑制しつつ、負荷回路からのキックバックを抑制する。
【解決手段】ＭＯＳトランジスタＭ１１と、ゲートおよびドレイン間がダイオード接続されたＭＯＳトランジスタＭ１２と、電流源Ｃ１１とを直列接続してソースフォロア回路１０を構成する。ＭＯＳトランジスタＭ１１のゲートに入力された、ソースフォロア回路１０への入力信号Ｖｉｎは、ＭＯＳトランジスタＭ１１によりほぼ１倍の利得で出力され、さらに、ダイオード接続されたＭＯＳトランジスタＭ１２でほぼ１倍の利得で出力され、これがソースフォロア回路１０の出力信号Ｖｏｕｔとして出力されるため、結果的に、１段構成のソースフォロア回路と同様の動作をするが、その消費電力は少なくてすむ。
【解決手段】ＭＯＳトランジスタＭ１１と、ゲートおよびドレイン間がダイオード接続されたＭＯＳトランジスタＭ１２と、電流源Ｃ１１とを直列接続してソースフォロア回路１０を構成する。ＭＯＳトランジスタＭ１１のゲートに入力された、ソースフォロア回路１０への入力信号Ｖｉｎは、ＭＯＳトランジスタＭ１１によりほぼ１倍の利得で出力され、さらに、ダイオード接続されたＭＯＳトランジスタＭ１２でほぼ１倍の利得で出力され、これがソースフォロア回路１０の出力信号Ｖｏｕｔとして出力されるため、結果的に、１段構成のソースフォロア回路と同様の動作をするが、その消費電力は少なくてすむ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースフォロア回路に関する。
【背景技術】
【０００２】
従来、ソースフォロア回路は、構造の単純さや入力容量が小さいなどの理由から、固体撮像装置等の出力回路や、ＣＣＤインターフェースＡＦＥの入力バッファ等として、多くのアプリケーションで使用されている。
これらのソースフォロア回路では、負荷回路からの、ソース―ゲート間寄生容量を媒介とした入力へのキックバックを抑制する目的で、直列に接続された複数段のソースフォロア部で構成されていることが多い（例えば、特許文献１参照）。
【０００３】
図４は、従来技術による複数段構成のソースフォロア回路４０の一例を示したものであり、Ｎ型ＭＯＳトランジスタからなるソースフォロア部を２段従属に接続した場合を示している。
図４に示す複数段構成のソースフォロア回路４０は、初段のソースフォロア回路ＳＦ１を構成するＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ４１および電流源Ｃ４１と、２段目のソースフォロア部ＳＦ２を構成するＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ４２および電流源Ｃ４２と、を備える。
【０００４】
ＭＯＳトランジスタＭ４１のドレインは電源ＶＤＤに接続され、ソースには電流源Ｃ４１が接続される。同様にＭＯＳトランジスタＭ４２のドレインは電源ＶＤＤに接続され、ソースには電流源Ｃ４２が接続される。
そして、ＭＯＳトランジスタＭ４１のゲートには、ソースフォロア回路４０への入力信号Ｖｉｎが入力され、ＭＯＳトランジスタＭ４１のソース電位が、入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔ１として出力される。この出力信号Ｖｏｕｔ１がＭＯＳトランジスタＭ４２のゲートに入力され、ＭＯＳトランジスタＭ４２のソース電位が、初段のソースフォロア部ＳＦ１から入力された出力信号Ｖｏｕｔ１に応じた出力信号Ｖｏｕｔとして出力され、図示しない負荷回路に供給される。
【０００５】
この回路の入出力間の寄生容量は、２段それぞれのソースフォロア回路ＳＦ１およびＳＦ２のソース−ゲート間の寄生容量の直列接続となるため、非常に小さくなりキックバックも大幅に抑制できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３３０９４６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４のように複数段構成のソースフォロア回路の場合、ソースフォロア部を複数必要とするため、その分、消費電流の増加につながるという問題がある。
本発明は、上記した点を鑑みてなされたものであり、消費電力の増加を抑制しつつ、負荷回路からのキックバックの影響を抑制することの可能なソースフォロア回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の請求項１にかかるソースフォロア回路は、入力ＭＯＳトランジスタと、当該入力ＭＯＳトランジスタと直列に接続された電流供給用の電流源と、前記入力ＭＯＳトランジスタと前記電流源との間にこれらと直列に接続され且つドレインおよびゲート間がダイオード接続されたＭＯＳトランジスタと、を備えることを特徴としている。
また、請求項２にかかる発明は、請求項１記載のソースフォロア回路において、前記入力ＭＯＳトランジスタと前記電流源との間に、直列に接続された複数の前記ダイオード接続されたＭＯＳトランジスタを備えることを特徴としている。
さらに、請求項３にかかる発明は、請求項１または請求項２記載のソースフォロア回路において、前記入力ＭＯＳトランジスタおよび前記ダイオード接続されたＭＯＳトランジスタは、それぞれ基板電位とソース電位とが同電位であることを特徴としている。
【発明の効果】
【０００９】
１段構成のソースフォロア回路であっても、負荷回路からのキックバックの影響を低減することができるため、その分、消費電流を抑制することができる。
特に、入力ＭＯＳトランジスタおよび、この入力ＭＯＳトランジスタと直列に接続されるダイオード接続されたＭＯＳトランジスタは、それぞれの基板電位をそのソース電位と一致させるようにしたため、入力ＭＯＳトランジスタやダイオード接続されたＭＯＳトランジスタの閾値電圧の増加や変動を抑制することができ、結果的に入出力信号レンジをより広くとることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図２】本発明の第２の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図３】本発明の第３の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図４】従来の複数段構成のソースフォロア回路の一例である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明の一実施形態を示す、ソースフォロア回路１０の構成の一例を示したものである。
図１に示すように、ソースフォロア回路１０は、Ｎ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ１１と、ゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ１２と、電流源Ｃ１１とから構成される。
【００１２】
ＭＯＳトランジスタＭ１１のドレインは電源ＶＤＤに接続され、ＭＯＳトランジスタＭ１１のソースは、ＭＯＳトランジスタＭ１２のドレインおよびゲートに接続され、ＭＯＳトランジスタＭ１２のソースには、電流源Ｃ１１が接続される。このＭＯＳ電流源Ｃ１１により、ＭＯＳトランジスタＭ１２のソースに電流が供給される。
ＭＯＳトランジスタＭ１１のゲートには、ソースフォロア回路１０への入力信号Ｖｉｎが入力され、ＭＯＳトランジスタＭ１１のソース電位が出力信号Ｖｏｕｔ１としてＭＯＳトランジスタＭ１２のゲートに供給される。
そして、ＭＯＳトランジスタＭ１２のソース電位が、ソースフォロア回路１０の出力信号Ｖｏｕｔとして、図示しない負荷回路に供給される。
【００１３】
次に、第１の実施の形態におけるソースフォロア回路１０の動作を説明する。
ＭＯＳトランジスタＭ１１のゲートに入力された入力信号Ｖｉｎは利得がほぼ１倍の出力信号Ｖｏｕｔ１としてＭＯＳトランジスタＭ１１のソースから出力され、ＭＯＳトランジスタＭ１２のドレインおよびゲートに供給される。
ＭＯＳトランジスタＭ１２のゲートに供給される、ＭＯＳトランジスタＭ１１の出力信号Ｖｏｕｔ１は、ほぼ１倍の利得でＭＯＳトランジスタＭ１２のソースから出力される。つまり、ソースフォロア回路１０への入力信号Ｖｉｎは、ほぼ１倍の利得で、出力信号Ｖｏｕｔとして出力される。
【００１４】
以上より、図１におけるソースフォロア回路１０はほぼ１倍の利得となり、入力信号Ｖｉｎと出力信号Ｖｏｕｔとは同等の電圧レベルとなるため、ＭＯＳトランジスタＭ１２をもたない、通常の１段構成のソースフォロア回路と同様の動作を行うことになる。
つまり、入力信号Ｖｉｎと出力信号Ｖｏｕｔとの間の寄生容量は、ＭＯＳトランジスタＭ１１およびＭ１２それぞれのソース−ゲート間の容量を直列接続した容量となり非常に小さくなるため、従来技術で述べた複数のソースフォロア部を縦列に接続した場合と同様に負荷回路からのキックバックの影響を抑制することができることになる。
【００１５】
ここで、図１のソースフォロア回路１０は、複数段構成のソースフォロア回路と同様にキックバックの影響を抑制することができるだけでなく、電流源としてＣ１１のみしか必要としない。したがって、図４に示す従来技術に比較して消費電流を削減することができる。
つまり、複数段構成のソースフォロア回路と同等の動作を実現することができ、且つ消費電力の削減を誇ることができる。
【００１６】
次に、本発明の第２の実施形態を説明する。
図２は、第２の実施の形態におけるソースフォロア回路２０の構成の一例を示したものである。
第２の実施の形態におけるソースフォロア回路２０は、上記第１の実施の形態と同様に、Ｎ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう）Ｍ２１およびゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう）と、電流源Ｃ２１とが直列に接続されて構成され、Ｎ型ＭＯＳトランジスタＭ２１のドレインが電源ＶＤＤに接続され、ＭＯＳトランジスタＭ２１のソースがＭＯＳトランジスタＭ２２のドレインおよびゲートに接続され、ＭＯＳトランジスタＭ２２のソースが電流源Ｃ２１に接続されている。さらに、第２の実施の形態では、ＭＯＳトランジスタＭ２１の基板電位がＭＯＳトランジスタＭ２１のソース電位に設定され、ＭＯＳトランジスタＭ２２の基板電位がＭＯＳトランジスタＭ２２のソース電位に設定される。
【００１７】
そして、ソースフォロア回路２０への入力信号ＶｉｎはＭＯＳトランジスタＭ２１のゲートに入力され、ＭＯＳトランジスタＭ２２のソース電位が、ソースフォロア回路２０の出力信号Ｖｏｕｔとして出力される。
ここで、ＭＯＳトランジスタＭ２１およびＭ２２においては、基板効果により、ＭＯＳトランジスタＭ２１、Ｍ２２の閾値電圧が増加する可能性があり、そのため、電源電圧が低い場合には、閾値電圧が高い分、ソースフォロア回路２０の入出力信号レンジが制限されてしまい、入出力信号レンジを広く取りにくくなる可能性がある。また、ＭＯＳトランジスタＭ２１、２２への入力信号による閾値電圧の変動もあるため、信号レベルが大きいと歪みを生じる可能性がある。
【００１８】
しかしながら、ＭＯＳトランジスタＭ２１およびＭ２２において、基板電位をそれぞれのソース電位とすることによって閾値電圧を低下させることができ、また、ＭＯＳトランジスタＭ２１、Ｍ２２への入力信号に関係なく閾値電圧を一定とすることができる。その結果、入出力信号レンジをより広くとることができ、また歪みの影響も抑制することができる。
【００１９】
次に、本発明の第３の実施形態を説明する。
図３は、第３の実施の形態におけるソースフォロア回路３０の構成の一例を示したものである。
第３の実施の形態におけるソースフォロア回路３０は、Ｎ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３１と、ゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３２と、同様にゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３３と、電流源Ｃ３１と、が直列に接続されて構成される。
【００２０】
ＭＯＳトランジスタＭ３１のドレインは電源ＶＤＤに接続され、ＭＯＳトランジスタＭ３１のソースは、ＭＯＳトランジスタＭ３２のドレインおよびゲートに接続される。また、ＭＯＳトランジスタＭ３２のソースは、ＭＯＳトランジスタＭ３３のドレインおよびゲートに接続され、ＭＯＳトランジスタＭ３３のソースは電流源Ｃ３１に接続され、電流源Ｃ３１により、ＭＯＳトランジスタＭ３３のソースに電流が供給される。
【００２１】
そして、ソースフォロア回路３０への入力信号Ｖｉｎは、ＭＯＳトランジスタＭ３１のゲートに入力され、ＭＯＳトランジスタＭ３３のソース電位が、ソースフォロア回路３０の出力信号Ｖｏｕｔとして、図示しない負荷回路に供給される。
つまり、第３の実施形態におけるソースフォロア回路３０は、図１に示す第１の実施の形態におけるソースフォロア回路１０において、さらに、ＭＯＳトランジスタＭ３３を直列に接続したものである。
【００２２】
次に、第３の実施の形態におけるソースフォロア回路３０の動作を説明する。
ＭＯＳトランジスタＭ３１のゲートに入力された入力信号Ｖｉｎは利得がほぼ１倍の出力信号Ｖｏｕｔ１としてＭＯＳトランジスタＭ３１のソースから出力され、ＭＯＳトランジスタＭ３２のドレインおよびゲートに供給される。
ＭＯＳトランジスタＭ３２のゲートに供給される、ＭＯＳトランジスタＭ３１の出力信号Ｖｏｕｔは、ＭＯＳトランジスタＭ３２のソースから利得がほぼ１倍の出力信号Ｖｏｕｔ２として出力される。さらに、ＭＯＳトランジスタＭ３３に供給される、ＭＯＳトランジスタＭ３２の出力信号Ｖｏｕｔ２は、ＭＯＳトランジスタＭ３３のソースから利得がほぼ１倍の出力信号、すなわち出力信号Ｖｏｕｔとして出力される。つまり、ソースフォロア回路１０への入力信号Ｖｉｎは、ほぼ１倍の利得で出力信号Ｖｏｕｔとして出力される。
【００２３】
以上より、図３におけるソースフォロア回路３０は、ほぼ１倍の利得であり、入力信号Ｖｉｎと出力信号Ｖｏｕｔとは同等の電圧レベルとなるため、ＭＯＳトランジスタＭ１２をもたない、通常のソースフォロア回路と同様の動作を行うことになる。
一方、入出力間の寄生容量は、ＭＯＳトランジスタＭ３３が加わった分だけ、さらに小さくなる。したがって、負荷回路からのキックバックの影響をより抑制することができる。
【００２４】
このように、直列に接続するダイオード接続されたＭＯＳトランジスタの段数は、電源電圧および入出力レンジが許す範囲で何段に接続しても構わない。
直列に接続するＭＯＳトランジスタの段数が多いほど、入出力間の寄生容量は小さくなり、負荷回路からのキックバックの影響を抑制することができる。
なお、この第３の実施の形態においても、上記第２の実施の形態と同様に、各ＭＯＳトランジスタにおいて、基板電位とソース電位とが一致するように構成することによって、各ＭＯＳトランジスタにおいて閾値電圧の増加や変動を抑制することができ、入出力信号レンジをより広くとることができる。
【００２５】
また、上記実施の形態においては、ＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを適用した場合について説明したが、これに限るものではなく、Ｐ型ＭＯＳトランジスタを適用することも可能である。
【符号の説明】
【００２６】
１０、２０、３０ ソースフォロア回路
Ｍ１１、Ｍ２１、Ｍ３１ Ｎ型ＭＯＳトランジスタ（入力ＭＯＳトランジスタ）
Ｍ１２、Ｍ２２、Ｍ３２、Ｍ３３ Ｎ型ＭＯＳトランジスタ
Ｃ１１、Ｃ２１、Ｃ３１ 電流源
【技術分野】
【０００１】
本発明は、ソースフォロア回路に関する。
【背景技術】
【０００２】
従来、ソースフォロア回路は、構造の単純さや入力容量が小さいなどの理由から、固体撮像装置等の出力回路や、ＣＣＤインターフェースＡＦＥの入力バッファ等として、多くのアプリケーションで使用されている。
これらのソースフォロア回路では、負荷回路からの、ソース―ゲート間寄生容量を媒介とした入力へのキックバックを抑制する目的で、直列に接続された複数段のソースフォロア部で構成されていることが多い（例えば、特許文献１参照）。
【０００３】
図４は、従来技術による複数段構成のソースフォロア回路４０の一例を示したものであり、Ｎ型ＭＯＳトランジスタからなるソースフォロア部を２段従属に接続した場合を示している。
図４に示す複数段構成のソースフォロア回路４０は、初段のソースフォロア回路ＳＦ１を構成するＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ４１および電流源Ｃ４１と、２段目のソースフォロア部ＳＦ２を構成するＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ４２および電流源Ｃ４２と、を備える。
【０００４】
ＭＯＳトランジスタＭ４１のドレインは電源ＶＤＤに接続され、ソースには電流源Ｃ４１が接続される。同様にＭＯＳトランジスタＭ４２のドレインは電源ＶＤＤに接続され、ソースには電流源Ｃ４２が接続される。
そして、ＭＯＳトランジスタＭ４１のゲートには、ソースフォロア回路４０への入力信号Ｖｉｎが入力され、ＭＯＳトランジスタＭ４１のソース電位が、入力信号Ｖｉｎに応じた出力信号Ｖｏｕｔ１として出力される。この出力信号Ｖｏｕｔ１がＭＯＳトランジスタＭ４２のゲートに入力され、ＭＯＳトランジスタＭ４２のソース電位が、初段のソースフォロア部ＳＦ１から入力された出力信号Ｖｏｕｔ１に応じた出力信号Ｖｏｕｔとして出力され、図示しない負荷回路に供給される。
【０００５】
この回路の入出力間の寄生容量は、２段それぞれのソースフォロア回路ＳＦ１およびＳＦ２のソース−ゲート間の寄生容量の直列接続となるため、非常に小さくなりキックバックも大幅に抑制できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３３０９４６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４のように複数段構成のソースフォロア回路の場合、ソースフォロア部を複数必要とするため、その分、消費電流の増加につながるという問題がある。
本発明は、上記した点を鑑みてなされたものであり、消費電力の増加を抑制しつつ、負荷回路からのキックバックの影響を抑制することの可能なソースフォロア回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の請求項１にかかるソースフォロア回路は、入力ＭＯＳトランジスタと、当該入力ＭＯＳトランジスタと直列に接続された電流供給用の電流源と、前記入力ＭＯＳトランジスタと前記電流源との間にこれらと直列に接続され且つドレインおよびゲート間がダイオード接続されたＭＯＳトランジスタと、を備えることを特徴としている。
また、請求項２にかかる発明は、請求項１記載のソースフォロア回路において、前記入力ＭＯＳトランジスタと前記電流源との間に、直列に接続された複数の前記ダイオード接続されたＭＯＳトランジスタを備えることを特徴としている。
さらに、請求項３にかかる発明は、請求項１または請求項２記載のソースフォロア回路において、前記入力ＭＯＳトランジスタおよび前記ダイオード接続されたＭＯＳトランジスタは、それぞれ基板電位とソース電位とが同電位であることを特徴としている。
【発明の効果】
【０００９】
１段構成のソースフォロア回路であっても、負荷回路からのキックバックの影響を低減することができるため、その分、消費電流を抑制することができる。
特に、入力ＭＯＳトランジスタおよび、この入力ＭＯＳトランジスタと直列に接続されるダイオード接続されたＭＯＳトランジスタは、それぞれの基板電位をそのソース電位と一致させるようにしたため、入力ＭＯＳトランジスタやダイオード接続されたＭＯＳトランジスタの閾値電圧の増加や変動を抑制することができ、結果的に入出力信号レンジをより広くとることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図２】本発明の第２の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図３】本発明の第３の実施形態におけるソースフォロア回路の一例を示す構成図である。
【図４】従来の複数段構成のソースフォロア回路の一例である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明の一実施形態を示す、ソースフォロア回路１０の構成の一例を示したものである。
図１に示すように、ソースフォロア回路１０は、Ｎ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ１１と、ゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ１２と、電流源Ｃ１１とから構成される。
【００１２】
ＭＯＳトランジスタＭ１１のドレインは電源ＶＤＤに接続され、ＭＯＳトランジスタＭ１１のソースは、ＭＯＳトランジスタＭ１２のドレインおよびゲートに接続され、ＭＯＳトランジスタＭ１２のソースには、電流源Ｃ１１が接続される。このＭＯＳ電流源Ｃ１１により、ＭＯＳトランジスタＭ１２のソースに電流が供給される。
ＭＯＳトランジスタＭ１１のゲートには、ソースフォロア回路１０への入力信号Ｖｉｎが入力され、ＭＯＳトランジスタＭ１１のソース電位が出力信号Ｖｏｕｔ１としてＭＯＳトランジスタＭ１２のゲートに供給される。
そして、ＭＯＳトランジスタＭ１２のソース電位が、ソースフォロア回路１０の出力信号Ｖｏｕｔとして、図示しない負荷回路に供給される。
【００１３】
次に、第１の実施の形態におけるソースフォロア回路１０の動作を説明する。
ＭＯＳトランジスタＭ１１のゲートに入力された入力信号Ｖｉｎは利得がほぼ１倍の出力信号Ｖｏｕｔ１としてＭＯＳトランジスタＭ１１のソースから出力され、ＭＯＳトランジスタＭ１２のドレインおよびゲートに供給される。
ＭＯＳトランジスタＭ１２のゲートに供給される、ＭＯＳトランジスタＭ１１の出力信号Ｖｏｕｔ１は、ほぼ１倍の利得でＭＯＳトランジスタＭ１２のソースから出力される。つまり、ソースフォロア回路１０への入力信号Ｖｉｎは、ほぼ１倍の利得で、出力信号Ｖｏｕｔとして出力される。
【００１４】
以上より、図１におけるソースフォロア回路１０はほぼ１倍の利得となり、入力信号Ｖｉｎと出力信号Ｖｏｕｔとは同等の電圧レベルとなるため、ＭＯＳトランジスタＭ１２をもたない、通常の１段構成のソースフォロア回路と同様の動作を行うことになる。
つまり、入力信号Ｖｉｎと出力信号Ｖｏｕｔとの間の寄生容量は、ＭＯＳトランジスタＭ１１およびＭ１２それぞれのソース−ゲート間の容量を直列接続した容量となり非常に小さくなるため、従来技術で述べた複数のソースフォロア部を縦列に接続した場合と同様に負荷回路からのキックバックの影響を抑制することができることになる。
【００１５】
ここで、図１のソースフォロア回路１０は、複数段構成のソースフォロア回路と同様にキックバックの影響を抑制することができるだけでなく、電流源としてＣ１１のみしか必要としない。したがって、図４に示す従来技術に比較して消費電流を削減することができる。
つまり、複数段構成のソースフォロア回路と同等の動作を実現することができ、且つ消費電力の削減を誇ることができる。
【００１６】
次に、本発明の第２の実施形態を説明する。
図２は、第２の実施の形態におけるソースフォロア回路２０の構成の一例を示したものである。
第２の実施の形態におけるソースフォロア回路２０は、上記第１の実施の形態と同様に、Ｎ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう）Ｍ２１およびゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう）と、電流源Ｃ２１とが直列に接続されて構成され、Ｎ型ＭＯＳトランジスタＭ２１のドレインが電源ＶＤＤに接続され、ＭＯＳトランジスタＭ２１のソースがＭＯＳトランジスタＭ２２のドレインおよびゲートに接続され、ＭＯＳトランジスタＭ２２のソースが電流源Ｃ２１に接続されている。さらに、第２の実施の形態では、ＭＯＳトランジスタＭ２１の基板電位がＭＯＳトランジスタＭ２１のソース電位に設定され、ＭＯＳトランジスタＭ２２の基板電位がＭＯＳトランジスタＭ２２のソース電位に設定される。
【００１７】
そして、ソースフォロア回路２０への入力信号ＶｉｎはＭＯＳトランジスタＭ２１のゲートに入力され、ＭＯＳトランジスタＭ２２のソース電位が、ソースフォロア回路２０の出力信号Ｖｏｕｔとして出力される。
ここで、ＭＯＳトランジスタＭ２１およびＭ２２においては、基板効果により、ＭＯＳトランジスタＭ２１、Ｍ２２の閾値電圧が増加する可能性があり、そのため、電源電圧が低い場合には、閾値電圧が高い分、ソースフォロア回路２０の入出力信号レンジが制限されてしまい、入出力信号レンジを広く取りにくくなる可能性がある。また、ＭＯＳトランジスタＭ２１、２２への入力信号による閾値電圧の変動もあるため、信号レベルが大きいと歪みを生じる可能性がある。
【００１８】
しかしながら、ＭＯＳトランジスタＭ２１およびＭ２２において、基板電位をそれぞれのソース電位とすることによって閾値電圧を低下させることができ、また、ＭＯＳトランジスタＭ２１、Ｍ２２への入力信号に関係なく閾値電圧を一定とすることができる。その結果、入出力信号レンジをより広くとることができ、また歪みの影響も抑制することができる。
【００１９】
次に、本発明の第３の実施形態を説明する。
図３は、第３の実施の形態におけるソースフォロア回路３０の構成の一例を示したものである。
第３の実施の形態におけるソースフォロア回路３０は、Ｎ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３１と、ゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３２と、同様にゲートおよびドレイン間がダイオード接続されたＮ型ＭＯＳトランジスタ（以下、単にＭＯＳトランジスタともいう。）Ｍ３３と、電流源Ｃ３１と、が直列に接続されて構成される。
【００２０】
ＭＯＳトランジスタＭ３１のドレインは電源ＶＤＤに接続され、ＭＯＳトランジスタＭ３１のソースは、ＭＯＳトランジスタＭ３２のドレインおよびゲートに接続される。また、ＭＯＳトランジスタＭ３２のソースは、ＭＯＳトランジスタＭ３３のドレインおよびゲートに接続され、ＭＯＳトランジスタＭ３３のソースは電流源Ｃ３１に接続され、電流源Ｃ３１により、ＭＯＳトランジスタＭ３３のソースに電流が供給される。
【００２１】
そして、ソースフォロア回路３０への入力信号Ｖｉｎは、ＭＯＳトランジスタＭ３１のゲートに入力され、ＭＯＳトランジスタＭ３３のソース電位が、ソースフォロア回路３０の出力信号Ｖｏｕｔとして、図示しない負荷回路に供給される。
つまり、第３の実施形態におけるソースフォロア回路３０は、図１に示す第１の実施の形態におけるソースフォロア回路１０において、さらに、ＭＯＳトランジスタＭ３３を直列に接続したものである。
【００２２】
次に、第３の実施の形態におけるソースフォロア回路３０の動作を説明する。
ＭＯＳトランジスタＭ３１のゲートに入力された入力信号Ｖｉｎは利得がほぼ１倍の出力信号Ｖｏｕｔ１としてＭＯＳトランジスタＭ３１のソースから出力され、ＭＯＳトランジスタＭ３２のドレインおよびゲートに供給される。
ＭＯＳトランジスタＭ３２のゲートに供給される、ＭＯＳトランジスタＭ３１の出力信号Ｖｏｕｔは、ＭＯＳトランジスタＭ３２のソースから利得がほぼ１倍の出力信号Ｖｏｕｔ２として出力される。さらに、ＭＯＳトランジスタＭ３３に供給される、ＭＯＳトランジスタＭ３２の出力信号Ｖｏｕｔ２は、ＭＯＳトランジスタＭ３３のソースから利得がほぼ１倍の出力信号、すなわち出力信号Ｖｏｕｔとして出力される。つまり、ソースフォロア回路１０への入力信号Ｖｉｎは、ほぼ１倍の利得で出力信号Ｖｏｕｔとして出力される。
【００２３】
以上より、図３におけるソースフォロア回路３０は、ほぼ１倍の利得であり、入力信号Ｖｉｎと出力信号Ｖｏｕｔとは同等の電圧レベルとなるため、ＭＯＳトランジスタＭ１２をもたない、通常のソースフォロア回路と同様の動作を行うことになる。
一方、入出力間の寄生容量は、ＭＯＳトランジスタＭ３３が加わった分だけ、さらに小さくなる。したがって、負荷回路からのキックバックの影響をより抑制することができる。
【００２４】
このように、直列に接続するダイオード接続されたＭＯＳトランジスタの段数は、電源電圧および入出力レンジが許す範囲で何段に接続しても構わない。
直列に接続するＭＯＳトランジスタの段数が多いほど、入出力間の寄生容量は小さくなり、負荷回路からのキックバックの影響を抑制することができる。
なお、この第３の実施の形態においても、上記第２の実施の形態と同様に、各ＭＯＳトランジスタにおいて、基板電位とソース電位とが一致するように構成することによって、各ＭＯＳトランジスタにおいて閾値電圧の増加や変動を抑制することができ、入出力信号レンジをより広くとることができる。
【００２５】
また、上記実施の形態においては、ＭＯＳトランジスタとしてＮ型ＭＯＳトランジスタを適用した場合について説明したが、これに限るものではなく、Ｐ型ＭＯＳトランジスタを適用することも可能である。
【符号の説明】
【００２６】
１０、２０、３０ ソースフォロア回路
Ｍ１１、Ｍ２１、Ｍ３１ Ｎ型ＭＯＳトランジスタ（入力ＭＯＳトランジスタ）
Ｍ１２、Ｍ２２、Ｍ３２、Ｍ３３ Ｎ型ＭＯＳトランジスタ
Ｃ１１、Ｃ２１、Ｃ３１ 電流源
【特許請求の範囲】
【請求項１】
入力ＭＯＳトランジスタと、
当該入力ＭＯＳトランジスタと直列に接続された電流供給用の電流源と、
前記入力ＭＯＳトランジスタと前記電流源との間にこれらと直列に接続され且つドレインおよびゲート間がダイオード接続されたＭＯＳトランジスタと、を備えることを特徴とするソースフォロア回路。
【請求項２】
前記入力ＭＯＳトランジスタと前記電流源との間に、直列に接続された複数の前記ダイオード接続されたＭＯＳトランジスタを備えることを特徴とする請求項１記載のソースフォロア回路。
【請求項３】
前記入力ＭＯＳトランジスタおよび前記ダイオード接続されたＭＯＳトランジスタは、それぞれ基板電位とソース電位とが同電位であることを特徴とする請求項１または請求項２記載のソースフォロア回路。
【請求項１】
入力ＭＯＳトランジスタと、
当該入力ＭＯＳトランジスタと直列に接続された電流供給用の電流源と、
前記入力ＭＯＳトランジスタと前記電流源との間にこれらと直列に接続され且つドレインおよびゲート間がダイオード接続されたＭＯＳトランジスタと、を備えることを特徴とするソースフォロア回路。
【請求項２】
前記入力ＭＯＳトランジスタと前記電流源との間に、直列に接続された複数の前記ダイオード接続されたＭＯＳトランジスタを備えることを特徴とする請求項１記載のソースフォロア回路。
【請求項３】
前記入力ＭＯＳトランジスタおよび前記ダイオード接続されたＭＯＳトランジスタは、それぞれ基板電位とソース電位とが同電位であることを特徴とする請求項１または請求項２記載のソースフォロア回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−９０１３７（Ｐ２０１３−９０１３７Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２８８６６（Ｐ２０１１−２２８８６６）
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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