デブースト電流経路を有するマルチ線形性モードLNA
【課題】高利得、及び低電流消費と共に、非常に高い三次入力インターセプトポイント(IIP3)を有するLNAを提供する。
【解決手段】LNA222は、メイン電界効果トランジスタ(FET)302、キャンセルFET304、第1ソース・ディジェネレーション・インダクタ306、第2ソース・ディジェネレーション・インダクタ308、カスコード・トランジスタ310、及びLNA負荷312を含む。LNA負荷312は、並列に結合されたインダクタ314及びキャパシタ316を含むLCタンク回路である。
【解決手段】LNA222は、メイン電界効果トランジスタ(FET)302、キャンセルFET304、第1ソース・ディジェネレーション・インダクタ306、第2ソース・ディジェネレーション・インダクタ308、カスコード・トランジスタ310、及びLNA負荷312を含む。LNA負荷312は、並列に結合されたインダクタ314及びキャパシタ316を含むLCタンク回路である。
【発明の詳細な説明】
【技術分野】
【0001】
開示された実施形態は概して無線通信デバイスに関し、より具体的には低ノイズ増幅器に関する。
【背景技術】
【0002】
符号分割多重アクセス(CDMA)携帯電話受信機のような無線受信機は、一般的に、低ノイズ増幅器(LNA)と呼ばれる増幅器を含む。CDMA携帯電話アプリケーションでは、低ノイズ係数(NF)、高利得、及び低電流消費と共に、非常に高い三次入力インターセプトポイント(IIP3)を有するLNAが求められる。これらの性能特性を得るために用いられるいくつかの線形化(linearization)技術がある。
【0003】
よく知られたひとつの方法は、ネガティブ・フィードバックを使用することを含む。一般的なソース・ディジェネレートLNA(source-degenerated LNA)では、ソース・ディジェネレーション・インダクタが、フィードバック回路として使用される。通常、ソース・ディジェネレーション・インダクタンスを増加させること、及び/またはLNAバイアス電流を増加させることにより、高い線形性が得られ得る。しかし、ソース・ディジェネレートLNAは、二次の非線形性フィードバック効果により、それでも乏しい線形性という問題を有する。更に、大きいソース・ディジェネレーション・インダクタンスを有するLNAは、利得が低く、そしてノイズ係数が高い。そしてバイアス電流を増加させることは、大きな電力消費を招く。バイアス電流が過剰に増加されると、ヘッドルーム(headroom)の問題に直面する。
【0004】
第二の方法は、微分重ね合わせ(DS:derivative superposition)技術である。DS技術は、ゲート幅及びゲートバイアスの異なる2つまたはそれ以上の並列のFETを使用して、高い線形性と更に優れたIIP3性能を得る。しかしながら、一般的なDS法は、三次の相互変調歪み(IMD3)に対する二次の非線形性の寄与により、高い周波数ではIIP3性能を十分に高めることが出来ない。
【0005】
修正されたDS(MDS:modified DS)技術は、この二次の非線形性の寄与を解決しようとする。修正されたDS技術では、IMD3に対する三次の非線形性の寄与の強度及び位相が調整されて、IMD3に対する二次の非線形性の寄与をキャンセルし、これにより非常に低いIMD3の出力電流を生成する。
【0006】
図1(従来技術)は、このMDS技術を使用するLNA100の回路図である。図1のMDS回路では、2つのFET104A及び104Bが用いられる。FET104Aは、そのサブスレショルド領域(弱反転)にバイアスされ、FET104Bは、その飽和領域(強反転)にバイアスされる。FETのIMD3に対する三次の非線形性寄与成分(g3)が、FETの動作が弱反転から強反転に変化することにより、正から負に変化することが、技術的に知られている。これは、2つのFET104A及び104Bが、同じ強度でg3の正と負のピークにバイアスされている際には、2つのFET104A及び104Bの出力電流が加算され、その結果、出力電流のIMD3はほぼゼロになることを意味する。このMDS技術はまた、IMD3に対する二次の非線形性寄与成分(g2)も考慮に入れている。図1に示すように、タップ・インダクタ(tapped inductor)102は、g3の強度及び位相がg2をキャンセルするように調整されるよう、用いられる。修正された微分重ね合わせ(MDS)技術を用いたLNAの動作のより詳細な説明については、2005年8月11日に公開された、公開米国特許出願2005/0176399を参照のこと。
【0007】
図2(従来技術)は、このMDS技術の変形例を用いたLNA120の回路図である。図2のMDS回路では、2つのFET122及び124と、2つのインダクタ126及び128が使用される。高い線形性を得るため、図2のLNA120において、図1で例示したのと同様の一般的な位相キャンセレーションのMDS技術が使用される。しかしながら、補助(auxiliary)トランジスタ124のゲートをメイン・トランジスタ122のソースに接続することにより、図2のLNA120は更にNFを改善する。更に、補助トランジスタ124のゲートをメイン・トランジスタ122のソースに接続することで、入力整合及び線形性についての調整が、独立して実施可能となる。この変形されたMDS技術についての更なる情報は、Sivakumar Ganesanによる“Highly Linear Low Noise Amplifier”、Texas A&M Master of Science Thesis、2006年、5月、1−73ページ参照のこと。
【0008】
強い干渉波がある場合、CDMA携帯電話のLNAは、高線形性と低歪みを有していなければならない。そのような高線形性特性は通常、LNAのバイアス電流を高めることと組み合わせてMDS技術を用いることで得られる。しかしながら、バイアス電流が高められる程度には限界がある。他方、干渉波が無い場合には、LNAは、低線形性と、低電力消費を有していて良い。これは、CDMA携帯電話のバッテリ寿命を延ばすためである。
【発明の概要】
【0009】
修正された微分重ね合わせ(MDS)低ノイズ増幅器(LNA)は、メイン電流経路とキャンセル電流経路を含む。メイン電流経路では、メイン電流IMAINが、負荷を介して、メイン電界効果トランジスタ(FET)を介して、そして第1ソース・ディジェネレーション・インダクタを介して流れる。キャンセル電流経路では、キャンセル電流ICANCELが、負荷を介して、キャンセルFETを介して、そして第2ソース・ディジェネレーション・インダクタを介して流れる。LNA電流は、IMAINとICANCELの和である。ICANCELにおける三次歪みは、IMAINにおける三次歪みをキャンセルするために使用され、従って、出力電流における三次相互変調歪み(IMD3)がゼロとなる。新規な一側面では、メイン電流経路の第1ソース・ディジェネレーション・インダクタは、キャンセル電流経路の第2ソース・ディジェネレーション・インダクタから分離されたインダクタであり、従って、他方の電流経路に影響することなく、一方の電流経路の調整を容易に出来る。その結果、メイン電流とキャンセル電流は、2つの分離されたソース・ディジェネレーション・インダクタの使用により分離(decouple)されるため、LNAはより少ない反復で最適化され得る。
【0010】
第2の新規な側面では、デブースト電流経路が設けられる。デブースト電流経路では、デブースト電流IDEBOOSTが、デブースト・トランジスタを介して、そして第1ソース・ディジェネレーション・インダクタを介して流れる。デブースト電流は、LNA負荷には流れない。デブースト電流は、メインFETの電圧ヘッドルームを低減することなく、第1ソース・ディジェネレーション・インダクタによって、より大きいネガティブ・フィードバックが提供されることを可能とする。従って、LNAの高い線形性(linearity)性能が得られる。一例では、デブースト電流IDEBOOSTは、LNAの設計の際に、デブースト・トランジスタのサイズを変えることにより変化され得る。従って、デブースト電流を調整することにより、メイン電流経路に関連付けられたネガティブ・フィードバックも調整され得る。ネガティブ・フィードバックが調整可能であることは、最適電流キャンセレーションについての特別な調整能力を提供する。その結果、LNAはより少ない反復により最適化され得る。
【0011】
第3の新規な側面では、LNAは、高線形性モード及び低線形性モードの2つの異なる動作モードにおいて動作するようにプログラマブルである。受信干渉または送信リークがある際には、LNAは高線形性モードで動作する。高線形性モードでは、デブースト電流経路とキャンセル電流経路の両方が、高い線形性性能を得るためにイネーブルにされる。他方、受信干渉または送信リークがなければ、LNAは低線形性モードで動作する。低線形性モードでは、デブースト電流経路がプログラマブルにディセーブルとされて、電力消費を低減する。一例では、キャンセル電流経路はまた、LNAのノイズ量(NF)を改善するためにディセーブルとされる。
【0012】
上記はサマリであり、従って当然ながら、単純化、一般化、及び詳細の省略を含み、よって当業者は、このサマリが例示的なものにすぎず、多少なりとも限定することを意味しないことを理解するだろう。特許請求の範囲においてもっぱら定義された、本明細書で述べられるデバイス及び/またはプロセスの別の側面、発明の特徴、及び有利な点は、本明細書で説明される、非限定的な記述において明白になるだろう。
【図面の簡単な説明】
【0013】
【図1】図1(従来技術)は、修正された微分重ね合わせ(MDS)技術を用いたLNA100の回路図。
【図2】図2(従来技術)は、MDS技術の変形例を用いたLNA120の回路図。
【図3】図3は、新規な一側面に従った移動体通信デバイス200のある具体的なタイプの、ハイレベルブロック図。
【図4】図4は、図3のRF送受信機集積回路204のより詳細なブロック図。
【図5】図5は、2つの分離されたソース・ディジェネレーション・インダクタを有する、図4の低ノイズ増幅器(LNA)222の回路図。
【図6】図6は、2つの隣接チャネル受信干渉によってモデル化された三次の相互変調歪みを例示するグラフ。
【図7】図7は、CDMAシステムにおける、2つの送信リーク及び受信干渉によってモデル化された三次高調波歪みを例示するグラフ。
【図8】図8は、三次の非線形性送信係数を示すグラフ。
【図9】図9は、修正された微分重ね合わせ(DS)技術における、三次の非線形性送信係数のキャンセリングを例示するグラフ。
【図10】図10は、図5の2つの分離されたソース・ディジェネレーション・インダクタの単純化されたレイアウト。
【図11】図11は、2つの分離されたソース・ディジェネレーション・インダクタ412及び414を有し、またデブースト・トランジスタ406を有する低ノイズ増幅器(LNA)400の回路図。
【図12】図12は、図11のキャンセル・トランジスタ404のバイアス電流につき、(LNA400がその高線形性モードで動作している際の)LNA400の線形性性能IIP3を示すグラフ。
【図13】図13は、LNAが高線形性モード及び低線形性モードで動作している際のLNA性能特性を例示するテーブル。
【発明を実施するための形態】
【0014】
図3は、新規な一側面に従ったある具体的なタイプの移動体通信デバイス20の、非常に単純化されたハイレベルのブロック図である。本例では、移動体通信デバイス200は、CDMA2000携帯電話通信プロトコルを使用する携帯電話である。携帯電話は、(図示せぬ種々のその他の部品のうち)アンテナ202及び2つの集積回路204、206を含む。集積回路206は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路204は、RF送受信機集積回路である。RF送受信機集積回路204は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。
【0015】
図4は、図3のRF送受信機集積回路のより詳細なブロック図である。受信機は、局部発振器(LO)214に加えて、いわゆる“受信チェーン(receive chain)”212を含む。携帯電話200の受信時、高周波数RF信号211がアンテナ202で受信される。信号211からの情報は、デュプレクサ(duplexer)213及び整合ネットワーク(matching network)220を通過し、そして受信チェーン212を通過する。RF信号211は、低ノイズ増幅器(low noise amplifier: LNA)222により増幅され、ミキサ224によって周波数をダウンコンバートされる。結果として生じたダウンコンバート信号は、ベースバンドフィルタ226でフィルタリングされ、そしてデジタルベースバンド集積回路206に渡される。デジタルベースバンド集積回路206におけるアナログ/デジタルコンバータ208は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路206におけるデジタル回路によって処理される。
【0016】
携帯電話200の送信時、送信される情報は、デジタルベースバンド集積回路206におけるデジタル/アナログコンバータ210によってアナログの形式に変換され、そして“送信チェーン(transmit chain)”216に供給される。ベースバンドフィルタ236は、デジタル/アナログ変換処理によるノイズを取り除く。そして、局部発振器(LO)218の制御の下、ミキサブロック234はこの信号を高周波数信号にアップコンバートする。駆動増幅器(driver amplifier)232及び外部電力増幅器(external power amplifier)230は、この高周波信号を増幅して、高周波数RF信号231がアンテナ202から送信されるように、デュプレクサ213を介してこの高周波数信号をアンテナ202に渡す。
【0017】
図5は、新規な一側面に従った、図4の低ノイズ増幅器(LNA)222の詳細な回路図である。LNA222は、メイン電界効果トランジスタ(FET)302、キャンセルFET304、第1ソース・ディジェネレーション・インダクタ306、第2ソース・ディジェネレーション・インダクタ308、カスコード・トランジスタ310、及びLNA負荷312を含む。LNA負荷312は、並列に結合されたインダクタ314及びキャパシタ316を含むLCタンク回路である。メインFET302は、AC結合キャパシタC1を介して入力ノードRFIN330からRF信号を受信する。キャンセルFET304は、更なるAC結合キャパシタC2を介して、入力ノードRFIN330からRF信号を受信する。メインFET302のソースS1は、第1ソース・ディジェネレーション・インダクタ306を介してグランドノードGND332に結合される。メインFET304のソースS2は、第2ソース・ディジェネレーション・インダクタ308を介してグランドノードGND332に結合される。メインFET302のドレインD1は、キャンセルFET304のドレインD2に結合される。ドレインD1及びドレインD2は、カスコード・トランジスタ310のソースS3に結合される。カスコード・トランジスタ310のドレインD3は、負荷312を介して電源電圧ノードVDD334に結合される。ドレインD3はまた、出力電圧ノードVOUT336に結合される。メインFET302は、メインFET302がその飽和(強反転(strong inversion)としても知られる)動作領域にバイアスされるように、バイアス電圧VG_MAINにバイアスされる。キャンセルFET304は、キャンセルFET304がそのサブスレショルド(弱反転(weak inversion)としても知られる)動作領域にバイアスされるように、バイアス電圧VG_CANCELにバイアスされる。
【0018】
図5の実施形態では、メインFET302、キャンセルFET304、並びに2つの分離されたソース・ディジェネレーション・インダクタ306、308が、修正された微分重ね合わせ(MDS)要素318を形成する。メインFET302及びキャンセルFET304は、共通接続されたドレインを有し、入力ノードRFIN330から受信した同じRF信号によって駆動される。バイアスポイント付近の入力ゲート・ソース間電圧VGSにおいて、メインFET302はドレイン・ソース間電流IMAINを生成し、キャンセルFET304はドレイン・ソース間電流ICANCELを生成する。全体のLNA電流(出力電流IOUTで示す)は、IMAIN及びICANCELの和であり、すなわち、IOUT=IMAIN+ICANCELである。カスコード・トランジスタ310は、バイアス電圧VBにバイアスされ、そしてMDS要素318を負荷312及び出力ノード336から分離するための電流バッファとして使用される。
【0019】
図4の送受信機集積回路204の受信機の線形性は、図5のLNA222の性能によって支配される。LNA222のメインFET302は非線形デバイスであり、歪みとして知られる種々の出力周波数成分を生成する。数学的な表現では、飽和領域にバイアスされたメインFET302は、小信号ドレイン・ソース間電流IMAINを生成し、これは、バイアスポイント付近の小信号ゲート・ソース間電圧VGSに関する式(1)のテイラー級数展開によって記述され得る。すなわち、
【数1】
【0020】
ここで、g1はFET302の小信号トランスコンダクタンスを示し、g2及びg3は、歪みの発生を生じさせる二次及び三次のトランスコンダクタンス係数である。このトランスコンダクタンス係数のうち、g3は特に重要である。なぜなら、それは三次の相互変調歪み(IMD3)を支配し、よって三次入力インターセプトポイント(IIP3)を決定するからである。IIP3は、非線形性を明らかにするために一般的に使用される性能指数である。IIP3の大きさは、下記の式(2)に従って表され得る。すなわち、
【数2】
【0021】
相互変調歪みは、入力に現れる2つの強い干渉(jammer)波によってモデル化され得るタイプの歪みである。一例では、2つの干渉波は、間隔の空いた、近接する2つの周波数であり、メインFET302に印加される同じ強度の波(tone)である。すなわち、VGS=Acosω1t+Acosω2tであり、ω1及びω2は、間隔を空けて近接された2つの周波数を示す。上記の干渉波を式(1)に代入することにより、出力電流IMAINは、(2ω1−ω2)及び(2ω2−ω1)の周波数成分を含む新たな周波数成分を含む。これらの2つの周波数成分は、三次の相互変調歪み(IMD3)に相当する。下記の段落でより詳細に説明するように、IMD3は最も解決の困難な相互変調歪みである。なぜなら、これは送受信機の通過帯域内に収まり、そして入力信号を劣化させるからである。
【0022】
図6は、2つの隣接チャネル受信干渉(adjacent channel receive-jammer)によってモデル化された、三次の相互変調歪み(IMD3)を例示するグラフである。図6の例では、所望のRF信号帯域は、1MHzの帯域幅で1GHzの中心周波数を有する。これは、0.999GHz及び1.001GHz間の周波数を有するRF信号は、送受信機204の通過帯域内に収まる、ということを意味する。所望のRF信号に加えて、2つの受信RF信号が、第1周波数fRX1=1.001GHz及び第2周波数fRX2=1.002GHzにある。これらの2つの受信RF信号はまた、隣接チャネル受信干渉とも呼ばれる。受信干渉の存在は、2つの三次歪み成分をもたらす。1つのIMD3は、1.003GHzに等しい、(2fRX2−fRX1)の周波数成分を有し、他方のIMD3は、まさに1GHzに等しい(2fRX1−fRX2)の周波数成分を有する。図6に示すように、1GHzのIMD3成分は、所望の信号帯域内に収まる。この帯域内IMD3成分は、フィルタにより除去できないため、入力信号を劣化させる。
【0023】
図4の送受信機204のようなCDMA2000双方向通信システムでは、LNA222の非線形性特性はまた、送信リーク(transmit-leakage)によって引き起こされる混変調歪み(cross-modulation distortion)をもたらす。図4の例では、受信チェーン212及び送信チェーン216は同時に使用可能であり、デュプレクサ213は、受信及び送信信号を結合(combine)するために使用される。受信及び送信信号を結合するため、送信リークが、受信入力に受信機干渉と同時に現れ得る。この受信干渉と2つの送信リークの相互作用により、混変調歪みが生成される。一例では、三倍高調波歪み(triple-beat distortion)としても知られる、三次の混変調歪みのタイプは、2つの送信リークと1つの受信干渉とによってモデル化される。
【0024】
図7は、2つの送信リークと1つの受信干渉とによってモデル化された三倍高調波を例示するグラフである。図7の例では、所望のRF信号帯域は、1MHzの帯域幅で1GHzの中心周波数を有する。これは、0.999GHz及び1.001GHz間の周波数を有するRF信号は、送受信機204の通過帯域内に収まる、ということを意味する。所望のRF信号に加えて、2つの送信リーク信号が、第1周波数fTX1=900MHz及び第2周波数fTX2=900.4MHzにある。受信干渉もまた、1.001GHzの周波数にある。送信リーク信号及び受信干渉の存在は、(fRX1−(fTX2−fTX1))の周波数を有する三次の三倍高調波歪み成分をもたらし、これは1.006GHzに相当する。図7に示すように、1.006GHzの三倍高調波歪み成分は、所望の信号帯域内に収まる。この三倍高調波歪み成分は、入力信号を劣化させ、そしてフィルタにより除去できないため、問題である。
【0025】
上記説明したIMD3及び三倍高調波歪みは共に三次歪みであり、そして三次のトランスコンダクタンス係数g3により支配される。従って、三次歪みを除去し、そして線形性を向上するためには、g3の値をゼロ近辺まで低減できることが特に重要である。式(1)から、トランスコンダクタンス係数g1、g2、及びg3は、下記の式(3)に従って求められる。すなわち、
【数3】
【0026】
図8は、図5のメインFET302のDCバイアス電圧VG_MAINに対するトランスコンダクタンス係数g1、g2、及びg3を示すグラフである。図8の例では、メインFET302のバイアスが弱反転から強反転に変化された際、三次のトランスコンダクタンス係数g3は、正から負に変化する。バイアス電圧VG_MAINがある特定のポイント(例えば、VG_MAIN=0.64V)に達すると、三次のトランスコンダクタンスg3はゼロになる。従って、この特定のバイアスポイントにおいてg3がゼロになると、IIP3はほぼ無限大になる。しかしながら、この有効なIIP3の改善は、非常に狭いレンジのVG_MAINにおいてのみ起きる。この特定のバイアスポイントを得ることは難しく、プロセス、温度、及び電源電圧の変動によって変化することは避けられない。
【0027】
図9は、微分重ね合わせ(DS)技術において、三次トランスコンダクタンス係数が互いにどのようにしてキャンセルされるかを示すグラフである。図5に示すように、メインFET302及びキャンセルFET304の2つのトランジスタが並列に接続されている。g3の正及び負のピークにバイアスポイントがある際に、この2つのトランジスタの出力電流が加算されれば、そしてこの2つのトランジスタが、g3の正及び負のピークの強度が等しくなるようスケールされていれば、合成出力電流IOUTは、広い範囲のバイアス値にわたって、ゼロのg3を有するだろう。図9の例では、g3A及びg3Bは、異なる領域でバイアスされた2つのトランジスタのトランスコンダクタンス係数を示す。広い範囲のゲートバイアスにわたって、結果として得られる合成g3(g3=g3A+g3B)はほぼゼロとなり、IIP3の理論的な強度は著しく改善される。しかしながら、IIP3の改善は、回路リアクタンスの影響が無視される非常に低い周波数において起きるのみである。高周波数では、ソース・ディジェネレーション・インダクタ306が、ドレイン・ソース間電流IMAINについて強いフィードバック経路を生成する。その結果、二次の非線形性(g2により支配される)もまた、IMD3に寄与する。従って、一般的なDS方法では、高周波数におけるIIP3の改善は得られない。
【0028】
修正された微分重ね合わせ(MDS)技術は、二次の非線形性の寄与の問題に対処する。図1(従来技術)に示すように、IMD3への三次の非線形性の寄与(g3)の強度及び位相は、ソース・ディジェネレーションについてのタップ・インダクタンス102を用いることにより、IMD3への二次の非線形性の寄与(g2)をキャンセルするように調整される。タップポイント、FETのゲート幅、及びバイアスを適切に選択することで、広い範囲のバイアスにわたって、IMD3全体は、ほぼゼロの値を取り得る。しかしながら、図1の例では、FET104A及びFET104Bのドレイン・ソース間電流が、タップ・インダクタ102を介して結合される。タップポイントの変化は、FET104A及びFET104Bの両方のドレイン・ソース間電流に影響を与えるだろう。従って、最適化された結果を得るためには、タップポイント、FETのゲート幅、及びバイアスを微調整する多くの設計の反復が必要になる。2つのFETのドレイン・ソース間電流の結合により、全体としてのIMD3をゼロ近辺にすることは、しばしば困難で根気がいる。
【0029】
図5の新規なLNA222は、2つの分離されたソース・ディジェネレーション・インダクタ306及び308を用いることで、これらの困難さを解消する。図5に示すように、出力電流IOUTは2つの電流経路、すなわちメイン電流経路320及びキャンセル電流経路322を含む。メイン電流経路320では、メイン電流IMAINが、メインFET302及びソース・ディジェネレーション・インダクタ306を流れる。キャンセル電流経路322では、キャンセル電流ICANCELが、キャンセルFET304及びソース・ディジェネレーション・インダクタ308を流れる。メイン経路320にソース・ディジェネレーション・インダクタ306を使用し、キャンセル経路322にソース・ディジェネレーション・インダクタ308を使用することにより、メイン電流IMAIN及びキャンセル電流ICANCELは、もはや図1の一般的な回路のようには結合されない。新規な設計プロセスでは、最初のステップで、LNA222の基本的な性能特性を確保するよう、メイン経路320が設計される。例えば、FET302のゲート幅やバイアスポイント、及びソース・ディジェネレーション・インダクタ306のインダクタンスが、低ノイズ量、高利得、低電力消費、及び比較的高い線形性を得られるよう、慎重に選択される。第二のステップにおいては、キャンセル経路が実現され、線形性を向上するよう調整される。先の述べたように、メインFET302はその飽和領域にバイアスされ、IMD3に対する負の三次の寄与を有する。他方、キャンセルFET304はそのサブスレショルド領域にバイアスされ、IMD3に対して正の三次の寄与を有する。より具体的には、MDS法は、IMD3に対する二次の非線形性の寄与も考慮する。キャンセルFET304のゲート幅及びバイアスポイント、並びにソース・ディジェネレーション・インダクタ308のインダクタンスを適切に選択することにより、電流ICANCELのIMD3は、電流IMAINのIMD3をキャンセルするように調整される。メイン経路320及びキャンセル経路322は、2つの分離された(separate)インダクタ306及び308を用いることにより切り離されている(decoupled)ので、キャンセル経路322に対して為された変更は、メイン経路320の動作に対して大きな影響を与えない。従って、図5の新規なLNA222は、タップ・インダクタを使用する図1の一般的なLNAに比べて、より少ない反復で最適化されることが出来る。
【0030】
図10は、図5の2つのソース・ディジェネレーション・インダクタ306及び308を示す、単純化されたレイアウト図である。図10に示すようにソース・ディジェネレーション・インダクタ306は、一方のリード(lead)がグランドノード332に接続され、他方のリードがメインFET302のソースS1に接続された、集積化スパイラル・インダクタ(integrated spiral inductor)である。ソース・ディジェネレーション・インダクタ306もまた、一方のリードがグランドノード332に接続され、他方のリードがキャンセルFET304のソースS2に接続された、集積化スパイラル・インダクタである。一例では、LDEG1は1.8ナノヘンリーのインダクタンスを有し、LDEG2は1.6ナノヘンリーのインダクタンスを有し、グランドノード332は、RF送受信機集積回路204の表面実装マイクロバンプ(surface mount microbump)である。RF送受信機集積回路204は、フリップチップ・パッケージの集積回路である。
【0031】
図5のLNA222は、MDS技術を用いることにより高い線形性を得ているが、CDMA送受信機で、特に強い受信干渉信号及び/または送信リーク信号が存在する場合には、より高い線形性の要求がしばしばLNAに課される。より高い線形性は通常、大きいネガティブ・フィードバックが供給されるように、LNAのDCバイアス電流を増加させることによって得られる。しかしながらDC電流を増加させることは、一般的により大きなDC電力消費及びヘッドルーム問題を引き起こす。更に、より高い線形性はまた、LNAのノイズ量を悪化させるのが一般的である。実際には、強い受信干渉または送信リークがある時間に存在する可能性は、1%未満である。強い受信干渉または送信リークが存在しない際には、LNAに対する線形性の要求は大幅に緩和される。緩和された線形性の要求により、LNAは、より小さいDC電力を消費し、改善されたNFを有するようにされ得る。
【0032】
図11は、新規な一側面に従った、2つの線形性動作モードを有する低ノイズ増幅器(LNA)400の回路図である。LNA400は、メイン電界効果トランジスタ(FET)402、キャンセルFET404、デブースト(deboost)・トランジスタ406、第1カスコード・トランジスタ408、第2カスコード・トランジスタ410、第1ソース・ディジェネレーション・インダクタ412、第2ソース・ディジェネレーション・インダクタ414、負荷416、マルチプレクサ422、及びバイアス回路424を含む。負荷416は、インダクタ418及びキャパシタ420を含むLCタンク回路である。メインFET402は、AC結合キャパシタC1を介して、入力ノードRFIN426からRF信号を受信する。キャンセルFET404は、更にAC結合キャパシタC2を介して、入力ノードRFIN426からRF信号を受信する。メインFET302のソースS1は、ソース・ディジェネレーション・インダクタ412を介してグランドノードGND428に結合される。キャンセルFET404のソースS2は、ソース・ディジェネレーション・インダクタ414を介してグランドノードGND428に結合される。メインFET402のドレインD1は、キャンセルFET404のドレインD2に接続される。ドレインD1及びドレインD2は、カスコード・トランジスタ408のソースS3に接続される。カスコード・トランジスタ408のドレインD3は、負荷416を介して、電源電圧ノードVDD436に結合される。ドレインD3はまた、出力電圧ノードVOUT438に結合される。デブースト・トランジスタ406のゲートは、メインFET402のゲートに結合される。デブースト・トランジスタ406のソースS4は、メインFET402のソースS1に接続される。デブースト・トランジスタ406のドレインD4は、カスコード・トランジスタ410のソースS5に接続される。カスコード・トランジスタ410のドレインD5は、電源電圧ノードVDD436に接続される。メインFET402は、メインFET402がその飽和(強反転としても知られる)動作領域にバイアスされるよう、バイアス電圧VG_MAINにバイアスされる。キャンセルFET404は、キャンセルFET404がそのサブスレショルド(弱反転としても知られる)動作領域にバイアスされるように、バイアス電圧VG_CANCELにバイアスされる。カスコード・トランジスタ410は、バイアス電圧VB_DEBOOSTにバイアスされる。カスコード・トランジスタ410のゲートは、マルチプレクサ422の出力リード(lead)に結合される。
【0033】
LNA400には3つの電流経路がある。第1の電流経路は、電流IMAINが、負荷416から、カスコード・トランジスタ408を介し、メインFET402を介し、ソース・ディジェネレーション・インダクタ412を介して、グランドノードGND428に流れる、メイン電流経路430である。第2の電流経路は、電流ICANCELが、負荷416から、カスコード・トランジスタ408を介し、キャンセルFET404を介し、ソース・ディジェネレーション・インダクタ414を介して、グランドノードGND428に流れる、キャンセル電流経路430である。第3の電流経路は、電流IDEBOOSTが、電源電圧ノードVDD436から、カスコード・トランジスタ410を介し、デブースト・トランジスタ406を介し、ソース・ディジェネレーション・インダクタ412を介して、グランドノードGND428に流れる、デブースト電流経路434である。デブースト電流IDEBOOSTは、負荷416には流れない。
【0034】
LNA400は、高線形性モード及び低線形性モードの2つの線形性モードを有する。この動作のモードは、干渉またはリーク信号の存在に基づいてプログラマブルである。干渉またはリークが無ければ、LNA400は低線形性モードで動作させられる。第1のMODE値は、マルチプレクサ422の入力リード0が選択されるよう、マルチプレクサ422の選択入力リードに供給される。その結果、VB_DEBOOSTはグランドとなり、全デブースト電流経路434はディセーブルされる。デブースト電流IDEBOOSTが流れなければ、LNA400は図5のLNA222と同じようにして動作する。先に述べたように、LNA400はMDS技術を用い、比較的高い線形性の要求を満たす。干渉またはリークが無い場合、NF性能を改善するために、更に線形性の要求を低減することがしばしば望まれる。一実施形態では、キャンセルFET404のゲートはバイアス回路424にも接続されている。干渉またはリークが無い場合、第1のMODE値はまた、ゼロのバイアス電流がキャンセルFET404に供給されるように、バイアス回路424に供給される。その結果、バイアス電圧VG_CANCELはゼロに降下し、全キャンセル電流経路432はディセーブルとされる。この具体的な実施形態では、LNA400は、非常に良いNFを有する一方で比較的線形性の低い、ソース・ディジェネレート(source degenerated)・低ノイズ増幅器である。
【0035】
他方、入力ノードRFIN426に干渉またはリーク信号が存在する場合には、LNA400は高線形性モードで動作させられる。LNA400の線形性を増加させるために、よりネガティブ・フィードバックが提供されるよう、ソース・ディジェネレーション・インダクタ412を流れる電流が増加される。このネガティブ・フィードバックの増大は、メインFET402のDCバイアス電流を増加させることによって得られる。しかしながら、メインFET402のDCバイアス電流を増加させることは、DC電力消費も増加させる。更に、DCバイアス電流は、際限なく増加させることは出来ない。負荷416の両端のDCバイアス電流を過剰に増加させると、メインFET402を飽和状態に維持するための適切な電圧を供給できないほどの、出力ノード438の出力電圧VOUTの低下を招く。この電圧ヘッドルームの問題は、低電圧電源のアプリケーションで、より顕著となる。なぜなら、メインFET402のDCバイアス電圧VG_MAINは、電源電圧を超えられないからである。例えば、LNA400の電源電圧は、典型的には1.3ボルトである。負荷416を流れる電流が大きくなる程、負荷416の両端での電圧降下も大きくなる。この負荷416の両端での増加された電圧降下は、出力ノード438におけるDC出力電圧を低下させる。その結果、この低下されたDC出力電圧は、メインFET402の電圧ヘッドルームを低下させる。なぜなら、メインFET402がその飽和領域にバイアスされることを確実にするために、DCバイアス電圧VG_MAINは、VOUTを超えられないからである。
【0036】
新規なデブースト・トランジスタ406は、電圧ヘッドルームを改善するように動作し、従って、LNA400の線形性の増加を助ける。LNA400は、第2のMODE値がアサートされた際に、高線形性モードで動作する。第2のMODE値は、マルチプレクサ422の入力リード1が選択されるように、マルチプレクサ422の選択入力リードに供給される。よってカスコード・トランジスタ410は、VB_DEBOOST=VBのDCバイアス電圧にバイアスされる。デブースト電流経路434がイネーブルされる。図11に例示するように、デブースト電流IDEBOOSTは、メイン電流IMAINと共にソース・ディジェネレーション・インダクタ412を流れ、従ってメインFET402のネガティブ・フィードバック係数を増加させる。他方で、デブースト電流IDEBOOSTは、LNA負荷416を流れず、従って出力ノード438の出力電圧VOUTを低下させない。従って、LNA400は、電圧ヘッドルームの問題に直面することなく、より高いネガティブ・フィードバックを有することにより、高い線形性を有する。LNA400が高線形性モードで動作する際、第2のMODE値はまた、キャンセルFET404にDCバイアス電流IBが供給されるように、バイアス回路424に供給される。DCバイアス電流IBは、キャンセル電流経路432をイネーブルにする。先に述べたように、キャンセル電流ICANCELの三次歪み成分は、メイン電流IMAINの三次歪み成分をキャンセルし、出力電流IOUTのIMD3をゼロにする。一例では、デブースト電流IDEBOOSTは、設計プロセスの際に、カスコード・トランジスタ410及びデブースト・トランジスタ406のサイズを調整することによって、容易に変化させ得る。従って、メイン電流経路に関連付けられたネガティブ・フィードバックもまた調整可能である。ネガティブ・フィードバック係数が調整可能であることは、最適電流キャンセレーション(optimal current cancellation)についての特別な調整能力を提供する。その結果、LNAは、より少ない反復により最適化され得る。
【0037】
図12は、LNA400が高線形性モードで動作する際の、キャンセルFET404のバイアス電流IBに対するLNA400の線形性性能IIP3を示すグラフである。図12に示すように、LNA400のIIP3は、バイアス電流IBが320マイクロアンペアから増加するにつれて、徐々に増加する。LNA400のIIP3は、バイアス電流IBが608マイクアンペアである際に、その最適ポイントに達する。そして、バイアス電流IBが更に増加すると、徐々に減少する。IIP3は、メイン電流経路430またはデブースト電流経路434に関連付けられたその他の何らのパラメータを変化させる必要無く、キャンセルFET404のバイアス電流IBを調整することのみによって、最適化され得る。図12の例では、LNA400の最適IIP3は22.1178dBmである。
【0038】
図13は、高線形性モード及び低線形性モードの両方におけるLNA400の性能特性を示す表である。高線形性モードでは、IIP3は8dBm、ノイズ量は5dB、そして総バイアス電流は20ミリアンペアである。LNA400の総バイアス電流は、メインFET402、デブースト・トランジスタ406、及びキャンセルFET404のバイアス電流を含む。一例では、メインFET402のバイアス電流は約9.65ミリアンペアであり、デブースト・トランジスタ406のバイアス電流もまた9.65ミリアンペアであり、キャンセルFET404のバイアス電流は0.7ミリアンペアである。低線形性モードでは、IIP3は0dBm、ノイズ量は3dB、そして総バイアス電流は10ミリアンペアである。従って、低線形性モードでは、LNA400は、高線形性モードのLNA400に比べて、より良いノイズ量と、約半分のバイアス電流を有する。
【0039】
説明の目的で、ある具体的な実施形態が上記では述べられたが、この特許文献の教示は一般に適用出来、そして上記説明された具体的な実施形態に限定されない。例えば、図11の負荷416はタンク回路よりもむしろpチャネルトランジスタであって良い。pチャネルトランジスタは、高いインピーダンスと小さいダイ(die)面積を有するブロードバンドの負荷であるため、好ましい場合がある。従って、説明された具体的な実施形態の種々の特徴の種々の変形、適合、及び組み合わせが、以下で説明される特許請求の範囲を逸脱しない範囲で、実施され得る。
【技術分野】
【0001】
開示された実施形態は概して無線通信デバイスに関し、より具体的には低ノイズ増幅器に関する。
【背景技術】
【0002】
符号分割多重アクセス(CDMA)携帯電話受信機のような無線受信機は、一般的に、低ノイズ増幅器(LNA)と呼ばれる増幅器を含む。CDMA携帯電話アプリケーションでは、低ノイズ係数(NF)、高利得、及び低電流消費と共に、非常に高い三次入力インターセプトポイント(IIP3)を有するLNAが求められる。これらの性能特性を得るために用いられるいくつかの線形化(linearization)技術がある。
【0003】
よく知られたひとつの方法は、ネガティブ・フィードバックを使用することを含む。一般的なソース・ディジェネレートLNA(source-degenerated LNA)では、ソース・ディジェネレーション・インダクタが、フィードバック回路として使用される。通常、ソース・ディジェネレーション・インダクタンスを増加させること、及び/またはLNAバイアス電流を増加させることにより、高い線形性が得られ得る。しかし、ソース・ディジェネレートLNAは、二次の非線形性フィードバック効果により、それでも乏しい線形性という問題を有する。更に、大きいソース・ディジェネレーション・インダクタンスを有するLNAは、利得が低く、そしてノイズ係数が高い。そしてバイアス電流を増加させることは、大きな電力消費を招く。バイアス電流が過剰に増加されると、ヘッドルーム(headroom)の問題に直面する。
【0004】
第二の方法は、微分重ね合わせ(DS:derivative superposition)技術である。DS技術は、ゲート幅及びゲートバイアスの異なる2つまたはそれ以上の並列のFETを使用して、高い線形性と更に優れたIIP3性能を得る。しかしながら、一般的なDS法は、三次の相互変調歪み(IMD3)に対する二次の非線形性の寄与により、高い周波数ではIIP3性能を十分に高めることが出来ない。
【0005】
修正されたDS(MDS:modified DS)技術は、この二次の非線形性の寄与を解決しようとする。修正されたDS技術では、IMD3に対する三次の非線形性の寄与の強度及び位相が調整されて、IMD3に対する二次の非線形性の寄与をキャンセルし、これにより非常に低いIMD3の出力電流を生成する。
【0006】
図1(従来技術)は、このMDS技術を使用するLNA100の回路図である。図1のMDS回路では、2つのFET104A及び104Bが用いられる。FET104Aは、そのサブスレショルド領域(弱反転)にバイアスされ、FET104Bは、その飽和領域(強反転)にバイアスされる。FETのIMD3に対する三次の非線形性寄与成分(g3)が、FETの動作が弱反転から強反転に変化することにより、正から負に変化することが、技術的に知られている。これは、2つのFET104A及び104Bが、同じ強度でg3の正と負のピークにバイアスされている際には、2つのFET104A及び104Bの出力電流が加算され、その結果、出力電流のIMD3はほぼゼロになることを意味する。このMDS技術はまた、IMD3に対する二次の非線形性寄与成分(g2)も考慮に入れている。図1に示すように、タップ・インダクタ(tapped inductor)102は、g3の強度及び位相がg2をキャンセルするように調整されるよう、用いられる。修正された微分重ね合わせ(MDS)技術を用いたLNAの動作のより詳細な説明については、2005年8月11日に公開された、公開米国特許出願2005/0176399を参照のこと。
【0007】
図2(従来技術)は、このMDS技術の変形例を用いたLNA120の回路図である。図2のMDS回路では、2つのFET122及び124と、2つのインダクタ126及び128が使用される。高い線形性を得るため、図2のLNA120において、図1で例示したのと同様の一般的な位相キャンセレーションのMDS技術が使用される。しかしながら、補助(auxiliary)トランジスタ124のゲートをメイン・トランジスタ122のソースに接続することにより、図2のLNA120は更にNFを改善する。更に、補助トランジスタ124のゲートをメイン・トランジスタ122のソースに接続することで、入力整合及び線形性についての調整が、独立して実施可能となる。この変形されたMDS技術についての更なる情報は、Sivakumar Ganesanによる“Highly Linear Low Noise Amplifier”、Texas A&M Master of Science Thesis、2006年、5月、1−73ページ参照のこと。
【0008】
強い干渉波がある場合、CDMA携帯電話のLNAは、高線形性と低歪みを有していなければならない。そのような高線形性特性は通常、LNAのバイアス電流を高めることと組み合わせてMDS技術を用いることで得られる。しかしながら、バイアス電流が高められる程度には限界がある。他方、干渉波が無い場合には、LNAは、低線形性と、低電力消費を有していて良い。これは、CDMA携帯電話のバッテリ寿命を延ばすためである。
【発明の概要】
【0009】
修正された微分重ね合わせ(MDS)低ノイズ増幅器(LNA)は、メイン電流経路とキャンセル電流経路を含む。メイン電流経路では、メイン電流IMAINが、負荷を介して、メイン電界効果トランジスタ(FET)を介して、そして第1ソース・ディジェネレーション・インダクタを介して流れる。キャンセル電流経路では、キャンセル電流ICANCELが、負荷を介して、キャンセルFETを介して、そして第2ソース・ディジェネレーション・インダクタを介して流れる。LNA電流は、IMAINとICANCELの和である。ICANCELにおける三次歪みは、IMAINにおける三次歪みをキャンセルするために使用され、従って、出力電流における三次相互変調歪み(IMD3)がゼロとなる。新規な一側面では、メイン電流経路の第1ソース・ディジェネレーション・インダクタは、キャンセル電流経路の第2ソース・ディジェネレーション・インダクタから分離されたインダクタであり、従って、他方の電流経路に影響することなく、一方の電流経路の調整を容易に出来る。その結果、メイン電流とキャンセル電流は、2つの分離されたソース・ディジェネレーション・インダクタの使用により分離(decouple)されるため、LNAはより少ない反復で最適化され得る。
【0010】
第2の新規な側面では、デブースト電流経路が設けられる。デブースト電流経路では、デブースト電流IDEBOOSTが、デブースト・トランジスタを介して、そして第1ソース・ディジェネレーション・インダクタを介して流れる。デブースト電流は、LNA負荷には流れない。デブースト電流は、メインFETの電圧ヘッドルームを低減することなく、第1ソース・ディジェネレーション・インダクタによって、より大きいネガティブ・フィードバックが提供されることを可能とする。従って、LNAの高い線形性(linearity)性能が得られる。一例では、デブースト電流IDEBOOSTは、LNAの設計の際に、デブースト・トランジスタのサイズを変えることにより変化され得る。従って、デブースト電流を調整することにより、メイン電流経路に関連付けられたネガティブ・フィードバックも調整され得る。ネガティブ・フィードバックが調整可能であることは、最適電流キャンセレーションについての特別な調整能力を提供する。その結果、LNAはより少ない反復により最適化され得る。
【0011】
第3の新規な側面では、LNAは、高線形性モード及び低線形性モードの2つの異なる動作モードにおいて動作するようにプログラマブルである。受信干渉または送信リークがある際には、LNAは高線形性モードで動作する。高線形性モードでは、デブースト電流経路とキャンセル電流経路の両方が、高い線形性性能を得るためにイネーブルにされる。他方、受信干渉または送信リークがなければ、LNAは低線形性モードで動作する。低線形性モードでは、デブースト電流経路がプログラマブルにディセーブルとされて、電力消費を低減する。一例では、キャンセル電流経路はまた、LNAのノイズ量(NF)を改善するためにディセーブルとされる。
【0012】
上記はサマリであり、従って当然ながら、単純化、一般化、及び詳細の省略を含み、よって当業者は、このサマリが例示的なものにすぎず、多少なりとも限定することを意味しないことを理解するだろう。特許請求の範囲においてもっぱら定義された、本明細書で述べられるデバイス及び/またはプロセスの別の側面、発明の特徴、及び有利な点は、本明細書で説明される、非限定的な記述において明白になるだろう。
【図面の簡単な説明】
【0013】
【図1】図1(従来技術)は、修正された微分重ね合わせ(MDS)技術を用いたLNA100の回路図。
【図2】図2(従来技術)は、MDS技術の変形例を用いたLNA120の回路図。
【図3】図3は、新規な一側面に従った移動体通信デバイス200のある具体的なタイプの、ハイレベルブロック図。
【図4】図4は、図3のRF送受信機集積回路204のより詳細なブロック図。
【図5】図5は、2つの分離されたソース・ディジェネレーション・インダクタを有する、図4の低ノイズ増幅器(LNA)222の回路図。
【図6】図6は、2つの隣接チャネル受信干渉によってモデル化された三次の相互変調歪みを例示するグラフ。
【図7】図7は、CDMAシステムにおける、2つの送信リーク及び受信干渉によってモデル化された三次高調波歪みを例示するグラフ。
【図8】図8は、三次の非線形性送信係数を示すグラフ。
【図9】図9は、修正された微分重ね合わせ(DS)技術における、三次の非線形性送信係数のキャンセリングを例示するグラフ。
【図10】図10は、図5の2つの分離されたソース・ディジェネレーション・インダクタの単純化されたレイアウト。
【図11】図11は、2つの分離されたソース・ディジェネレーション・インダクタ412及び414を有し、またデブースト・トランジスタ406を有する低ノイズ増幅器(LNA)400の回路図。
【図12】図12は、図11のキャンセル・トランジスタ404のバイアス電流につき、(LNA400がその高線形性モードで動作している際の)LNA400の線形性性能IIP3を示すグラフ。
【図13】図13は、LNAが高線形性モード及び低線形性モードで動作している際のLNA性能特性を例示するテーブル。
【発明を実施するための形態】
【0014】
図3は、新規な一側面に従ったある具体的なタイプの移動体通信デバイス20の、非常に単純化されたハイレベルのブロック図である。本例では、移動体通信デバイス200は、CDMA2000携帯電話通信プロトコルを使用する携帯電話である。携帯電話は、(図示せぬ種々のその他の部品のうち)アンテナ202及び2つの集積回路204、206を含む。集積回路206は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路204は、RF送受信機集積回路である。RF送受信機集積回路204は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。
【0015】
図4は、図3のRF送受信機集積回路のより詳細なブロック図である。受信機は、局部発振器(LO)214に加えて、いわゆる“受信チェーン(receive chain)”212を含む。携帯電話200の受信時、高周波数RF信号211がアンテナ202で受信される。信号211からの情報は、デュプレクサ(duplexer)213及び整合ネットワーク(matching network)220を通過し、そして受信チェーン212を通過する。RF信号211は、低ノイズ増幅器(low noise amplifier: LNA)222により増幅され、ミキサ224によって周波数をダウンコンバートされる。結果として生じたダウンコンバート信号は、ベースバンドフィルタ226でフィルタリングされ、そしてデジタルベースバンド集積回路206に渡される。デジタルベースバンド集積回路206におけるアナログ/デジタルコンバータ208は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路206におけるデジタル回路によって処理される。
【0016】
携帯電話200の送信時、送信される情報は、デジタルベースバンド集積回路206におけるデジタル/アナログコンバータ210によってアナログの形式に変換され、そして“送信チェーン(transmit chain)”216に供給される。ベースバンドフィルタ236は、デジタル/アナログ変換処理によるノイズを取り除く。そして、局部発振器(LO)218の制御の下、ミキサブロック234はこの信号を高周波数信号にアップコンバートする。駆動増幅器(driver amplifier)232及び外部電力増幅器(external power amplifier)230は、この高周波信号を増幅して、高周波数RF信号231がアンテナ202から送信されるように、デュプレクサ213を介してこの高周波数信号をアンテナ202に渡す。
【0017】
図5は、新規な一側面に従った、図4の低ノイズ増幅器(LNA)222の詳細な回路図である。LNA222は、メイン電界効果トランジスタ(FET)302、キャンセルFET304、第1ソース・ディジェネレーション・インダクタ306、第2ソース・ディジェネレーション・インダクタ308、カスコード・トランジスタ310、及びLNA負荷312を含む。LNA負荷312は、並列に結合されたインダクタ314及びキャパシタ316を含むLCタンク回路である。メインFET302は、AC結合キャパシタC1を介して入力ノードRFIN330からRF信号を受信する。キャンセルFET304は、更なるAC結合キャパシタC2を介して、入力ノードRFIN330からRF信号を受信する。メインFET302のソースS1は、第1ソース・ディジェネレーション・インダクタ306を介してグランドノードGND332に結合される。メインFET304のソースS2は、第2ソース・ディジェネレーション・インダクタ308を介してグランドノードGND332に結合される。メインFET302のドレインD1は、キャンセルFET304のドレインD2に結合される。ドレインD1及びドレインD2は、カスコード・トランジスタ310のソースS3に結合される。カスコード・トランジスタ310のドレインD3は、負荷312を介して電源電圧ノードVDD334に結合される。ドレインD3はまた、出力電圧ノードVOUT336に結合される。メインFET302は、メインFET302がその飽和(強反転(strong inversion)としても知られる)動作領域にバイアスされるように、バイアス電圧VG_MAINにバイアスされる。キャンセルFET304は、キャンセルFET304がそのサブスレショルド(弱反転(weak inversion)としても知られる)動作領域にバイアスされるように、バイアス電圧VG_CANCELにバイアスされる。
【0018】
図5の実施形態では、メインFET302、キャンセルFET304、並びに2つの分離されたソース・ディジェネレーション・インダクタ306、308が、修正された微分重ね合わせ(MDS)要素318を形成する。メインFET302及びキャンセルFET304は、共通接続されたドレインを有し、入力ノードRFIN330から受信した同じRF信号によって駆動される。バイアスポイント付近の入力ゲート・ソース間電圧VGSにおいて、メインFET302はドレイン・ソース間電流IMAINを生成し、キャンセルFET304はドレイン・ソース間電流ICANCELを生成する。全体のLNA電流(出力電流IOUTで示す)は、IMAIN及びICANCELの和であり、すなわち、IOUT=IMAIN+ICANCELである。カスコード・トランジスタ310は、バイアス電圧VBにバイアスされ、そしてMDS要素318を負荷312及び出力ノード336から分離するための電流バッファとして使用される。
【0019】
図4の送受信機集積回路204の受信機の線形性は、図5のLNA222の性能によって支配される。LNA222のメインFET302は非線形デバイスであり、歪みとして知られる種々の出力周波数成分を生成する。数学的な表現では、飽和領域にバイアスされたメインFET302は、小信号ドレイン・ソース間電流IMAINを生成し、これは、バイアスポイント付近の小信号ゲート・ソース間電圧VGSに関する式(1)のテイラー級数展開によって記述され得る。すなわち、
【数1】
【0020】
ここで、g1はFET302の小信号トランスコンダクタンスを示し、g2及びg3は、歪みの発生を生じさせる二次及び三次のトランスコンダクタンス係数である。このトランスコンダクタンス係数のうち、g3は特に重要である。なぜなら、それは三次の相互変調歪み(IMD3)を支配し、よって三次入力インターセプトポイント(IIP3)を決定するからである。IIP3は、非線形性を明らかにするために一般的に使用される性能指数である。IIP3の大きさは、下記の式(2)に従って表され得る。すなわち、
【数2】
【0021】
相互変調歪みは、入力に現れる2つの強い干渉(jammer)波によってモデル化され得るタイプの歪みである。一例では、2つの干渉波は、間隔の空いた、近接する2つの周波数であり、メインFET302に印加される同じ強度の波(tone)である。すなわち、VGS=Acosω1t+Acosω2tであり、ω1及びω2は、間隔を空けて近接された2つの周波数を示す。上記の干渉波を式(1)に代入することにより、出力電流IMAINは、(2ω1−ω2)及び(2ω2−ω1)の周波数成分を含む新たな周波数成分を含む。これらの2つの周波数成分は、三次の相互変調歪み(IMD3)に相当する。下記の段落でより詳細に説明するように、IMD3は最も解決の困難な相互変調歪みである。なぜなら、これは送受信機の通過帯域内に収まり、そして入力信号を劣化させるからである。
【0022】
図6は、2つの隣接チャネル受信干渉(adjacent channel receive-jammer)によってモデル化された、三次の相互変調歪み(IMD3)を例示するグラフである。図6の例では、所望のRF信号帯域は、1MHzの帯域幅で1GHzの中心周波数を有する。これは、0.999GHz及び1.001GHz間の周波数を有するRF信号は、送受信機204の通過帯域内に収まる、ということを意味する。所望のRF信号に加えて、2つの受信RF信号が、第1周波数fRX1=1.001GHz及び第2周波数fRX2=1.002GHzにある。これらの2つの受信RF信号はまた、隣接チャネル受信干渉とも呼ばれる。受信干渉の存在は、2つの三次歪み成分をもたらす。1つのIMD3は、1.003GHzに等しい、(2fRX2−fRX1)の周波数成分を有し、他方のIMD3は、まさに1GHzに等しい(2fRX1−fRX2)の周波数成分を有する。図6に示すように、1GHzのIMD3成分は、所望の信号帯域内に収まる。この帯域内IMD3成分は、フィルタにより除去できないため、入力信号を劣化させる。
【0023】
図4の送受信機204のようなCDMA2000双方向通信システムでは、LNA222の非線形性特性はまた、送信リーク(transmit-leakage)によって引き起こされる混変調歪み(cross-modulation distortion)をもたらす。図4の例では、受信チェーン212及び送信チェーン216は同時に使用可能であり、デュプレクサ213は、受信及び送信信号を結合(combine)するために使用される。受信及び送信信号を結合するため、送信リークが、受信入力に受信機干渉と同時に現れ得る。この受信干渉と2つの送信リークの相互作用により、混変調歪みが生成される。一例では、三倍高調波歪み(triple-beat distortion)としても知られる、三次の混変調歪みのタイプは、2つの送信リークと1つの受信干渉とによってモデル化される。
【0024】
図7は、2つの送信リークと1つの受信干渉とによってモデル化された三倍高調波を例示するグラフである。図7の例では、所望のRF信号帯域は、1MHzの帯域幅で1GHzの中心周波数を有する。これは、0.999GHz及び1.001GHz間の周波数を有するRF信号は、送受信機204の通過帯域内に収まる、ということを意味する。所望のRF信号に加えて、2つの送信リーク信号が、第1周波数fTX1=900MHz及び第2周波数fTX2=900.4MHzにある。受信干渉もまた、1.001GHzの周波数にある。送信リーク信号及び受信干渉の存在は、(fRX1−(fTX2−fTX1))の周波数を有する三次の三倍高調波歪み成分をもたらし、これは1.006GHzに相当する。図7に示すように、1.006GHzの三倍高調波歪み成分は、所望の信号帯域内に収まる。この三倍高調波歪み成分は、入力信号を劣化させ、そしてフィルタにより除去できないため、問題である。
【0025】
上記説明したIMD3及び三倍高調波歪みは共に三次歪みであり、そして三次のトランスコンダクタンス係数g3により支配される。従って、三次歪みを除去し、そして線形性を向上するためには、g3の値をゼロ近辺まで低減できることが特に重要である。式(1)から、トランスコンダクタンス係数g1、g2、及びg3は、下記の式(3)に従って求められる。すなわち、
【数3】
【0026】
図8は、図5のメインFET302のDCバイアス電圧VG_MAINに対するトランスコンダクタンス係数g1、g2、及びg3を示すグラフである。図8の例では、メインFET302のバイアスが弱反転から強反転に変化された際、三次のトランスコンダクタンス係数g3は、正から負に変化する。バイアス電圧VG_MAINがある特定のポイント(例えば、VG_MAIN=0.64V)に達すると、三次のトランスコンダクタンスg3はゼロになる。従って、この特定のバイアスポイントにおいてg3がゼロになると、IIP3はほぼ無限大になる。しかしながら、この有効なIIP3の改善は、非常に狭いレンジのVG_MAINにおいてのみ起きる。この特定のバイアスポイントを得ることは難しく、プロセス、温度、及び電源電圧の変動によって変化することは避けられない。
【0027】
図9は、微分重ね合わせ(DS)技術において、三次トランスコンダクタンス係数が互いにどのようにしてキャンセルされるかを示すグラフである。図5に示すように、メインFET302及びキャンセルFET304の2つのトランジスタが並列に接続されている。g3の正及び負のピークにバイアスポイントがある際に、この2つのトランジスタの出力電流が加算されれば、そしてこの2つのトランジスタが、g3の正及び負のピークの強度が等しくなるようスケールされていれば、合成出力電流IOUTは、広い範囲のバイアス値にわたって、ゼロのg3を有するだろう。図9の例では、g3A及びg3Bは、異なる領域でバイアスされた2つのトランジスタのトランスコンダクタンス係数を示す。広い範囲のゲートバイアスにわたって、結果として得られる合成g3(g3=g3A+g3B)はほぼゼロとなり、IIP3の理論的な強度は著しく改善される。しかしながら、IIP3の改善は、回路リアクタンスの影響が無視される非常に低い周波数において起きるのみである。高周波数では、ソース・ディジェネレーション・インダクタ306が、ドレイン・ソース間電流IMAINについて強いフィードバック経路を生成する。その結果、二次の非線形性(g2により支配される)もまた、IMD3に寄与する。従って、一般的なDS方法では、高周波数におけるIIP3の改善は得られない。
【0028】
修正された微分重ね合わせ(MDS)技術は、二次の非線形性の寄与の問題に対処する。図1(従来技術)に示すように、IMD3への三次の非線形性の寄与(g3)の強度及び位相は、ソース・ディジェネレーションについてのタップ・インダクタンス102を用いることにより、IMD3への二次の非線形性の寄与(g2)をキャンセルするように調整される。タップポイント、FETのゲート幅、及びバイアスを適切に選択することで、広い範囲のバイアスにわたって、IMD3全体は、ほぼゼロの値を取り得る。しかしながら、図1の例では、FET104A及びFET104Bのドレイン・ソース間電流が、タップ・インダクタ102を介して結合される。タップポイントの変化は、FET104A及びFET104Bの両方のドレイン・ソース間電流に影響を与えるだろう。従って、最適化された結果を得るためには、タップポイント、FETのゲート幅、及びバイアスを微調整する多くの設計の反復が必要になる。2つのFETのドレイン・ソース間電流の結合により、全体としてのIMD3をゼロ近辺にすることは、しばしば困難で根気がいる。
【0029】
図5の新規なLNA222は、2つの分離されたソース・ディジェネレーション・インダクタ306及び308を用いることで、これらの困難さを解消する。図5に示すように、出力電流IOUTは2つの電流経路、すなわちメイン電流経路320及びキャンセル電流経路322を含む。メイン電流経路320では、メイン電流IMAINが、メインFET302及びソース・ディジェネレーション・インダクタ306を流れる。キャンセル電流経路322では、キャンセル電流ICANCELが、キャンセルFET304及びソース・ディジェネレーション・インダクタ308を流れる。メイン経路320にソース・ディジェネレーション・インダクタ306を使用し、キャンセル経路322にソース・ディジェネレーション・インダクタ308を使用することにより、メイン電流IMAIN及びキャンセル電流ICANCELは、もはや図1の一般的な回路のようには結合されない。新規な設計プロセスでは、最初のステップで、LNA222の基本的な性能特性を確保するよう、メイン経路320が設計される。例えば、FET302のゲート幅やバイアスポイント、及びソース・ディジェネレーション・インダクタ306のインダクタンスが、低ノイズ量、高利得、低電力消費、及び比較的高い線形性を得られるよう、慎重に選択される。第二のステップにおいては、キャンセル経路が実現され、線形性を向上するよう調整される。先の述べたように、メインFET302はその飽和領域にバイアスされ、IMD3に対する負の三次の寄与を有する。他方、キャンセルFET304はそのサブスレショルド領域にバイアスされ、IMD3に対して正の三次の寄与を有する。より具体的には、MDS法は、IMD3に対する二次の非線形性の寄与も考慮する。キャンセルFET304のゲート幅及びバイアスポイント、並びにソース・ディジェネレーション・インダクタ308のインダクタンスを適切に選択することにより、電流ICANCELのIMD3は、電流IMAINのIMD3をキャンセルするように調整される。メイン経路320及びキャンセル経路322は、2つの分離された(separate)インダクタ306及び308を用いることにより切り離されている(decoupled)ので、キャンセル経路322に対して為された変更は、メイン経路320の動作に対して大きな影響を与えない。従って、図5の新規なLNA222は、タップ・インダクタを使用する図1の一般的なLNAに比べて、より少ない反復で最適化されることが出来る。
【0030】
図10は、図5の2つのソース・ディジェネレーション・インダクタ306及び308を示す、単純化されたレイアウト図である。図10に示すようにソース・ディジェネレーション・インダクタ306は、一方のリード(lead)がグランドノード332に接続され、他方のリードがメインFET302のソースS1に接続された、集積化スパイラル・インダクタ(integrated spiral inductor)である。ソース・ディジェネレーション・インダクタ306もまた、一方のリードがグランドノード332に接続され、他方のリードがキャンセルFET304のソースS2に接続された、集積化スパイラル・インダクタである。一例では、LDEG1は1.8ナノヘンリーのインダクタンスを有し、LDEG2は1.6ナノヘンリーのインダクタンスを有し、グランドノード332は、RF送受信機集積回路204の表面実装マイクロバンプ(surface mount microbump)である。RF送受信機集積回路204は、フリップチップ・パッケージの集積回路である。
【0031】
図5のLNA222は、MDS技術を用いることにより高い線形性を得ているが、CDMA送受信機で、特に強い受信干渉信号及び/または送信リーク信号が存在する場合には、より高い線形性の要求がしばしばLNAに課される。より高い線形性は通常、大きいネガティブ・フィードバックが供給されるように、LNAのDCバイアス電流を増加させることによって得られる。しかしながらDC電流を増加させることは、一般的により大きなDC電力消費及びヘッドルーム問題を引き起こす。更に、より高い線形性はまた、LNAのノイズ量を悪化させるのが一般的である。実際には、強い受信干渉または送信リークがある時間に存在する可能性は、1%未満である。強い受信干渉または送信リークが存在しない際には、LNAに対する線形性の要求は大幅に緩和される。緩和された線形性の要求により、LNAは、より小さいDC電力を消費し、改善されたNFを有するようにされ得る。
【0032】
図11は、新規な一側面に従った、2つの線形性動作モードを有する低ノイズ増幅器(LNA)400の回路図である。LNA400は、メイン電界効果トランジスタ(FET)402、キャンセルFET404、デブースト(deboost)・トランジスタ406、第1カスコード・トランジスタ408、第2カスコード・トランジスタ410、第1ソース・ディジェネレーション・インダクタ412、第2ソース・ディジェネレーション・インダクタ414、負荷416、マルチプレクサ422、及びバイアス回路424を含む。負荷416は、インダクタ418及びキャパシタ420を含むLCタンク回路である。メインFET402は、AC結合キャパシタC1を介して、入力ノードRFIN426からRF信号を受信する。キャンセルFET404は、更にAC結合キャパシタC2を介して、入力ノードRFIN426からRF信号を受信する。メインFET302のソースS1は、ソース・ディジェネレーション・インダクタ412を介してグランドノードGND428に結合される。キャンセルFET404のソースS2は、ソース・ディジェネレーション・インダクタ414を介してグランドノードGND428に結合される。メインFET402のドレインD1は、キャンセルFET404のドレインD2に接続される。ドレインD1及びドレインD2は、カスコード・トランジスタ408のソースS3に接続される。カスコード・トランジスタ408のドレインD3は、負荷416を介して、電源電圧ノードVDD436に結合される。ドレインD3はまた、出力電圧ノードVOUT438に結合される。デブースト・トランジスタ406のゲートは、メインFET402のゲートに結合される。デブースト・トランジスタ406のソースS4は、メインFET402のソースS1に接続される。デブースト・トランジスタ406のドレインD4は、カスコード・トランジスタ410のソースS5に接続される。カスコード・トランジスタ410のドレインD5は、電源電圧ノードVDD436に接続される。メインFET402は、メインFET402がその飽和(強反転としても知られる)動作領域にバイアスされるよう、バイアス電圧VG_MAINにバイアスされる。キャンセルFET404は、キャンセルFET404がそのサブスレショルド(弱反転としても知られる)動作領域にバイアスされるように、バイアス電圧VG_CANCELにバイアスされる。カスコード・トランジスタ410は、バイアス電圧VB_DEBOOSTにバイアスされる。カスコード・トランジスタ410のゲートは、マルチプレクサ422の出力リード(lead)に結合される。
【0033】
LNA400には3つの電流経路がある。第1の電流経路は、電流IMAINが、負荷416から、カスコード・トランジスタ408を介し、メインFET402を介し、ソース・ディジェネレーション・インダクタ412を介して、グランドノードGND428に流れる、メイン電流経路430である。第2の電流経路は、電流ICANCELが、負荷416から、カスコード・トランジスタ408を介し、キャンセルFET404を介し、ソース・ディジェネレーション・インダクタ414を介して、グランドノードGND428に流れる、キャンセル電流経路430である。第3の電流経路は、電流IDEBOOSTが、電源電圧ノードVDD436から、カスコード・トランジスタ410を介し、デブースト・トランジスタ406を介し、ソース・ディジェネレーション・インダクタ412を介して、グランドノードGND428に流れる、デブースト電流経路434である。デブースト電流IDEBOOSTは、負荷416には流れない。
【0034】
LNA400は、高線形性モード及び低線形性モードの2つの線形性モードを有する。この動作のモードは、干渉またはリーク信号の存在に基づいてプログラマブルである。干渉またはリークが無ければ、LNA400は低線形性モードで動作させられる。第1のMODE値は、マルチプレクサ422の入力リード0が選択されるよう、マルチプレクサ422の選択入力リードに供給される。その結果、VB_DEBOOSTはグランドとなり、全デブースト電流経路434はディセーブルされる。デブースト電流IDEBOOSTが流れなければ、LNA400は図5のLNA222と同じようにして動作する。先に述べたように、LNA400はMDS技術を用い、比較的高い線形性の要求を満たす。干渉またはリークが無い場合、NF性能を改善するために、更に線形性の要求を低減することがしばしば望まれる。一実施形態では、キャンセルFET404のゲートはバイアス回路424にも接続されている。干渉またはリークが無い場合、第1のMODE値はまた、ゼロのバイアス電流がキャンセルFET404に供給されるように、バイアス回路424に供給される。その結果、バイアス電圧VG_CANCELはゼロに降下し、全キャンセル電流経路432はディセーブルとされる。この具体的な実施形態では、LNA400は、非常に良いNFを有する一方で比較的線形性の低い、ソース・ディジェネレート(source degenerated)・低ノイズ増幅器である。
【0035】
他方、入力ノードRFIN426に干渉またはリーク信号が存在する場合には、LNA400は高線形性モードで動作させられる。LNA400の線形性を増加させるために、よりネガティブ・フィードバックが提供されるよう、ソース・ディジェネレーション・インダクタ412を流れる電流が増加される。このネガティブ・フィードバックの増大は、メインFET402のDCバイアス電流を増加させることによって得られる。しかしながら、メインFET402のDCバイアス電流を増加させることは、DC電力消費も増加させる。更に、DCバイアス電流は、際限なく増加させることは出来ない。負荷416の両端のDCバイアス電流を過剰に増加させると、メインFET402を飽和状態に維持するための適切な電圧を供給できないほどの、出力ノード438の出力電圧VOUTの低下を招く。この電圧ヘッドルームの問題は、低電圧電源のアプリケーションで、より顕著となる。なぜなら、メインFET402のDCバイアス電圧VG_MAINは、電源電圧を超えられないからである。例えば、LNA400の電源電圧は、典型的には1.3ボルトである。負荷416を流れる電流が大きくなる程、負荷416の両端での電圧降下も大きくなる。この負荷416の両端での増加された電圧降下は、出力ノード438におけるDC出力電圧を低下させる。その結果、この低下されたDC出力電圧は、メインFET402の電圧ヘッドルームを低下させる。なぜなら、メインFET402がその飽和領域にバイアスされることを確実にするために、DCバイアス電圧VG_MAINは、VOUTを超えられないからである。
【0036】
新規なデブースト・トランジスタ406は、電圧ヘッドルームを改善するように動作し、従って、LNA400の線形性の増加を助ける。LNA400は、第2のMODE値がアサートされた際に、高線形性モードで動作する。第2のMODE値は、マルチプレクサ422の入力リード1が選択されるように、マルチプレクサ422の選択入力リードに供給される。よってカスコード・トランジスタ410は、VB_DEBOOST=VBのDCバイアス電圧にバイアスされる。デブースト電流経路434がイネーブルされる。図11に例示するように、デブースト電流IDEBOOSTは、メイン電流IMAINと共にソース・ディジェネレーション・インダクタ412を流れ、従ってメインFET402のネガティブ・フィードバック係数を増加させる。他方で、デブースト電流IDEBOOSTは、LNA負荷416を流れず、従って出力ノード438の出力電圧VOUTを低下させない。従って、LNA400は、電圧ヘッドルームの問題に直面することなく、より高いネガティブ・フィードバックを有することにより、高い線形性を有する。LNA400が高線形性モードで動作する際、第2のMODE値はまた、キャンセルFET404にDCバイアス電流IBが供給されるように、バイアス回路424に供給される。DCバイアス電流IBは、キャンセル電流経路432をイネーブルにする。先に述べたように、キャンセル電流ICANCELの三次歪み成分は、メイン電流IMAINの三次歪み成分をキャンセルし、出力電流IOUTのIMD3をゼロにする。一例では、デブースト電流IDEBOOSTは、設計プロセスの際に、カスコード・トランジスタ410及びデブースト・トランジスタ406のサイズを調整することによって、容易に変化させ得る。従って、メイン電流経路に関連付けられたネガティブ・フィードバックもまた調整可能である。ネガティブ・フィードバック係数が調整可能であることは、最適電流キャンセレーション(optimal current cancellation)についての特別な調整能力を提供する。その結果、LNAは、より少ない反復により最適化され得る。
【0037】
図12は、LNA400が高線形性モードで動作する際の、キャンセルFET404のバイアス電流IBに対するLNA400の線形性性能IIP3を示すグラフである。図12に示すように、LNA400のIIP3は、バイアス電流IBが320マイクロアンペアから増加するにつれて、徐々に増加する。LNA400のIIP3は、バイアス電流IBが608マイクアンペアである際に、その最適ポイントに達する。そして、バイアス電流IBが更に増加すると、徐々に減少する。IIP3は、メイン電流経路430またはデブースト電流経路434に関連付けられたその他の何らのパラメータを変化させる必要無く、キャンセルFET404のバイアス電流IBを調整することのみによって、最適化され得る。図12の例では、LNA400の最適IIP3は22.1178dBmである。
【0038】
図13は、高線形性モード及び低線形性モードの両方におけるLNA400の性能特性を示す表である。高線形性モードでは、IIP3は8dBm、ノイズ量は5dB、そして総バイアス電流は20ミリアンペアである。LNA400の総バイアス電流は、メインFET402、デブースト・トランジスタ406、及びキャンセルFET404のバイアス電流を含む。一例では、メインFET402のバイアス電流は約9.65ミリアンペアであり、デブースト・トランジスタ406のバイアス電流もまた9.65ミリアンペアであり、キャンセルFET404のバイアス電流は0.7ミリアンペアである。低線形性モードでは、IIP3は0dBm、ノイズ量は3dB、そして総バイアス電流は10ミリアンペアである。従って、低線形性モードでは、LNA400は、高線形性モードのLNA400に比べて、より良いノイズ量と、約半分のバイアス電流を有する。
【0039】
説明の目的で、ある具体的な実施形態が上記では述べられたが、この特許文献の教示は一般に適用出来、そして上記説明された具体的な実施形態に限定されない。例えば、図11の負荷416はタンク回路よりもむしろpチャネルトランジスタであって良い。pチャネルトランジスタは、高いインピーダンスと小さいダイ(die)面積を有するブロードバンドの負荷であるため、好ましい場合がある。従って、説明された具体的な実施形態の種々の特徴の種々の変形、適合、及び組み合わせが、以下で説明される特許請求の範囲を逸脱しない範囲で、実施され得る。
【特許請求の範囲】
【請求項1】
飽和領域にバイアスされ、ゲートが入力ノードに結合された第1電界効果トランジスタ(FET)と、
サブスレショルド領域にバイアスされ、ゲートが前記第1FETの前記ゲートに結合され、ドレインが前記第1FETのドレインに結合された第2FETと、
前記第1FETのソースをグランドノードに結合する第1ディジェネレーション・インダクタンス(degeneration inductance)と、
前記第2FETのソースをグランドノードに結合し、少なくとも1ナノヘンリーの第2ディジェネレーション・インダクタンスと
を備える微分重ね合わせ(DS)低ノイズ増幅器。
【請求項2】
前記第1ソース・ディジェネレーション・インダクタンスは第1のスパイラル(spiral)・インダクタであり、
前記第2ソース・ディジェネレーション・インダクタンスは第2のスパイラル・インダクタである、請求項1のDS LNA。
【請求項3】
前記グランドノードは表面実装マイクロバンプ(surface-mount microbump)を含み、
前記第1ディジェネレーション・インダクタンスは、前記第2ディジェネレーション・インダクタに結合されるタップを含まない、請求項1のDS LNA。
【請求項4】
前記第2FETの前記ゲートは、前記第1FETの前記ゲートに容量結合され、
前記第1FETの前記ゲートは、前記入力ノードに容量結合される、請求項1のDS LNA。
【請求項5】
負荷と、
前記第1FETの前記ドレインに結合されたソースと、前記負荷に結合されたドレインとを有するカスコード・トランジスタと
を更に備える請求項1のDS LNA。
【請求項6】
前記入力ノードは入力信号を受信し、
前記第1FETは、第1の三次歪み信号を生成し、
前記第2FETは、第2の三次歪み信号を生成し、
前記第2の三次歪み信号は、少なくとも部分的に、前記第1の三次歪み信号をキャンセルする、請求項1のDS LNA。
【請求項7】
負荷と、
第1ソース・ディジェネレーション・インダクタ(source degeneration inductor)と、
飽和領域にバイアスされ、ゲートが入力ノードに結合され、ソースが前記第1ソース・ディジェネレーション・インダクタに結合されたメイン・トランジスタと、
飽和領域にバイアスされ、ゲートが前記メイン・トランジスタの前記ゲートに結合されたデブースト(deboost)・トランジスタと
を備え、前記メイン・トランジスタは、前記負荷を介し、前記メイン・トランジスタを介し、そして前記第1ソース・ディジェネレーション・インダクタを介して流れるメイン電流を制御し、
デブースト電流が、前記負荷を介して流れること無く、前記デブースト・トランジスタを介し、そして前記第1ソース・ディジェネレーション・インダクタを介して流れる、低ノイズ増幅器。
【請求項8】
ソースが前記デブースト・トランジスタのドレインに結合され、ドレインが電源電圧ノードに結合されたデブースト・カスコード・トランジスタを更に備える、請求項7の低ノイズ増幅器。
【請求項9】
前記デブースト・カスコード・トランジスタのゲートは、バイアス電圧ノードまたはグランドノードの選択可能ないずれか一方に結合される、請求項7の低ノイズ増幅器。
【請求項10】
サブスレショルド領域にバイアスされ、前記メイン・トランジスタのドレインに結合されたドレインを有するキャンセル・トランジスタを更に備える、請求項7の低ノイズ増幅器。
【請求項11】
前記キャンセル・トランジスタのソースに結合された第1リード(lead)と、グランドノードに結合された第2リードとを有する第2ソース・ディジェネレーション・インダクタを更に備え、
前記グランドノードは前記第1ソース・ディジェネレーション・インダクタに結合される、請求項10の低ノイズ増幅器。
【請求項12】
前記負荷はタンク回路である、請求項7の低ノイズ増幅器。
【請求項13】
前記負荷はPチャネルトランジスタである、請求項7の低ノイズ増幅器。
【請求項14】
前記キャンセル・トランジスタにバイアス電流を供給するバイアス回路を更に備え、
前記バイアス電流は、モード制御信号の値に依存して、第1電流値または第2電流値のいずれかを有するようにプログラム可能である、請求項10の低ノイズ増幅器。
【請求項15】
前記デブースト電流が前記デブースト・トランジスタを介して流れないように、前記デブースト・カスコード・トランジスタをディセーブルにする手段を更に備える、請求項8の低ノイズ増幅器。
【請求項16】
(a)負荷を介して、そして飽和領域にバイアスされた第1トランジスタを介して、そして第1ソース・ディジェネレーション・インダクタを介して、グランドノードに第1電流を流すことと、
(b)前記負荷を介して、そしてサブスレショルド領域にバイアスされた第2トランジスタを介して、そして第2ソース・ディジェネレーション・インダクタを介して、前記グランドノードに第2電流を流すことと
を備え、前記負荷、前記第1トランジスタ、前記第2トランジスタ、前記第1ソース・ディジェネレーション・インダクタ、及び前記第2ソース・ディジェネレーション・インダクタは共に、低ノイズ増幅器の一部を形成し、
前記第2ソース・ディジェネレーション・インダクタは、少なくとも1ナノヘンリーのインダクタンスを有する、方法。
【請求項17】
(c)モード信号を受信し、前記モード信号が第1の値を有する場合には、前記第2電流が流れるように前記第2トランジスタをイネーブルにし、前記モード信号が第2の値を有する場合には、前記第2電流が流れないように前記第2トランジスタをディセーブルにすること、を更に備える請求項16の方法。
【請求項18】
(a)負荷、飽和領域にバイアスされたメイン・トランジスタ、及びソース・ディジェネレーション・インダクタンスを備え、前記メイン・トランジスタが、前記負荷を介し、前記メイン・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れるメイン電流を制御する低ノイズ増幅器、への入力信号を受信することと、
(b)デブースト電流を流すことが可能なデブースト・トランジスタを設けることと
を備え、前記デブースト電流は、前記負荷を介して流れることなく、前記デブースト・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる、方法。
【請求項19】
(c)モード信号を受信し、前記モード信号が第1の値を有する場合には、前記デブースト電流が流れるように前記デブースト・トランジスタをイネーブルにし、前記モード信号が第2の値を有する場合には、前記デブースト電流が流れないように前記デブースト・トランジスタをディセーブルにすること、を更に備える請求項18の方法。
【請求項20】
負荷、飽和領域にバイアスされたメイン・トランジスタ、及びソース・ディジェネレーション・インダクタンスを備え、前記メイン・トランジスタが、前記負荷を介し、前記メイン・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる第1電流を制御する、ソース・ディジェネレート(source degenerated)低ノイズ増幅器と、
前記負荷を介して流れる前記第1電流を増加させることなく、前記ソース・ディジェネレーション・インダクタンスを介して流れる電流を選択的に増加させる手段と
を備える装置。
【請求項21】
前記手段は、デブースト電流を制御するデブースト・トランジスタを備え、
前記デブースト電流は、前記負荷を介して流れることなく、前記デブースト・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる、請求項20の低ノイズ増幅器。
【請求項1】
飽和領域にバイアスされ、ゲートが入力ノードに結合された第1電界効果トランジスタ(FET)と、
サブスレショルド領域にバイアスされ、ゲートが前記第1FETの前記ゲートに結合され、ドレインが前記第1FETのドレインに結合された第2FETと、
前記第1FETのソースをグランドノードに結合する第1ディジェネレーション・インダクタンス(degeneration inductance)と、
前記第2FETのソースをグランドノードに結合し、少なくとも1ナノヘンリーの第2ディジェネレーション・インダクタンスと
を備える微分重ね合わせ(DS)低ノイズ増幅器。
【請求項2】
前記第1ソース・ディジェネレーション・インダクタンスは第1のスパイラル(spiral)・インダクタであり、
前記第2ソース・ディジェネレーション・インダクタンスは第2のスパイラル・インダクタである、請求項1のDS LNA。
【請求項3】
前記グランドノードは表面実装マイクロバンプ(surface-mount microbump)を含み、
前記第1ディジェネレーション・インダクタンスは、前記第2ディジェネレーション・インダクタに結合されるタップを含まない、請求項1のDS LNA。
【請求項4】
前記第2FETの前記ゲートは、前記第1FETの前記ゲートに容量結合され、
前記第1FETの前記ゲートは、前記入力ノードに容量結合される、請求項1のDS LNA。
【請求項5】
負荷と、
前記第1FETの前記ドレインに結合されたソースと、前記負荷に結合されたドレインとを有するカスコード・トランジスタと
を更に備える請求項1のDS LNA。
【請求項6】
前記入力ノードは入力信号を受信し、
前記第1FETは、第1の三次歪み信号を生成し、
前記第2FETは、第2の三次歪み信号を生成し、
前記第2の三次歪み信号は、少なくとも部分的に、前記第1の三次歪み信号をキャンセルする、請求項1のDS LNA。
【請求項7】
負荷と、
第1ソース・ディジェネレーション・インダクタ(source degeneration inductor)と、
飽和領域にバイアスされ、ゲートが入力ノードに結合され、ソースが前記第1ソース・ディジェネレーション・インダクタに結合されたメイン・トランジスタと、
飽和領域にバイアスされ、ゲートが前記メイン・トランジスタの前記ゲートに結合されたデブースト(deboost)・トランジスタと
を備え、前記メイン・トランジスタは、前記負荷を介し、前記メイン・トランジスタを介し、そして前記第1ソース・ディジェネレーション・インダクタを介して流れるメイン電流を制御し、
デブースト電流が、前記負荷を介して流れること無く、前記デブースト・トランジスタを介し、そして前記第1ソース・ディジェネレーション・インダクタを介して流れる、低ノイズ増幅器。
【請求項8】
ソースが前記デブースト・トランジスタのドレインに結合され、ドレインが電源電圧ノードに結合されたデブースト・カスコード・トランジスタを更に備える、請求項7の低ノイズ増幅器。
【請求項9】
前記デブースト・カスコード・トランジスタのゲートは、バイアス電圧ノードまたはグランドノードの選択可能ないずれか一方に結合される、請求項7の低ノイズ増幅器。
【請求項10】
サブスレショルド領域にバイアスされ、前記メイン・トランジスタのドレインに結合されたドレインを有するキャンセル・トランジスタを更に備える、請求項7の低ノイズ増幅器。
【請求項11】
前記キャンセル・トランジスタのソースに結合された第1リード(lead)と、グランドノードに結合された第2リードとを有する第2ソース・ディジェネレーション・インダクタを更に備え、
前記グランドノードは前記第1ソース・ディジェネレーション・インダクタに結合される、請求項10の低ノイズ増幅器。
【請求項12】
前記負荷はタンク回路である、請求項7の低ノイズ増幅器。
【請求項13】
前記負荷はPチャネルトランジスタである、請求項7の低ノイズ増幅器。
【請求項14】
前記キャンセル・トランジスタにバイアス電流を供給するバイアス回路を更に備え、
前記バイアス電流は、モード制御信号の値に依存して、第1電流値または第2電流値のいずれかを有するようにプログラム可能である、請求項10の低ノイズ増幅器。
【請求項15】
前記デブースト電流が前記デブースト・トランジスタを介して流れないように、前記デブースト・カスコード・トランジスタをディセーブルにする手段を更に備える、請求項8の低ノイズ増幅器。
【請求項16】
(a)負荷を介して、そして飽和領域にバイアスされた第1トランジスタを介して、そして第1ソース・ディジェネレーション・インダクタを介して、グランドノードに第1電流を流すことと、
(b)前記負荷を介して、そしてサブスレショルド領域にバイアスされた第2トランジスタを介して、そして第2ソース・ディジェネレーション・インダクタを介して、前記グランドノードに第2電流を流すことと
を備え、前記負荷、前記第1トランジスタ、前記第2トランジスタ、前記第1ソース・ディジェネレーション・インダクタ、及び前記第2ソース・ディジェネレーション・インダクタは共に、低ノイズ増幅器の一部を形成し、
前記第2ソース・ディジェネレーション・インダクタは、少なくとも1ナノヘンリーのインダクタンスを有する、方法。
【請求項17】
(c)モード信号を受信し、前記モード信号が第1の値を有する場合には、前記第2電流が流れるように前記第2トランジスタをイネーブルにし、前記モード信号が第2の値を有する場合には、前記第2電流が流れないように前記第2トランジスタをディセーブルにすること、を更に備える請求項16の方法。
【請求項18】
(a)負荷、飽和領域にバイアスされたメイン・トランジスタ、及びソース・ディジェネレーション・インダクタンスを備え、前記メイン・トランジスタが、前記負荷を介し、前記メイン・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れるメイン電流を制御する低ノイズ増幅器、への入力信号を受信することと、
(b)デブースト電流を流すことが可能なデブースト・トランジスタを設けることと
を備え、前記デブースト電流は、前記負荷を介して流れることなく、前記デブースト・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる、方法。
【請求項19】
(c)モード信号を受信し、前記モード信号が第1の値を有する場合には、前記デブースト電流が流れるように前記デブースト・トランジスタをイネーブルにし、前記モード信号が第2の値を有する場合には、前記デブースト電流が流れないように前記デブースト・トランジスタをディセーブルにすること、を更に備える請求項18の方法。
【請求項20】
負荷、飽和領域にバイアスされたメイン・トランジスタ、及びソース・ディジェネレーション・インダクタンスを備え、前記メイン・トランジスタが、前記負荷を介し、前記メイン・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる第1電流を制御する、ソース・ディジェネレート(source degenerated)低ノイズ増幅器と、
前記負荷を介して流れる前記第1電流を増加させることなく、前記ソース・ディジェネレーション・インダクタンスを介して流れる電流を選択的に増加させる手段と
を備える装置。
【請求項21】
前記手段は、デブースト電流を制御するデブースト・トランジスタを備え、
前記デブースト電流は、前記負荷を介して流れることなく、前記デブースト・トランジスタを介し、そして前記ソース・ディジェネレーション・インダクタンスを介して流れる、請求項20の低ノイズ増幅器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2013−81200(P2013−81200A)
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−256110(P2012−256110)
【出願日】平成24年11月22日(2012.11.22)
【分割の表示】特願2010−541506(P2010−541506)の分割
【原出願日】平成20年12月27日(2008.12.27)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願番号】特願2012−256110(P2012−256110)
【出願日】平成24年11月22日(2012.11.22)
【分割の表示】特願2010−541506(P2010−541506)の分割
【原出願日】平成20年12月27日(2008.12.27)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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