トランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路
【課題】群遅延特性の入力光パワー依存性を低減し、かつ、ESD耐性を有するトランスインピーダンスアンプを提供する。
【解決手段】入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプTIAとして第一の電源端子VCCTIAと第二の電源端子VEETIAとを有し、第一の電源端子VCCTIAには第二の電源端子VEETIAよりも高い電圧が印加され、かつ、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAと並列の電流パスを形成する第一の回路素子が接続されている。該第一の回路素子は、第一のダイオードもしくはダイオード列からなっている。
【解決手段】入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプTIAとして第一の電源端子VCCTIAと第二の電源端子VEETIAとを有し、第一の電源端子VCCTIAには第二の電源端子VEETIAよりも高い電圧が印加され、かつ、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAと並列の電流パスを形成する第一の回路素子が接続されている。該第一の回路素子は、第一のダイオードもしくはダイオード列からなっている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トランスインピーダンスアンプ(TIA:Trans-Impedance Amplifier)およびトランスインピーダンスアンプ接続回路に関し、特に、群遅延特性の入力光パワー依存性を低減し、かつ、高いESD(Electro-Static-Discharge)耐性を有するトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路に関するものである。
【背景技術】
【0002】
光パワーを光電変換した入力電流のインピーダンス変換を行うためのトランスインピーダンスアンプおよび後段回路(利得可変増幅器(VGA:Variable Gain Amplifier)等を含む回路)からなるトランスインピーダンスアンプ接続回路の例として、図13に示す回路構成が知られている。図13は、従来のトランスインピーダンスアンプ接続回路の接続構成を示す回路図であり、非特許文献1に示すKimikazu Sanoらによる“A Wideband Low-distorted ROSA for Video Distribution Service based on FM Conversion Scheme”,33rd European Conference and Exhibition on Optical Communication,proceedings,vol.3,pp.167-168(2007)のFig.2に記載されている。
【0003】
図13のトランスインピーダンスアンプ接続回路10において、前段のTIA CoreおよびAOCによって構成されている部分がトランスインピーダンスアンプ1であり、後段のAC‐coupling capacitor、VGA、AGCおよびOutput Driverによって構成されている部分が後段回路2である。前段のトランスインピーダンスアンプ1と後段の後段回路2とを接続した回路がトランスインピーダンスアンプ接続回路10である。
【0004】
トランスインピーダンスアンプ1において、TIA Coreはトランスインピーダンスアンプコア回路(Trans-Impedance Amplifier Core)、AOCはオフセット補正回路(Auto Offset Cancellation)であり、オフセット補正回路AOCを構成する回路のうち、Opampはオペアンプ回路(Operational Amplifier)、Replica TIA Coreはトランスインピーダンスアンプコア回路TIA Coreと同じ回路構成のダミー回路である。
【0005】
また、後段回路2において、VGAは可変利得増幅器(Variable Gain Amplifier)、AGCは自動利得制御回路(Automatic Gain Controller)であり、Output Driverは出力バッファ回路である。また、AC‐coupling capacitorは、トランスインピーダンスアンプ1と後段回路2とをAC結合するためのAC結合用キャパシタである。
【0006】
自動利得制御回路AGCを構成する回路のうち、Averageは平均値を検出する平均値検出回路、Top Holdは最大値を検出する最大値検出回路、Amp.Setはあらかじめ定めた所定の値の振幅値を設定する所定振幅値設定回路であり、Opampはオペアンプ回路である。INは入力端子、OUT−Tは出力正端子、OUT−Cは出力補端子である。
【0007】
次に、図13に示すトランスインピーダンスアンプ接続回路10の回路動作について説明する。トランスインピーダンスアンプコア回路TIA Coreにおいて、入力端子INから入力される電流信号は電圧信号に変換されると同時に増幅される。オフセット補正回路AOCでは、トランスインピーダンスアンプコア回路TIA Coreの線形動作領域を拡大するために、トランスインピーダンスアンプコア回路TIA Coreと同じ回路をダミー回路Replica TIA Coreとして用意し、光電流が入力されないダミー回路Replica TIA Coreの出力電圧とトランスインピーダンスアンプコア回路TIA Coreの平均電圧とが等しくなるように、入力端子INからDCオフセット光電流を引き抜いている。
【0008】
また、自動利得制御回路AGCは、可変利得増幅器VGAの利得を調節するための制御回路である。その動作原理は、可変利得増幅器VGAの出力電圧の平均値と出力電圧の最大値とを、それぞれ、平均値検出回路Averageと最大値検出回路Top Holdとによって検出し、両者の差が所定振幅値設定回路Amp.Setで与えられる値と等しくなるように、自動利得制御回路AGCの制御信号が出力される。かかる自動利得制御回路AGCの動作により、可変利得増幅器VGAの利得を調節している。なお、出力バッファ回路Output Driverは、トランスインピーダンスアンプ接続回路10の外部の終端抵抗50Ωとインピーダンス整合を取るためのアンプである。
【先行技術文献】
【非特許文献】
【0009】
【非特許文献1】Kimikazu Sano,et al;“A Wideband Low-distorted ROSA for Video Distribution Service based on FM Conversion Scheme”,33rd European Conference and Exhibition on Optical Communication,proceedings,vol.3,pp.167-168(2007)
【発明の概要】
【発明が解決しようとする課題】
【0010】
図13に示すようなトランスインピーダンスアンプ1と後段回路2とからなるトランスインピーダンスアンプ接続回路10の回路構成の場合、当該回路における群遅延特性の入力光パワー依存性が増大してしまうという問題がある。
【0011】
以下に、群遅延特性の入力光パワー依存性が発生する様子を、図14のシミュレーション結果の特性図を用いながら説明する。図14は、従来のトランスインピーダンスアンプ接続回路10の群遅延特性の入力光パワー依存性を説明するための特性図であり、群遅延特性に関するシミュレーション結果を示している。
【0012】
図14の特性図において、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(PP)値の半分と仮定している。
【0013】
図14に示すように、入力光パワーの変動により入力電流(I0)が例えば無限小(0mA)から2mmAppに変動した場合、トランスインピーダンスアンプ接続回路10の群遅延特性が大きく変動している。
【0014】
本発明は、かかる事情に鑑みてなされたものであり、群遅延特性の入力光パワー依存性を低減し、かつ、ESD耐性を有するトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路を提供することを、その目的としている。
【課題を解決するための手段】
【0015】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【0016】
第1の技術手段は、入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプにおいて、第一の電源端子および第二の電源端子を有し、前記第一の電源端子には前記第一の電源端子よりも高い電圧が印加され、かつ、前記第一の電源端子と前記第二の電源端子との間に、当該トランスインピーダンスアンプと並列の電流パスを形成する第一の回路素子が接続され、前記第一の回路素子が第一のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とする。
【0017】
第2の技術手段は、前記第1の技術手段に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が、単一の素子ではなく、前記第一のダイオードもしくは複数のダイオードからなるダイオード列と、第一の抵抗、第一のキャパシタの少なくとも一方との組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とする。
【0018】
第3の技術手段は、入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプの後段に可変利得増幅器を少なくとも含む後段回路を接続してなるトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプが、前記第1または第2の技術手段のいずれかに記載のトランスインピーダンスアンプであることを特徴とする。
【0019】
第4の技術手段は、前記第3の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記後段回路は、第三の電源端子および第四の電源端子を有し、前記第三の電源端子には前記第四の電源端子よりも高い電圧が印加され、かつ、前記第三の電源端子と前記第四の電源端子との間に、当該後段回路と並列の電流パスを形成する第二の回路素子が接続されることを特徴とする。
【0020】
第5の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二の抵抗であることを特徴とする。
【0021】
第6の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のキャパシタであることを特徴とする。
【0022】
第7の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とする。
【0023】
第8の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が、単一の素子ではなく、前記第二の抵抗、前記第二のキャパシタ、前記第二のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とする。
【発明の効果】
【0024】
本発明のトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路によれば、以下のごとき効果を奏することができる。
【0025】
トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間に、または、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間および後段回路の第三の電源端子と第四の電源端子との間に、ダイオードを含む回路素子を挿入することにより、群遅延特性の入力光パワー依存性を大幅に低減すると同時に、高いESD耐圧を実現することができる。
【図面の簡単な説明】
【0026】
【図1】トランスインピーダンスアンプTIAの第一の参考例を示す回路図である。
【図2】図1に示すトランスインピーダンスアンプTIAの電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図3】図1に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図である。
【図4】トランスインピーダンスアンプTIAの第二の参考例を示す回路図である。
【図5】図4に示すトランスインピーダンスアンプTIAの電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図6】図4に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図である。
【図7】本発明に係るトランスインピーダンスアンプTIAの第一の実施形態を示す回路図である。
【図8】図7に示すトランスインピーダンスアンプTIAの電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図9】図7に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図である。
【図10】本発明に係るトランスインピーダンスアンプ接続回路の接続構成例を第二の実施形態として示すブロック図である。
【図11】図10に示すトランスインピーダンスアンプ接続回路の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図12】図10に示すトランスインピーダンスアンプ接続回路の群遅延特性に関する評価結果を示す特性図である
【図13】従来のトランスインピーダンスアンプ接続回路の接続構成を示す回路図である。
【図14】従来のトランスインピーダンスアンプ接続回路の群遅延特性の入力光パワー依存性を説明するための特性図である
【図15】従来のトランスインピーダンスアンプTIAの外部の電源VCCと接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を説明するための回路図である。
【図16】図15のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性を示す特性図である。
【図17】図15のトランスインピーダンスアンプTIAの出力振幅特性に関する評価結果を示す特性図である。
【発明を実施するための形態】
【0027】
以下に、本発明に係るトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路の好適な実施形態について、その一例を、図面を参照しながら詳細に説明する。
【0028】
(本発明の特徴)
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、光通信用受信モジュール等に用いるために、光パワーを光電変換した入力電流のインピーダンス変換を行うトランスインピーダンスTIA(Trans-Impedance Amplifier)の特性を改善するための回路構成に関するものである。なお、本発明に係るトランスインピーダンスアンプTIAとは、背景技術において説明した図13の場合と同様の回路構成からなるものであり、トランスインピーダンスアンプTIAのコア回路(TIA Core:Trans-Impedance Amplifier Core)にオフセット補正回路(AOC:Auto Offset Cancellation)などが組み合わされた構成のものを意味している。
【0029】
該トランスインピーダンスアンプTIAは、発明が解決しようとする課題において前述したように、入力電流の変動つまり入力光パワーの変動によって群遅延特性が大きく変化してしまうという問題があるが、その原因は、電源から見たトランスインピーダンスアンプTIAのインピーダンスが高いために、トランスインピーダンスアンプTIAとトランスインピーダンスアンプTIAの電源端子を接続しているワイヤとの間で共振を起こし易いことにある。
【0030】
このため、本発明におけるトランスインピーダンスアンプTIAは、電源から見てトランスインピーダンスアンプTIAと並列に電流パスを形成する回路構成とすることを特徴としており、かくのごとき回路構成によって、電源から見たトランスインピーダンスアンプTIAの見掛け上のインピーダンスを低減することにより、トランスインピーダンスアンプTIAとトランスインピーダンスアンプTIAの電源端子を接続しているワイヤとの間で共振を起こり難くすることが可能になる。ここで、トランスインピーダンスアンプTIAと並列の電流パスを形成する回路素子としては、ダイオードもしくはダイオード列、あるいは、ダイオードもしくはダイオード列と抵抗、コンデンサの少なくとも一方との組み合わせを用いれば良い。
【0031】
さらに説明すると、次の通りである。
図13に示したような従来のトランスインピーダンスアンプTIAを実際に使用する場合は、図15に示すように、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAは、トランスインピーダンスアンプTIAの外部の電源VCC(正の電圧値を出力する電源)とワイヤで接続され、第二の電源端子VEETIAはグランドに接続される。ここで、電源VCCに接続するためのワイヤとトランスインピーダンスアンプTIAとの間で共振が起き、群遅延特性の入力光パワー依存性が増大する原因となっている。図15は、従来のトランスインピーダンスアンプTIAの外部の電源VCCと接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を説明するための回路図である。
【0032】
図15に示すトランスインピーダンスアンプTIAの群遅延特性の入力電流依存性つまり入力光パワー依存性を低減するために重要な点は、トランスインピーダンスアンプTIAの帯域内において、第一の電源端子VCCTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を抑えることである。該ワイヤとトランスインピーダンスアンプTIAとの間の共振を抑えるためには、第一の電源端子VCCTIAから見たトランスインピーダンスアンプTIAのインピーダンスを低減することがポイントである。
【0033】
第一の電源端子VCCTIAから見たトランスインピーダンスアンプTIAのインピーダンスは、トランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性を見れば良い。つまり、該第一の電源端子VCCTIAの出力振幅特性を低減することが、電源端子VCCTIAから見たトランスインピーダンスアンプTIAのインピーダンスを低減することと等価である。
【0034】
図15に示すように、外部の電源VCCとの接続を行っている従来のトランスインピーダンスアンプTIAにおいて共振が起こる様子を、図16を用いて説明する。図16は、図15のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性を示す特性図である。図16において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。図16の特性図を参照すると、第一の電源端子VCCTIAの出力振幅電圧は大きい状態にあるが、15GHz付近に共振点があり、第一の電源端子VCCTIAの出力振幅電圧が急激に上昇していることが分かる。
【0035】
この結果、トランスインピーダンスアンプTIAの出力振幅特性は、図17のように帯域が狭くなってしまうことになる。図17は、図15のトランスインピーダンスアンプTIAの出力振幅特性に関する評価結果を示す特性図である。図17において、横軸が周波数であり、縦軸がトランスインピーダンスゲイン(Zt)であり、デシベル表示で示している。図17の特性図を参照すると、fLOW=11.987GHzに示すように、図15のトランスインピーダンスアンプTIAの周波数帯域は、12GHz程度である。
【0036】
本発明においては、図15のような回路構成からなるトランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCC(例えば正の電圧を出力する電源)に接続する電源端子)と第二の電源VEETIA(第一の電源端子VCCTIAに印加される電圧値よりも低い電圧の電源(例えばグランド)に接続する電源端子)との間に、当該トランスインピーダンスアンプTIAの直近において、当該トランスインピーダンスアンプTIAと並列に、第一のダイオードもしくはダイオード列、あるいは、第一のダイオードもしくはダイオード列と抵抗、コンデンサの少なくとも一方との組み合わせ等の回路素子を第一の回路素子として挿入することにより、電源端子VCCTIAから見たトランスインピーダンスアンプTIA回路のインピーダンスを低減し、電源VCC接続用のワイヤとトランスインピーダンスアンプTIAとの間の共振を抑圧することにより、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を低減すると同時に、高いESD耐圧を実現することを特徴としている。
【0037】
また、トランスインピーダンスアンプTIAの後段に、リミッタアンプつまり可変利得増幅器(VGA:Variable Gain Amplifier)を少なくとも含む後段回路PPを接続したトランスインピーダンスアンプ接続回路においても、同様に、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、当該トランスインピーダンスアンプTIAの直近において、当該トランスインピーダンスアンプTIAと並列に、第一のダイオードもしくはダイオード列、あるいは、第一のダイオードもしくはダイオード列と抵抗、コンデンサの少なくとも一方との組み合わせ等の回路素子を第一の回路素子として挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減すると同時に、高いESD耐圧を実現することを特徴としている。
【0038】
さらには、トランスインピーダンスアンプTIAと後段回路PPとを接続したトランスインピーダンスアンプ接続回路の場合、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、前述のような第一の回路素子を挿入するとともに、さらに、後段回路PPの第三の電源端子VCCPPと第四の電源端子VEEPPとの間に、当該後段回路PPの直近において、当該後段回路PPと並列に、第二の抵抗、第二のコンデンサ、第二のダイオードもしくはダイオード列、あるいは、それらのいずれか複数の組み合わせ等の回路素子を第二の回路素子として挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性をより低減すると同時に、より高いESD耐圧を実現することを特徴としている。
【0039】
(第一の参考例)
まず、トランスインピーダンスアンプの第一の参考例について図1を用いて説明する。図1は、トランスインピーダンスアンプTIAの第一の参考例を示す回路図である。図1のトランスインピーダンスアンプTIAの特徴は、トランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとが、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、第一の抵抗r1によって接続されていることにある。
【0040】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であるものとする。例えば、図1に示すように、第二の電源端子VEETIAをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値は正の電圧値とする。
【0041】
トランスインピーダンスアンプTIAを実際に使用する場合は、図1に示すように、第一の電源端子VCCTIAは、トランスインピーダンスアンプTIAの外部の電源VCCとワイヤで接続される。このワイヤとトランスインピーダンスアンプTIAとの間で共振が起きると、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性が増大する原因となる。
【0042】
かくのごとき入力光パワー依存性を低減するためには、電源VCC(例えば正の電圧値の電圧を出力する電源)と接続する第一の電源端子VCCTTIAと、該電源VCCよりも低い電圧値の電源(例えばグランド)と接続する第二の電源端子VEETIAとの間に、第一の回路素子を挿入して、電源VCCから見てトランスインピーダンスアンプTIAと並列になる電流パスを形成する回路構成とすることによって、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を抑圧することがポイントとなる。
【0043】
そこで、本第一の参考例においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一の抵抗r1を挿入することにより、前述した共振を抑圧しており、その結果として、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を抑圧することを可能としている。
【0044】
図1に示すトランスインピーダンスアンプTIAの回路構成において、共振が抑圧される様子を、図2を用いて説明する。図2は、図1のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図2において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図2において、実線が、第一の参考例として図1に示すトランスインピーダンスアンプTIAの場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAの場合を示している。
【0045】
図2の特性図を参照すると、図1のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている第一の参考例の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない従来の場合(点線)よりも、特に、2GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0046】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも、少ない変動に抑えることを可能としている。
【0047】
図1に示す第一の参考例のトランスインピーダンスアンプTIAにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図3に示している。図3は、図1に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図であり、図3(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示し、図3(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示している。
【0048】
図3(a)、図3(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0049】
図3(a)および図3(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも低く抑えられている。
【0050】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの場合、ESD(Electro-Static-Discharge)発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一の抵抗r1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一の抵抗r1の挿入によってESD耐性を向上させることも可能である。
【0051】
(第二の参考例)
次に、トランスインピーダンスアンプの第二の参考例について図4を用いて説明する。図4は、トランスインピーダンスアンプTIAの第二の参考例を示す回路図である。図4のトランスインピーダンスアンプTIAの特徴は、トランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとが、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、第一のキャパシタc1によって接続されていることにある。
【0052】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であるものとする。例えば、図4に示すように、第二の電源端子VEETIAをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値は正の電圧値とする。
【0053】
本第二の参考例においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一のキャパシタc1を挿入することにより、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧され、その結果として、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性も抑圧することができる。つまり、第一のキャパシタc1は、バイパスコンデンサやデカップリングコンデンサとは異なり、本第二の参考例においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間のインピーダンスを減少させ、かつ、安定化させるという目的で、インピーダンス特性を変化させるために挿入されている。
【0054】
図4に示すトランスインピーダンスアンプTIAの回路構成において、共振が抑圧される様子を、図5を用いて説明する。図5は、図4のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図5において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図5において、実線が、第二の参考例として図4に示すトランスインピーダンスアンプTIAの場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAの場合を示している。
【0055】
図5の特性図を参照すると、図4のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている第二の参考例の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない従来の場合(点線)よりも、特に、1GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0056】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも、少ない変動に抑えることを可能としている。特に、第一の回路素子として、第一のキャパシタc1のようなキャパシタの挿入時においては、第一の参考例のように第一の抵抗r1を挿入する場合に比し、低域においても、第一の電源端子VCCTIAの出力振幅の減少が著しく、低域における群遅延特性の変動抑圧効果を高くすることができる。
【0057】
図4に示す第二の参考例のトランスインピーダンスアンプTIAにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図6に示している。図6は、図4に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図であり、図6(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示し、図6(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示している。
【0058】
図6(a)、図6(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0059】
図6(a)および図6(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも低く抑えられている。特に、1GHz程度の低域においても、第一のキャパシタc1による変動抑圧効果が得られていることを確認することができる。
【0060】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの場合、ESD発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一のキャパシタc1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一のキャパシタc1の挿入によってESD耐性を向上させることも可能である。
【0061】
(第一の実施形態)
次に、本発明に係るトランスインピーダンスアンプの第一の実施形態について図7を用いて説明する。図7は、本発明に係るトランスインピーダンスアンプTIAの第一の実施形態を示す回路図である。図7のトランスインピーダンスアンプTIAの特徴は、トランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとが、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、ESD保護ダイオードとしても機能する第一のダイオードd1(単一のダイオードもしくはダイオード列)によって接続されていることにある。
【0062】
ここで、第一のダイオードd1は、図示するような単一のダイオードではなく、複数のダイオードを接続したダイオード列として構成しても良い。第一のダイオードd1をダイオード列として構成する場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間の電圧値に応じて、ダイオード列の直列接続数を調節することによって、過剰に電流が流れないように調整することができる。
【0063】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であるものとする。例えば、図7に示すように、第二の電源端子VEETIAをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値は正の電圧値とする。
【0064】
本第一の実施形態においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一のダイオードd1を挿入することにより、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧され、その結果として、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性も抑圧することができる。
【0065】
図7に示すトランスインピーダンスアンプTIAの回路構成において、共振が抑圧される様子を、図8を用いて説明する。図8は、図7のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図7において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図8において、実線が、本発明の第一の実施形態として図7に示すトランスインピーダンスアンプTIAの場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAの場合を示している。
【0066】
図8の特性図を参照すると、図7のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている本発明の第一の実施形態の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない従来の場合(点線)よりも、特に、1GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0067】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも、少ない変動に抑えることを可能としている。
【0068】
図7に示す第一の実施形態のトランスインピーダンスアンプTIAにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図9に示している。図9は、図7に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図であり、図9(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示し、図9(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示している。
【0069】
図9(a)、図9(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0070】
図9(a)および図9(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも低く抑えられている。
【0071】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの場合、ESD発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一のダイオードd1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一のダイオードd1の挿入によってESD耐性を向上させることも可能である。
【0072】
(第二の実施形態)
次に、本発明に係るトランスインピーダンスアンプ接続回路の実施形態について本発明の第二の実施形態として図10を用いて説明する。図10は、本発明に係るトランスインピーダンスアンプ接続回路の接続構成例を第二の実施形態として示すブロック図であり、図7に示した第一の実施形態のトランスインピーダンスアンプTIAの後段には、図13において説明した後段回路2と同様に、可変利得増幅器(VGA:Variable Gain Amplifier)を少なくとも含む回路構成からなる後段回路PPが接続されていることにある。
【0073】
つまり、図10に示すトランスインピーダンスアンプ接続回路は、第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとの間を、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、第一のダイオードd1(単一のダイオードもしくはダイオード列)によって接続したトランスインピーダンスアンプTIAの後段に、自動利得制御回路(AGC:Automatic Gain Controller)やリミッタアンプ(可変利得増幅器VGA:Variable Gain Amplifier)などからなる後段回路PPが接続された構成としている。
【0074】
ここで、第一のダイオードd1は、第一の実施形態の場合と同様、図示するような単一のダイオードではなく、複数のダイオードを接続したダイオード列として構成しても良い。第一のダイオードd1をダイオード列として構成する場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間の電圧値に応じて、ダイオード列の直列接続数を調節することによって、過剰に電流が流れないように調整することができる。
【0075】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であり、第三の電源端子VCCPPに印加される電圧は、第四の電源端子VEEPPに印加される電圧よりも高い電圧値であるものとする。例えば、図10に示すように、第二の電源端子VEETIAおよび第四の電源端子VEEPPをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値および第四の電源端子VEEPPに印加される電圧の電圧値は正の電圧値とする。
【0076】
トランスインピーダンスアンプ接続回路を実際に使用する場合は、図10に示すように、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAや後段回路PPの第三の電源端子VCCPPは、トランスインピーダンスアンプTIAや後段回路PPの外部に存在する電源VCCとワイヤで接続される。このワイヤとトランスインピーダンスアンプTIAとの間で共振が起きると、群遅延特性の入力光パワー依存性が増大する原因となる。
【0077】
トランスインピーダンスアンプ接続回路において、かくのごとき入力光パワー依存性を低減するためには、第一ないし第一の実施形態において説明した場合と同様に、電源VCC(例えば正の電圧値の電圧を出力する電源)と接続する第一の電源端子VCCTTIAと、該電源VCCよりも低い電圧値の電源(例えばグランド)と接続する第二の電源端子VEETIAとの間に、第一の回路素子を挿入して、電源VCCから見てトランスインピーダンスアンプTIAと並列になる電流パスを設ける回路構成とすることによって、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を抑圧することがポイントとなる。
【0078】
そこで、本第二の実施形態においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、第一の実施形態の場合と同様に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一のダイオードd1(ダイオードもしくはダイオード列)を挿入することにより、前述した共振を抑圧しており、その結果として、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を抑圧することを可能としている。
【0079】
図10に示すトランスインピーダンスアンプ接続回路の回路構成において、共振が抑圧される様子を、図11を用いて説明する。図11は、図10のトランスインピーダンスアンプ接続回路の外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図11において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図11において、実線が、本発明の第二の実施形態として図10に示すトランスインピーダンスアンプ接続回路の場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合を示している。
【0080】
図11の特性図を参照すると、図10のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている本発明の第二の実施形態の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合(点線)よりも、特に、1GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0081】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合よりも、少ない変動に抑えることを可能としている。
【0082】
図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路における群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図12に示している。図12は、図10に示すトランスインピーダンスアンプ接続回路の群遅延特性に関する評価結果を示す特性図であり、図12(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合における群遅延特性(シミュレーション)を示し、図9(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の場合における群遅延特性(シミュレーション)を示している。
【0083】
図12(a)、図12(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0084】
図12(a)および図12(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合よりも低く抑えられている。
【0085】
つまり、第一のダイオードd1が接続されたトランスインピーダンスアンプTIAの後段に、自動利得制御回路(AGC)やリミッタアンプ(可変利得増幅器VGA)などからなる後段回路PPが接続された回路構成の場合であっても、第一の実施形態として前述したトランスインピーダンスアンプTIAの場合と同様に、第一のダイオードd1を挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性に関する入力光パワー依存性の低減効果が発揮されていることが分かる。
【0086】
さらに、後段回路PPの電源端子間に(つまり、第三の電源端子VCCPPと第四の電源端子VEEPPとの間に)、後段回路PPの直近において、後段回路PPとは並列に、第二の回路素子として第二のダイオードd2(単一のダイオードもしくは複数のダイオードからなるダイオード列:ESD保護ダイオードとしても機能する回路素子)を挿入することによっても、電源VCCから見て後段回路PPと並列になる電流パスを形成する回路構成とし、トランスインピーダンスアンプ接続回路における群遅延特性に関する入力光パワー依存性を低減することが可能である。
【0087】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の場合、ESD発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一のダイオードd1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一のダイオードd1の挿入によってESD耐性を向上させることも可能である。
【0088】
なお、後段回路PPの第三の電源端子VCCPPと第四の電源端子VEEPPとの間に第二のダイオードd2を第二の回路素子として挿入することにより、後段回路PPに関するESD耐性の向上効果を得ることができる。
【0089】
(その他の実施形態)
第一の実施形態においては、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAと第二の電源端子VEETIAとの間を接続する第一の回路素子として、第一のダイオードd1もしくはダイオード列を単独に用いる場合を示したが、単一の素子ではなく、該第一の回路素子として、第一のダイオードd1もしくはダイオード列と第一の抵抗r1、第一のキャパシタc1の少なくとも一方との組み合わせを用いて直列および/または並列に接続した回路からなるようにしても、第一の実施形態の場合と同様に、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0090】
例えば、第一のキャパシタc1と第一のダイオードd1(もしくはダイオード列)とを直列および/または並列に接続したり、あるいは、第一の抵抗r1と第一のダイオードd1もしくはダイオード列とを直列および/または並列に接続したり、あるいは、第一の抵抗r1と第一のキャパシタc1と第一のダイオードd1もしくはダイオード列とを適宜定めた組み合わせで直列および/または並列に接続したりしても、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0091】
さらには、トランスインピーダンスアンプ接続回路としてトランスインピーダンスアンプTIAの後段に接続される後段回路PPの第三の電源端子VCCPPと第四の電源端子VEEPPとの間を接続する第二の回路素子として、第二の抵抗r2、第二のキャパシタc2、第二のダイオードd2もしくはダイオード列のうち、いずれか複数の素子の組み合わせを用いて直列および/または並列に接続した回路からなるようにしても、第四の実施形態の場合と同様に、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0092】
例えば、第二の抵抗r2と第二のキャパシタc2とを直列および/または並列に接続したり、あるいは、第二のキャパシタc2と第二のダイオードd2もしくはダイオード列とを直列および/または並列に接続したり、あるいは、第二の抵抗r2と第二のダイオードd2もしくはダイオード列とを直列および/または並列に接続したり、あるいは、第二の抵抗r2と第二のキャパシタc2と第二のダイオードd2もしくはダイオード列とを適宜定めた組み合わせで直列および/または並列に接続したりしても、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0093】
(第一、第二およびその他の実施形態、第一、第二の参考例の効果)
以上に、本発明に係るトランスインピーダンスアンプTIAおよびトランスインピーダンスアンプ接続回路の回路構成について詳細に説明したように、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間に、または、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間および後段回路の第三の電源端子と第四の電源端子との間に、抵抗、コンデンサ、ダイオード、もしくは、それらの回路素子のうちいずれか複数の回路素子の組み合わせ等を挿入することにより、群遅延特性の入力光パワー依存性を大幅に低減すると同時に、高いESD耐圧を実現することができる。
【符号の説明】
【0094】
1…トランスインピーダンスアンプ、2…後段回路、10…トランスインピーダンスアンプ接続回路、AC‐coupling capacitor…AC結合用キャパシタ、AGC…自動利得制御回路、Amp.Set…所定振幅値設定回路、AOC…オフセット補正回路、Average…平均値検出回路、c1…第一のコンデンサ、d1…第一のダイオードもしくはダイオード列(ESD保護ダイオードもしくはESD保護ダイオード列)、IN…入力端子、Opamp…オペアンプ回路、OUT…出力端子、OUT−T…出力正端子、OUT−C…出力補端子、Output Driver…出力バッファ回路、PP…後段回路、r1…第一の抵抗、Replica TIA Core…ダミー回路、TIA…トランスインピーダンスアンプ、TIA Core…トランスインピーダンスアンプコア回路、Top Hold…最大値検出回路、VCA…可変利得増幅器、VCC…電源、VCCPP…第三の電源端子、VCCTIA…第一の電源端子、VEEPP…第四の電源端子、VEETIA…第二の電源端子、VGA…可変利得増幅器。
【技術分野】
【0001】
本発明は、トランスインピーダンスアンプ(TIA:Trans-Impedance Amplifier)およびトランスインピーダンスアンプ接続回路に関し、特に、群遅延特性の入力光パワー依存性を低減し、かつ、高いESD(Electro-Static-Discharge)耐性を有するトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路に関するものである。
【背景技術】
【0002】
光パワーを光電変換した入力電流のインピーダンス変換を行うためのトランスインピーダンスアンプおよび後段回路(利得可変増幅器(VGA:Variable Gain Amplifier)等を含む回路)からなるトランスインピーダンスアンプ接続回路の例として、図13に示す回路構成が知られている。図13は、従来のトランスインピーダンスアンプ接続回路の接続構成を示す回路図であり、非特許文献1に示すKimikazu Sanoらによる“A Wideband Low-distorted ROSA for Video Distribution Service based on FM Conversion Scheme”,33rd European Conference and Exhibition on Optical Communication,proceedings,vol.3,pp.167-168(2007)のFig.2に記載されている。
【0003】
図13のトランスインピーダンスアンプ接続回路10において、前段のTIA CoreおよびAOCによって構成されている部分がトランスインピーダンスアンプ1であり、後段のAC‐coupling capacitor、VGA、AGCおよびOutput Driverによって構成されている部分が後段回路2である。前段のトランスインピーダンスアンプ1と後段の後段回路2とを接続した回路がトランスインピーダンスアンプ接続回路10である。
【0004】
トランスインピーダンスアンプ1において、TIA Coreはトランスインピーダンスアンプコア回路(Trans-Impedance Amplifier Core)、AOCはオフセット補正回路(Auto Offset Cancellation)であり、オフセット補正回路AOCを構成する回路のうち、Opampはオペアンプ回路(Operational Amplifier)、Replica TIA Coreはトランスインピーダンスアンプコア回路TIA Coreと同じ回路構成のダミー回路である。
【0005】
また、後段回路2において、VGAは可変利得増幅器(Variable Gain Amplifier)、AGCは自動利得制御回路(Automatic Gain Controller)であり、Output Driverは出力バッファ回路である。また、AC‐coupling capacitorは、トランスインピーダンスアンプ1と後段回路2とをAC結合するためのAC結合用キャパシタである。
【0006】
自動利得制御回路AGCを構成する回路のうち、Averageは平均値を検出する平均値検出回路、Top Holdは最大値を検出する最大値検出回路、Amp.Setはあらかじめ定めた所定の値の振幅値を設定する所定振幅値設定回路であり、Opampはオペアンプ回路である。INは入力端子、OUT−Tは出力正端子、OUT−Cは出力補端子である。
【0007】
次に、図13に示すトランスインピーダンスアンプ接続回路10の回路動作について説明する。トランスインピーダンスアンプコア回路TIA Coreにおいて、入力端子INから入力される電流信号は電圧信号に変換されると同時に増幅される。オフセット補正回路AOCでは、トランスインピーダンスアンプコア回路TIA Coreの線形動作領域を拡大するために、トランスインピーダンスアンプコア回路TIA Coreと同じ回路をダミー回路Replica TIA Coreとして用意し、光電流が入力されないダミー回路Replica TIA Coreの出力電圧とトランスインピーダンスアンプコア回路TIA Coreの平均電圧とが等しくなるように、入力端子INからDCオフセット光電流を引き抜いている。
【0008】
また、自動利得制御回路AGCは、可変利得増幅器VGAの利得を調節するための制御回路である。その動作原理は、可変利得増幅器VGAの出力電圧の平均値と出力電圧の最大値とを、それぞれ、平均値検出回路Averageと最大値検出回路Top Holdとによって検出し、両者の差が所定振幅値設定回路Amp.Setで与えられる値と等しくなるように、自動利得制御回路AGCの制御信号が出力される。かかる自動利得制御回路AGCの動作により、可変利得増幅器VGAの利得を調節している。なお、出力バッファ回路Output Driverは、トランスインピーダンスアンプ接続回路10の外部の終端抵抗50Ωとインピーダンス整合を取るためのアンプである。
【先行技術文献】
【非特許文献】
【0009】
【非特許文献1】Kimikazu Sano,et al;“A Wideband Low-distorted ROSA for Video Distribution Service based on FM Conversion Scheme”,33rd European Conference and Exhibition on Optical Communication,proceedings,vol.3,pp.167-168(2007)
【発明の概要】
【発明が解決しようとする課題】
【0010】
図13に示すようなトランスインピーダンスアンプ1と後段回路2とからなるトランスインピーダンスアンプ接続回路10の回路構成の場合、当該回路における群遅延特性の入力光パワー依存性が増大してしまうという問題がある。
【0011】
以下に、群遅延特性の入力光パワー依存性が発生する様子を、図14のシミュレーション結果の特性図を用いながら説明する。図14は、従来のトランスインピーダンスアンプ接続回路10の群遅延特性の入力光パワー依存性を説明するための特性図であり、群遅延特性に関するシミュレーション結果を示している。
【0012】
図14の特性図において、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(PP)値の半分と仮定している。
【0013】
図14に示すように、入力光パワーの変動により入力電流(I0)が例えば無限小(0mA)から2mmAppに変動した場合、トランスインピーダンスアンプ接続回路10の群遅延特性が大きく変動している。
【0014】
本発明は、かかる事情に鑑みてなされたものであり、群遅延特性の入力光パワー依存性を低減し、かつ、ESD耐性を有するトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路を提供することを、その目的としている。
【課題を解決するための手段】
【0015】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【0016】
第1の技術手段は、入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプにおいて、第一の電源端子および第二の電源端子を有し、前記第一の電源端子には前記第一の電源端子よりも高い電圧が印加され、かつ、前記第一の電源端子と前記第二の電源端子との間に、当該トランスインピーダンスアンプと並列の電流パスを形成する第一の回路素子が接続され、前記第一の回路素子が第一のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とする。
【0017】
第2の技術手段は、前記第1の技術手段に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が、単一の素子ではなく、前記第一のダイオードもしくは複数のダイオードからなるダイオード列と、第一の抵抗、第一のキャパシタの少なくとも一方との組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とする。
【0018】
第3の技術手段は、入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプの後段に可変利得増幅器を少なくとも含む後段回路を接続してなるトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプが、前記第1または第2の技術手段のいずれかに記載のトランスインピーダンスアンプであることを特徴とする。
【0019】
第4の技術手段は、前記第3の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記後段回路は、第三の電源端子および第四の電源端子を有し、前記第三の電源端子には前記第四の電源端子よりも高い電圧が印加され、かつ、前記第三の電源端子と前記第四の電源端子との間に、当該後段回路と並列の電流パスを形成する第二の回路素子が接続されることを特徴とする。
【0020】
第5の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二の抵抗であることを特徴とする。
【0021】
第6の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のキャパシタであることを特徴とする。
【0022】
第7の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とする。
【0023】
第8の技術手段は、前記第4の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が、単一の素子ではなく、前記第二の抵抗、前記第二のキャパシタ、前記第二のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とする。
【発明の効果】
【0024】
本発明のトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路によれば、以下のごとき効果を奏することができる。
【0025】
トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間に、または、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間および後段回路の第三の電源端子と第四の電源端子との間に、ダイオードを含む回路素子を挿入することにより、群遅延特性の入力光パワー依存性を大幅に低減すると同時に、高いESD耐圧を実現することができる。
【図面の簡単な説明】
【0026】
【図1】トランスインピーダンスアンプTIAの第一の参考例を示す回路図である。
【図2】図1に示すトランスインピーダンスアンプTIAの電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図3】図1に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図である。
【図4】トランスインピーダンスアンプTIAの第二の参考例を示す回路図である。
【図5】図4に示すトランスインピーダンスアンプTIAの電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図6】図4に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図である。
【図7】本発明に係るトランスインピーダンスアンプTIAの第一の実施形態を示す回路図である。
【図8】図7に示すトランスインピーダンスアンプTIAの電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図9】図7に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図である。
【図10】本発明に係るトランスインピーダンスアンプ接続回路の接続構成例を第二の実施形態として示すブロック図である。
【図11】図10に示すトランスインピーダンスアンプ接続回路の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。
【図12】図10に示すトランスインピーダンスアンプ接続回路の群遅延特性に関する評価結果を示す特性図である
【図13】従来のトランスインピーダンスアンプ接続回路の接続構成を示す回路図である。
【図14】従来のトランスインピーダンスアンプ接続回路の群遅延特性の入力光パワー依存性を説明するための特性図である
【図15】従来のトランスインピーダンスアンプTIAの外部の電源VCCと接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を説明するための回路図である。
【図16】図15のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性を示す特性図である。
【図17】図15のトランスインピーダンスアンプTIAの出力振幅特性に関する評価結果を示す特性図である。
【発明を実施するための形態】
【0027】
以下に、本発明に係るトランスインピーダンスアンプおよびトランスインピーダンスアンプ接続回路の好適な実施形態について、その一例を、図面を参照しながら詳細に説明する。
【0028】
(本発明の特徴)
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、光通信用受信モジュール等に用いるために、光パワーを光電変換した入力電流のインピーダンス変換を行うトランスインピーダンスTIA(Trans-Impedance Amplifier)の特性を改善するための回路構成に関するものである。なお、本発明に係るトランスインピーダンスアンプTIAとは、背景技術において説明した図13の場合と同様の回路構成からなるものであり、トランスインピーダンスアンプTIAのコア回路(TIA Core:Trans-Impedance Amplifier Core)にオフセット補正回路(AOC:Auto Offset Cancellation)などが組み合わされた構成のものを意味している。
【0029】
該トランスインピーダンスアンプTIAは、発明が解決しようとする課題において前述したように、入力電流の変動つまり入力光パワーの変動によって群遅延特性が大きく変化してしまうという問題があるが、その原因は、電源から見たトランスインピーダンスアンプTIAのインピーダンスが高いために、トランスインピーダンスアンプTIAとトランスインピーダンスアンプTIAの電源端子を接続しているワイヤとの間で共振を起こし易いことにある。
【0030】
このため、本発明におけるトランスインピーダンスアンプTIAは、電源から見てトランスインピーダンスアンプTIAと並列に電流パスを形成する回路構成とすることを特徴としており、かくのごとき回路構成によって、電源から見たトランスインピーダンスアンプTIAの見掛け上のインピーダンスを低減することにより、トランスインピーダンスアンプTIAとトランスインピーダンスアンプTIAの電源端子を接続しているワイヤとの間で共振を起こり難くすることが可能になる。ここで、トランスインピーダンスアンプTIAと並列の電流パスを形成する回路素子としては、ダイオードもしくはダイオード列、あるいは、ダイオードもしくはダイオード列と抵抗、コンデンサの少なくとも一方との組み合わせを用いれば良い。
【0031】
さらに説明すると、次の通りである。
図13に示したような従来のトランスインピーダンスアンプTIAを実際に使用する場合は、図15に示すように、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAは、トランスインピーダンスアンプTIAの外部の電源VCC(正の電圧値を出力する電源)とワイヤで接続され、第二の電源端子VEETIAはグランドに接続される。ここで、電源VCCに接続するためのワイヤとトランスインピーダンスアンプTIAとの間で共振が起き、群遅延特性の入力光パワー依存性が増大する原因となっている。図15は、従来のトランスインピーダンスアンプTIAの外部の電源VCCと接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を説明するための回路図である。
【0032】
図15に示すトランスインピーダンスアンプTIAの群遅延特性の入力電流依存性つまり入力光パワー依存性を低減するために重要な点は、トランスインピーダンスアンプTIAの帯域内において、第一の電源端子VCCTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を抑えることである。該ワイヤとトランスインピーダンスアンプTIAとの間の共振を抑えるためには、第一の電源端子VCCTIAから見たトランスインピーダンスアンプTIAのインピーダンスを低減することがポイントである。
【0033】
第一の電源端子VCCTIAから見たトランスインピーダンスアンプTIAのインピーダンスは、トランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性を見れば良い。つまり、該第一の電源端子VCCTIAの出力振幅特性を低減することが、電源端子VCCTIAから見たトランスインピーダンスアンプTIAのインピーダンスを低減することと等価である。
【0034】
図15に示すように、外部の電源VCCとの接続を行っている従来のトランスインピーダンスアンプTIAにおいて共振が起こる様子を、図16を用いて説明する。図16は、図15のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性を示す特性図である。図16において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。図16の特性図を参照すると、第一の電源端子VCCTIAの出力振幅電圧は大きい状態にあるが、15GHz付近に共振点があり、第一の電源端子VCCTIAの出力振幅電圧が急激に上昇していることが分かる。
【0035】
この結果、トランスインピーダンスアンプTIAの出力振幅特性は、図17のように帯域が狭くなってしまうことになる。図17は、図15のトランスインピーダンスアンプTIAの出力振幅特性に関する評価結果を示す特性図である。図17において、横軸が周波数であり、縦軸がトランスインピーダンスゲイン(Zt)であり、デシベル表示で示している。図17の特性図を参照すると、fLOW=11.987GHzに示すように、図15のトランスインピーダンスアンプTIAの周波数帯域は、12GHz程度である。
【0036】
本発明においては、図15のような回路構成からなるトランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCC(例えば正の電圧を出力する電源)に接続する電源端子)と第二の電源VEETIA(第一の電源端子VCCTIAに印加される電圧値よりも低い電圧の電源(例えばグランド)に接続する電源端子)との間に、当該トランスインピーダンスアンプTIAの直近において、当該トランスインピーダンスアンプTIAと並列に、第一のダイオードもしくはダイオード列、あるいは、第一のダイオードもしくはダイオード列と抵抗、コンデンサの少なくとも一方との組み合わせ等の回路素子を第一の回路素子として挿入することにより、電源端子VCCTIAから見たトランスインピーダンスアンプTIA回路のインピーダンスを低減し、電源VCC接続用のワイヤとトランスインピーダンスアンプTIAとの間の共振を抑圧することにより、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を低減すると同時に、高いESD耐圧を実現することを特徴としている。
【0037】
また、トランスインピーダンスアンプTIAの後段に、リミッタアンプつまり可変利得増幅器(VGA:Variable Gain Amplifier)を少なくとも含む後段回路PPを接続したトランスインピーダンスアンプ接続回路においても、同様に、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、当該トランスインピーダンスアンプTIAの直近において、当該トランスインピーダンスアンプTIAと並列に、第一のダイオードもしくはダイオード列、あるいは、第一のダイオードもしくはダイオード列と抵抗、コンデンサの少なくとも一方との組み合わせ等の回路素子を第一の回路素子として挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減すると同時に、高いESD耐圧を実現することを特徴としている。
【0038】
さらには、トランスインピーダンスアンプTIAと後段回路PPとを接続したトランスインピーダンスアンプ接続回路の場合、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、前述のような第一の回路素子を挿入するとともに、さらに、後段回路PPの第三の電源端子VCCPPと第四の電源端子VEEPPとの間に、当該後段回路PPの直近において、当該後段回路PPと並列に、第二の抵抗、第二のコンデンサ、第二のダイオードもしくはダイオード列、あるいは、それらのいずれか複数の組み合わせ等の回路素子を第二の回路素子として挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性をより低減すると同時に、より高いESD耐圧を実現することを特徴としている。
【0039】
(第一の参考例)
まず、トランスインピーダンスアンプの第一の参考例について図1を用いて説明する。図1は、トランスインピーダンスアンプTIAの第一の参考例を示す回路図である。図1のトランスインピーダンスアンプTIAの特徴は、トランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとが、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、第一の抵抗r1によって接続されていることにある。
【0040】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であるものとする。例えば、図1に示すように、第二の電源端子VEETIAをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値は正の電圧値とする。
【0041】
トランスインピーダンスアンプTIAを実際に使用する場合は、図1に示すように、第一の電源端子VCCTIAは、トランスインピーダンスアンプTIAの外部の電源VCCとワイヤで接続される。このワイヤとトランスインピーダンスアンプTIAとの間で共振が起きると、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性が増大する原因となる。
【0042】
かくのごとき入力光パワー依存性を低減するためには、電源VCC(例えば正の電圧値の電圧を出力する電源)と接続する第一の電源端子VCCTTIAと、該電源VCCよりも低い電圧値の電源(例えばグランド)と接続する第二の電源端子VEETIAとの間に、第一の回路素子を挿入して、電源VCCから見てトランスインピーダンスアンプTIAと並列になる電流パスを形成する回路構成とすることによって、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を抑圧することがポイントとなる。
【0043】
そこで、本第一の参考例においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一の抵抗r1を挿入することにより、前述した共振を抑圧しており、その結果として、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を抑圧することを可能としている。
【0044】
図1に示すトランスインピーダンスアンプTIAの回路構成において、共振が抑圧される様子を、図2を用いて説明する。図2は、図1のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図2において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図2において、実線が、第一の参考例として図1に示すトランスインピーダンスアンプTIAの場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAの場合を示している。
【0045】
図2の特性図を参照すると、図1のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている第一の参考例の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない従来の場合(点線)よりも、特に、2GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0046】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも、少ない変動に抑えることを可能としている。
【0047】
図1に示す第一の参考例のトランスインピーダンスアンプTIAにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図3に示している。図3は、図1に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図であり、図3(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示し、図3(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示している。
【0048】
図3(a)、図3(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0049】
図3(a)および図3(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に抵抗等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも低く抑えられている。
【0050】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一の抵抗r1が接続されている図1に示す第一の参考例のトランスインピーダンスアンプTIAの場合、ESD(Electro-Static-Discharge)発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一の抵抗r1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一の抵抗r1の挿入によってESD耐性を向上させることも可能である。
【0051】
(第二の参考例)
次に、トランスインピーダンスアンプの第二の参考例について図4を用いて説明する。図4は、トランスインピーダンスアンプTIAの第二の参考例を示す回路図である。図4のトランスインピーダンスアンプTIAの特徴は、トランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとが、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、第一のキャパシタc1によって接続されていることにある。
【0052】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であるものとする。例えば、図4に示すように、第二の電源端子VEETIAをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値は正の電圧値とする。
【0053】
本第二の参考例においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一のキャパシタc1を挿入することにより、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧され、その結果として、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性も抑圧することができる。つまり、第一のキャパシタc1は、バイパスコンデンサやデカップリングコンデンサとは異なり、本第二の参考例においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間のインピーダンスを減少させ、かつ、安定化させるという目的で、インピーダンス特性を変化させるために挿入されている。
【0054】
図4に示すトランスインピーダンスアンプTIAの回路構成において、共振が抑圧される様子を、図5を用いて説明する。図5は、図4のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図5において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図5において、実線が、第二の参考例として図4に示すトランスインピーダンスアンプTIAの場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAの場合を示している。
【0055】
図5の特性図を参照すると、図4のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている第二の参考例の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない従来の場合(点線)よりも、特に、1GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0056】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも、少ない変動に抑えることを可能としている。特に、第一の回路素子として、第一のキャパシタc1のようなキャパシタの挿入時においては、第一の参考例のように第一の抵抗r1を挿入する場合に比し、低域においても、第一の電源端子VCCTIAの出力振幅の減少が著しく、低域における群遅延特性の変動抑圧効果を高くすることができる。
【0057】
図4に示す第二の参考例のトランスインピーダンスアンプTIAにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図6に示している。図6は、図4に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図であり、図6(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示し、図6(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示している。
【0058】
図6(a)、図6(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0059】
図6(a)および図6(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にキャパシタ等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも低く抑えられている。特に、1GHz程度の低域においても、第一のキャパシタc1による変動抑圧効果が得られていることを確認することができる。
【0060】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のキャパシタc1が接続されている図4に示す第二の参考例のトランスインピーダンスアンプTIAの場合、ESD発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一のキャパシタc1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一のキャパシタc1の挿入によってESD耐性を向上させることも可能である。
【0061】
(第一の実施形態)
次に、本発明に係るトランスインピーダンスアンプの第一の実施形態について図7を用いて説明する。図7は、本発明に係るトランスインピーダンスアンプTIAの第一の実施形態を示す回路図である。図7のトランスインピーダンスアンプTIAの特徴は、トランスインピーダンスアンプTIAの第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとが、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、ESD保護ダイオードとしても機能する第一のダイオードd1(単一のダイオードもしくはダイオード列)によって接続されていることにある。
【0062】
ここで、第一のダイオードd1は、図示するような単一のダイオードではなく、複数のダイオードを接続したダイオード列として構成しても良い。第一のダイオードd1をダイオード列として構成する場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間の電圧値に応じて、ダイオード列の直列接続数を調節することによって、過剰に電流が流れないように調整することができる。
【0063】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であるものとする。例えば、図7に示すように、第二の電源端子VEETIAをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値は正の電圧値とする。
【0064】
本第一の実施形態においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一のダイオードd1を挿入することにより、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧され、その結果として、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性も抑圧することができる。
【0065】
図7に示すトランスインピーダンスアンプTIAの回路構成において、共振が抑圧される様子を、図8を用いて説明する。図8は、図7のトランスインピーダンスアンプTIAの外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図7において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図8において、実線が、本発明の第一の実施形態として図7に示すトランスインピーダンスアンプTIAの場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAの場合を示している。
【0066】
図8の特性図を参照すると、図7のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている本発明の第一の実施形態の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない従来の場合(点線)よりも、特に、1GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0067】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも、少ない変動に抑えることを可能としている。
【0068】
図7に示す第一の実施形態のトランスインピーダンスアンプTIAにおける群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図9に示している。図9は、図7に示すトランスインピーダンスアンプTIAの群遅延特性に関する評価結果を示す特性図であり、図9(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示し、図9(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの場合における群遅延特性(シミュレーション)を示している。
【0069】
図9(a)、図9(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0070】
図9(a)および図9(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAの場合よりも低く抑えられている。
【0071】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図7に示す第一の実施形態のトランスインピーダンスアンプTIAの場合、ESD発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一のダイオードd1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一のダイオードd1の挿入によってESD耐性を向上させることも可能である。
【0072】
(第二の実施形態)
次に、本発明に係るトランスインピーダンスアンプ接続回路の実施形態について本発明の第二の実施形態として図10を用いて説明する。図10は、本発明に係るトランスインピーダンスアンプ接続回路の接続構成例を第二の実施形態として示すブロック図であり、図7に示した第一の実施形態のトランスインピーダンスアンプTIAの後段には、図13において説明した後段回路2と同様に、可変利得増幅器(VGA:Variable Gain Amplifier)を少なくとも含む回路構成からなる後段回路PPが接続されていることにある。
【0073】
つまり、図10に示すトランスインピーダンスアンプ接続回路は、第一の電源端子VCCTIA(外部の電源VCCと接続する電源端子)と第二の電源端子VEETIAとの間を、トランスインピーダンスアンプTIAの直近において、トランスインピーダンスアンプTIAとは並列に、第一のダイオードd1(単一のダイオードもしくはダイオード列)によって接続したトランスインピーダンスアンプTIAの後段に、自動利得制御回路(AGC:Automatic Gain Controller)やリミッタアンプ(可変利得増幅器VGA:Variable Gain Amplifier)などからなる後段回路PPが接続された構成としている。
【0074】
ここで、第一のダイオードd1は、第一の実施形態の場合と同様、図示するような単一のダイオードではなく、複数のダイオードを接続したダイオード列として構成しても良い。第一のダイオードd1をダイオード列として構成する場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間の電圧値に応じて、ダイオード列の直列接続数を調節することによって、過剰に電流が流れないように調整することができる。
【0075】
なお、第一の電源端子VCCTIAに印加される電圧は、第二の電源端子VEETIAに印加される電圧よりも高い電圧値であり、第三の電源端子VCCPPに印加される電圧は、第四の電源端子VEEPPに印加される電圧よりも高い電圧値であるものとする。例えば、図10に示すように、第二の電源端子VEETIAおよび第四の電源端子VEEPPをグランドと接続するグランド端子とする場合は、第一の電源端子VCCTIAに印加される電源VCCの電圧値および第四の電源端子VEEPPに印加される電圧の電圧値は正の電圧値とする。
【0076】
トランスインピーダンスアンプ接続回路を実際に使用する場合は、図10に示すように、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAや後段回路PPの第三の電源端子VCCPPは、トランスインピーダンスアンプTIAや後段回路PPの外部に存在する電源VCCとワイヤで接続される。このワイヤとトランスインピーダンスアンプTIAとの間で共振が起きると、群遅延特性の入力光パワー依存性が増大する原因となる。
【0077】
トランスインピーダンスアンプ接続回路において、かくのごとき入力光パワー依存性を低減するためには、第一ないし第一の実施形態において説明した場合と同様に、電源VCC(例えば正の電圧値の電圧を出力する電源)と接続する第一の電源端子VCCTTIAと、該電源VCCよりも低い電圧値の電源(例えばグランド)と接続する第二の電源端子VEETIAとの間に、第一の回路素子を挿入して、電源VCCから見てトランスインピーダンスアンプTIAと並列になる電流パスを設ける回路構成とすることによって、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振を抑圧することがポイントとなる。
【0078】
そこで、本第二の実施形態においては、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に、第一の実施形態の場合と同様に、トランスインピーダンスアンプTIAとは並列に、第一の回路素子として第一のダイオードd1(ダイオードもしくはダイオード列)を挿入することにより、前述した共振を抑圧しており、その結果として、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を抑圧することを可能としている。
【0079】
図10に示すトランスインピーダンスアンプ接続回路の回路構成において、共振が抑圧される様子を、図11を用いて説明する。図11は、図10のトランスインピーダンスアンプ接続回路の外部の電源VCCをAC信号源とした時の、第一の電源端子VCCTIAの出力振幅特性に関する評価結果を示す特性図である。図11において、横軸が周波数、縦軸が第一の電源端子VCCTIAの出力振幅電圧(デシベル表示)である。また、図11において、実線が、本発明の第二の実施形態として図10に示すトランスインピーダンスアンプ接続回路の場合を示し、点線が、図15に示した従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合を示している。
【0080】
図11の特性図を参照すると、図10のように第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている本発明の第二の実施形態の場合(実線)は、図15に示した第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合(点線)よりも、特に、1GHz〜12GHz付近において、第一の電源端子VCCTIAの出力振幅が小さくなっている。これは、第一の電源端子VCCTTIAと外部の電源VCCとを接続するワイヤと、トランスインピーダンスアンプTIAと、の間の共振が抑圧されている証拠である。
【0081】
したがって、入力電流の変動つまり入力光パワーの変動が発生した場合、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の群遅延特性の変動を、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合よりも、少ない変動に抑えることを可能としている。
【0082】
図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路における群遅延特性の変動の抑圧効果についてシミュレーションによって確認した結果を、図12に示している。図12は、図10に示すトランスインピーダンスアンプ接続回路の群遅延特性に関する評価結果を示す特性図であり、図12(a)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合における群遅延特性(シミュレーション)を示し、図9(b)は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の場合における群遅延特性(シミュレーション)を示している。
【0083】
図12(a)、図12(b)のいずれも、横軸が周波数を、また、縦軸がトランスインピーダンスゲイン(Zt)の群遅延値を示している。点線が入力電流(I0)を無限小(0mA)に、また、実線が入力電流(I0)=2mAppに設定した時の群遅延特性を示している。なお、本シミュレーションにおいては、入力電流のDCオフセット(平均値)はピークツーピーク(pp)値の半分と仮定している。
【0084】
図12(a)および図12(b)に示すように、入力光パワーが変動し、入力電流(I0)が無限小(0mA)から2mAppへ変動した場合であっても、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の場合における群遅延特性の変動は、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間にダイオード等の回路素子が接続されていない図15に示す従来のトランスインピーダンスアンプTIAを用いたトランスインピーダンスアンプ接続回路の場合よりも低く抑えられている。
【0085】
つまり、第一のダイオードd1が接続されたトランスインピーダンスアンプTIAの後段に、自動利得制御回路(AGC)やリミッタアンプ(可変利得増幅器VGA)などからなる後段回路PPが接続された回路構成の場合であっても、第一の実施形態として前述したトランスインピーダンスアンプTIAの場合と同様に、第一のダイオードd1を挿入することにより、トランスインピーダンスアンプ接続回路における群遅延特性に関する入力光パワー依存性の低減効果が発揮されていることが分かる。
【0086】
さらに、後段回路PPの電源端子間に(つまり、第三の電源端子VCCPPと第四の電源端子VEEPPとの間に)、後段回路PPの直近において、後段回路PPとは並列に、第二の回路素子として第二のダイオードd2(単一のダイオードもしくは複数のダイオードからなるダイオード列:ESD保護ダイオードとしても機能する回路素子)を挿入することによっても、電源VCCから見て後段回路PPと並列になる電流パスを形成する回路構成とし、トランスインピーダンスアンプ接続回路における群遅延特性に関する入力光パワー依存性を低減することが可能である。
【0087】
また、第一の電源端子VCCTIAと第二の電源端子VEETIAとの間に第一のダイオードd1が接続されている図10に示す第二の実施形態のトランスインピーダンスアンプ接続回路の場合、ESD発生時には、トランスインピーダンスアンプTIAのIC内に流れ込むESD電流のほとんどは、インピーダンスが低い第一のダイオードd1側を流れてグランドに抜けていくため、トランスインピーダンスアンプTIAの回路内へ大きな電流が流れ込むことはなく、トランスインピーダンスアンプTIAの回路内のトランジスタの破壊を回避することができる。したがって、第一のダイオードd1の挿入によってESD耐性を向上させることも可能である。
【0088】
なお、後段回路PPの第三の電源端子VCCPPと第四の電源端子VEEPPとの間に第二のダイオードd2を第二の回路素子として挿入することにより、後段回路PPに関するESD耐性の向上効果を得ることができる。
【0089】
(その他の実施形態)
第一の実施形態においては、トランスインピーダンスアンプTIAの第一の電源端子VCCTIAと第二の電源端子VEETIAとの間を接続する第一の回路素子として、第一のダイオードd1もしくはダイオード列を単独に用いる場合を示したが、単一の素子ではなく、該第一の回路素子として、第一のダイオードd1もしくはダイオード列と第一の抵抗r1、第一のキャパシタc1の少なくとも一方との組み合わせを用いて直列および/または並列に接続した回路からなるようにしても、第一の実施形態の場合と同様に、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0090】
例えば、第一のキャパシタc1と第一のダイオードd1(もしくはダイオード列)とを直列および/または並列に接続したり、あるいは、第一の抵抗r1と第一のダイオードd1もしくはダイオード列とを直列および/または並列に接続したり、あるいは、第一の抵抗r1と第一のキャパシタc1と第一のダイオードd1もしくはダイオード列とを適宜定めた組み合わせで直列および/または並列に接続したりしても、トランスインピーダンスアンプTIAにおける群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0091】
さらには、トランスインピーダンスアンプ接続回路としてトランスインピーダンスアンプTIAの後段に接続される後段回路PPの第三の電源端子VCCPPと第四の電源端子VEEPPとの間を接続する第二の回路素子として、第二の抵抗r2、第二のキャパシタc2、第二のダイオードd2もしくはダイオード列のうち、いずれか複数の素子の組み合わせを用いて直列および/または並列に接続した回路からなるようにしても、第四の実施形態の場合と同様に、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0092】
例えば、第二の抵抗r2と第二のキャパシタc2とを直列および/または並列に接続したり、あるいは、第二のキャパシタc2と第二のダイオードd2もしくはダイオード列とを直列および/または並列に接続したり、あるいは、第二の抵抗r2と第二のダイオードd2もしくはダイオード列とを直列および/または並列に接続したり、あるいは、第二の抵抗r2と第二のキャパシタc2と第二のダイオードd2もしくはダイオード列とを適宜定めた組み合わせで直列および/または並列に接続したりしても、トランスインピーダンスアンプ接続回路における群遅延特性の入力光パワー依存性を低減させる効果が得られる。
【0093】
(第一、第二およびその他の実施形態、第一、第二の参考例の効果)
以上に、本発明に係るトランスインピーダンスアンプTIAおよびトランスインピーダンスアンプ接続回路の回路構成について詳細に説明したように、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間に、または、トランスインピーダンスアンプの第一の電源端子と第二の電源端子との間および後段回路の第三の電源端子と第四の電源端子との間に、抵抗、コンデンサ、ダイオード、もしくは、それらの回路素子のうちいずれか複数の回路素子の組み合わせ等を挿入することにより、群遅延特性の入力光パワー依存性を大幅に低減すると同時に、高いESD耐圧を実現することができる。
【符号の説明】
【0094】
1…トランスインピーダンスアンプ、2…後段回路、10…トランスインピーダンスアンプ接続回路、AC‐coupling capacitor…AC結合用キャパシタ、AGC…自動利得制御回路、Amp.Set…所定振幅値設定回路、AOC…オフセット補正回路、Average…平均値検出回路、c1…第一のコンデンサ、d1…第一のダイオードもしくはダイオード列(ESD保護ダイオードもしくはESD保護ダイオード列)、IN…入力端子、Opamp…オペアンプ回路、OUT…出力端子、OUT−T…出力正端子、OUT−C…出力補端子、Output Driver…出力バッファ回路、PP…後段回路、r1…第一の抵抗、Replica TIA Core…ダミー回路、TIA…トランスインピーダンスアンプ、TIA Core…トランスインピーダンスアンプコア回路、Top Hold…最大値検出回路、VCA…可変利得増幅器、VCC…電源、VCCPP…第三の電源端子、VCCTIA…第一の電源端子、VEEPP…第四の電源端子、VEETIA…第二の電源端子、VGA…可変利得増幅器。
【特許請求の範囲】
【請求項1】
入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプにおいて、第一の電源端子および第二の電源端子を有し、前記第一の電源端子には前記第二の電源端子よりも高い電圧が印加され、かつ、前記第一の電源端子と前記第二の電源端子との間に、当該トランスインピーダンスアンプと並列の電流パスを形成する第一の回路素子が接続され、
前記第一の回路素子が第一のダイオードもしくは複数のダイオードからなるダイオード列である
ことを特徴とするトランスインピーダンスアンプ。
【請求項2】
請求項1に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が、単一の素子ではなく、前記第一のダイオードもしくは複数のダイオードからなるダイオード列と、第一の抵抗、第一のキャパシタの少なくとも一方との組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とするトランスインピーダンスアンプ。
【請求項3】
入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプの後段に可変利得増幅器を少なくとも含む後段回路を接続してなるトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプが、請求項1または2に記載のトランスインピーダンスアンプであることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項4】
請求項3に記載のトランスインピーダンスアンプ接続回路において、前記後段回路は、第三の電源端子および第四の電源端子を有し、前記第三の電源端子には前記第四の電源端子よりも高い電圧が印加され、かつ、前記第三の電源端子と前記第四の電源端子との間に、当該後段回路と並列の電流パスを形成する第二の回路素子が接続されることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項5】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二の抵抗であることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項6】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のキャパシタであることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項7】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項8】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が、単一の素子ではなく、前記第二の抵抗、前記第二のキャパシタ、前記第二のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項1】
入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプにおいて、第一の電源端子および第二の電源端子を有し、前記第一の電源端子には前記第二の電源端子よりも高い電圧が印加され、かつ、前記第一の電源端子と前記第二の電源端子との間に、当該トランスインピーダンスアンプと並列の電流パスを形成する第一の回路素子が接続され、
前記第一の回路素子が第一のダイオードもしくは複数のダイオードからなるダイオード列である
ことを特徴とするトランスインピーダンスアンプ。
【請求項2】
請求項1に記載のトランスインピーダンスアンプにおいて、前記第一の回路素子が、単一の素子ではなく、前記第一のダイオードもしくは複数のダイオードからなるダイオード列と、第一の抵抗、第一のキャパシタの少なくとも一方との組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とするトランスインピーダンスアンプ。
【請求項3】
入力端子から入力される入力電流のインピーダンス変換を行うトランスインピーダンスアンプの後段に可変利得増幅器を少なくとも含む後段回路を接続してなるトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプが、請求項1または2に記載のトランスインピーダンスアンプであることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項4】
請求項3に記載のトランスインピーダンスアンプ接続回路において、前記後段回路は、第三の電源端子および第四の電源端子を有し、前記第三の電源端子には前記第四の電源端子よりも高い電圧が印加され、かつ、前記第三の電源端子と前記第四の電源端子との間に、当該後段回路と並列の電流パスを形成する第二の回路素子が接続されることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項5】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二の抵抗であることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項6】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のキャパシタであることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項7】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が第二のダイオードもしくは複数のダイオードからなるダイオード列であることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項8】
請求項4に記載のトランスインピーダンスアンプ接続回路において、前記第二の回路素子が、単一の素子ではなく、前記第二の抵抗、前記第二のキャパシタ、前記第二のダイオードもしくは複数のダイオードからなるダイオード列のうちいずれか複数の素子の組み合わせを用いて直列および/または並列に接続した回路からなることを特徴とするトランスインピーダンスアンプ接続回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2012−85366(P2012−85366A)
【公開日】平成24年4月26日(2012.4.26)
【国際特許分類】
【出願番号】特願2012−21038(P2012−21038)
【出願日】平成24年2月2日(2012.2.2)
【分割の表示】特願2009−36078(P2009−36078)の分割
【原出願日】平成21年2月19日(2009.2.19)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成24年4月26日(2012.4.26)
【国際特許分類】
【出願日】平成24年2月2日(2012.2.2)
【分割の表示】特願2009−36078(P2009−36078)の分割
【原出願日】平成21年2月19日(2009.2.19)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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