バーンインシステム及びバーンイン方法
【課題】バーンイン用ウエハをバーンイン毎に検査せずとも、半導体ウエハが正しい条件でバーンインされたことを保障することのできるバーンインシステム及びバーンイン方法を提供する。
【解決手段】バーンインシステムは、集積回路４１が形成されたチップ領域４０を複数有する半導体ウエハと、該半導体ウエハに貼り合わせた状態で、半導体ウエハに所定電圧とバーンイン信号を供給するバーンイン用ウエハを備える。そして、半導体ウエハは、集積回路４１に対応して形成された複数のテスト用回路４２を有し、テスト用回路４２には、対応する集積回路４１に供給される所定電圧とバーンイン信号が供給され、テスト用回路４２は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子を有する。
【解決手段】バーンインシステムは、集積回路４１が形成されたチップ領域４０を複数有する半導体ウエハと、該半導体ウエハに貼り合わせた状態で、半導体ウエハに所定電圧とバーンイン信号を供給するバーンイン用ウエハを備える。そして、半導体ウエハは、集積回路４１に対応して形成された複数のテスト用回路４２を有し、テスト用回路４２には、対応する集積回路４１に供給される所定電圧とバーンイン信号が供給され、テスト用回路４２は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハにバーンイン用ウエハを貼り合わせた状態で、半導体ウエハのバーンインが実行されるように構成されたバーンインシステム及びそれを用いたバーンイン方法に関する。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、半導体ウエハ（被バーンインウエハ）にバーンイン用ウエハ（バーンイン専用ウエハ）を貼り合わせた状態で、半導体ウエハのバーンインが実行されるように構成されたバーンインシステムが知られている。
【０００３】
このバーンインシステムにおいて、バーンイン用ウエハは、半導体ウエハのチップ領域（ＩＣチップ）に対応して複数のバーンイン領域（バーンイン専用チップ）を有している。また、各バーンイン領域には、対応するチップ領域の集積回路に所定電圧を供給するための第１外部接続端子（電圧供給用バンプ）と、バーンイン信号を生成するバーンイン信号生成回路（バーンイン専用回路）と、生成されたバーンイン信号を対応するチップ領域の集積回路に供給するための第２外部接続端子（バーンイン信号バンプ）が形成されている。
【０００４】
このため、半導体ウエハにバーンイン用ウエハを貼り合わせた状態で、バーンイン領域に形成された第１外部接続端子を介して対応するチップ領域の集積回路に電圧が供給される。また、バーンイン信号生成回路にて生成されたバーンイン信号が、第２外部接続端子を介して対応するチップ領域の集積回路に供給される。このようにバーンイン用ウエハから半導体ウエハに所定電圧とバーンイン信号が供給されて、半導体ウエハのバーンインが実行されるようになっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３４４３９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したように、バーンインが実行される半導体ウエハとは別に、半導体ウエハをバーンインするためのバーンイン用ウエハを備える構成では、バーンイン用ウエハを繰り返し使用することとなる。このため、バーンイン用ウエハにおいて、例えばバーンイン信号生成回路を構成する素子が劣化しやすい。バーンイン信号生成回路を構成する素子が劣化した場合、正常なバーンイン信号が、対応するチップ領域の集積回路に供給されないこととなる。しかしながら、従来の構成では、半導体ウエハ（集積回路）に故障があるのか、バーンイン用ウエハに故障があるのか判別することができない。
【０００７】
このため、従来の構成において、半導体ウエハが正しい条件でバーンインされたことを保障するには、バーンイン実行前に、バーンイン用ウエハを検査しなければならない。
【０００８】
本発明は上記問題点に鑑み、バーンイン用ウエハをバーンイン毎に検査せずとも、半導体ウエハが正しい条件でバーンインされたことを保障することのできるバーンインシステム及びバーンイン方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために請求項１に記載のバーンインシステムは、
集積回路（４１）が形成されたチップ領域（４０）を複数有する半導体ウエハ（１１）と、
複数のチップ領域（４０）に対応して複数のバーンイン領域（２０）を有しており、各バーンイン領域（２０）に、対応する集積回路（４１）に所定電圧を供給するための第１外部接続端子（２３，２４）と、バーンイン信号を生成するバーンイン信号生成回路（２７）と、生成されたバーンイン信号を対応する集積回路（４１）に供給するための第２外部接続端子（２５，２６）が形成されたバーンイン用ウエハ（１２）と、を備え、
半導体ウエハ（１１）にバーンイン用ウエハ（１２）を貼り合わせた状態で、バーンイン用ウエハ（１２）から半導体ウエハ（１１）に所定電圧とバーンイン信号が供給され、半導体ウエハ（１１）のバーンインが実行されるようになっている。
【００１０】
そして、半導体ウエハ（１１）は、集積回路（４１）に対応して形成された複数のテスト用回路（４２）を有し、
テスト用回路（４２）には、対応する集積回路（４１）に供給される所定電圧とバーンイン信号が供給され、
テスト用回路（４２）は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子（５４，５６）を有することを特徴とする。
【００１１】
本発明では、半導体ウエハ（１１）にテスト用回路（４２）が形成され、このテスト用回路（４２）がバーンイン履歴素子（５４，５６）を有している。このため、バーンイン後に行う、各集積回路（４１）の検査において、テスト用回路（４２）を併せて検査することで、テスト用回路（４２）が正常にバーンインされたか否かを判定することができる。テスト用回路（４２）には、対応する集積回路（４１）に供給される所定電圧とバーンイン信号が供給されるため、テスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。したがって、バーンイン用ウエハ（１２）をバーンイン毎に検査せずとも、半導体ウエハ（１１）が正しい条件でバーンインされたことを保障することができる。
【００１２】
請求項２に記載のように、半導体ウエハ（１１）において、テスト用回路（４２）は、対応する集積回路（４１）の形成されたチップ領域（４０）内に形成されることが好ましい。
【００１３】
これによれば、対応する集積回路（４１）の形成されたチップ領域（４０）の外に、テスト用回路（４２）が形成される構成に較べて、構成を簡素化することができる。
【００１４】
請求項３に記載のように、バーンイン履歴素子（５４）として、バーンインにより故障する素子を採用すると良い。
【００１５】
これによれば、正常にバーンインがなされると、バーンイン履歴素子（５４）が故障する。したがって、バーンイン後に集積回路（４１）の検査と併せて行われるテスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。
【００１６】
このようなバーンイン履歴素子（５４）としては、例えば請求項４に記載のように、チップ領域（４０）に形成された集積回路（４１）の配線よりも幅が狭く、バーンインにより断線する細線部（５４ａ）を有した抵抗を採用することができる。この場合、正常にバーンインがなされると、バーンイン履歴素子（５４）としての抵抗の細線部（５４ａ）が断線する。
【００１７】
また、請求項５に記載のように、バーンイン履歴素子（５６）として、バーンインによりデータの書き込みがなされる不揮発性のメモリを採用しても良い。
【００１８】
これによれば、正常にバーンインがなされると、バーンイン履歴素子（５６）のデータが「０」→「１」、若しくは、「１」→「０」となる。したがって、バーンイン後に集積回路（４１）の検査と併せて行われるテスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。
【００１９】
請求項６に記載のように、半導体ウエハ（１１）は、第１外部接続端子（２３，２４）と電気的に接続される第３外部接続端子（４３，４４）と、第２外部接続端子（２５，２６）と電気的に接続される第４外部接続端子（４５，４６）と、第３外部接続端子（４３，４４）と集積回路（４１）を電気的に接続する第１配線（４８）と、第３外部接続端子（４３，４４）とテスト用回路（４２）を電気的に接続する第２配線（４９）と、第４外部接続端子（４５，４６）と集積回路（４１）を電気的に接続する第３配線（５０）と、第４外部接続端子（４５，４６）とテスト用回路（４２）を電気的に接続する第４配線（５１）と、を有する構成としても良い。
【００２０】
これによれば、バーンイン用ウエハ（１２）の外部接続端子（２３，２４，２５，２６）が劣化したとしても、テスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。
【００２１】
また、請求項７に記載のように、バーンイン用ウエハ（１２）は、各テスト用回路（４２）に所定電圧をそれぞれ供給するための第５外部接続端子（３３，３４）と、バーンイン信号生成回路（２７）にて生成されたバーンイン信号を、該バーンイン信号が供給される集積回路（４１）に対応したテスト用回路（４２）へ供給するための第６外部接続端子（３５，３６）を有する構成を採用することもできる。
【００２２】
次に、請求項８に記載の発明は、請求項１〜７いずれか１項に記載のバーンインシステムを用いた半導体ウエハ（１１）のバーンイン方法であって、
バーンイン用ウエハ（１２）を半導体ウエハ（１１）に貼り合わせる貼り合わせ工程と、
貼り合わせ工程後、バーンイン用ウエハ（１２）から半導体ウエハ（１１）の各集積回路（４１）及び各テスト用回路（４２）に所定電圧とバーンイン信号を供給して、バーンインを行うバーンイン工程と、
バーンイン工程後、半導体ウエハ（１１）の各チップ領域（４０）に形成された集積回路（４１）の良／不良を検査するとともに、各テスト用回路（４２）のバーンイン履歴素子（５４，５６）が、バーンインが正常に実行された状態にあるか否かを検査する検査工程と、を備えることを特徴とする。
【００２３】
本発明の作用効果は、上記したバーンインシステムにて記載の作用効果と同じであるため、その記載を省略する。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係るバーンインシステムのうち、バーンイン用ウエハをパターン面から見た平面図である。
【図２】図１中のＩＩで囲んだ領域の拡大図である。
【図３】図２中のＩＩＩで囲んだ領域の拡大図である。
【図４】バーンイン信号生成回路の概略構成を示す回路図である。
【図５】バーンインシステムにおいて、バーンイン用ウエハを半導体ウエハに貼り付けた状態を示す図である。
【図６】図５中のＶＩで囲んだ領域の拡大図である。
【図７】図６中のＶＩＩ−ＶＩＩ線に沿う断面図である。
【図８】半導体ウエハのチップ領域を拡大した図である。
【図９】テスト用回路の概略構成を示す回路図である。
【図１０】バーンイン履歴素子としての抵抗の概略構成を示す図である。
【図１１】バーンインを行う装置の概略構成を示す図である。
【図１２】その他変形例を示す図である。
【図１３】その他変形例を示す図であり、図３に対応している。
【図１４】その他変形例を示す図であり、図４に対応している。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下に示す各図において、共通乃至関連する要素には同一の符号を付与するものとする。また、平面図においても、便宜上、部分的にハッチングを施している。
【００２６】
本実施形態に係るバーンインシステム１０（図５参照）は、半導体ウエハ１１と、該半導体ウエハ１１をバーンインするためのバーンイン用ウエハ１２とを備え、半導体ウエハ１１にバーンイン用ウエハ１２を貼り合わせた状態で、バーンイン用ウエハ１２から半導体ウエハ１１に所定電圧とバーンイン信号が供給され、半導体ウエハ１１のバーンインが実行される構成のものである。
【００２７】
このバーンインシステム１０のうち、先ずバーンイン用ウエハ１２について説明する。
【００２８】
本実施形態に係るバーンイン用ウエハ１２は、従来（特許第３４４３９４７号公報）と同じ構成となっている。図１に示すように、バーンイン用ウエハ１２上には、後述する半導体ウエハ１１のチップ領域４０（ダイシング後にＩＣチップ４０となる領域）と同じチップサイズ、ピッチのバーンイン領域２０（換言すれば、バーンイン用ＩＣチップ２０）が複数形成されている。そして、各バーンイン領域２０上に、アルミニウムなどからなる電源パターン２１及びグランドパターン２２が、図１及び図２に示すようなパターンにて形成されている。
【００２９】
図３に示すように、各バーンイン領域２０の表面には、外部接続端子として、電源バンプ２３、グランドバンプ２４、及びバーンイン信号バンプ２５，２６が形成されている。電源バンプ２３及びグランドバンプ２４は、特許請求の範囲に記載の第１接続端子に相当するものであり、電源バンプ２３は電源パターン２１上、グランドバンプ２４はグランドパターン２２上に形成されている。また、バーンイン領域２０の内部には、バーンイン信号生成回路２７が設けられており、バーンイン信号バンプ２５，２６は、このバーンイン信号生成経路２７と電気的に接続されている。なお、バーンイン信号バンプ２５，２６は、特許請求の範囲に記載の第２外部接続端子に相当する。
【００３０】
バーンイン信号生成回路２７は、図４に示すように、発振回路２８、分周回路２９、プログラマブルロジックアレイ回路（ＰＬＡ）３０等によって構成されており、バーンイン時に、電源パターン２１、グランドパターン２２からの電源供給を受けて動作する。このバーンイン信号生成回路２７では、電源供給の開始によりパワーオンリセット回路（ＰＯＲ）３１からリセット信号が出力されると、その後、発振回路２８が発振動作する。この発振回路２８からの発振出力は、複数のカウンタにて構成される分周回路２９にて分周される。この分周信号のいくつかを用いてＰＬＡ３０により、バーンイン信号としてクロック（ＣＬＫ）信号とテスト（ＴＥＳＴ）信号が出力される。このバーンイン信号は、上記したバーンイン信号バンプ２５，２６を介して、後述する半導体ウエハ１１の対応する集積回路４１に供給される。
【００３１】
図５は、上記したバーンイン用ウエハ１２を、半導体ウエハ１１に貼りつけた状態を示している。すなわち、バーンインシステム１０を示している。バーンイン用ウエハ１２は、半導体ウエハ１１より大きなサイズにて構成されており、バーンイン用ウエハ１２上に形成された電源パターン２１の電源コンタクト２１ａ、及び、グランドパターン２２のグランドコンタクト２２ａが、半導体ウエハ１１の外周より外側に位置している。この電源コンタクト２１ａ、グランドコンタクト２２ａは、バーンイン時に、後述する図１１のハウジング６０の電源コネクタ６４、グランドコネクタ６５とそれぞれ電気的に接続される。
【００３２】
半導体ウエハ１１には、バーンイン用ウエハ１２のバーンイン領域２０とほぼ同サイズのチップ領域４０が複数形成されており、各チップ領域４０には、図６に示すように、電源パッド４３、グランドパッド４４、及びバーンイン信号パッド４５，４６が形成されている。そして、バーンイン用ウエハ１２を半導体ウエハ１１に貼りつけた状態において、電源バンプ２３、グランドバンプ２４、電源パッド４３、及びグランドパッド４４を介して、チップ領域４０に電源が供給される。ここで、図７に示すように、電源パターン２１は、電源バンプ２３及び異方性導電シート１０を介して、チップ領域４０の電源パッド４３に電気的に接続される。なお、グランドパッド４４、及び、バーンイン信号パッド４５，４６に対しても同様にして電気的に接続される。なお、図７に示す符号３２，４７は、保護膜である。
【００３３】
上記した異方性導電シート１３は、その厚さ方向にのみ電流を流すものであり、厚さ方向に垂直な横方向に対してはハイインピーダンスになるものである。したがって、各バンプ２３〜２６による電気的接続において、異方性導電シート１３を用いてもそれらを電気的に分離した状態にすることができる。このように異方性導電シート１３を用いるのは、バーンイン用ウエハ１２の各バンプ２３〜２６に高さバラツキがあったり、バーンイン用ウエハ１２に反りがあったりした場合でも、確実な電気的コンタクトがとれるようにするためである。したがって、確実に電気的コンタクトがとれるような場合には、異方性導電シート１３を用いなくとも良い。
【００３４】
また、各チップ領域４０の内部には、図８に示すように、所定の機能を発揮する集積回路（ＩＣ）４１と、該集積回路４１に対してバーンインが正常に実行されたか否かをテストするためのテスト用回路４２がそれぞれ形成されている。このテスト用回路４２が、本実施形態の特徴部分である。
【００３５】
集積回路４１は、第１配線４８を介して、電源パッド４３及びグランドパッド４４とそれぞれ電気的に接続されている。また、第３配線５０を介して、バーンイン信号パッド４５，４６とそれぞれ電気的に接続されている。一方、テスト用回路４２は、第２配線４９を介して、電源パッド４３及びグランドパッド４４とそれぞれ電気的に接続されている。また、第４配線５１を介して、バーンイン信号パッド４５,４６の一方と電気的に接続されている。テスト用回路４２が接続されるバーンイン信号パッド４５，４６はいずれでも良いが、本実施形態では、クロック信号を供給するためのバーンイン信号パッド４５と電気的に接続されている。このように、テスト用回路４２には、同じチップ領域４０内に形成された集積回路４１に供給される所定電圧とバーンイン信号が供給される。
【００３６】
テスト用回路４２は、バーンインが正常に実行されると、すなわち、所定電圧が供給され、且つ、正常なバーンイン信号が供給された状態でバーンインが実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子５４を有している。本実施形態では、バーンイン履歴素子５４として、バーンインにより故障する素子、具体的には、図９及び図１０に示すように、同じチップ領域４０に形成された集積回路４１の配線よりも幅が狭く、バーンインにより断線する細線部５４ａを有した抵抗を採用している。
【００３７】
また、テスト用回路４２は、上記したバーンイン履歴素子５４とともに、インバータ５３（ＮＯＴゲート）を有している。具体的には、インバータ５３に、電源パッド４３及びグランドパッド４４が電気的に接続されるとともに、その入力端子にバーンイン信号パッド４５が電気的に接続されている。すなわち、バーンイン信号としてクロック信号が入力される。そして、インバータ５３の出力端子とバーンイン履歴素子５４としての抵抗の一端とが接続され、バーンイン履歴素子５４（抵抗）の他端がグランドパッド４４と電気的に接続されている。さらに、インバータ５３の出力端子とバーンイン履歴素子５４（抵抗）との接続点に、検査用パッド５２が電気的に接続されている。この検査用パッド５２は、他のパッド４３〜４６とともに、チップ領域４０の表面に形成されている。なおインバータ５３の入力端子に、クロック信号に代えてテスト信号が入力されるようにしても良い。
【００３８】
このように構成されるバーンインシステム１０において、バーンイン信号バンプ２５，２６は、チップ領域４０のバーンイン信号パッド４５，４６に対して、バーンイン信号（クロック信号、テスト信号）を供給する。チップ領域４０内の各集積回路４１は、テスト信号を受けてテストモードに入り、クロック信号を受けてテスト動作を行う。この種のテスト動作については従来周知のことであるので、その説明については省略する。なお、このテスト動作のための信号としては、クロック信号、テスト信号以外に他の信号を用いてもよく、その場合には必要な数だけバーンイン信号パッドが設けられる。
【００３９】
なお、本実施形態では、バーンイン用ウエハ１２側から半導体ウエハ１１に電圧を供給する構成としており、バーンイン用ウエハ１２において、電源パターン２１、グランドパターン２２を、バーンイン領域２０のチップサイズのほぼ２分の１の幅といった太い配線パターンにて形成できる。このようにバーンイン用ウエハ１２に太い電源配線の電源パターン２１、グランドパターン２２を形成することにより、電源配線の抵抗を極めて低く設定できる。このため、複数の集積回路４１及びテスト用回路４２全体に対して十分な電源供給を行うことができ、それらの同時バーンインを確実に行うことができる。
【００４０】
次に、バーンインについて説明する。バーンインを行う場合には、図１１に示す装置により行う。先ず、半導体ウエハ１１にバーンイン用ウエハ１２が貼り合わされた貼り合わせウエハをハウジング６０に複数枚セッティングする。ハウジング６０の各ウエハ収納部分の上下には、電源コネクタ６４とグランドコネクタ６５が設けられており、ハウジング６０にウエハがセッティングされることにより、それぞれのウエハの電源コンタクト２１ａ、グランドコンタクト２２ａに、電源コネクタ６４、グランドコネクタ６５がそれぞれ電気的に接触する。
【００４１】
したがって、給電装置６１からの電源が、電源配線６２、グランド配線６３、ハウジング６０の電源コネクタ６４、グランドコネクタ６５を介し、複数枚の貼り合わせウエハに同時に供給され、バーンインが行われる。
【００４２】
次に、このバーンインを行う手順を説明する。まず、バーンイン用ウエハ１２を半導体ウエハ１１に貼り合わせる。その際、上記したように確実な電気的コンタクトを取る必要がある場合は、間に異方性導電シート１３を挟んで貼り合わせる。この貼り合わせたウエハを、ウエハ専用のクリップ等で機械的に圧着し、電気的なコンタクトを持続する。
【００４３】
この貼り合わせウエハを、図１１に示すハウジング６０にセッティングしてバーンインを行う。すなわち、ハウジング６０に貼り合わせウエハをセッティングすることにより、給電装置６１から、電源配線６２、グランド配線６３、電源コネクタ６４、グランドコネクタ６５を介し、各ウエハに電源が供給される。バーンイン用ウエハ１２に形成されたバーンイン信号生成回路２７のＰＬＡ３０から出力されるクロック信号、テスト信号等のバーンイン信号は、バーンイン信号バンプ２５，２６、バーンイン信号パッド４５，４６を介して、半導体ウエハ１１の各チップ領域４０に供給される。詳しくは、集積回路４１に、電源、クロック信号、及びテスト信号が供給され、テスト用回路４２に、電源及びクロック信号が供給される。この状態で恒温槽（１２０°Ｃ〜１５０°Ｃ）にハウジング６０を入れバーンインを行う。また、このバーンインにおいて、各集積回路４１に印加する電圧は、５Ｖ作動の集積回路４１に対し、例えば６〜９Ｖの電圧である。したがって、テスト用回路４２にも、集積回路４１と同程度の電圧（例えば６〜９Ｖの電圧）を印加する。
【００４４】
このバーンインにおいて、電源パターン２１、グランドパターン２２、バーンイン信号生成回路２７、及び各バンプ２３〜２６に劣化が生じていない場合には、集積回路４１に対して正常なバーンインが実行される。そして、該集積回路４１に対応するテスト用回路４２（同じチップ領域４０内のテスト用回路４２）において、バーンイン履歴素子５４としての配線が、細線部５４ａにて断線する。
【００４５】
バーンインが終了すると、半導体ウエハ１１からバーンイン用ウエハ１２を取り外し、半導体ウエハ１１の各チップ領域４０に対し、テスタ検査を行い、不良チップをインキング等で選別、除去する。本実施形態では、このテスタ検査において、各チップ領域４０に形成された集積回路４１の良／不良を検査するとともに、各テスト用回路４２のバーンイン履歴素子５４が、バーンインが正常に実行された状態にあるか否かを検査する。具体的には、図９に示すグランドパッド４４と検査用パッド５２にテスタの針を当てて、バーンイン履歴素子５４としての抵抗が断線しているか否かを検査する。
【００４６】
なお、ウエハ状態でバーンインを行う場合、消費電流が多い不良のチップ領域４０が含まれていると、不良のチップ領域４０に電流が集中し、良品のチップ領域４０に適切な電圧が印加されない可能性がある。このため、上記バーンインに先立ってウエハ検査を行うと良い。そして、ウエハ検査にて良品とされたチップ領域４０に対してのみ上記バーンインが行われることが好ましい。
【００４７】
次に、本実施形態に係るバーンインシステム１０及びそれを用いたバーンイン方法の特徴部分の効果について説明する。
【００４８】
上記したように、本実施形態では、半導体ウエハ１１に、各集積回路４１に対応してテスト用回路４２を設けている。このテスト用回路４２には、対応する集積回路４１に供給される所定電圧とバーンイン信号が供給され、テスト用回路４２は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子５４を有している。
【００４９】
したがって、バーンイン工程後に、半導体ウエハ１１の各チップ領域４０に形成された集積回路４１の良／不良を検査する際に、各テスト用回路４２のバーンイン履歴素子５４が、バーンインが正常に実行された状態にあるか否かを検査することで、その検査結果から、該テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。したがって、バーンイン用ウエハ１２をバーンイン毎に検査せずとも、半導体ウエハ１１が正しい条件でバーンインされたことを保障することができる。
【００５０】
特に本実施形態では、バーンイン履歴素子５４として、バーンインにより故障する素子、具体的には、対応する集積回路４１の配線よりも幅が狭く、バーンインにより断線する細線部５４ａを有した抵抗を採用している。このため、正常にバーンインがなされると、バーンイン履歴素子５４が故障する。したがって、上記した検査結果から、テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。
【００５１】
また、本実施形態では、テスト用回路４２が、対応する集積回路４１の形成されたチップ領域４０内に形成されている。このため、対応する集積回路４１の形成されたチップ領域４０の外に、テスト用回路４２が形成される構成に較べて、配線などを構成を簡素化することができる。
【００５２】
また、本実施形態では、バーンイン用ウエハ１２の各バーンイン領域２０に、１つの電源バンプ２３、１つのグランドバンプ２４、及び２つのバーンイン信号バンプ２５，２６（クロック信号用とテスト信号用）が設けられている。また、半導体ウエハ１１の各チップ領域４０にも、１つの電源パッド４３、１つのグランドパッド４４、及び２つのバーンイン信号パッド４５，４６が設けられている。そして、共通の電源パッド４３、グランドパッド４４から、集積回路４１とテスト用回路４２に電源がそれぞれ供給され、共通のバーンイン信号パッド４５から、集積回路４１とテスト用回路４２にバーンイン信号がそれぞれ供給されるようになっている。このため、バーンイン用ウエハ１２のバンプ２３〜２６やパターン２１，２２が劣化したとしても、テスト用回路４２の検査結果から、該テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。
【００５３】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５４】
バーンインにより故障するバーンイン履歴素子５４としては、抵抗に限定されるものではない。それ以外にも、例えばゲート酸化膜や層間絶縁膜がバーンインにより絶縁破壊されることでバーンインの履歴を残す素子を採用することもできる。
【００５５】
また、バーンインによりデータの書き込みがなされる不揮発性のメモリ（電気的にデータの書込みが可能な不揮発性メモリ）をバーンイン履歴素子５６として採用しても良い。図１２に示す例では、バーンイン履歴素子５６としてフラッシュメモリを採用している。そして、バーンイン履歴素子５６としてのフラッシュメモリのコントロールゲートに書き込み回路５５が接続されている。また、フラッシュメモリのドレインが電源パッド４３に、ソースがグランドパッド４４に接続されている。書き込み回路５５には、各パッド４３〜４６が接続されており、電源が供給された状態で、バーンイン信号が入力されると、フラッシュメモリのコントロールゲートにハイレベルの信号を出力するように構成されている。
【００５６】
このため、正常なバーンインが実行されると、フラッシュメモリのコントロールゲートにハイレベルの信号が印加され、ホットエレクトロンがフローティングゲートに注入されて、コントロールゲートから見たトランジスタの閾値電圧が上昇する。これにより、バーンイン履歴素子５６（フラッシュメモリ）のデータが「０」→「１」となる。一方、バーンイン後の検査において、電源パッド４３に低電圧（例えば１．５Ｖ）を印加したときに、ドレイン電流が流れて電源パッド４３の電位が瞬間的に上昇すると、メモリのデータが「０」、ドレイン電流が流れず、電位が変化しないと、メモリデータが「１」である。したがって、テスト用回路４２の検査結果から、該テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。なお、バーンインの前にバーンイン履歴素子５６（フラッシュメモリ）のデータ「１」を書き込んでおき、正常なバーンインが実行されると、そのデータが「１」→「０」となるようにしても良い。また、フラッシュメモリに代えて、ＥＥＰＲＯＭを採用することもできる。
【００５７】
対応する集積回路４１とテスト用回路４２とで、異なるパッドから電源やバーンイン信号が供給される構成としても良い。例えば図１３及び図１４に示す例では、バーンイン用ウエハ１２の各バーンイン領域２０が、電源バンプ２３、グランドバンプ２４とは別に、各テスト用回路４２に所定電圧をそれぞれ供給するためのテスト用電源バンプ３３、テスト用グランドバンプ３４を有している。また、バーンイン信号バンプ２５，２６とは別に、各テスト用回路４２に所定電圧をそれぞれ供給するためのテスト用バーンイン信号バンプ３５，３６を有している。バーンイン信号バンプ２５，２６と、テスト用バーンイン信号バンプ３５，３６は、図１４に示すように、共通のバーンイン信号生成回路２７に接続されている。このような構成としても、バーンイン信号を供給するバーンイン信号生成回路２７は、対応する集積回路４１とテスト用回路４２とで共通であるので、バーンイン信号生成回路２７の劣化をテスト用回路４２にて検出することができる。すなわち、バーンイン用ウエハをバーンイン毎に検査せずとも、半導体ウエハが正しい条件でバーンインされたことを保障することのできる。なお、テスト用電源バンプ３３、テスト用グランドバンプ３４が、特許請求の範囲に記載の第５外部接続端子に相当し、テスト用バーンイン信号バンプ３５，３６が、特許請求の範囲に記載の第６外部接続端子に相当する。また、図１３、１４では、２つのテスト用バーンイン信号バンプ３５，３６を有する例を示したが、その個数は特に限定されず、テスト用バーンイン信号バンプを１つのみ有する構成としても良い。
【００５８】
テスト用回路４２は、対応する集積回路４１が形成されたチップ領域４０内に形成される例を示したが、対応する集積回路４１が形成されたチップ領域４０外、例えばダイシングラインに形成されても良い。
【符号の説明】
【００５９】
１０・・・バーンインシステム
１１・・・半導体ウエハ
１２・・・バーンイン用ウエハ
２０・・・バーンイン領域
２１・・・電源パターン
２２・・・グランドパターン
２３・・・電源バンプ（第１外部接続端子）
２４・・・グランドバンプ（第１外部接続端子）
２５，２６・・・バーンイン信号バンプ（第２外部接続端子）
２７・・・バーンイン信号生成回路
４０・・・チップ領域
４１・・・集積回路
４２・・・テスト用回路
５３・・・インバータ
５４・・・抵抗（バーンイン履歴素子）
５４ａ・・・細線部
【技術分野】
【０００１】
本発明は、半導体ウエハにバーンイン用ウエハを貼り合わせた状態で、半導体ウエハのバーンインが実行されるように構成されたバーンインシステム及びそれを用いたバーンイン方法に関する。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、半導体ウエハ（被バーンインウエハ）にバーンイン用ウエハ（バーンイン専用ウエハ）を貼り合わせた状態で、半導体ウエハのバーンインが実行されるように構成されたバーンインシステムが知られている。
【０００３】
このバーンインシステムにおいて、バーンイン用ウエハは、半導体ウエハのチップ領域（ＩＣチップ）に対応して複数のバーンイン領域（バーンイン専用チップ）を有している。また、各バーンイン領域には、対応するチップ領域の集積回路に所定電圧を供給するための第１外部接続端子（電圧供給用バンプ）と、バーンイン信号を生成するバーンイン信号生成回路（バーンイン専用回路）と、生成されたバーンイン信号を対応するチップ領域の集積回路に供給するための第２外部接続端子（バーンイン信号バンプ）が形成されている。
【０００４】
このため、半導体ウエハにバーンイン用ウエハを貼り合わせた状態で、バーンイン領域に形成された第１外部接続端子を介して対応するチップ領域の集積回路に電圧が供給される。また、バーンイン信号生成回路にて生成されたバーンイン信号が、第２外部接続端子を介して対応するチップ領域の集積回路に供給される。このようにバーンイン用ウエハから半導体ウエハに所定電圧とバーンイン信号が供給されて、半導体ウエハのバーンインが実行されるようになっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３４４３９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したように、バーンインが実行される半導体ウエハとは別に、半導体ウエハをバーンインするためのバーンイン用ウエハを備える構成では、バーンイン用ウエハを繰り返し使用することとなる。このため、バーンイン用ウエハにおいて、例えばバーンイン信号生成回路を構成する素子が劣化しやすい。バーンイン信号生成回路を構成する素子が劣化した場合、正常なバーンイン信号が、対応するチップ領域の集積回路に供給されないこととなる。しかしながら、従来の構成では、半導体ウエハ（集積回路）に故障があるのか、バーンイン用ウエハに故障があるのか判別することができない。
【０００７】
このため、従来の構成において、半導体ウエハが正しい条件でバーンインされたことを保障するには、バーンイン実行前に、バーンイン用ウエハを検査しなければならない。
【０００８】
本発明は上記問題点に鑑み、バーンイン用ウエハをバーンイン毎に検査せずとも、半導体ウエハが正しい条件でバーンインされたことを保障することのできるバーンインシステム及びバーンイン方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために請求項１に記載のバーンインシステムは、
集積回路（４１）が形成されたチップ領域（４０）を複数有する半導体ウエハ（１１）と、
複数のチップ領域（４０）に対応して複数のバーンイン領域（２０）を有しており、各バーンイン領域（２０）に、対応する集積回路（４１）に所定電圧を供給するための第１外部接続端子（２３，２４）と、バーンイン信号を生成するバーンイン信号生成回路（２７）と、生成されたバーンイン信号を対応する集積回路（４１）に供給するための第２外部接続端子（２５，２６）が形成されたバーンイン用ウエハ（１２）と、を備え、
半導体ウエハ（１１）にバーンイン用ウエハ（１２）を貼り合わせた状態で、バーンイン用ウエハ（１２）から半導体ウエハ（１１）に所定電圧とバーンイン信号が供給され、半導体ウエハ（１１）のバーンインが実行されるようになっている。
【００１０】
そして、半導体ウエハ（１１）は、集積回路（４１）に対応して形成された複数のテスト用回路（４２）を有し、
テスト用回路（４２）には、対応する集積回路（４１）に供給される所定電圧とバーンイン信号が供給され、
テスト用回路（４２）は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子（５４，５６）を有することを特徴とする。
【００１１】
本発明では、半導体ウエハ（１１）にテスト用回路（４２）が形成され、このテスト用回路（４２）がバーンイン履歴素子（５４，５６）を有している。このため、バーンイン後に行う、各集積回路（４１）の検査において、テスト用回路（４２）を併せて検査することで、テスト用回路（４２）が正常にバーンインされたか否かを判定することができる。テスト用回路（４２）には、対応する集積回路（４１）に供給される所定電圧とバーンイン信号が供給されるため、テスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。したがって、バーンイン用ウエハ（１２）をバーンイン毎に検査せずとも、半導体ウエハ（１１）が正しい条件でバーンインされたことを保障することができる。
【００１２】
請求項２に記載のように、半導体ウエハ（１１）において、テスト用回路（４２）は、対応する集積回路（４１）の形成されたチップ領域（４０）内に形成されることが好ましい。
【００１３】
これによれば、対応する集積回路（４１）の形成されたチップ領域（４０）の外に、テスト用回路（４２）が形成される構成に較べて、構成を簡素化することができる。
【００１４】
請求項３に記載のように、バーンイン履歴素子（５４）として、バーンインにより故障する素子を採用すると良い。
【００１５】
これによれば、正常にバーンインがなされると、バーンイン履歴素子（５４）が故障する。したがって、バーンイン後に集積回路（４１）の検査と併せて行われるテスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。
【００１６】
このようなバーンイン履歴素子（５４）としては、例えば請求項４に記載のように、チップ領域（４０）に形成された集積回路（４１）の配線よりも幅が狭く、バーンインにより断線する細線部（５４ａ）を有した抵抗を採用することができる。この場合、正常にバーンインがなされると、バーンイン履歴素子（５４）としての抵抗の細線部（５４ａ）が断線する。
【００１７】
また、請求項５に記載のように、バーンイン履歴素子（５６）として、バーンインによりデータの書き込みがなされる不揮発性のメモリを採用しても良い。
【００１８】
これによれば、正常にバーンインがなされると、バーンイン履歴素子（５６）のデータが「０」→「１」、若しくは、「１」→「０」となる。したがって、バーンイン後に集積回路（４１）の検査と併せて行われるテスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。
【００１９】
請求項６に記載のように、半導体ウエハ（１１）は、第１外部接続端子（２３，２４）と電気的に接続される第３外部接続端子（４３，４４）と、第２外部接続端子（２５，２６）と電気的に接続される第４外部接続端子（４５，４６）と、第３外部接続端子（４３，４４）と集積回路（４１）を電気的に接続する第１配線（４８）と、第３外部接続端子（４３，４４）とテスト用回路（４２）を電気的に接続する第２配線（４９）と、第４外部接続端子（４５，４６）と集積回路（４１）を電気的に接続する第３配線（５０）と、第４外部接続端子（４５，４６）とテスト用回路（４２）を電気的に接続する第４配線（５１）と、を有する構成としても良い。
【００２０】
これによれば、バーンイン用ウエハ（１２）の外部接続端子（２３，２４，２５，２６）が劣化したとしても、テスト用回路（４２）の検査結果から、該テスト用回路（４２）の対応する集積回路（４１）が正常にバーンインされたか否かを判定することができる。
【００２１】
また、請求項７に記載のように、バーンイン用ウエハ（１２）は、各テスト用回路（４２）に所定電圧をそれぞれ供給するための第５外部接続端子（３３，３４）と、バーンイン信号生成回路（２７）にて生成されたバーンイン信号を、該バーンイン信号が供給される集積回路（４１）に対応したテスト用回路（４２）へ供給するための第６外部接続端子（３５，３６）を有する構成を採用することもできる。
【００２２】
次に、請求項８に記載の発明は、請求項１〜７いずれか１項に記載のバーンインシステムを用いた半導体ウエハ（１１）のバーンイン方法であって、
バーンイン用ウエハ（１２）を半導体ウエハ（１１）に貼り合わせる貼り合わせ工程と、
貼り合わせ工程後、バーンイン用ウエハ（１２）から半導体ウエハ（１１）の各集積回路（４１）及び各テスト用回路（４２）に所定電圧とバーンイン信号を供給して、バーンインを行うバーンイン工程と、
バーンイン工程後、半導体ウエハ（１１）の各チップ領域（４０）に形成された集積回路（４１）の良／不良を検査するとともに、各テスト用回路（４２）のバーンイン履歴素子（５４，５６）が、バーンインが正常に実行された状態にあるか否かを検査する検査工程と、を備えることを特徴とする。
【００２３】
本発明の作用効果は、上記したバーンインシステムにて記載の作用効果と同じであるため、その記載を省略する。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係るバーンインシステムのうち、バーンイン用ウエハをパターン面から見た平面図である。
【図２】図１中のＩＩで囲んだ領域の拡大図である。
【図３】図２中のＩＩＩで囲んだ領域の拡大図である。
【図４】バーンイン信号生成回路の概略構成を示す回路図である。
【図５】バーンインシステムにおいて、バーンイン用ウエハを半導体ウエハに貼り付けた状態を示す図である。
【図６】図５中のＶＩで囲んだ領域の拡大図である。
【図７】図６中のＶＩＩ−ＶＩＩ線に沿う断面図である。
【図８】半導体ウエハのチップ領域を拡大した図である。
【図９】テスト用回路の概略構成を示す回路図である。
【図１０】バーンイン履歴素子としての抵抗の概略構成を示す図である。
【図１１】バーンインを行う装置の概略構成を示す図である。
【図１２】その他変形例を示す図である。
【図１３】その他変形例を示す図であり、図３に対応している。
【図１４】その他変形例を示す図であり、図４に対応している。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下に示す各図において、共通乃至関連する要素には同一の符号を付与するものとする。また、平面図においても、便宜上、部分的にハッチングを施している。
【００２６】
本実施形態に係るバーンインシステム１０（図５参照）は、半導体ウエハ１１と、該半導体ウエハ１１をバーンインするためのバーンイン用ウエハ１２とを備え、半導体ウエハ１１にバーンイン用ウエハ１２を貼り合わせた状態で、バーンイン用ウエハ１２から半導体ウエハ１１に所定電圧とバーンイン信号が供給され、半導体ウエハ１１のバーンインが実行される構成のものである。
【００２７】
このバーンインシステム１０のうち、先ずバーンイン用ウエハ１２について説明する。
【００２８】
本実施形態に係るバーンイン用ウエハ１２は、従来（特許第３４４３９４７号公報）と同じ構成となっている。図１に示すように、バーンイン用ウエハ１２上には、後述する半導体ウエハ１１のチップ領域４０（ダイシング後にＩＣチップ４０となる領域）と同じチップサイズ、ピッチのバーンイン領域２０（換言すれば、バーンイン用ＩＣチップ２０）が複数形成されている。そして、各バーンイン領域２０上に、アルミニウムなどからなる電源パターン２１及びグランドパターン２２が、図１及び図２に示すようなパターンにて形成されている。
【００２９】
図３に示すように、各バーンイン領域２０の表面には、外部接続端子として、電源バンプ２３、グランドバンプ２４、及びバーンイン信号バンプ２５，２６が形成されている。電源バンプ２３及びグランドバンプ２４は、特許請求の範囲に記載の第１接続端子に相当するものであり、電源バンプ２３は電源パターン２１上、グランドバンプ２４はグランドパターン２２上に形成されている。また、バーンイン領域２０の内部には、バーンイン信号生成回路２７が設けられており、バーンイン信号バンプ２５，２６は、このバーンイン信号生成経路２７と電気的に接続されている。なお、バーンイン信号バンプ２５，２６は、特許請求の範囲に記載の第２外部接続端子に相当する。
【００３０】
バーンイン信号生成回路２７は、図４に示すように、発振回路２８、分周回路２９、プログラマブルロジックアレイ回路（ＰＬＡ）３０等によって構成されており、バーンイン時に、電源パターン２１、グランドパターン２２からの電源供給を受けて動作する。このバーンイン信号生成回路２７では、電源供給の開始によりパワーオンリセット回路（ＰＯＲ）３１からリセット信号が出力されると、その後、発振回路２８が発振動作する。この発振回路２８からの発振出力は、複数のカウンタにて構成される分周回路２９にて分周される。この分周信号のいくつかを用いてＰＬＡ３０により、バーンイン信号としてクロック（ＣＬＫ）信号とテスト（ＴＥＳＴ）信号が出力される。このバーンイン信号は、上記したバーンイン信号バンプ２５，２６を介して、後述する半導体ウエハ１１の対応する集積回路４１に供給される。
【００３１】
図５は、上記したバーンイン用ウエハ１２を、半導体ウエハ１１に貼りつけた状態を示している。すなわち、バーンインシステム１０を示している。バーンイン用ウエハ１２は、半導体ウエハ１１より大きなサイズにて構成されており、バーンイン用ウエハ１２上に形成された電源パターン２１の電源コンタクト２１ａ、及び、グランドパターン２２のグランドコンタクト２２ａが、半導体ウエハ１１の外周より外側に位置している。この電源コンタクト２１ａ、グランドコンタクト２２ａは、バーンイン時に、後述する図１１のハウジング６０の電源コネクタ６４、グランドコネクタ６５とそれぞれ電気的に接続される。
【００３２】
半導体ウエハ１１には、バーンイン用ウエハ１２のバーンイン領域２０とほぼ同サイズのチップ領域４０が複数形成されており、各チップ領域４０には、図６に示すように、電源パッド４３、グランドパッド４４、及びバーンイン信号パッド４５，４６が形成されている。そして、バーンイン用ウエハ１２を半導体ウエハ１１に貼りつけた状態において、電源バンプ２３、グランドバンプ２４、電源パッド４３、及びグランドパッド４４を介して、チップ領域４０に電源が供給される。ここで、図７に示すように、電源パターン２１は、電源バンプ２３及び異方性導電シート１０を介して、チップ領域４０の電源パッド４３に電気的に接続される。なお、グランドパッド４４、及び、バーンイン信号パッド４５，４６に対しても同様にして電気的に接続される。なお、図７に示す符号３２，４７は、保護膜である。
【００３３】
上記した異方性導電シート１３は、その厚さ方向にのみ電流を流すものであり、厚さ方向に垂直な横方向に対してはハイインピーダンスになるものである。したがって、各バンプ２３〜２６による電気的接続において、異方性導電シート１３を用いてもそれらを電気的に分離した状態にすることができる。このように異方性導電シート１３を用いるのは、バーンイン用ウエハ１２の各バンプ２３〜２６に高さバラツキがあったり、バーンイン用ウエハ１２に反りがあったりした場合でも、確実な電気的コンタクトがとれるようにするためである。したがって、確実に電気的コンタクトがとれるような場合には、異方性導電シート１３を用いなくとも良い。
【００３４】
また、各チップ領域４０の内部には、図８に示すように、所定の機能を発揮する集積回路（ＩＣ）４１と、該集積回路４１に対してバーンインが正常に実行されたか否かをテストするためのテスト用回路４２がそれぞれ形成されている。このテスト用回路４２が、本実施形態の特徴部分である。
【００３５】
集積回路４１は、第１配線４８を介して、電源パッド４３及びグランドパッド４４とそれぞれ電気的に接続されている。また、第３配線５０を介して、バーンイン信号パッド４５，４６とそれぞれ電気的に接続されている。一方、テスト用回路４２は、第２配線４９を介して、電源パッド４３及びグランドパッド４４とそれぞれ電気的に接続されている。また、第４配線５１を介して、バーンイン信号パッド４５,４６の一方と電気的に接続されている。テスト用回路４２が接続されるバーンイン信号パッド４５，４６はいずれでも良いが、本実施形態では、クロック信号を供給するためのバーンイン信号パッド４５と電気的に接続されている。このように、テスト用回路４２には、同じチップ領域４０内に形成された集積回路４１に供給される所定電圧とバーンイン信号が供給される。
【００３６】
テスト用回路４２は、バーンインが正常に実行されると、すなわち、所定電圧が供給され、且つ、正常なバーンイン信号が供給された状態でバーンインが実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子５４を有している。本実施形態では、バーンイン履歴素子５４として、バーンインにより故障する素子、具体的には、図９及び図１０に示すように、同じチップ領域４０に形成された集積回路４１の配線よりも幅が狭く、バーンインにより断線する細線部５４ａを有した抵抗を採用している。
【００３７】
また、テスト用回路４２は、上記したバーンイン履歴素子５４とともに、インバータ５３（ＮＯＴゲート）を有している。具体的には、インバータ５３に、電源パッド４３及びグランドパッド４４が電気的に接続されるとともに、その入力端子にバーンイン信号パッド４５が電気的に接続されている。すなわち、バーンイン信号としてクロック信号が入力される。そして、インバータ５３の出力端子とバーンイン履歴素子５４としての抵抗の一端とが接続され、バーンイン履歴素子５４（抵抗）の他端がグランドパッド４４と電気的に接続されている。さらに、インバータ５３の出力端子とバーンイン履歴素子５４（抵抗）との接続点に、検査用パッド５２が電気的に接続されている。この検査用パッド５２は、他のパッド４３〜４６とともに、チップ領域４０の表面に形成されている。なおインバータ５３の入力端子に、クロック信号に代えてテスト信号が入力されるようにしても良い。
【００３８】
このように構成されるバーンインシステム１０において、バーンイン信号バンプ２５，２６は、チップ領域４０のバーンイン信号パッド４５，４６に対して、バーンイン信号（クロック信号、テスト信号）を供給する。チップ領域４０内の各集積回路４１は、テスト信号を受けてテストモードに入り、クロック信号を受けてテスト動作を行う。この種のテスト動作については従来周知のことであるので、その説明については省略する。なお、このテスト動作のための信号としては、クロック信号、テスト信号以外に他の信号を用いてもよく、その場合には必要な数だけバーンイン信号パッドが設けられる。
【００３９】
なお、本実施形態では、バーンイン用ウエハ１２側から半導体ウエハ１１に電圧を供給する構成としており、バーンイン用ウエハ１２において、電源パターン２１、グランドパターン２２を、バーンイン領域２０のチップサイズのほぼ２分の１の幅といった太い配線パターンにて形成できる。このようにバーンイン用ウエハ１２に太い電源配線の電源パターン２１、グランドパターン２２を形成することにより、電源配線の抵抗を極めて低く設定できる。このため、複数の集積回路４１及びテスト用回路４２全体に対して十分な電源供給を行うことができ、それらの同時バーンインを確実に行うことができる。
【００４０】
次に、バーンインについて説明する。バーンインを行う場合には、図１１に示す装置により行う。先ず、半導体ウエハ１１にバーンイン用ウエハ１２が貼り合わされた貼り合わせウエハをハウジング６０に複数枚セッティングする。ハウジング６０の各ウエハ収納部分の上下には、電源コネクタ６４とグランドコネクタ６５が設けられており、ハウジング６０にウエハがセッティングされることにより、それぞれのウエハの電源コンタクト２１ａ、グランドコンタクト２２ａに、電源コネクタ６４、グランドコネクタ６５がそれぞれ電気的に接触する。
【００４１】
したがって、給電装置６１からの電源が、電源配線６２、グランド配線６３、ハウジング６０の電源コネクタ６４、グランドコネクタ６５を介し、複数枚の貼り合わせウエハに同時に供給され、バーンインが行われる。
【００４２】
次に、このバーンインを行う手順を説明する。まず、バーンイン用ウエハ１２を半導体ウエハ１１に貼り合わせる。その際、上記したように確実な電気的コンタクトを取る必要がある場合は、間に異方性導電シート１３を挟んで貼り合わせる。この貼り合わせたウエハを、ウエハ専用のクリップ等で機械的に圧着し、電気的なコンタクトを持続する。
【００４３】
この貼り合わせウエハを、図１１に示すハウジング６０にセッティングしてバーンインを行う。すなわち、ハウジング６０に貼り合わせウエハをセッティングすることにより、給電装置６１から、電源配線６２、グランド配線６３、電源コネクタ６４、グランドコネクタ６５を介し、各ウエハに電源が供給される。バーンイン用ウエハ１２に形成されたバーンイン信号生成回路２７のＰＬＡ３０から出力されるクロック信号、テスト信号等のバーンイン信号は、バーンイン信号バンプ２５，２６、バーンイン信号パッド４５，４６を介して、半導体ウエハ１１の各チップ領域４０に供給される。詳しくは、集積回路４１に、電源、クロック信号、及びテスト信号が供給され、テスト用回路４２に、電源及びクロック信号が供給される。この状態で恒温槽（１２０°Ｃ〜１５０°Ｃ）にハウジング６０を入れバーンインを行う。また、このバーンインにおいて、各集積回路４１に印加する電圧は、５Ｖ作動の集積回路４１に対し、例えば６〜９Ｖの電圧である。したがって、テスト用回路４２にも、集積回路４１と同程度の電圧（例えば６〜９Ｖの電圧）を印加する。
【００４４】
このバーンインにおいて、電源パターン２１、グランドパターン２２、バーンイン信号生成回路２７、及び各バンプ２３〜２６に劣化が生じていない場合には、集積回路４１に対して正常なバーンインが実行される。そして、該集積回路４１に対応するテスト用回路４２（同じチップ領域４０内のテスト用回路４２）において、バーンイン履歴素子５４としての配線が、細線部５４ａにて断線する。
【００４５】
バーンインが終了すると、半導体ウエハ１１からバーンイン用ウエハ１２を取り外し、半導体ウエハ１１の各チップ領域４０に対し、テスタ検査を行い、不良チップをインキング等で選別、除去する。本実施形態では、このテスタ検査において、各チップ領域４０に形成された集積回路４１の良／不良を検査するとともに、各テスト用回路４２のバーンイン履歴素子５４が、バーンインが正常に実行された状態にあるか否かを検査する。具体的には、図９に示すグランドパッド４４と検査用パッド５２にテスタの針を当てて、バーンイン履歴素子５４としての抵抗が断線しているか否かを検査する。
【００４６】
なお、ウエハ状態でバーンインを行う場合、消費電流が多い不良のチップ領域４０が含まれていると、不良のチップ領域４０に電流が集中し、良品のチップ領域４０に適切な電圧が印加されない可能性がある。このため、上記バーンインに先立ってウエハ検査を行うと良い。そして、ウエハ検査にて良品とされたチップ領域４０に対してのみ上記バーンインが行われることが好ましい。
【００４７】
次に、本実施形態に係るバーンインシステム１０及びそれを用いたバーンイン方法の特徴部分の効果について説明する。
【００４８】
上記したように、本実施形態では、半導体ウエハ１１に、各集積回路４１に対応してテスト用回路４２を設けている。このテスト用回路４２には、対応する集積回路４１に供給される所定電圧とバーンイン信号が供給され、テスト用回路４２は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子５４を有している。
【００４９】
したがって、バーンイン工程後に、半導体ウエハ１１の各チップ領域４０に形成された集積回路４１の良／不良を検査する際に、各テスト用回路４２のバーンイン履歴素子５４が、バーンインが正常に実行された状態にあるか否かを検査することで、その検査結果から、該テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。したがって、バーンイン用ウエハ１２をバーンイン毎に検査せずとも、半導体ウエハ１１が正しい条件でバーンインされたことを保障することができる。
【００５０】
特に本実施形態では、バーンイン履歴素子５４として、バーンインにより故障する素子、具体的には、対応する集積回路４１の配線よりも幅が狭く、バーンインにより断線する細線部５４ａを有した抵抗を採用している。このため、正常にバーンインがなされると、バーンイン履歴素子５４が故障する。したがって、上記した検査結果から、テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。
【００５１】
また、本実施形態では、テスト用回路４２が、対応する集積回路４１の形成されたチップ領域４０内に形成されている。このため、対応する集積回路４１の形成されたチップ領域４０の外に、テスト用回路４２が形成される構成に較べて、配線などを構成を簡素化することができる。
【００５２】
また、本実施形態では、バーンイン用ウエハ１２の各バーンイン領域２０に、１つの電源バンプ２３、１つのグランドバンプ２４、及び２つのバーンイン信号バンプ２５，２６（クロック信号用とテスト信号用）が設けられている。また、半導体ウエハ１１の各チップ領域４０にも、１つの電源パッド４３、１つのグランドパッド４４、及び２つのバーンイン信号パッド４５，４６が設けられている。そして、共通の電源パッド４３、グランドパッド４４から、集積回路４１とテスト用回路４２に電源がそれぞれ供給され、共通のバーンイン信号パッド４５から、集積回路４１とテスト用回路４２にバーンイン信号がそれぞれ供給されるようになっている。このため、バーンイン用ウエハ１２のバンプ２３〜２６やパターン２１，２２が劣化したとしても、テスト用回路４２の検査結果から、該テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。
【００５３】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５４】
バーンインにより故障するバーンイン履歴素子５４としては、抵抗に限定されるものではない。それ以外にも、例えばゲート酸化膜や層間絶縁膜がバーンインにより絶縁破壊されることでバーンインの履歴を残す素子を採用することもできる。
【００５５】
また、バーンインによりデータの書き込みがなされる不揮発性のメモリ（電気的にデータの書込みが可能な不揮発性メモリ）をバーンイン履歴素子５６として採用しても良い。図１２に示す例では、バーンイン履歴素子５６としてフラッシュメモリを採用している。そして、バーンイン履歴素子５６としてのフラッシュメモリのコントロールゲートに書き込み回路５５が接続されている。また、フラッシュメモリのドレインが電源パッド４３に、ソースがグランドパッド４４に接続されている。書き込み回路５５には、各パッド４３〜４６が接続されており、電源が供給された状態で、バーンイン信号が入力されると、フラッシュメモリのコントロールゲートにハイレベルの信号を出力するように構成されている。
【００５６】
このため、正常なバーンインが実行されると、フラッシュメモリのコントロールゲートにハイレベルの信号が印加され、ホットエレクトロンがフローティングゲートに注入されて、コントロールゲートから見たトランジスタの閾値電圧が上昇する。これにより、バーンイン履歴素子５６（フラッシュメモリ）のデータが「０」→「１」となる。一方、バーンイン後の検査において、電源パッド４３に低電圧（例えば１．５Ｖ）を印加したときに、ドレイン電流が流れて電源パッド４３の電位が瞬間的に上昇すると、メモリのデータが「０」、ドレイン電流が流れず、電位が変化しないと、メモリデータが「１」である。したがって、テスト用回路４２の検査結果から、該テスト用回路４２の対応する集積回路４１が正常にバーンインされたか否かを判定することができる。なお、バーンインの前にバーンイン履歴素子５６（フラッシュメモリ）のデータ「１」を書き込んでおき、正常なバーンインが実行されると、そのデータが「１」→「０」となるようにしても良い。また、フラッシュメモリに代えて、ＥＥＰＲＯＭを採用することもできる。
【００５７】
対応する集積回路４１とテスト用回路４２とで、異なるパッドから電源やバーンイン信号が供給される構成としても良い。例えば図１３及び図１４に示す例では、バーンイン用ウエハ１２の各バーンイン領域２０が、電源バンプ２３、グランドバンプ２４とは別に、各テスト用回路４２に所定電圧をそれぞれ供給するためのテスト用電源バンプ３３、テスト用グランドバンプ３４を有している。また、バーンイン信号バンプ２５，２６とは別に、各テスト用回路４２に所定電圧をそれぞれ供給するためのテスト用バーンイン信号バンプ３５，３６を有している。バーンイン信号バンプ２５，２６と、テスト用バーンイン信号バンプ３５，３６は、図１４に示すように、共通のバーンイン信号生成回路２７に接続されている。このような構成としても、バーンイン信号を供給するバーンイン信号生成回路２７は、対応する集積回路４１とテスト用回路４２とで共通であるので、バーンイン信号生成回路２７の劣化をテスト用回路４２にて検出することができる。すなわち、バーンイン用ウエハをバーンイン毎に検査せずとも、半導体ウエハが正しい条件でバーンインされたことを保障することのできる。なお、テスト用電源バンプ３３、テスト用グランドバンプ３４が、特許請求の範囲に記載の第５外部接続端子に相当し、テスト用バーンイン信号バンプ３５，３６が、特許請求の範囲に記載の第６外部接続端子に相当する。また、図１３、１４では、２つのテスト用バーンイン信号バンプ３５，３６を有する例を示したが、その個数は特に限定されず、テスト用バーンイン信号バンプを１つのみ有する構成としても良い。
【００５８】
テスト用回路４２は、対応する集積回路４１が形成されたチップ領域４０内に形成される例を示したが、対応する集積回路４１が形成されたチップ領域４０外、例えばダイシングラインに形成されても良い。
【符号の説明】
【００５９】
１０・・・バーンインシステム
１１・・・半導体ウエハ
１２・・・バーンイン用ウエハ
２０・・・バーンイン領域
２１・・・電源パターン
２２・・・グランドパターン
２３・・・電源バンプ（第１外部接続端子）
２４・・・グランドバンプ（第１外部接続端子）
２５，２６・・・バーンイン信号バンプ（第２外部接続端子）
２７・・・バーンイン信号生成回路
４０・・・チップ領域
４１・・・集積回路
４２・・・テスト用回路
５３・・・インバータ
５４・・・抵抗（バーンイン履歴素子）
５４ａ・・・細線部
【特許請求の範囲】
【請求項１】
集積回路（４１）が形成されたチップ領域（４０）を複数有する半導体ウエハ（１１）と、
複数の前記チップ領域（４０）に対応して複数のバーンイン領域（２０）を有しており、各バーンイン領域（２０）に、対応する前記集積回路（４１）に所定電圧を供給するための第１外部接続端子（２３，２４）と、バーンイン信号を生成するバーンイン信号生成回路（２７）と、生成されたバーンイン信号を対応する前記集積回路（４１）に供給するための第２外部接続端子（２５，２６）が形成されたバーンイン用ウエハ（１２）と、を備え、
前記半導体ウエハ（１１）に前記バーンイン用ウエハ（１２）を貼り合わせた状態で、前記バーンイン用ウエハ（１２）から前記半導体ウエハ（１１）に所定電圧とバーンイン信号が供給され、前記半導体ウエハ（１１）のバーンインが実行されるように構成されたバーンインシステムであって、
前記半導体ウエハ（１１）は、前記集積回路（４１）に対応して形成された複数のテスト用回路（４２）を有し、
前記テスト用回路（４２）には、対応する前記集積回路（４１）に供給される所定電圧とバーンイン信号が供給され、
前記テスト用回路（４２）は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子（５４，５６）を有することを特徴とするバーンインシステム。
【請求項２】
前記半導体ウエハ（１１）において、前記テスト用回路（４２）は、対応する前記集積回路（４１）の形成されたチップ領域（４０）内に形成されていることを特徴とする請求項１に記載のバーンインシステム。
【請求項３】
前記バーンイン履歴素子（５４）は、バーンインにより故障する素子であることを特徴とする請求項１又は請求項２に記載のバーンインシステム。
【請求項４】
前記バーンイン履歴素子（５４）は、前記チップ領域（４０）に形成された集積回路（４１）の配線よりも幅が狭く、バーンインにより断線する細線部（５４ａ）を有した抵抗であることを特徴とする請求項３に記載のバーンインシステム。
【請求項５】
前記バーンイン履歴素子（５６）は、バーンインによりデータの書き込みがなされる不揮発性のメモリであることを特徴とする請求項１又は請求項２に記載のバーンインシステム。
【請求項６】
前記半導体ウエハ（１１）は、前記第１外部接続端子（２３，２４）と電気的に接続される第３外部接続端子（４３，４４）と、前記第２外部接続端子（２５，２６）と電気的に接続される第４外部接続端子（４５，４６）と、前記第３外部接続端子（４３，４４）と前記集積回路（４１）を電気的に接続する第１配線（４８）と、前記第３外部接続端子（４３，４４）と前記テスト用回路（４２）を電気的に接続する第２配線（４９）と、前記第４外部接続端子（４５，４６）と前記集積回路（４１）を電気的に接続する第３配線（５０）と、前記第４外部接続端子（４５，４６）と前記テスト用回路（４２）を電気的に接続する第４配線（５１）と、を有することを特徴とする請求項１〜５いずれか１項に記載のバーンインシステム。
【請求項７】
前記バーンイン用ウエハ（１２）は、各テスト用回路（４２）に所定電圧をそれぞれ供給するための第５外部接続端子（３３，３４）と、前記バーンイン信号生成回路（２７）にて生成されたバーンイン信号を、該バーンイン信号が供給される前記集積回路（４１）に対応した前記テスト用回路（４２）へ供給するための第６外部接続端子（３５，３６）を有することを特徴とする請求項１〜５いずれか１項に記載のバーンインシステム。
【請求項８】
請求項１〜７いずれか１項に記載のバーンインシステムを用いた前記半導体ウエハ（１１）のバーンイン方法であって、
前記バーンイン用ウエハ（１２）を前記半導体ウエハ（１１）に貼り合わせる貼り合わせ工程と、
前記貼り合わせ工程後、前記バーンイン用ウエハ（１２）から前記半導体ウエハ（１１）の各集積回路（４１）及び各テスト用回路（４２）に所定電圧とバーンイン信号を供給して、バーンインを行うバーンイン工程と、
前記バーンイン工程後、前記半導体ウエハ（１１）の各チップ領域（４０）に形成された集積回路（４１）の良／不良を検査するとともに、各テスト用回路（４２）のバーンイン履歴素子（５４，５６）が、バーンインが正常に実行された状態にあるか否かを検査する検査工程と、を備えることを特徴とするバーンイン方法。
【請求項１】
集積回路（４１）が形成されたチップ領域（４０）を複数有する半導体ウエハ（１１）と、
複数の前記チップ領域（４０）に対応して複数のバーンイン領域（２０）を有しており、各バーンイン領域（２０）に、対応する前記集積回路（４１）に所定電圧を供給するための第１外部接続端子（２３，２４）と、バーンイン信号を生成するバーンイン信号生成回路（２７）と、生成されたバーンイン信号を対応する前記集積回路（４１）に供給するための第２外部接続端子（２５，２６）が形成されたバーンイン用ウエハ（１２）と、を備え、
前記半導体ウエハ（１１）に前記バーンイン用ウエハ（１２）を貼り合わせた状態で、前記バーンイン用ウエハ（１２）から前記半導体ウエハ（１１）に所定電圧とバーンイン信号が供給され、前記半導体ウエハ（１１）のバーンインが実行されるように構成されたバーンインシステムであって、
前記半導体ウエハ（１１）は、前記集積回路（４１）に対応して形成された複数のテスト用回路（４２）を有し、
前記テスト用回路（４２）には、対応する前記集積回路（４１）に供給される所定電圧とバーンイン信号が供給され、
前記テスト用回路（４２）は、バーンインが正常に実行されると、バーンイン実行前と異なる状態を示しつつその状態を保持するバーンイン履歴素子（５４，５６）を有することを特徴とするバーンインシステム。
【請求項２】
前記半導体ウエハ（１１）において、前記テスト用回路（４２）は、対応する前記集積回路（４１）の形成されたチップ領域（４０）内に形成されていることを特徴とする請求項１に記載のバーンインシステム。
【請求項３】
前記バーンイン履歴素子（５４）は、バーンインにより故障する素子であることを特徴とする請求項１又は請求項２に記載のバーンインシステム。
【請求項４】
前記バーンイン履歴素子（５４）は、前記チップ領域（４０）に形成された集積回路（４１）の配線よりも幅が狭く、バーンインにより断線する細線部（５４ａ）を有した抵抗であることを特徴とする請求項３に記載のバーンインシステム。
【請求項５】
前記バーンイン履歴素子（５６）は、バーンインによりデータの書き込みがなされる不揮発性のメモリであることを特徴とする請求項１又は請求項２に記載のバーンインシステム。
【請求項６】
前記半導体ウエハ（１１）は、前記第１外部接続端子（２３，２４）と電気的に接続される第３外部接続端子（４３，４４）と、前記第２外部接続端子（２５，２６）と電気的に接続される第４外部接続端子（４５，４６）と、前記第３外部接続端子（４３，４４）と前記集積回路（４１）を電気的に接続する第１配線（４８）と、前記第３外部接続端子（４３，４４）と前記テスト用回路（４２）を電気的に接続する第２配線（４９）と、前記第４外部接続端子（４５，４６）と前記集積回路（４１）を電気的に接続する第３配線（５０）と、前記第４外部接続端子（４５，４６）と前記テスト用回路（４２）を電気的に接続する第４配線（５１）と、を有することを特徴とする請求項１〜５いずれか１項に記載のバーンインシステム。
【請求項７】
前記バーンイン用ウエハ（１２）は、各テスト用回路（４２）に所定電圧をそれぞれ供給するための第５外部接続端子（３３，３４）と、前記バーンイン信号生成回路（２７）にて生成されたバーンイン信号を、該バーンイン信号が供給される前記集積回路（４１）に対応した前記テスト用回路（４２）へ供給するための第６外部接続端子（３５，３６）を有することを特徴とする請求項１〜５いずれか１項に記載のバーンインシステム。
【請求項８】
請求項１〜７いずれか１項に記載のバーンインシステムを用いた前記半導体ウエハ（１１）のバーンイン方法であって、
前記バーンイン用ウエハ（１２）を前記半導体ウエハ（１１）に貼り合わせる貼り合わせ工程と、
前記貼り合わせ工程後、前記バーンイン用ウエハ（１２）から前記半導体ウエハ（１１）の各集積回路（４１）及び各テスト用回路（４２）に所定電圧とバーンイン信号を供給して、バーンインを行うバーンイン工程と、
前記バーンイン工程後、前記半導体ウエハ（１１）の各チップ領域（４０）に形成された集積回路（４１）の良／不良を検査するとともに、各テスト用回路（４２）のバーンイン履歴素子（５４，５６）が、バーンインが正常に実行された状態にあるか否かを検査する検査工程と、を備えることを特徴とするバーンイン方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−４５９０５（Ｐ２０１３−４５９０５Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８３０１９（Ｐ２０１１−１８３０１９）
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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