フォトディテクタおよびその作製方法
【課題】横型フォトダイオードの高速応答性を向上させる。
【解決手段】半導体基板１１の上方に、活性領域１３，１４と、互いに基板表面と平行な方向に並べて配置されたｐ型領域１５およびｎ型領域１６とを備えてなる横型構造のフォトディテクタ１０において、前記活性領域１３，１４を、互いに基板厚さ方向に積層されてｐｎ接合を構成するｎ層およびｐ層から形成するとともに、この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層１２を設ける。
【解決手段】半導体基板１１の上方に、活性領域１３，１４と、互いに基板表面と平行な方向に並べて配置されたｐ型領域１５およびｎ型領域１６とを備えてなる横型構造のフォトディテクタ１０において、前記活性領域１３，１４を、互いに基板厚さ方向に積層されてｐｎ接合を構成するｎ層およびｐ層から形成するとともに、この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層１２を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は横型のフォトディテクタおよび、その作製方法に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように横型（ラテラル）フォトダイオード、つまりｐ型領域およびｎ型領域が基板表面と平行に並ぶタイプのフォトダイオードが公知となっている。図８はこの横型フォトダイオードの基本構造を示すものである。この構造においては、図示の通り基板１の上に入射光Ｌを受ける半導体層２が形成され、この半導体層２内にｐ型領域３およびｎ型領域４が基板表面と平行に並ぶ状態に形成されている。そしてｐ型領域３およびｎ型領域４にそれぞれ電極８、９が接続された上で、半導体層２を上から覆う形に絶縁層７が形成されている。このような構造を有する横型フォトダイオードにおいては、光吸収およびキャリア移動が半導体層のごく表面に近いところで行われるため、従来から良く知られている縦型のフォトダイオード、つまりｐ型領域とｎ型領域とが基板厚さ方向に積層されてなるフォトダイオードと比べると高速動作を実現できる。
【０００３】
しかし、この種の横型フォトダイオードに対しても、さらなる高速化の要望が高まって来ている。すなわち、従来の横型フォトダイオードにおいてｐ型領域およびｎ型領域を構成するＳｉ（シリコン）は、汎用的な用途で主な検出対象となる６５０ｎｍ以上の長波長域の光に対する吸収が小さいため、キャリアの移動に長時間を要し、それが高速応答を阻害する要因となっている。
【０００４】
横型フォトディテクタの高速応答を実現するための構造として、従来、例えば非特許文献１に記載が有るように、ｐ型領域、ｎ型領域にそれぞれ接続する櫛形電極を、深く掘られたトレンチ構造内に形成したものが知られている。さらには、例えば非特許文献２や特許文献２に記載が有るように、活性層を、電気的あるいは物理的なバリア層を用いて基板から孤立させることにより、高速応答を実現するようにした横型フォトディテクタも知られている。
【０００５】
他方、非特許文献３には、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層からなる活性領域を有する横型フォトディテクタが記載されている。この構造は、電極が接続される部分の活性領域が、ｐｎ接合によって基板のキャリアから分離されるものとなっている。
【０００６】
なお特許文献３に示されるように、半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されて前記活性領域との間にショットキー金属接点を構成するカソードおよびアノードとを備えてなる横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタも知られており、このタイプの横型フォトディテクタにおいても、さらなる高速応答が求められている。
【特許文献１】特開平０５−１７５５３６号公報
【特許文献２】特開２００４−２００６８５号公報
【特許文献３】米国特許公開２００４／０１１９０９３号公報
【非特許文献１】M. Yang et Al. “A high speed, high sensitivity silicon lateral trench photodetector” IEEE Electron Device Letters, vol.23, pp. 395-397, July 2002
【非特許文献２】C. Schow et al. “Design and implementation of high speed planar Si photodiods fabricated on SOI substrates” IEEE Journal of Quantum Electronics, vol.35, pp. 1478-1482, October 1999
【非特許文献３】W. P. Giziewica, L.C. Kimerling, J. Michel “Large Diameter CMOS-Manufacturable Photodetectors for over 2 Gbps Polymer Optical Fiber Applications” Proceedings "Integrated Photonics Research and Applications", April 2006
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、非特許文献１に示された構造は、作製する際に深いトレンチ構造を形成するために付加的なプロセスが必要となり、それがフォトディテクタのコストアップにつながるという問題がある。また非特許文献２に示された構造は、活性層に高抵抗の材料を用いることが必要となり、そのために作製が困難なものとなっている。活性層に高抵抗の材料を用いない場合は、活性層の全域が空乏層にならないため、キャリアが拡散にて移動することが必要となり、十分な高速化が得られない。
【０００８】
他方、非特許文献３に示された構造は、入射光が強くなると周波数応答が非常に遅くなり、高速応答は得られないものであることが分かっている。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、十分高速応答可能で、しかも作製も容易なフォトディテクタを提供することを目的とする。
【００１０】
さらに本発明は、そのようなフォトディテクタを効率的に作製することができる方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による一つのフォトディテクタは、前述したように、半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されたｐ型領域およびｎ型領域とを備えてなる横型構造のフォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするものである。
【００１２】
なお上記のバリア層は、ＳｉＯ2を含むものであることが望ましい。
【００１３】
また本発明のフォトディテクタは、ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることが望ましい。
【００１４】
また本発明のフォトディテクタにおいては、前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、このｎ層の厚みが、ｎ型領域の下方においてｐ型領域の下方よりも大となっている構造を適用することができる。あるいは、前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、このｐ層の厚みが、ｐ型領域の下方においてｎ型領域の下方よりも大となっている構造も適用可能である。
【００１５】
さらに本発明のフォトディテクタにおいては、活性領域、ｐ型領域およびｎ型領域によりｐｉｎフォトディテクタ構造が構成されていることが望ましい。
【００１６】
また、本発明による別のフォトディテクタは、前述したように半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されて前記活性領域との間にショットキー金属接点を構成するカソードおよびアノードとを備えてなる横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするものである。
【００１７】
この本発明による別のフォトディテクタにおいても、バリア層は、ＳｉＯ2を含むものであることが望ましい。
【００１８】
また、この本発明による別のフォトディテクタも、ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることが望ましい。
【００１９】
さらに、この本発明による別のフォトディテクタにおいては、前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、このｎ層の厚みが、アノードの下方においてカソードの下方よりも大となっている構造を適用することができる。あるいは、前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、このｐ層の厚みが、カソードの下方においてアノードの下方よりも大となっている構造も適用可能である。
【００２０】
一方、本発明による一つのフォトディテクタの作製方法は、上述した本発明のフォトディテクタを作製する方法であって、
一つの基板の上に前記バリア層を形成し、
別の基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
この別の基板を前記一つの基板の上に貼り合わせ、
次にこの別の基板を研磨して薄くした後、該基板の上にフォトディテクタを構成する部品を形成する工程を含むことを特徴とするものである。
【００２１】
また、本発明による別のフォトディテクタの作製方法は、上述した本発明のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
次にこの基板の上にフォトディテクタを形成する工程を含むことを特徴とするものである。
【００２２】
また、本発明によるさらに別のフォトディテクタの作製方法は、上述した本発明のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板上に、該基板と逆の導電型になるようにエピタキシャル層を成長させ、
次に前記エピタキシャル層の上にフォトディテクタを形成する工程を含むことを特徴とするものである。
【００２３】
なお、そのような方法においては、例えばＳＯＩ基板の前記ｎ層とするシリコン層の上にＧｅエピタキシャル層を成長させて、それを前記ｐ層とさせる方法を好適に用いることができる。
【発明の効果】
【００２４】
本発明の一つのフォトディテクタにおいては、前述した通りのｐｎ接合が形成されているので、そのｐｎ接合の内蔵電位がｐ型領域、ｎ型領域間つまりアノード、カソード間の横方向（基板と平行な方向およびそれに近い方向）の電場とぶつかることにより、空乏層が著しく広く発達して、横方向の電場が強く増強される。またそれに加えて、前述した通りのバリア層が形成されていることから、基板側からの比較的遅いキャリア移動も阻止されるので、横方向の高速のキャリア移動が支配的となる。以上の２つの点から本発明のフォトディテクタは、極めて高速で応答可能なものとなる。
【００２５】
以上の効果は、横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタである本発明の別のフォトディテクタにおいても同様に得られるものである。
【００２６】
なお、上記構成の本発明のフォトディテクタにおいては、非特許文献２に示された構造と異なり、活性領域を特に高抵抗の材料で形成する必要はない。すなわち、該活性領域のドーピング濃度は例えば１×１０16ｃｍ−3程度とすることができ、よって、このフォトディテクタは容易に作製され得るものとなる。ただしそのようにする場合、もし前述のｐｎ接合が形成されていないと、周波数帯域は数百ＭＨｚ以下程度に制限されてしまう。しかし本発明のフォトディテクタにおいてはこのｐｎ接合が形成されていることにより、周波数帯域が上述のように制限されることも防止できる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００２８】
《第１の実施形態》
図１は、本発明の第１の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタは一例としてフォトダイオードであり、図示の通りこのフォトダイオード１０は、基板１１と、その上に順次形成されたバリア層１２、ｎ型活性領域（吸収領域）１３およびｐ型活性領域１４とを有している。また、上記ｐ型活性領域１４の表面に近い部分には、互いに基板１１の表面と平行な方向に並ぶ状態にして、フィンガー状のｐ＋領域１５およびｎ＋領域１６が形成されている。そしてｐ＋領域１５、ｎ＋領域１６にはそれぞれカソード１７、アノード１８が接続されている。
【００２９】
上記構成のフォトダイオード１０に対して図中上方から光が照射されると、ｐ＋領域１５とｎ＋領域１６との間でキャリア（正孔および電子）が移動し、カソード１７およびアノード１８に負荷が接続されていればそこに電流が流れるので、その電流を検出することによって光検出がなされ得る。
【００３０】
またこのフォトダイオード１０においては、ｎ型活性領域１３とｐ型活性領域１４とによってｐｎ接合が形成されているので、そのｐｎ接合の内蔵電位がカソード１７、アノード１８間の横方向、つまり基板１１と平行な方向もしくはそれに近い方向の電場とぶつかることにより、空乏層が著しく広く横方向に発達して、横方向の電場が強く増強される。それに加えて、バリア層１２が形成されていることから、基板１１側から発生する比較的遅いキャリア移動も阻止されるので、横方向の高速のキャリア移動が支配的となる。以上の２つの点からこのフォトダイオード１０は、極めて高速で応答可能なものとなる。なお、上述のような比較的遅いキャリア移動が生じれば、カソード１７およびアノード１８に接続された負荷には遅れた電流が流れるので、それにより高速応答性が損なわれる。
【００３１】
本実施形態のフォトダイオード１０は、一例としてＳＯＩ（Silicon On Insulator ）基板を用いて作製されたものである。すなわち本例では、ハンドリング基板１１上にＳｉＯ2からなる絶縁層およびｎ型単結晶Ｓｉ層がこの順に形成されてなるｎ型のＳＯＩ基板が用意され、このｎ型単結晶Ｓｉ層の表面から所定深さの領域にｐ型ドーパントを打ち込んでｐ型活性領域１４が形成される。そして、ＳＯＩ基板のドーパントが打ち込まれない領域がそのままｎ型活性領域１３とされ、また上記ＳｉＯ2からなる絶縁層がバリア層１２とされる。その後、一般的な横型フォトダイオードを作製する場合と同様にしてｐ＋領域１５、ｎ＋領域１６、カソード１７およびアノード１８が形成され、フォトダイオード１０が完成する。
【００３２】
ここで、本実施形態のフォトダイオード１０の応答性を計算機によるシミュレーションで求めた結果について説明する。このシミュレーションにおいてはドーピング濃度を、ｎ型活性領域１３は５×１０15ｃｍ−3、ｐ型活性領域１４は１×１０16ｃｍ−3、ｐ＋領域１５およびｎ＋領域１６は１×１０19ｃｍ−3とし、カソード１７とアノード１８の幅は各々１μｍ、それら電極間の距離は２μｍ、負荷抵抗は５０Ω、逆方向バイアス電圧は０〜５Ｖと仮定した。
【００３３】
図２は、従来装置との比較も含めて、
（Ａ）ｐ型バルク基板が用いられて、ｐｎ接合もバリア層も存在しない場合（図中「p bulk」で表示）
（Ｂ）ｐｎ接合のみが存在する場合（図中「Buried junction」で表示）
（Ｃ）ＳＯＩ基板が用いられて、バリア層のみが存在する場合（図中「SOI」で表示）
（Ｄ）本実施形態の場合（図中「Buried junction on SOI」で表示）
のそれぞれについて、受光部の直径を５０μｍ、１００μｍとしたときの遮断周波数（いわゆる３ｄＢ帯域）をシミュレーションした結果を示すものである。なおこのときの逆方向バイアス電圧は３Ｖである。これらの図から分かる通り本実施形態のフォトダイオード１０は、バリア層もｐｎ接合も存在しない場合と比べれば勿論のこと、ｐｎ接合のみあるいはバリア層のみが存在する場合と比べても、著しく高速応答性に優れたものとなっている。
【００３４】
一方図３は、本実施形態のフォトダイオード１０について、逆方向バイアス電圧と遮断周波数との関係を、受光部の直径を５０μｍ、１００μｍ、２００μｍとしてシミュレーションした結果を示すものである。ここでも、本実施形態のフォトダイオード１０は高速応答性に優れたものであることが裏付けられている。
【００３５】
また図４、５、６および７にはそれぞれ、上記（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）の場合の空乏層の拡がり状態をシミュレーションした結果を示す。これらの図より、本実施形態の場合（Ｄ）はその他の場合と比べて、空乏層が顕著に横方向に拡がった上で、基板）側への拡がりが抑えられていることが分かる。
【００３６】
これらの図４〜７において、水平方向に延びる破線はｐ層とｎ層との境界を示し、ドットからなる楕円は空乏層が拡がっている領域を示す。そしてこの楕円内にある複数の破線は、それぞれ、逆方向バイアス電位が互いに等しい点を結んだ等電位線であって、それらにより空乏層の拡がり状態を示している。
【００３７】
なお本実施形態では、ｐ型ドーパントの打ち込みによりｐ型(ｐ−型)活性領域１４が形成されているが、その代わりに、ｎ型単結晶Ｓｉ層の上にＧeエピタキシャル層を成長させることにより、ｐ型活性領域を形成することも可能である。なお、その際にＧeエピタキシャル層は自然にｐ−型になる。そのような構成のフォトダイオードも、高速応答性に優れたものとなる。
【００３８】
《第２の実施形態》
次に、本発明の第２の実施形態について説明する。図９は、本発明の第２の実施形態による横型フォトディテクタの概略側面形状を示すものである。なおこの図９において、図１中の要素と同等の要素には同番号を付してあり、それらについての説明は特に必要のない限り省略する（以下、同様）。
【００３９】
本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード２０は図１に示したフォトダイオード１０と比べると、ＳＯＩ基板としてよりドーピング濃度が高いものが用いられたことにより、ｎ型活性領域１３よりもドーピング濃度が高いｎ型（ｎ＋型）活性領域２３が形成されている点が異なるものである。具体的にこのドーピング濃度は１×１０19ｃｍ−3とされている。
【００４０】
上述のようにドーピング濃度が高いｎ型（ｎ＋型）活性領域２３が形成されている場合は、空乏層を上方へ、つまり基板１１と反対側へ拡張させて、電場を強くする効果が得られる。本実施形態の場合は簡単に見積もると、ドーピング濃度が１×１０16ｃｍ−3であるｎ型活性領域が形成されている場合と比べて、上方への空乏層の拡がりが約１．５倍程度まで拡大する。また、このｎ型（ｎ＋型）活性領域２３はドーピング濃度が高いため、キャイアのライフタイムが短いものとなる。その結果、電極までの距離が比較的大きい下部位置から発生して、高速応答を阻害するキャリアの発生が少なくなるので、高速応答を実現する上で有利となる。
【００４１】
《第３の実施形態》
次に、本発明の第３の実施形態について説明する。図１０は、本発明の第３の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード３０は図１に示したフォトダイオード１０と比べると、平坦なｎ型活性領域１３の代わりに、厚さが一部で変化しているｎ型活性領域３３が形成されている点が異なるものである。すなわちこのｎ型活性領域３３は、ｎ＋領域１６およびアノード１８の下方における厚さが、ｐ＋領域１５およびカソード１７の下方における厚さよりも大きくなるように形成されている。
【００４２】
上記構成を有する本実施形態のフォトダイオード３０においても、基本的に第１の実施形態や第２の実施形態におけるのと同様の効果が得られるが、それに加えて、ｎ型活性領域３３とｐ型活性領域１４との境界面積がより大となっていること、および、内蔵電位による電場が直接横方向に生じることにより、電場増強作用がより大きくなるという効果が得られる。
【００４３】
なお図１１に、この第３の実施形態のフォトダイオード３０における空乏層の拡がり状態をシミュレーションした結果を示す。
【００４４】
ここで図１２を参照して、本実施形態のフォトダイオード３０の作製方法について説明する。まず同図（１）に示すように、ハンドリング基板１１上にＳｉＯ2からなる絶縁層（バリア層１２）および、ｎ型活性領域３３となるｎ型単結晶Ｓｉ層がこの順に形成されてなるｎ型のＳＯＩ基板が用意される。そしてこのＳＯＩ基板の表面に、後述のように利用される図示外のアライメントマークが形成される。次に同図（２）に示すように、上記ｎ型単結晶Ｓｉ層の表面から所定深さの領域に、イオン打ち込みによりｐ型ドーパントを打ち込んでｐ型活性領域１４が形成される。
【００４５】
次に同図（３）に示すように、ｐ型活性領域１４の上において、アノード１８（図１０参照）が形成される領域およびその周辺領域を覆うマスク３９が、一般的なフォトリソおよびエッチング工程によって形成される。このとき、マスク３９を形成する領域は、上記アライメントマークを基準にして定められる。
【００４６】
次いで同図（４）に示すように、このマスク３９越しに再度ｐ型ドーパントの打ち込みが行われる。それにより、マスク３９の影響を受けない領域ではｐ型活性領域１４の厚さが増大し、つまりｎ型活性領域３３の厚さが減少して、図１０に示すような層構成となる。その後、ｐ＋領域１５およびｎ＋領域１６、並びにカソード１７およびアノード１８が通常の方法により形成されると、本実施形態のフォトダイオード３０が完成する。
【００４７】
なお、以上説明した第３の実施形態では、バリア層１２に近い側にｎ型活性領域３３が、そして遠い側にｐ型活性領域１４が形成されてそれらによりｐｎ接合が構成されているが、これとは反対にバリア層１２に近い側にｐ型活性領域を、そして遠い側にｎ型活性領域を配置する構成を採用することもできる。その場合にはｐ型活性領域を、ｐ＋領域１５およびカソード１７の下方における厚さが、ｎ＋領域１６およびアノード１８の下方における厚さよりも大きくなるように形成すればよい。
【００４８】
《第４の実施形態》
次に、本発明の第４の実施形態について説明する。図１３は、本発明の第４の実施形態による横型フォトディテクタの概略側面形状を、その作製工程と併せて示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード４０を作製するに当たっては、同図（１）に示すようにまず１つの基板４１が用意され、その上に例えばＳｉＯ2からなるバリア層４２が形成される。また同図（２）に示すように別の例えばｐ型Ｓｉ基板４３が用意され、その上にｎ型ドーパントを打ち込んでｎ型活性領域４４が形成される。
【００４９】
次に同図（３）に示すように、基板４１のバリア層４２の上に基板４３がｎ型活性領域４４側から貼り付けられた後、該基板４３が研磨されて薄くされ、そしてそこにｐ＋領域１５およびｎ＋領域１６、並びにカソード１７およびアノード１８が通常の方法により形成されると、本実施形態のフォトダイオード４０が完成する。
【００５０】
上記構成のフォトダイオード４０も、基板４１の上にバリア層４２が形成され、そしてその上にｐｎ接合が形成されていることにより、基本的に、既述の実施形態におけるとの同様にして高速応答性に優れたものとなる。
【００５１】
《第５の実施形態》
次に、本発明の第５の実施形態について説明する。図１４は、本発明の第５の実施形態による横型フォトディテクタの概略側面形状を、その作製工程と併せて示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード５０を作製するに当たっては、同図（１）に示すようにまず、第１の実施形態で用いられたものと同様に、ハンドリング基板１１上にＳｉＯ2からなる絶縁層（バリア層１２）および、ｎ型活性領域１３となるｎ型単結晶Ｓｉ層がこの順に形成されてなるｎ型のＳＯＩ基板が用意される。
【００５２】
次に同図（２）に示すように、ｎ型活性領域１３の上に通常のエピタキシャル成長工程により、ｐ型活性領域５１が形成される。次に同図（３）に示すように、ｐ型活性領域５１にｐ＋領域１５およびｎ＋領域１６、並びにカソード１７およびアノード１８が通常の方法により形成されると、本実施形態のフォトダイオード５０が完成する。
【００５３】
上記構成のフォトダイオード５０も、基板１１の上にバリア層１２が形成され、そしてその上にｐｎ接合が形成されていることにより、基本的に、既述の実施形態におけるとの同様にして高速応答性に優れたものとなる。
【００５４】
《第６の実施形態》
次に、本発明の第６の実施形態について説明する。図１５は、本発明の第６の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタは先に説明した横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトダイオード６０であり、このフォトダイオード６０は図１に示したフォトダイオード１０と比べると、基本的にｐ＋領域１５およびｎ＋領域１６が省かれている点が異なる。
【００５５】
このフォトダイオード６０においては、カソード１７とｐ型活性領域１４との間、およびアノード１８とｐ型活性領域１４との間にショットキー金属接点が形成され、その接点に出来るポテンシャル障壁（ショットキー障壁）を利用して、ｐｉｎフォトダイオードと同様の光検出作用が得られる。このフォトダイオード６０も、基板１１の上にバリア層１２が形成され、そしてその上にｐｎ接合が形成されていることにより、既述の実施形態におけるとの同様にして高速応答性に優れたものとなる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態によるフォトダイオードを示す概略側面図
【図２】図１のフォトダイオードの応答性を、従来装置と比較してシミュレーションにより求めた結果を示すグラフ（Ａ）と（Ｄ）の凡例を逆にする
【図３】図１のフォトダイオードの応答性を、条件を変えてシミュレーションにより求めた結果を示すグラフ
【図４】従来のフォトダイオードの一例における空乏層の拡がり状態をシミュレーションにより示す図
【図５】従来のフォトダイオードの別の例における空乏層の拡がり状態をシミュレーションにより示す図
【図６】従来のフォトダイオードのさらに別の例における空乏層の拡がり状態をシミュレーションにより示す図
【図７】図１のフォトダイオードにおける空乏層の拡がり状態をシミュレーションにより示す図
【図８】横型フォトダイオードの基本構造を示す概略図
【図９】本発明の第２の実施形態によるフォトダイオードを示す概略側面図
【図１０】本発明の第３の実施形態によるフォトダイオードを示す概略側面図
【図１１】図１０のフォトダイオードにおける空乏層の拡がり状態をシミュレーションにより示す図
【図１２】図１０のフォトダイオードの作製方法を概略的に示す図
【図１３】本発明の第４の実施形態によるフォトダイオードを、その作製方法と併せて示す概略図
【図１４】本発明の第５の実施形態によるフォトダイオードを、その作製方法と併せて示す概略図
【図１５】本発明の第６の実施形態によるフォトダイオードを示す概略側面図
【符号の説明】
【００５７】
１０，２０，３０，４０，５０，６０ 横型フォトダイオード
１１，４１，４３ 基板
１２，４２ バリア層
１３，２３，３３，４４ ｎ型活性領域
１４，５１ ｐ型活性領域
１５ ｐ＋領域
１６ ｎ＋領域
１７ カソード
１８ アノード
３９ マスク
【技術分野】
【０００１】
本発明は横型のフォトディテクタおよび、その作製方法に関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように横型（ラテラル）フォトダイオード、つまりｐ型領域およびｎ型領域が基板表面と平行に並ぶタイプのフォトダイオードが公知となっている。図８はこの横型フォトダイオードの基本構造を示すものである。この構造においては、図示の通り基板１の上に入射光Ｌを受ける半導体層２が形成され、この半導体層２内にｐ型領域３およびｎ型領域４が基板表面と平行に並ぶ状態に形成されている。そしてｐ型領域３およびｎ型領域４にそれぞれ電極８、９が接続された上で、半導体層２を上から覆う形に絶縁層７が形成されている。このような構造を有する横型フォトダイオードにおいては、光吸収およびキャリア移動が半導体層のごく表面に近いところで行われるため、従来から良く知られている縦型のフォトダイオード、つまりｐ型領域とｎ型領域とが基板厚さ方向に積層されてなるフォトダイオードと比べると高速動作を実現できる。
【０００３】
しかし、この種の横型フォトダイオードに対しても、さらなる高速化の要望が高まって来ている。すなわち、従来の横型フォトダイオードにおいてｐ型領域およびｎ型領域を構成するＳｉ（シリコン）は、汎用的な用途で主な検出対象となる６５０ｎｍ以上の長波長域の光に対する吸収が小さいため、キャリアの移動に長時間を要し、それが高速応答を阻害する要因となっている。
【０００４】
横型フォトディテクタの高速応答を実現するための構造として、従来、例えば非特許文献１に記載が有るように、ｐ型領域、ｎ型領域にそれぞれ接続する櫛形電極を、深く掘られたトレンチ構造内に形成したものが知られている。さらには、例えば非特許文献２や特許文献２に記載が有るように、活性層を、電気的あるいは物理的なバリア層を用いて基板から孤立させることにより、高速応答を実現するようにした横型フォトディテクタも知られている。
【０００５】
他方、非特許文献３には、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層からなる活性領域を有する横型フォトディテクタが記載されている。この構造は、電極が接続される部分の活性領域が、ｐｎ接合によって基板のキャリアから分離されるものとなっている。
【０００６】
なお特許文献３に示されるように、半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されて前記活性領域との間にショットキー金属接点を構成するカソードおよびアノードとを備えてなる横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタも知られており、このタイプの横型フォトディテクタにおいても、さらなる高速応答が求められている。
【特許文献１】特開平０５−１７５５３６号公報
【特許文献２】特開２００４−２００６８５号公報
【特許文献３】米国特許公開２００４／０１１９０９３号公報
【非特許文献１】M. Yang et Al. “A high speed, high sensitivity silicon lateral trench photodetector” IEEE Electron Device Letters, vol.23, pp. 395-397, July 2002
【非特許文献２】C. Schow et al. “Design and implementation of high speed planar Si photodiods fabricated on SOI substrates” IEEE Journal of Quantum Electronics, vol.35, pp. 1478-1482, October 1999
【非特許文献３】W. P. Giziewica, L.C. Kimerling, J. Michel “Large Diameter CMOS-Manufacturable Photodetectors for over 2 Gbps Polymer Optical Fiber Applications” Proceedings "Integrated Photonics Research and Applications", April 2006
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、非特許文献１に示された構造は、作製する際に深いトレンチ構造を形成するために付加的なプロセスが必要となり、それがフォトディテクタのコストアップにつながるという問題がある。また非特許文献２に示された構造は、活性層に高抵抗の材料を用いることが必要となり、そのために作製が困難なものとなっている。活性層に高抵抗の材料を用いない場合は、活性層の全域が空乏層にならないため、キャリアが拡散にて移動することが必要となり、十分な高速化が得られない。
【０００８】
他方、非特許文献３に示された構造は、入射光が強くなると周波数応答が非常に遅くなり、高速応答は得られないものであることが分かっている。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、十分高速応答可能で、しかも作製も容易なフォトディテクタを提供することを目的とする。
【００１０】
さらに本発明は、そのようなフォトディテクタを効率的に作製することができる方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による一つのフォトディテクタは、前述したように、半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されたｐ型領域およびｎ型領域とを備えてなる横型構造のフォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするものである。
【００１２】
なお上記のバリア層は、ＳｉＯ2を含むものであることが望ましい。
【００１３】
また本発明のフォトディテクタは、ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることが望ましい。
【００１４】
また本発明のフォトディテクタにおいては、前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、このｎ層の厚みが、ｎ型領域の下方においてｐ型領域の下方よりも大となっている構造を適用することができる。あるいは、前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、このｐ層の厚みが、ｐ型領域の下方においてｎ型領域の下方よりも大となっている構造も適用可能である。
【００１５】
さらに本発明のフォトディテクタにおいては、活性領域、ｐ型領域およびｎ型領域によりｐｉｎフォトディテクタ構造が構成されていることが望ましい。
【００１６】
また、本発明による別のフォトディテクタは、前述したように半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されて前記活性領域との間にショットキー金属接点を構成するカソードおよびアノードとを備えてなる横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするものである。
【００１７】
この本発明による別のフォトディテクタにおいても、バリア層は、ＳｉＯ2を含むものであることが望ましい。
【００１８】
また、この本発明による別のフォトディテクタも、ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることが望ましい。
【００１９】
さらに、この本発明による別のフォトディテクタにおいては、前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、このｎ層の厚みが、アノードの下方においてカソードの下方よりも大となっている構造を適用することができる。あるいは、前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、このｐ層の厚みが、カソードの下方においてアノードの下方よりも大となっている構造も適用可能である。
【００２０】
一方、本発明による一つのフォトディテクタの作製方法は、上述した本発明のフォトディテクタを作製する方法であって、
一つの基板の上に前記バリア層を形成し、
別の基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
この別の基板を前記一つの基板の上に貼り合わせ、
次にこの別の基板を研磨して薄くした後、該基板の上にフォトディテクタを構成する部品を形成する工程を含むことを特徴とするものである。
【００２１】
また、本発明による別のフォトディテクタの作製方法は、上述した本発明のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
次にこの基板の上にフォトディテクタを形成する工程を含むことを特徴とするものである。
【００２２】
また、本発明によるさらに別のフォトディテクタの作製方法は、上述した本発明のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板上に、該基板と逆の導電型になるようにエピタキシャル層を成長させ、
次に前記エピタキシャル層の上にフォトディテクタを形成する工程を含むことを特徴とするものである。
【００２３】
なお、そのような方法においては、例えばＳＯＩ基板の前記ｎ層とするシリコン層の上にＧｅエピタキシャル層を成長させて、それを前記ｐ層とさせる方法を好適に用いることができる。
【発明の効果】
【００２４】
本発明の一つのフォトディテクタにおいては、前述した通りのｐｎ接合が形成されているので、そのｐｎ接合の内蔵電位がｐ型領域、ｎ型領域間つまりアノード、カソード間の横方向（基板と平行な方向およびそれに近い方向）の電場とぶつかることにより、空乏層が著しく広く発達して、横方向の電場が強く増強される。またそれに加えて、前述した通りのバリア層が形成されていることから、基板側からの比較的遅いキャリア移動も阻止されるので、横方向の高速のキャリア移動が支配的となる。以上の２つの点から本発明のフォトディテクタは、極めて高速で応答可能なものとなる。
【００２５】
以上の効果は、横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタである本発明の別のフォトディテクタにおいても同様に得られるものである。
【００２６】
なお、上記構成の本発明のフォトディテクタにおいては、非特許文献２に示された構造と異なり、活性領域を特に高抵抗の材料で形成する必要はない。すなわち、該活性領域のドーピング濃度は例えば１×１０16ｃｍ−3程度とすることができ、よって、このフォトディテクタは容易に作製され得るものとなる。ただしそのようにする場合、もし前述のｐｎ接合が形成されていないと、周波数帯域は数百ＭＨｚ以下程度に制限されてしまう。しかし本発明のフォトディテクタにおいてはこのｐｎ接合が形成されていることにより、周波数帯域が上述のように制限されることも防止できる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００２８】
《第１の実施形態》
図１は、本発明の第１の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタは一例としてフォトダイオードであり、図示の通りこのフォトダイオード１０は、基板１１と、その上に順次形成されたバリア層１２、ｎ型活性領域（吸収領域）１３およびｐ型活性領域１４とを有している。また、上記ｐ型活性領域１４の表面に近い部分には、互いに基板１１の表面と平行な方向に並ぶ状態にして、フィンガー状のｐ＋領域１５およびｎ＋領域１６が形成されている。そしてｐ＋領域１５、ｎ＋領域１６にはそれぞれカソード１７、アノード１８が接続されている。
【００２９】
上記構成のフォトダイオード１０に対して図中上方から光が照射されると、ｐ＋領域１５とｎ＋領域１６との間でキャリア（正孔および電子）が移動し、カソード１７およびアノード１８に負荷が接続されていればそこに電流が流れるので、その電流を検出することによって光検出がなされ得る。
【００３０】
またこのフォトダイオード１０においては、ｎ型活性領域１３とｐ型活性領域１４とによってｐｎ接合が形成されているので、そのｐｎ接合の内蔵電位がカソード１７、アノード１８間の横方向、つまり基板１１と平行な方向もしくはそれに近い方向の電場とぶつかることにより、空乏層が著しく広く横方向に発達して、横方向の電場が強く増強される。それに加えて、バリア層１２が形成されていることから、基板１１側から発生する比較的遅いキャリア移動も阻止されるので、横方向の高速のキャリア移動が支配的となる。以上の２つの点からこのフォトダイオード１０は、極めて高速で応答可能なものとなる。なお、上述のような比較的遅いキャリア移動が生じれば、カソード１７およびアノード１８に接続された負荷には遅れた電流が流れるので、それにより高速応答性が損なわれる。
【００３１】
本実施形態のフォトダイオード１０は、一例としてＳＯＩ（Silicon On Insulator ）基板を用いて作製されたものである。すなわち本例では、ハンドリング基板１１上にＳｉＯ2からなる絶縁層およびｎ型単結晶Ｓｉ層がこの順に形成されてなるｎ型のＳＯＩ基板が用意され、このｎ型単結晶Ｓｉ層の表面から所定深さの領域にｐ型ドーパントを打ち込んでｐ型活性領域１４が形成される。そして、ＳＯＩ基板のドーパントが打ち込まれない領域がそのままｎ型活性領域１３とされ、また上記ＳｉＯ2からなる絶縁層がバリア層１２とされる。その後、一般的な横型フォトダイオードを作製する場合と同様にしてｐ＋領域１５、ｎ＋領域１６、カソード１７およびアノード１８が形成され、フォトダイオード１０が完成する。
【００３２】
ここで、本実施形態のフォトダイオード１０の応答性を計算機によるシミュレーションで求めた結果について説明する。このシミュレーションにおいてはドーピング濃度を、ｎ型活性領域１３は５×１０15ｃｍ−3、ｐ型活性領域１４は１×１０16ｃｍ−3、ｐ＋領域１５およびｎ＋領域１６は１×１０19ｃｍ−3とし、カソード１７とアノード１８の幅は各々１μｍ、それら電極間の距離は２μｍ、負荷抵抗は５０Ω、逆方向バイアス電圧は０〜５Ｖと仮定した。
【００３３】
図２は、従来装置との比較も含めて、
（Ａ）ｐ型バルク基板が用いられて、ｐｎ接合もバリア層も存在しない場合（図中「p bulk」で表示）
（Ｂ）ｐｎ接合のみが存在する場合（図中「Buried junction」で表示）
（Ｃ）ＳＯＩ基板が用いられて、バリア層のみが存在する場合（図中「SOI」で表示）
（Ｄ）本実施形態の場合（図中「Buried junction on SOI」で表示）
のそれぞれについて、受光部の直径を５０μｍ、１００μｍとしたときの遮断周波数（いわゆる３ｄＢ帯域）をシミュレーションした結果を示すものである。なおこのときの逆方向バイアス電圧は３Ｖである。これらの図から分かる通り本実施形態のフォトダイオード１０は、バリア層もｐｎ接合も存在しない場合と比べれば勿論のこと、ｐｎ接合のみあるいはバリア層のみが存在する場合と比べても、著しく高速応答性に優れたものとなっている。
【００３４】
一方図３は、本実施形態のフォトダイオード１０について、逆方向バイアス電圧と遮断周波数との関係を、受光部の直径を５０μｍ、１００μｍ、２００μｍとしてシミュレーションした結果を示すものである。ここでも、本実施形態のフォトダイオード１０は高速応答性に優れたものであることが裏付けられている。
【００３５】
また図４、５、６および７にはそれぞれ、上記（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）の場合の空乏層の拡がり状態をシミュレーションした結果を示す。これらの図より、本実施形態の場合（Ｄ）はその他の場合と比べて、空乏層が顕著に横方向に拡がった上で、基板）側への拡がりが抑えられていることが分かる。
【００３６】
これらの図４〜７において、水平方向に延びる破線はｐ層とｎ層との境界を示し、ドットからなる楕円は空乏層が拡がっている領域を示す。そしてこの楕円内にある複数の破線は、それぞれ、逆方向バイアス電位が互いに等しい点を結んだ等電位線であって、それらにより空乏層の拡がり状態を示している。
【００３７】
なお本実施形態では、ｐ型ドーパントの打ち込みによりｐ型(ｐ−型)活性領域１４が形成されているが、その代わりに、ｎ型単結晶Ｓｉ層の上にＧeエピタキシャル層を成長させることにより、ｐ型活性領域を形成することも可能である。なお、その際にＧeエピタキシャル層は自然にｐ−型になる。そのような構成のフォトダイオードも、高速応答性に優れたものとなる。
【００３８】
《第２の実施形態》
次に、本発明の第２の実施形態について説明する。図９は、本発明の第２の実施形態による横型フォトディテクタの概略側面形状を示すものである。なおこの図９において、図１中の要素と同等の要素には同番号を付してあり、それらについての説明は特に必要のない限り省略する（以下、同様）。
【００３９】
本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード２０は図１に示したフォトダイオード１０と比べると、ＳＯＩ基板としてよりドーピング濃度が高いものが用いられたことにより、ｎ型活性領域１３よりもドーピング濃度が高いｎ型（ｎ＋型）活性領域２３が形成されている点が異なるものである。具体的にこのドーピング濃度は１×１０19ｃｍ−3とされている。
【００４０】
上述のようにドーピング濃度が高いｎ型（ｎ＋型）活性領域２３が形成されている場合は、空乏層を上方へ、つまり基板１１と反対側へ拡張させて、電場を強くする効果が得られる。本実施形態の場合は簡単に見積もると、ドーピング濃度が１×１０16ｃｍ−3であるｎ型活性領域が形成されている場合と比べて、上方への空乏層の拡がりが約１．５倍程度まで拡大する。また、このｎ型（ｎ＋型）活性領域２３はドーピング濃度が高いため、キャイアのライフタイムが短いものとなる。その結果、電極までの距離が比較的大きい下部位置から発生して、高速応答を阻害するキャリアの発生が少なくなるので、高速応答を実現する上で有利となる。
【００４１】
《第３の実施形態》
次に、本発明の第３の実施形態について説明する。図１０は、本発明の第３の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード３０は図１に示したフォトダイオード１０と比べると、平坦なｎ型活性領域１３の代わりに、厚さが一部で変化しているｎ型活性領域３３が形成されている点が異なるものである。すなわちこのｎ型活性領域３３は、ｎ＋領域１６およびアノード１８の下方における厚さが、ｐ＋領域１５およびカソード１７の下方における厚さよりも大きくなるように形成されている。
【００４２】
上記構成を有する本実施形態のフォトダイオード３０においても、基本的に第１の実施形態や第２の実施形態におけるのと同様の効果が得られるが、それに加えて、ｎ型活性領域３３とｐ型活性領域１４との境界面積がより大となっていること、および、内蔵電位による電場が直接横方向に生じることにより、電場増強作用がより大きくなるという効果が得られる。
【００４３】
なお図１１に、この第３の実施形態のフォトダイオード３０における空乏層の拡がり状態をシミュレーションした結果を示す。
【００４４】
ここで図１２を参照して、本実施形態のフォトダイオード３０の作製方法について説明する。まず同図（１）に示すように、ハンドリング基板１１上にＳｉＯ2からなる絶縁層（バリア層１２）および、ｎ型活性領域３３となるｎ型単結晶Ｓｉ層がこの順に形成されてなるｎ型のＳＯＩ基板が用意される。そしてこのＳＯＩ基板の表面に、後述のように利用される図示外のアライメントマークが形成される。次に同図（２）に示すように、上記ｎ型単結晶Ｓｉ層の表面から所定深さの領域に、イオン打ち込みによりｐ型ドーパントを打ち込んでｐ型活性領域１４が形成される。
【００４５】
次に同図（３）に示すように、ｐ型活性領域１４の上において、アノード１８（図１０参照）が形成される領域およびその周辺領域を覆うマスク３９が、一般的なフォトリソおよびエッチング工程によって形成される。このとき、マスク３９を形成する領域は、上記アライメントマークを基準にして定められる。
【００４６】
次いで同図（４）に示すように、このマスク３９越しに再度ｐ型ドーパントの打ち込みが行われる。それにより、マスク３９の影響を受けない領域ではｐ型活性領域１４の厚さが増大し、つまりｎ型活性領域３３の厚さが減少して、図１０に示すような層構成となる。その後、ｐ＋領域１５およびｎ＋領域１６、並びにカソード１７およびアノード１８が通常の方法により形成されると、本実施形態のフォトダイオード３０が完成する。
【００４７】
なお、以上説明した第３の実施形態では、バリア層１２に近い側にｎ型活性領域３３が、そして遠い側にｐ型活性領域１４が形成されてそれらによりｐｎ接合が構成されているが、これとは反対にバリア層１２に近い側にｐ型活性領域を、そして遠い側にｎ型活性領域を配置する構成を採用することもできる。その場合にはｐ型活性領域を、ｐ＋領域１５およびカソード１７の下方における厚さが、ｎ＋領域１６およびアノード１８の下方における厚さよりも大きくなるように形成すればよい。
【００４８】
《第４の実施形態》
次に、本発明の第４の実施形態について説明する。図１３は、本発明の第４の実施形態による横型フォトディテクタの概略側面形状を、その作製工程と併せて示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード４０を作製するに当たっては、同図（１）に示すようにまず１つの基板４１が用意され、その上に例えばＳｉＯ2からなるバリア層４２が形成される。また同図（２）に示すように別の例えばｐ型Ｓｉ基板４３が用意され、その上にｎ型ドーパントを打ち込んでｎ型活性領域４４が形成される。
【００４９】
次に同図（３）に示すように、基板４１のバリア層４２の上に基板４３がｎ型活性領域４４側から貼り付けられた後、該基板４３が研磨されて薄くされ、そしてそこにｐ＋領域１５およびｎ＋領域１６、並びにカソード１７およびアノード１８が通常の方法により形成されると、本実施形態のフォトダイオード４０が完成する。
【００５０】
上記構成のフォトダイオード４０も、基板４１の上にバリア層４２が形成され、そしてその上にｐｎ接合が形成されていることにより、基本的に、既述の実施形態におけるとの同様にして高速応答性に優れたものとなる。
【００５１】
《第５の実施形態》
次に、本発明の第５の実施形態について説明する。図１４は、本発明の第５の実施形態による横型フォトディテクタの概略側面形状を、その作製工程と併せて示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード５０を作製するに当たっては、同図（１）に示すようにまず、第１の実施形態で用いられたものと同様に、ハンドリング基板１１上にＳｉＯ2からなる絶縁層（バリア層１２）および、ｎ型活性領域１３となるｎ型単結晶Ｓｉ層がこの順に形成されてなるｎ型のＳＯＩ基板が用意される。
【００５２】
次に同図（２）に示すように、ｎ型活性領域１３の上に通常のエピタキシャル成長工程により、ｐ型活性領域５１が形成される。次に同図（３）に示すように、ｐ型活性領域５１にｐ＋領域１５およびｎ＋領域１６、並びにカソード１７およびアノード１８が通常の方法により形成されると、本実施形態のフォトダイオード５０が完成する。
【００５３】
上記構成のフォトダイオード５０も、基板１１の上にバリア層１２が形成され、そしてその上にｐｎ接合が形成されていることにより、基本的に、既述の実施形態におけるとの同様にして高速応答性に優れたものとなる。
【００５４】
《第６の実施形態》
次に、本発明の第６の実施形態について説明する。図１５は、本発明の第６の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタは先に説明した横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトダイオード６０であり、このフォトダイオード６０は図１に示したフォトダイオード１０と比べると、基本的にｐ＋領域１５およびｎ＋領域１６が省かれている点が異なる。
【００５５】
このフォトダイオード６０においては、カソード１７とｐ型活性領域１４との間、およびアノード１８とｐ型活性領域１４との間にショットキー金属接点が形成され、その接点に出来るポテンシャル障壁（ショットキー障壁）を利用して、ｐｉｎフォトダイオードと同様の光検出作用が得られる。このフォトダイオード６０も、基板１１の上にバリア層１２が形成され、そしてその上にｐｎ接合が形成されていることにより、既述の実施形態におけるとの同様にして高速応答性に優れたものとなる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態によるフォトダイオードを示す概略側面図
【図２】図１のフォトダイオードの応答性を、従来装置と比較してシミュレーションにより求めた結果を示すグラフ（Ａ）と（Ｄ）の凡例を逆にする
【図３】図１のフォトダイオードの応答性を、条件を変えてシミュレーションにより求めた結果を示すグラフ
【図４】従来のフォトダイオードの一例における空乏層の拡がり状態をシミュレーションにより示す図
【図５】従来のフォトダイオードの別の例における空乏層の拡がり状態をシミュレーションにより示す図
【図６】従来のフォトダイオードのさらに別の例における空乏層の拡がり状態をシミュレーションにより示す図
【図７】図１のフォトダイオードにおける空乏層の拡がり状態をシミュレーションにより示す図
【図８】横型フォトダイオードの基本構造を示す概略図
【図９】本発明の第２の実施形態によるフォトダイオードを示す概略側面図
【図１０】本発明の第３の実施形態によるフォトダイオードを示す概略側面図
【図１１】図１０のフォトダイオードにおける空乏層の拡がり状態をシミュレーションにより示す図
【図１２】図１０のフォトダイオードの作製方法を概略的に示す図
【図１３】本発明の第４の実施形態によるフォトダイオードを、その作製方法と併せて示す概略図
【図１４】本発明の第５の実施形態によるフォトダイオードを、その作製方法と併せて示す概略図
【図１５】本発明の第６の実施形態によるフォトダイオードを示す概略側面図
【符号の説明】
【００５７】
１０，２０，３０，４０，５０，６０ 横型フォトダイオード
１１，４１，４３ 基板
１２，４２ バリア層
１３，２３，３３，４４ ｎ型活性領域
１４，５１ ｐ型活性領域
１５ ｐ＋領域
１６ ｎ＋領域
１７ カソード
１８ アノード
３９ マスク
【特許請求の範囲】
【請求項１】
半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されたｐ型領域およびｎ型領域とを備えてなる横型構造のフォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするフォトディテクタ。
【請求項２】
前記バリア層が、ＳｉＯ2を含むものであることを特徴とする請求項１記載のフォトディテクタ。
【請求項３】
ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることを特徴とする請求項１または２記載のフォトディテクタ。
【請求項４】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、
このｎ層の厚みが、前記ｎ型領域の下方において前記ｐ型領域の下方よりも大となっていることを特徴とする請求項１から３いずれか１項記載のフォトディテクタ。
【請求項５】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、
このｐ層の厚みが、前記ｐ型領域の下方において前記ｎ型領域の下方よりも大となっていることを特徴とする請求項１から３いずれか１項記載のフォトディテクタ。
【請求項６】
前記活性領域、ｐ型領域およびｎ型領域によりｐｉｎフォトディテクタ構造が構成されていることを特徴とする請求項１から５いずれか１項記載のフォトディテクタ。
【請求項７】
半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されて前記活性領域との間にショットキー金属接点を構成するカソードおよびアノードとを備えてなる横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするフォトディテクタ。
【請求項８】
前記バリア層が、ＳｉＯ2を含むものであることを特徴とする請求項７記載のフォトディテクタ。
【請求項９】
ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることを特徴とする請求項７または８記載のフォトディテクタ。
【請求項１０】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、
このｎ層の厚みが、前記アノードの下方において前記カソードの下方よりも大となっていることを特徴とする請求項７から９いずれか１項記載のフォトディテクタ。
【請求項１１】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、
このｐ層の厚みが、前記カソードの下方において前記アノードの下方よりも大となっていることを特徴とする請求項７から９いずれか１項記載のフォトディテクタ。
【請求項１２】
請求項１から１１いずれか１項記載のフォトディテクタを作製する方法であって、
一つの基板の上に前記バリア層を形成し、
別の基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
この別の基板を前記一つの基板の上に貼り合わせ、
次にこの別の基板を研磨して薄くした後、該基板の上にフォトディテクタを構成する部品を形成する工程を含むことを特徴とするフォトディテクタの作製方法。
【請求項１３】
請求項１から１１いずれか１項記載のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
次にこの基板の上にフォトディテクタを形成する工程を含むことを特徴とするフォトディテクタの作製方法。
【請求項１４】
請求項１から１１いずれか１項記載のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板上に、該基板と逆の導電型になるようにエピタキシャル層を成長させ、
次に前記エピタキシャル層の上にフォトディテクタを形成する工程を含むことを特徴とするフォトディテクタの作製方法。
【請求項１５】
ＳＯＩ基板の前記ｎ層とするシリコン層の上に、前記ｐ層となるＧｅエピタキシャル層を成長させることを特徴とする請求項１４記載のフォトディテクタの作製方法。
【請求項１】
半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されたｐ型領域およびｎ型領域とを備えてなる横型構造のフォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするフォトディテクタ。
【請求項２】
前記バリア層が、ＳｉＯ2を含むものであることを特徴とする請求項１記載のフォトディテクタ。
【請求項３】
ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることを特徴とする請求項１または２記載のフォトディテクタ。
【請求項４】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、
このｎ層の厚みが、前記ｎ型領域の下方において前記ｐ型領域の下方よりも大となっていることを特徴とする請求項１から３いずれか１項記載のフォトディテクタ。
【請求項５】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、
このｐ層の厚みが、前記ｐ型領域の下方において前記ｎ型領域の下方よりも大となっていることを特徴とする請求項１から３いずれか１項記載のフォトディテクタ。
【請求項６】
前記活性領域、ｐ型領域およびｎ型領域によりｐｉｎフォトディテクタ構造が構成されていることを特徴とする請求項１から５いずれか１項記載のフォトディテクタ。
【請求項７】
半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されて前記活性領域との間にショットキー金属接点を構成するカソードおよびアノードとを備えてなる横型構造のＭＳＭ（Metal-Semiconductor-Metal）フォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてｐｎ接合を構成するｐ層およびｎ層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするフォトディテクタ。
【請求項８】
前記バリア層が、ＳｉＯ2を含むものであることを特徴とする請求項７記載のフォトディテクタ。
【請求項９】
ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるＳＯＩ（Silicon On Insulator ）基板を用いて構成され、
このＳＯＩ基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記ｐ層およびｎ層のうち少なくともバリア層に近い方の層が形成されていることを特徴とする請求項７または８記載のフォトディテクタ。
【請求項１０】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｎ層であり、
このｎ層の厚みが、前記アノードの下方において前記カソードの下方よりも大となっていることを特徴とする請求項７から９いずれか１項記載のフォトディテクタ。
【請求項１１】
前記ｐ層およびｎ層のうちバリア層に近い方の層がｐ層であり、
このｐ層の厚みが、前記カソードの下方において前記アノードの下方よりも大となっていることを特徴とする請求項７から９いずれか１項記載のフォトディテクタ。
【請求項１２】
請求項１から１１いずれか１項記載のフォトディテクタを作製する方法であって、
一つの基板の上に前記バリア層を形成し、
別の基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
この別の基板を前記一つの基板の上に貼り合わせ、
次にこの別の基板を研磨して薄くした後、該基板の上にフォトディテクタを構成する部品を形成する工程を含むことを特徴とするフォトディテクタの作製方法。
【請求項１３】
請求項１から１１いずれか１項記載のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板にドーパントを打ち込んで前記ｐｎ接合を形成し、
次にこの基板の上にフォトディテクタを形成する工程を含むことを特徴とするフォトディテクタの作製方法。
【請求項１４】
請求項１から１１いずれか１項記載のフォトディテクタを作製する方法であって、
ＳＯＩ（Silicon On Insulator ）基板上に、該基板と逆の導電型になるようにエピタキシャル層を成長させ、
次に前記エピタキシャル層の上にフォトディテクタを形成する工程を含むことを特徴とするフォトディテクタの作製方法。
【請求項１５】
ＳＯＩ基板の前記ｎ層とするシリコン層の上に、前記ｐ層となるＧｅエピタキシャル層を成長させることを特徴とする請求項１４記載のフォトディテクタの作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００８−１９３０３７（Ｐ２００８−１９３０３７Ａ）
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願番号】特願２００７−８３４３１（Ｐ２００７−８３４３１）
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【出願人】（５９６０６０６９７）マサチューセッツ・インスティテュート・オブ・テクノロジー (233)
【Ｆターム（参考）】
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【出願人】（５９６０６０６９７）マサチューセッツ・インスティテュート・オブ・テクノロジー (233)
【Ｆターム（参考）】
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