プリント回路基板、集積回路上の回路及び送信ラインの終端方法
【課題】送信ラインの正確なオンチップ終端の提供。
【解決手段】外部基準抵抗２２に関係する抵抗値を有するオンチップ抵抗を使用して送信ラインの終端をネットワーク内に構成するようにする。終端抵抗ネットワーク５０は、その抵抗値がオンチップ基準抵抗ネットワーク４２の抵抗値に対して所定の関係を呈するように構成される。１つの実施例では、各終端抵抗ネットワークの抵抗地は実質的に各送信ラインの特性インピーダンスと同一である。
【解決手段】外部基準抵抗２２に関係する抵抗値を有するオンチップ抵抗を使用して送信ラインの終端をネットワーク内に構成するようにする。終端抵抗ネットワーク５０は、その抵抗値がオンチップ基準抵抗ネットワーク４２の抵抗値に対して所定の関係を呈するように構成される。１つの実施例では、各終端抵抗ネットワークの抵抗地は実質的に各送信ラインの特性インピーダンスと同一である。
【発明の詳細な説明】
【０００１】本発明は、高速データ送信に関し、特に送信ラインの終端システム及び方法に関する。
【０００２】高速データラインの使用が広く普及しつつある。送信速度が１Ｇｂｐｓ以上のものもしばしば存在する。高速データ送信速度では、データラインはいくつかの点で送信ラインとして動作し、送信ライン効果が送信信号の呼出信号及び歪みをもたらす。送信ライン効果は、送信ラインの受信端に送信ラインの特性インピーダンスと等価な抵抗の終端抵抗を配置することにより最小化でき、それによりインピーダンスが送信ラインと終端抵抗をマッチング（整合）させる。
【０００３】受信機が半導体装置である時、送信ラインのインピーダンスマッチングにはいくつかの問題がある。例えば、いくつかの問題は、受信する半導体装置の外部に終端抵抗を使用することにより生じる。外部終端抵抗を使用する時、一般的には個別の抵抗が各送信ライン毎に必要である。これらの抵抗は、回路基板上に大きな面積を占めるので、ＰＣＢ（プリント回路基板）を複雑にする。更に、ＰＣＢ上に取り付けられた終端抵抗は、抵抗と受信半導体装置の間の終端されていない送信ラインスタブに起因する送信ライン効果を防ぐことはできない。
【０００４】他の問題は、送信ラインをオンチップ抵抗を使用して終端する時に生じる。半導体装置の製造におけるプロセスの変動は、例えば±３０％までの抵抗器の抵抗値の変動をもたらす。この変動する抵抗値は、不適切な終端値をもたらす。更に、内部終端抵抗をオンチップして含ませると、抵抗値を変えるのは難しくなる。
【０００５】本発明は、送信ラインの正確なオンチップ終端を提供する方法及び装置を提供する。本発明の１つの実施例は、第１の基準抵抗と集積回路とを有し、この集積回路は抵抗ネットワークと制御回路とを有する。抵抗ネットワークの構成は、制御回路で制御でき、抵抗ネットワークの抵抗値は基準抵抗の抵抗値に関係する。
【０００６】別の実施例は、第１の基準抵抗と、抵抗ネットワーク及び制御回路を備える集積回路と、前記集積回路に接続された送信ラインとを備える。抵抗ネットワークは、前記送信ラインを横断する終端抵抗を提供し、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能である。本発明の別の実施例では、集積回路は、基準抵抗ネットワークと、基準抵抗ネットワーク制御回路とを備える。基準抵抗ネットワークの構成は、基準抵抗制御回路により、基準抵抗ネットワークの抵抗値が基準抵抗の抵抗値に関係するように制御可能である。抵抗ネットワークの構成は、制御回路により、抵抗ネットワークの抵抗値が基準抵抗ネットワークの抵抗値に関係するように制御可能である。更に、外部基準抵抗の抵抗値は、抵抗ネットワークの抵抗値が実質的に送信ラインの特性インピーダンスと同一であるように選択される。
【０００７】本発明の別の実施例は、集積回路上の終端抵抗ネットワークの構成を、終端抵抗ネットワークの抵抗値がプリント回路基板上に位置する基準抵抗の抵抗値に関係するように制御することを含む。本発明の別の実施例は、集積回路上の終端抵抗ネットワークの構成を、基準抵抗ネットワークの抵抗値がプリント回路基板上に位置する基準抵抗の抵抗値に関係するように制御することを含む。更に、終端基準抵抗ネットワークは、終端抵抗ネットワークの抵抗値が基準抵抗ネットワークの抵抗値に関係するように、構成される。構成するステップは、終端抵抗ネットワークが実質的に基準抵抗ネットワークと同一の構成を有するようにする。別の実施例は、終端抵抗ネットワークの抵抗値が実質的に送信ラインの特性インピーダンスと同一であるように選択される基準抵抗の抵抗値を含む。
【０００８】本発明のシステムは、図１に示される。図１に示した例では、システムは送信装置１０と受信装置１２とを備える。送信装置と受信装置は、送信ライン１４で接続されている。受信装置は、送信ラインを終端する終端ブロック１８を有する。終端ブロックは、更に外部基準抵抗２２に接続されている。
【０００９】終端ブロックは、外部基準抵抗の抵抗値に関係する終端抵抗により、各送信ラインが終端されている。１つの実施例では、外部基準抵抗の値は、各送信ラインが送信ラインの特性インピーダンスに実質的に等しい終端抵抗値により終端されるように選択される。
【００１０】終端ブロックの１つの実施例を図２に示す。終端ブロックは、送信ラインに渡って終端抵抗値を提供する。終端ブロックはいくつかの終端抵抗ブロック３２を有する。各終端抵抗ブロックは、送信ラインとグランド面の組を横切って、すなわち、各種の実施例では差動送信ライン組を横切って接続される。
【００１１】各終端抵抗ブロックの抵抗値は、抵抗値決定ブロック３０が提供する信号により制御される。１つの実施例では、例えば、信号はバスにより提供される複数の信号である。このような実施例では、１つの例ではデジタル信号である信号は、抵抗値を制御するコードを形成する。これは、例えば、有限の抵抗値を制御する信号のそれぞれにより成される。いずれにしろ、信号は抵抗値を制御するビットパターンを形成する。別の実施例では、抵抗値を決定するように時間期間で変化する単一信号が使用される。抵抗値決定ブロックは、外部基準抵抗２２の抵抗値を決定し、決定した抵抗値に関係する信号を出力する。
【００１２】外部基準抵抗に接続される終端ブロック１８は図３に示される。終端ブロックは、外部基準抵抗からの信号とオンチップ基準抵抗アレイ４２からの信号を比較する比較器４０を有する。従って、比較器は、オンチップ基準抵抗アレイ４２に接続される入力と、オンチップ基準抵抗アレイと、グランドに接続される外部基準抵抗２２が接続されるノード４３に接続される入力を有する。比較器は、オンチップ基準抵抗アレイからの信号が外部基準抵抗からの信号より大きければ出力に第１の値の信号を提供する。逆の時には、第２の値の信号が比較器の出力に発生される。
【００１３】比較器により発生された出力信号は、抵抗値制御ブロックの入力に入る。抵抗値制御ブロックは、オンチップ基準抵抗アレイにつながれる出力を有する。抵抗値制御ブロックは、比較器により提供される入力に応答してオンチップ基準抵抗アレイの抵抗値を制御する出力を発生する。
【００１４】抵抗値制御ブロックは、比較器からの入力に応答してオンチップ基準抵抗アレイの抵抗値を制御する。比較器により提供された入力が外部基準抵抗の抵抗値とオンチップ基準抵抗アレイの抵抗値との間の関係が所望の関係より小さいことを示すならば、抵抗値制御ブロックはその出力に第１の値の信号を出力する。抵抗値制御ブロックは、比較器からの入力がこの所望の関係より大きければ、その出力に第２の値の信号を出力する。抵抗値制御ブロックは、アレイの抵抗値が外部基準抵抗の抵抗値に対して所定の関係になるまで、比較器のからの入力に応答して出力を発生し続ける。
【００１５】１つの実施例では、オンチップ基準抵抗アレイは制御可能な可変抵抗を有する装置である。オンチップ基準抵抗アレイの抵抗値は、抵抗値制御ブロックから出力される信号により制御される。
【００１６】オンチップ基準抵抗アレイの１つの実施例は、図４に示される。オンチップ基準抵抗アレイは、スイッチング装置５６により切り換え可能に組み合わされた複数の抵抗５４で構成されるネットワークを有する。図４に示すように、複数の抵抗５４は並列であり、第１ノードに接続されるそれぞれの抵抗は、スイッチング装置を介して第２ノードに接続される。
【００１７】他の実施例では、基準抵抗アレイは、直列に切り換え可能に接続された又は直列及び並列構成の組み合わせで切り換え可能に接続された抵抗のネットワークである。更に別の実施例では、オンチップ基準抵抗アレイは、トランジスタを線形範囲で使用して作られる。
【００１８】抵抗値制御ブロックの出力は、終端抵抗ブロックへの入力としても提供される。各終端抵抗ブロックは、終端抵抗を形成するように、送信ラインとグランド面の組又は択一的な差動の組の間に接続される終端抵抗アレイ５０を有する。
【００１９】抵抗値制御ブロックは、終端抵抗アレイへの入力となる出力信号を発生することにより、終端抵抗アレイの抵抗値を制御する。これらの信号は、抵抗値制御ブロックの出力信号がオンチップ基準抵抗アレイの抵抗値を制御するのと同様の方法で終端抵抗アレイの抵抗値を制御する。
【００２０】オンチップ基準抵抗アレイと終端抵抗アレイの抵抗値の間に既知の関係が存在するならば、終端抵抗アレイの抵抗値が所望の抵抗値を有することを保証するように外部基準抵抗の抵抗値が選択される。
【００２１】終端抵抗アレイの抵抗値の１つの実施例は、図５に示される。終端抵抗アレイは、図４のオンチップ基準抵抗アレイと類似している。終端抵抗アレイは、スイッチング装置５８に切り換え可能に組み合わされる複数の抵抗５７で構成されるネットワークを有する。図５に示すように、複数の抵抗５７は、送信ラインに接続される各々がスイッチング装置を介してグランド面に並列に接続される。スイッチは、終端抵抗アレイが提供する終端抵抗値を変化させる抵抗を通過する電流を制御する。
【００２２】他の実施例では、終端抵抗アレイは、切り換え可能に直列に接続されるか又は切り換え可能に並列及び直列の構成の組み合わせで接続される抵抗のネットワークである。更に別の実施例では、オンチップ基準抵抗アレイは、トランジスタをその線形範囲で使用して作られる。
【００２３】外部基準抵抗及び本発明の第１比較器とオンチップ基準抵抗アレイとを有する抵抗値終端ブロック３０の一部を図６に示す。オンチップ基準抵抗アレイは、複数の抵抗６０とスイッチング装置６２を有する。１つの実施例では、各抵抗は、一方が共通ノード６３に、他方がスイッチング装置に接続される。共通ノード６３は、更に電源に接続される。更に、各スイッチング装置は一方が抵抗に他方が第２の共通ノード６４に接続される。
【００２４】抵抗ネットワークは、オンチップ基準抵抗アレイ内の抵抗により形成され、スイッチング装置はそこを通る電流を制御できる。１つの実施例では、抵抗は実質的に同じ抵抗値であり、抵抗ネットワークの抵抗値は、次の関係に従って決定できる。
【００２５】ＲN=Ｒ／ｉ但し、ＲNは抵抗ネットワークの抵抗値であり、ｉは抵抗ネットワークに含まれ、電流が流れる抵抗の個数であり、Ｒは抵抗ネットワーク内の各抵抗の抵抗値である。
【００２６】抵抗ネットワークの抵抗値は、スイッチング装置を使用して制御される。スイッチング装置は、ネットワークから抵抗を除くことにより抵抗ネットワークの抵抗値を増加させる。スイッチング装置は、オンチップ基準抵抗アレイ内の抵抗のいくつかを電流が流れないようにすることでこれを達成する。スイッチング装置は、更に抵抗ネットワークに抵抗を付加することにより抵抗ネットワークの抵抗を減少させる。スイッチング装置は、それまでは電流が流れていなかったオンチップ基準抵抗アレイ内の抵抗に電流を流すことでこれを達成する。
【００２７】抵抗ネットワークの最小抵抗値は、スイッチング装置がオンチップ基準抵抗アレイ内のすべての抵抗に電流を流すことを可能にする時に達成される。最大抵抗値は、スイッチング装置がオンチップ基準抵抗アレイ内のいかなる抵抗にも電流が流れないようにする時に達成される。
【００２８】外部基準抵抗は、共通ノード６４と共通グランドの間を接続する。共通ノード６４は、比較器４０の入力６５にも接続される。このように、オンチップ基準抵抗アレイ及び外部基準抵抗は、比較器４０の入力６５における電圧分割器を形成する。抵抗Ｒ１ ６６及び抵抗Ｒ２ ６８は、比較器の第２入力６９における電圧分割器を形成する。
【００２９】比較器４０の出力は、その入力６５と６９における電圧の相対的な強度に基づいて発生される。図６に示した実施例では、比較器は、オンチップ基準抵抗アレイの抵抗値の外部基準抵抗の抵抗値に対する比がＲ１とＲ２の抵抗値の比より大きいか又は小さいかを示す出力信号を発生する。
【００３０】スイッチング装置６２及びスイッチング装置を制御するのに使用される回路の１つの実施例は、図７に示される。この実施例では、オンチップ基準抵抗アレイは、並列に接続された類似の抵抗とトランジスタのいくつかの構成を備える。抵抗とトランジスタの各構成は、トランジスタ９２，９４の対と第２の抵抗９６とに直列に接続された第１の抵抗９０を有する。
【００３１】トランジスタ９２，９４は、トランスミッションゲート（ＴＧ）を形成するように構成される。ＴＧはｎチャンネルＭＯＳＦＥＴ９２とｐチャンネルＭＯＳＦＥＴ９４を並列に接続して作られ、そこでは各トランジスタのソースは他方のドレインに接続されている。ＴＧは、信号を通過させるか通過させないＣＭＯＳ回路設計に使用される。従って、ＴＧは、有効化論理９８により発生される信号に応答して抵抗９０と９６を通る電流を制御することにより、図６のスイッチング装置６２の機能を実行する。
【００３２】有効化論理は、ＴＧを形成するトランジスタ９２と９４のゲートに接続される。有効化論理が「高」の時には、ＴＧを電流が流れ、そうでなければＴＧは電流を流さない。有効化論理９８への入力は、抵抗値制御ブロック４２に接続される。有効化論理への適切な入力を提供することにより、抵抗値制御ブロックはオンチップ基準抵抗アレイ４４内の抵抗ネットワークを形成できる。
【００３３】好ましくは、ＴＧ構成はスイッチング装置を実現するのに使用されるが、それは簡単で一般的に一定の有効抵抗を有するからである。抵抗９４を流れる電流量は、トランジスタのソース１００とゲート１０２の間の電圧差により決められる。もし電圧差が電源電圧に比べて大きければ、多量の電流が流れる。もし電圧差が小さければ、電流が減少する。
【００３４】ＴＧは、それが接続される抵抗を通して流れる電流では実質的に変動しない有効抵抗値を維持する。これは、トランジスタ９２のソース１０４がトランジスタ９４のドレイン１０６に接続されているためである。トランジスタ９４の有効抵抗値が増加するに従って、トランジスタ９２のゲート１０８に対するソースの電圧は増加する。その結果、トランジスタ９４を流れる電流の減少を補償するようにトランジスタ９２をより多くの電流が流れる。トランジスタ９４を流れる電流が増加すると逆のことが起きる。
【００３５】トランジスタ９２と９４の組み合わせは、ＴＧが接続される抵抗を通して流れる電流では実質的に変動しない有効抵抗値を有するようにする。他の実施例では、スイッチング装置は電流が流れるようにしている時に一般的に一定の抵抗値を呈し且つ電流を流さないようにできる異なるトランジスタ構成が、スイッチング装置を実現するのに使用される。
【００３６】図８は、比較器４０からの出力に応答してオンチップ基準抵抗アレイ４４の抵抗値を制御する抵抗値制御ブロック４２により使用されるプロセス１０９を示すフローチャートである。最初、抵抗値制御ブロックは、オンチップ基準抵抗アレイ内のスイッチング装置が第１の抵抗ネットワークを提供するように構成する出力を発生する。
【００３７】次に、比較器は、外部基準抵抗の抵抗値に対する第１の抵抗ネットワークの抵抗値の比をＲ１とＲ２の抵抗値の所望の比と比較し、どちらの比が大きいかを示す出力を発生する。比較器は比較結果を使用して出力を発生する。
【００３８】プロセスブロック１１０では、抵抗値制御ブロックは、比較器の出力を受け、比較器の出力に応答して第１の抵抗ネットワークをどのように調整すべきかを決める決定１１１を実行する。もし比較器からの出力が第１の抵抗ネットワークの抵抗値が大きすぎることを示しているならば、抵抗値制御ブロックはブロック１１２における処理を実行する。
【００３９】ブロック１１２の処理は、スイッチング装置に第１の抵抗ネットワーク内の抵抗の個数より１個多い抵抗を有する第２の抵抗ネットワークを作らせる。比較器からの出力が第１の抵抗ネットワークの抵抗値が小さすぎることを示している場合には、抵抗値制御ブロックはブロック１１３における処理を実行する。ブロック１１２の処理は、スイッチング装置に第１の抵抗ネットワーク内の抵抗の個数より１個少ない抵抗を有する第２の抵抗ネットワークを作らせる。
【００４０】有効化論理９８への入力を提供するように構成された抵抗値制御ブロック４２の１つの実施例は、図９に示される。抵抗値制御ブロックは、メモリ要素１１５のアレイとして実現され、各メモリ要素の出力はオンチップ基準抵抗アレイの有効化論理に接続される。この方法で、メモリ要素に記憶された情報はオンチップ基準抵抗アレイの抵抗を流れる電流を制御し、従ってオンチップ基準抵抗アレイ内に形成された抵抗ネットワークの抵抗値を制御する。
【００４１】１つの実施例では、メモリ要素内の情報は、デジタル形式で記憶され、論理「１」はオンチップ基準抵抗アレイ内の抵抗グループに電流を流し、論理「０」は電流を流さないようにする。
【００４２】抵抗値制御ブロックは、各メモリ要素に接続される制御回路１１５も有する。制御回路は比較器の出力に応答して各メモリ要素に記憶された値を修正することが可能である。
【００４３】抵抗値制御ブロックの実施例の１つでは、メモリ要素及び制御回路はシフトレジスタとして実現される。この構成で、各メモリ要素はシフトレジスタ内のビットに対応する。オンチップ基準抵抗アレイの抵抗値は、初期化によりシフトレジスタ内のすべてのビットが論理「０」にされ、次に比較器の出力に応答して一方の端からレジスタにシフト論理「１」が他方から論理「０」が入力される。抵抗値制御ブロックをシフトレジスタとすることにより、実際には抵抗ネットワークに付加される抵抗やそこから除去される抵抗は無いにもかかわらず、比較器の出力に応じてオンチップ基準抵抗アレイ内の抵抗ネットワークに抵抗を付加したりそこから抵抗を除去することが可能になる。
【００４４】シフトレジスタで実現された抵抗値制御ブロック４２の実施例は、図１０に示される。この実施例では、メモリ要素はＮ個のＤ型フリップフロップ１１６を使用して実現され、制御回路はＮ個の２入力マルチプレクサ１１８を使用して実現され、ここではＮはオンチップ基準抵抗アレイ内の抵抗の個数である。各マルチプレクサはＡ入力１２０とＢ入力１２２の２入力を有する。マルチプレクサ１２４の出力Ｚはいつも比較器の出力により決定される。比較器の出力は、各マルチプレクサのＳ選択入力１２６に入力される。もしＳが論理「０」であれば、Ａ入力が出力Ｚとして選択され、そうでなければＢ入力が出力Ｚとして選択される。フリップフロップにクロック動作する度に、新しい値がＤ型フリップフロップ１１６に記憶される。記憶された値はその時のマルチプレクサの出力Ｚである。マルチプレクサのＡ入力とＢ入力とフリップフロップ１２８の出力Ｑの間の接続は、シフトレジスタを実現するように構成されており、それはレジスタの一方の端１３０から論理「１」をロードし、レジスタの他方の端１３２から論理「０」をロードする。この構成で、比較器出力の論理「１」はオンチップ基準抵抗アレイ４４の抵抗値を減少させ、論理「０」はそれを増加させる。
【００４５】図１１は、シフトレジスタによる抵抗値制御ブロック４２’の別の構成を示す。この構成は、差動論理を使用し且つ１出力でなく２出力を有する比較器４０と使用するのに最適である。抵抗値制御ブロックは、Ｎ個のＤ型フリップフロップと２Ｎ個の２入力マルチプレクサ１３８を使用するように構成されており、ここではＮはメモリ要素の個数である。１つの実施例では、Ｎは１０である。しかし、他の実施例はＮのどのような値を使用することもできる。Ｎの値はオンチップ基準抵抗アレイ内のスイッチング装置６２の個数により決まる。外部基準抵抗に対する所定の抵抗値に一致させることができるオンチップ基準抵抗アレイの抵抗値の精度は、Ｎに応じて増加する。
【００４６】図１２は、終端抵抗アレイ５０の１つの実施例を示す。アレイは入力バッファ２０の端子を横断するように接続され、それは送信ライン１４とグランド面の組又は差動の組に関係付けられる。終端抵抗アレイは、いくつかの抵抗１５２とスイッチング装置１５４を有する。各抵抗の一方の端は送信ラインに接続され、他方の端はスイッチング装置に接続される。スイッチング装置は、一方の端が抵抗に接続され、他方の端がグランド面に接続される。終端抵抗アレイの抵抗値の大きさは、スイッチング装置によって制御される。スイッチング装置１５４は、図６のスイッチング装置６２がオンチップ基準抵抗アレイ４６内に抵抗ネットワークを形成するのと同様の方法で、終端抵抗アレイ内に抵抗ネットワークを形成する。
【００４７】スイッチング装置１５４の実施例は、図１３に示される。この実施例では、終端抵抗アレイ５０は抵抗とトランジスタの構成をいくつか有する。抵抗とトランジスタの各構成は、トランジスタ１６２と１６４で形成されたＴＧと直列である第１の抵抗１６０を有する。ＴＧは第２の抵抗１６６に直列に接続される。
【００４８】トランジスタ１６２と１６４は、トランジスタのゲートに接続される有効化論理１６８の入力に応答して、抵抗１６０と１６６に電流を流すことを可能にすることにより、図１２のスイッチング装置１５４の機能を実行する。
【００４９】有効化論理は、抵抗値制御ブロックからの出力により駆動される。有効化論理により提供される信号は、外部基準抵抗の抵抗値に対する所定の抵抗値を有する終端抵抗アレイを構成する。
【００５０】本発明の終端ブロックのほかの実施例では、図１４に示すように、デジタルフィルタ１９０が終端抵抗比較器ブロック３０と終端抵抗値制御ブロック３２の間に接続されている。フィルタはオンチップ基準抵抗アレイ４４の振動に応じて終端抵抗アレイの抵抗値における望ましくない遷移を防止する。
【００５１】抵抗値制御ブロック４２は、オンチップ基準抵抗アレイの抵抗値において振動を発生させる。オンチップ基準抵抗アレイの抵抗値は一般的に外部基準抵抗２２に対する所望の抵抗値を正確に有すようには構成されていないので、振動が起きる。従って、抵抗値制御ブロックは、オンチップ基準抵抗アレイの抵抗値を２つの抵抗値ＲLとＲGの間で振動させる。ここで、ＲLは外部基準抵抗２２の抵抗値より小さく、ＲGは外部基準抵抗２２の抵抗値より大きい。図７のオンチップ基準抵抗４４と図１０の抵抗値制御ブロック４２の実施例では、ＲLとＲGの値はＲ／ｉとＲ／（ｉ−１）である。ここで、Ｒは抵抗９２と９４の抵抗値であり、ｉは抵抗値ＲLを有する抵抗ネットワークに含まれるオンチップ基準抵抗アレイ４４の枝の個数である。
【００５２】オンチップ基準抵抗アレイの抵抗値における振動に応答する終端抵抗アレイの抵抗値における振動は、デジタルフィルタにより制限される。他の実施例では、オンチップ基準抵抗アレイ４４の抵抗値における振動の周波数は、第１比較器４０へ入る際に伴うヒステリシスにより減少される。
【００５３】他の実施例では、付加論理は、デジタルフィルタ１９０内に設けられ、オンチップ基準抵抗の値を監視するのに、すなわちオンチップ基準抵抗値を無効にするのに使用される。１つの実施例では、付加論理は、抵抗値制御ブロック４２のメモリ要素に接続され、オンチップ基準抵抗の抵抗値の監視を可能にする。更に別の実施例では、付加論理は、オンチップ基準抵抗アレイ及び／又は抵抗値制御ブロック４２の有効化論理に接続され、オンチップ基準抵抗４６の抵抗値を制御できる入力を提供する。この方法では、付加論理は外部基準抵抗の値に独立に、終端抵抗値を制御できる。
【００５４】上記の図１の終端ブロック１８の実施例は、デジタル回路を使用して実現される。上記と同様の方法がアナログ回路を使用して実現される別の実施例で使用できる。例えば、１つの実施例では、終端及び基準抵抗として使用される調整可能な抵抗値を提供するトランジスタと一緒に、アナログ信号が線形領域で動作するゲートとトランジスタに提供される。
【００５５】上記の記載は本発明の多くの特別な実施例を含むが、これらは本発明の範囲を制限するものではなく、その１つの実施例の例に過ぎない。多くのほかの変形例が可能である。従って、本発明の範囲は説明した実施例により決定されるべきではなく、特許請求の範囲及びそれと等価なもので決定されるべきである。
【図面の簡単な説明】
【図１】図１は、送信システムの部品を概略的に示すブロック図である。
【図２】図２は、終端ブロックの部品を概略的に示すブロック図である。
【図３】図３は、比較器とオンチップ基準抵抗アレイと抵抗値制御ブロックとを有する抵抗値決定ブロック、及び終端抵抗アレイを有する終端抵抗ブロックを含む終端ブロックの部品を概略的に示すブロック図である。
【図４】図４は、オンチップ基準抵抗アレイの実施例を示す半概略回路図である。
【図５】図５は、終端抵抗アレイの実施例を示す半概略回路図である。
【図６】図６は、オンチップ基準抵抗アレイと抵抗値決定ブロックの比較器と外部基準抵抗を示す半概略回路図である。
【図７】トランジスタを使用して実現したオンチップ基準抵抗アレイを示す半概略回路図である。
【図８】図８は、抵抗値制御ブロックにより、オンチップ基準抵抗アレイ内で抵抗ネットワークの構成を選択するのに使用されるステップを示すフロー図である。
【図９】図９は、抵抗制御ブロックを概略的に示すブロック図である。
【図１０】図１０は、Ｄ型フリップフロップと２入力マルチプレクサを使用して実現した抵抗制御ブロックを示す半概略回路図である。
【図１１】図１１は、差動論理比較器と使用するのに最適化した抵抗制御ブロックの他の実施例を示す半概略回路図である。
【図１２】図１２は、終端抵抗アレイを示す半概略回路図である。
【図１３】図１３は、トランジスタを使用して実現した終端抵抗アレイを示す半概略回路図である。
【図１４】図１４は、抵抗値決定ブロックと終端抵抗ブロックの間の信号をフィルタするデジタルフィルタを使用する終端ブロックを概略的に示すブロック図である。
【０００１】本発明は、高速データ送信に関し、特に送信ラインの終端システム及び方法に関する。
【０００２】高速データラインの使用が広く普及しつつある。送信速度が１Ｇｂｐｓ以上のものもしばしば存在する。高速データ送信速度では、データラインはいくつかの点で送信ラインとして動作し、送信ライン効果が送信信号の呼出信号及び歪みをもたらす。送信ライン効果は、送信ラインの受信端に送信ラインの特性インピーダンスと等価な抵抗の終端抵抗を配置することにより最小化でき、それによりインピーダンスが送信ラインと終端抵抗をマッチング（整合）させる。
【０００３】受信機が半導体装置である時、送信ラインのインピーダンスマッチングにはいくつかの問題がある。例えば、いくつかの問題は、受信する半導体装置の外部に終端抵抗を使用することにより生じる。外部終端抵抗を使用する時、一般的には個別の抵抗が各送信ライン毎に必要である。これらの抵抗は、回路基板上に大きな面積を占めるので、ＰＣＢ（プリント回路基板）を複雑にする。更に、ＰＣＢ上に取り付けられた終端抵抗は、抵抗と受信半導体装置の間の終端されていない送信ラインスタブに起因する送信ライン効果を防ぐことはできない。
【０００４】他の問題は、送信ラインをオンチップ抵抗を使用して終端する時に生じる。半導体装置の製造におけるプロセスの変動は、例えば±３０％までの抵抗器の抵抗値の変動をもたらす。この変動する抵抗値は、不適切な終端値をもたらす。更に、内部終端抵抗をオンチップして含ませると、抵抗値を変えるのは難しくなる。
【０００５】本発明は、送信ラインの正確なオンチップ終端を提供する方法及び装置を提供する。本発明の１つの実施例は、第１の基準抵抗と集積回路とを有し、この集積回路は抵抗ネットワークと制御回路とを有する。抵抗ネットワークの構成は、制御回路で制御でき、抵抗ネットワークの抵抗値は基準抵抗の抵抗値に関係する。
【０００６】別の実施例は、第１の基準抵抗と、抵抗ネットワーク及び制御回路を備える集積回路と、前記集積回路に接続された送信ラインとを備える。抵抗ネットワークは、前記送信ラインを横断する終端抵抗を提供し、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能である。本発明の別の実施例では、集積回路は、基準抵抗ネットワークと、基準抵抗ネットワーク制御回路とを備える。基準抵抗ネットワークの構成は、基準抵抗制御回路により、基準抵抗ネットワークの抵抗値が基準抵抗の抵抗値に関係するように制御可能である。抵抗ネットワークの構成は、制御回路により、抵抗ネットワークの抵抗値が基準抵抗ネットワークの抵抗値に関係するように制御可能である。更に、外部基準抵抗の抵抗値は、抵抗ネットワークの抵抗値が実質的に送信ラインの特性インピーダンスと同一であるように選択される。
【０００７】本発明の別の実施例は、集積回路上の終端抵抗ネットワークの構成を、終端抵抗ネットワークの抵抗値がプリント回路基板上に位置する基準抵抗の抵抗値に関係するように制御することを含む。本発明の別の実施例は、集積回路上の終端抵抗ネットワークの構成を、基準抵抗ネットワークの抵抗値がプリント回路基板上に位置する基準抵抗の抵抗値に関係するように制御することを含む。更に、終端基準抵抗ネットワークは、終端抵抗ネットワークの抵抗値が基準抵抗ネットワークの抵抗値に関係するように、構成される。構成するステップは、終端抵抗ネットワークが実質的に基準抵抗ネットワークと同一の構成を有するようにする。別の実施例は、終端抵抗ネットワークの抵抗値が実質的に送信ラインの特性インピーダンスと同一であるように選択される基準抵抗の抵抗値を含む。
【０００８】本発明のシステムは、図１に示される。図１に示した例では、システムは送信装置１０と受信装置１２とを備える。送信装置と受信装置は、送信ライン１４で接続されている。受信装置は、送信ラインを終端する終端ブロック１８を有する。終端ブロックは、更に外部基準抵抗２２に接続されている。
【０００９】終端ブロックは、外部基準抵抗の抵抗値に関係する終端抵抗により、各送信ラインが終端されている。１つの実施例では、外部基準抵抗の値は、各送信ラインが送信ラインの特性インピーダンスに実質的に等しい終端抵抗値により終端されるように選択される。
【００１０】終端ブロックの１つの実施例を図２に示す。終端ブロックは、送信ラインに渡って終端抵抗値を提供する。終端ブロックはいくつかの終端抵抗ブロック３２を有する。各終端抵抗ブロックは、送信ラインとグランド面の組を横切って、すなわち、各種の実施例では差動送信ライン組を横切って接続される。
【００１１】各終端抵抗ブロックの抵抗値は、抵抗値決定ブロック３０が提供する信号により制御される。１つの実施例では、例えば、信号はバスにより提供される複数の信号である。このような実施例では、１つの例ではデジタル信号である信号は、抵抗値を制御するコードを形成する。これは、例えば、有限の抵抗値を制御する信号のそれぞれにより成される。いずれにしろ、信号は抵抗値を制御するビットパターンを形成する。別の実施例では、抵抗値を決定するように時間期間で変化する単一信号が使用される。抵抗値決定ブロックは、外部基準抵抗２２の抵抗値を決定し、決定した抵抗値に関係する信号を出力する。
【００１２】外部基準抵抗に接続される終端ブロック１８は図３に示される。終端ブロックは、外部基準抵抗からの信号とオンチップ基準抵抗アレイ４２からの信号を比較する比較器４０を有する。従って、比較器は、オンチップ基準抵抗アレイ４２に接続される入力と、オンチップ基準抵抗アレイと、グランドに接続される外部基準抵抗２２が接続されるノード４３に接続される入力を有する。比較器は、オンチップ基準抵抗アレイからの信号が外部基準抵抗からの信号より大きければ出力に第１の値の信号を提供する。逆の時には、第２の値の信号が比較器の出力に発生される。
【００１３】比較器により発生された出力信号は、抵抗値制御ブロックの入力に入る。抵抗値制御ブロックは、オンチップ基準抵抗アレイにつながれる出力を有する。抵抗値制御ブロックは、比較器により提供される入力に応答してオンチップ基準抵抗アレイの抵抗値を制御する出力を発生する。
【００１４】抵抗値制御ブロックは、比較器からの入力に応答してオンチップ基準抵抗アレイの抵抗値を制御する。比較器により提供された入力が外部基準抵抗の抵抗値とオンチップ基準抵抗アレイの抵抗値との間の関係が所望の関係より小さいことを示すならば、抵抗値制御ブロックはその出力に第１の値の信号を出力する。抵抗値制御ブロックは、比較器からの入力がこの所望の関係より大きければ、その出力に第２の値の信号を出力する。抵抗値制御ブロックは、アレイの抵抗値が外部基準抵抗の抵抗値に対して所定の関係になるまで、比較器のからの入力に応答して出力を発生し続ける。
【００１５】１つの実施例では、オンチップ基準抵抗アレイは制御可能な可変抵抗を有する装置である。オンチップ基準抵抗アレイの抵抗値は、抵抗値制御ブロックから出力される信号により制御される。
【００１６】オンチップ基準抵抗アレイの１つの実施例は、図４に示される。オンチップ基準抵抗アレイは、スイッチング装置５６により切り換え可能に組み合わされた複数の抵抗５４で構成されるネットワークを有する。図４に示すように、複数の抵抗５４は並列であり、第１ノードに接続されるそれぞれの抵抗は、スイッチング装置を介して第２ノードに接続される。
【００１７】他の実施例では、基準抵抗アレイは、直列に切り換え可能に接続された又は直列及び並列構成の組み合わせで切り換え可能に接続された抵抗のネットワークである。更に別の実施例では、オンチップ基準抵抗アレイは、トランジスタを線形範囲で使用して作られる。
【００１８】抵抗値制御ブロックの出力は、終端抵抗ブロックへの入力としても提供される。各終端抵抗ブロックは、終端抵抗を形成するように、送信ラインとグランド面の組又は択一的な差動の組の間に接続される終端抵抗アレイ５０を有する。
【００１９】抵抗値制御ブロックは、終端抵抗アレイへの入力となる出力信号を発生することにより、終端抵抗アレイの抵抗値を制御する。これらの信号は、抵抗値制御ブロックの出力信号がオンチップ基準抵抗アレイの抵抗値を制御するのと同様の方法で終端抵抗アレイの抵抗値を制御する。
【００２０】オンチップ基準抵抗アレイと終端抵抗アレイの抵抗値の間に既知の関係が存在するならば、終端抵抗アレイの抵抗値が所望の抵抗値を有することを保証するように外部基準抵抗の抵抗値が選択される。
【００２１】終端抵抗アレイの抵抗値の１つの実施例は、図５に示される。終端抵抗アレイは、図４のオンチップ基準抵抗アレイと類似している。終端抵抗アレイは、スイッチング装置５８に切り換え可能に組み合わされる複数の抵抗５７で構成されるネットワークを有する。図５に示すように、複数の抵抗５７は、送信ラインに接続される各々がスイッチング装置を介してグランド面に並列に接続される。スイッチは、終端抵抗アレイが提供する終端抵抗値を変化させる抵抗を通過する電流を制御する。
【００２２】他の実施例では、終端抵抗アレイは、切り換え可能に直列に接続されるか又は切り換え可能に並列及び直列の構成の組み合わせで接続される抵抗のネットワークである。更に別の実施例では、オンチップ基準抵抗アレイは、トランジスタをその線形範囲で使用して作られる。
【００２３】外部基準抵抗及び本発明の第１比較器とオンチップ基準抵抗アレイとを有する抵抗値終端ブロック３０の一部を図６に示す。オンチップ基準抵抗アレイは、複数の抵抗６０とスイッチング装置６２を有する。１つの実施例では、各抵抗は、一方が共通ノード６３に、他方がスイッチング装置に接続される。共通ノード６３は、更に電源に接続される。更に、各スイッチング装置は一方が抵抗に他方が第２の共通ノード６４に接続される。
【００２４】抵抗ネットワークは、オンチップ基準抵抗アレイ内の抵抗により形成され、スイッチング装置はそこを通る電流を制御できる。１つの実施例では、抵抗は実質的に同じ抵抗値であり、抵抗ネットワークの抵抗値は、次の関係に従って決定できる。
【００２５】ＲN=Ｒ／ｉ但し、ＲNは抵抗ネットワークの抵抗値であり、ｉは抵抗ネットワークに含まれ、電流が流れる抵抗の個数であり、Ｒは抵抗ネットワーク内の各抵抗の抵抗値である。
【００２６】抵抗ネットワークの抵抗値は、スイッチング装置を使用して制御される。スイッチング装置は、ネットワークから抵抗を除くことにより抵抗ネットワークの抵抗値を増加させる。スイッチング装置は、オンチップ基準抵抗アレイ内の抵抗のいくつかを電流が流れないようにすることでこれを達成する。スイッチング装置は、更に抵抗ネットワークに抵抗を付加することにより抵抗ネットワークの抵抗を減少させる。スイッチング装置は、それまでは電流が流れていなかったオンチップ基準抵抗アレイ内の抵抗に電流を流すことでこれを達成する。
【００２７】抵抗ネットワークの最小抵抗値は、スイッチング装置がオンチップ基準抵抗アレイ内のすべての抵抗に電流を流すことを可能にする時に達成される。最大抵抗値は、スイッチング装置がオンチップ基準抵抗アレイ内のいかなる抵抗にも電流が流れないようにする時に達成される。
【００２８】外部基準抵抗は、共通ノード６４と共通グランドの間を接続する。共通ノード６４は、比較器４０の入力６５にも接続される。このように、オンチップ基準抵抗アレイ及び外部基準抵抗は、比較器４０の入力６５における電圧分割器を形成する。抵抗Ｒ１ ６６及び抵抗Ｒ２ ６８は、比較器の第２入力６９における電圧分割器を形成する。
【００２９】比較器４０の出力は、その入力６５と６９における電圧の相対的な強度に基づいて発生される。図６に示した実施例では、比較器は、オンチップ基準抵抗アレイの抵抗値の外部基準抵抗の抵抗値に対する比がＲ１とＲ２の抵抗値の比より大きいか又は小さいかを示す出力信号を発生する。
【００３０】スイッチング装置６２及びスイッチング装置を制御するのに使用される回路の１つの実施例は、図７に示される。この実施例では、オンチップ基準抵抗アレイは、並列に接続された類似の抵抗とトランジスタのいくつかの構成を備える。抵抗とトランジスタの各構成は、トランジスタ９２，９４の対と第２の抵抗９６とに直列に接続された第１の抵抗９０を有する。
【００３１】トランジスタ９２，９４は、トランスミッションゲート（ＴＧ）を形成するように構成される。ＴＧはｎチャンネルＭＯＳＦＥＴ９２とｐチャンネルＭＯＳＦＥＴ９４を並列に接続して作られ、そこでは各トランジスタのソースは他方のドレインに接続されている。ＴＧは、信号を通過させるか通過させないＣＭＯＳ回路設計に使用される。従って、ＴＧは、有効化論理９８により発生される信号に応答して抵抗９０と９６を通る電流を制御することにより、図６のスイッチング装置６２の機能を実行する。
【００３２】有効化論理は、ＴＧを形成するトランジスタ９２と９４のゲートに接続される。有効化論理が「高」の時には、ＴＧを電流が流れ、そうでなければＴＧは電流を流さない。有効化論理９８への入力は、抵抗値制御ブロック４２に接続される。有効化論理への適切な入力を提供することにより、抵抗値制御ブロックはオンチップ基準抵抗アレイ４４内の抵抗ネットワークを形成できる。
【００３３】好ましくは、ＴＧ構成はスイッチング装置を実現するのに使用されるが、それは簡単で一般的に一定の有効抵抗を有するからである。抵抗９４を流れる電流量は、トランジスタのソース１００とゲート１０２の間の電圧差により決められる。もし電圧差が電源電圧に比べて大きければ、多量の電流が流れる。もし電圧差が小さければ、電流が減少する。
【００３４】ＴＧは、それが接続される抵抗を通して流れる電流では実質的に変動しない有効抵抗値を維持する。これは、トランジスタ９２のソース１０４がトランジスタ９４のドレイン１０６に接続されているためである。トランジスタ９４の有効抵抗値が増加するに従って、トランジスタ９２のゲート１０８に対するソースの電圧は増加する。その結果、トランジスタ９４を流れる電流の減少を補償するようにトランジスタ９２をより多くの電流が流れる。トランジスタ９４を流れる電流が増加すると逆のことが起きる。
【００３５】トランジスタ９２と９４の組み合わせは、ＴＧが接続される抵抗を通して流れる電流では実質的に変動しない有効抵抗値を有するようにする。他の実施例では、スイッチング装置は電流が流れるようにしている時に一般的に一定の抵抗値を呈し且つ電流を流さないようにできる異なるトランジスタ構成が、スイッチング装置を実現するのに使用される。
【００３６】図８は、比較器４０からの出力に応答してオンチップ基準抵抗アレイ４４の抵抗値を制御する抵抗値制御ブロック４２により使用されるプロセス１０９を示すフローチャートである。最初、抵抗値制御ブロックは、オンチップ基準抵抗アレイ内のスイッチング装置が第１の抵抗ネットワークを提供するように構成する出力を発生する。
【００３７】次に、比較器は、外部基準抵抗の抵抗値に対する第１の抵抗ネットワークの抵抗値の比をＲ１とＲ２の抵抗値の所望の比と比較し、どちらの比が大きいかを示す出力を発生する。比較器は比較結果を使用して出力を発生する。
【００３８】プロセスブロック１１０では、抵抗値制御ブロックは、比較器の出力を受け、比較器の出力に応答して第１の抵抗ネットワークをどのように調整すべきかを決める決定１１１を実行する。もし比較器からの出力が第１の抵抗ネットワークの抵抗値が大きすぎることを示しているならば、抵抗値制御ブロックはブロック１１２における処理を実行する。
【００３９】ブロック１１２の処理は、スイッチング装置に第１の抵抗ネットワーク内の抵抗の個数より１個多い抵抗を有する第２の抵抗ネットワークを作らせる。比較器からの出力が第１の抵抗ネットワークの抵抗値が小さすぎることを示している場合には、抵抗値制御ブロックはブロック１１３における処理を実行する。ブロック１１２の処理は、スイッチング装置に第１の抵抗ネットワーク内の抵抗の個数より１個少ない抵抗を有する第２の抵抗ネットワークを作らせる。
【００４０】有効化論理９８への入力を提供するように構成された抵抗値制御ブロック４２の１つの実施例は、図９に示される。抵抗値制御ブロックは、メモリ要素１１５のアレイとして実現され、各メモリ要素の出力はオンチップ基準抵抗アレイの有効化論理に接続される。この方法で、メモリ要素に記憶された情報はオンチップ基準抵抗アレイの抵抗を流れる電流を制御し、従ってオンチップ基準抵抗アレイ内に形成された抵抗ネットワークの抵抗値を制御する。
【００４１】１つの実施例では、メモリ要素内の情報は、デジタル形式で記憶され、論理「１」はオンチップ基準抵抗アレイ内の抵抗グループに電流を流し、論理「０」は電流を流さないようにする。
【００４２】抵抗値制御ブロックは、各メモリ要素に接続される制御回路１１５も有する。制御回路は比較器の出力に応答して各メモリ要素に記憶された値を修正することが可能である。
【００４３】抵抗値制御ブロックの実施例の１つでは、メモリ要素及び制御回路はシフトレジスタとして実現される。この構成で、各メモリ要素はシフトレジスタ内のビットに対応する。オンチップ基準抵抗アレイの抵抗値は、初期化によりシフトレジスタ内のすべてのビットが論理「０」にされ、次に比較器の出力に応答して一方の端からレジスタにシフト論理「１」が他方から論理「０」が入力される。抵抗値制御ブロックをシフトレジスタとすることにより、実際には抵抗ネットワークに付加される抵抗やそこから除去される抵抗は無いにもかかわらず、比較器の出力に応じてオンチップ基準抵抗アレイ内の抵抗ネットワークに抵抗を付加したりそこから抵抗を除去することが可能になる。
【００４４】シフトレジスタで実現された抵抗値制御ブロック４２の実施例は、図１０に示される。この実施例では、メモリ要素はＮ個のＤ型フリップフロップ１１６を使用して実現され、制御回路はＮ個の２入力マルチプレクサ１１８を使用して実現され、ここではＮはオンチップ基準抵抗アレイ内の抵抗の個数である。各マルチプレクサはＡ入力１２０とＢ入力１２２の２入力を有する。マルチプレクサ１２４の出力Ｚはいつも比較器の出力により決定される。比較器の出力は、各マルチプレクサのＳ選択入力１２６に入力される。もしＳが論理「０」であれば、Ａ入力が出力Ｚとして選択され、そうでなければＢ入力が出力Ｚとして選択される。フリップフロップにクロック動作する度に、新しい値がＤ型フリップフロップ１１６に記憶される。記憶された値はその時のマルチプレクサの出力Ｚである。マルチプレクサのＡ入力とＢ入力とフリップフロップ１２８の出力Ｑの間の接続は、シフトレジスタを実現するように構成されており、それはレジスタの一方の端１３０から論理「１」をロードし、レジスタの他方の端１３２から論理「０」をロードする。この構成で、比較器出力の論理「１」はオンチップ基準抵抗アレイ４４の抵抗値を減少させ、論理「０」はそれを増加させる。
【００４５】図１１は、シフトレジスタによる抵抗値制御ブロック４２’の別の構成を示す。この構成は、差動論理を使用し且つ１出力でなく２出力を有する比較器４０と使用するのに最適である。抵抗値制御ブロックは、Ｎ個のＤ型フリップフロップと２Ｎ個の２入力マルチプレクサ１３８を使用するように構成されており、ここではＮはメモリ要素の個数である。１つの実施例では、Ｎは１０である。しかし、他の実施例はＮのどのような値を使用することもできる。Ｎの値はオンチップ基準抵抗アレイ内のスイッチング装置６２の個数により決まる。外部基準抵抗に対する所定の抵抗値に一致させることができるオンチップ基準抵抗アレイの抵抗値の精度は、Ｎに応じて増加する。
【００４６】図１２は、終端抵抗アレイ５０の１つの実施例を示す。アレイは入力バッファ２０の端子を横断するように接続され、それは送信ライン１４とグランド面の組又は差動の組に関係付けられる。終端抵抗アレイは、いくつかの抵抗１５２とスイッチング装置１５４を有する。各抵抗の一方の端は送信ラインに接続され、他方の端はスイッチング装置に接続される。スイッチング装置は、一方の端が抵抗に接続され、他方の端がグランド面に接続される。終端抵抗アレイの抵抗値の大きさは、スイッチング装置によって制御される。スイッチング装置１５４は、図６のスイッチング装置６２がオンチップ基準抵抗アレイ４６内に抵抗ネットワークを形成するのと同様の方法で、終端抵抗アレイ内に抵抗ネットワークを形成する。
【００４７】スイッチング装置１５４の実施例は、図１３に示される。この実施例では、終端抵抗アレイ５０は抵抗とトランジスタの構成をいくつか有する。抵抗とトランジスタの各構成は、トランジスタ１６２と１６４で形成されたＴＧと直列である第１の抵抗１６０を有する。ＴＧは第２の抵抗１６６に直列に接続される。
【００４８】トランジスタ１６２と１６４は、トランジスタのゲートに接続される有効化論理１６８の入力に応答して、抵抗１６０と１６６に電流を流すことを可能にすることにより、図１２のスイッチング装置１５４の機能を実行する。
【００４９】有効化論理は、抵抗値制御ブロックからの出力により駆動される。有効化論理により提供される信号は、外部基準抵抗の抵抗値に対する所定の抵抗値を有する終端抵抗アレイを構成する。
【００５０】本発明の終端ブロックのほかの実施例では、図１４に示すように、デジタルフィルタ１９０が終端抵抗比較器ブロック３０と終端抵抗値制御ブロック３２の間に接続されている。フィルタはオンチップ基準抵抗アレイ４４の振動に応じて終端抵抗アレイの抵抗値における望ましくない遷移を防止する。
【００５１】抵抗値制御ブロック４２は、オンチップ基準抵抗アレイの抵抗値において振動を発生させる。オンチップ基準抵抗アレイの抵抗値は一般的に外部基準抵抗２２に対する所望の抵抗値を正確に有すようには構成されていないので、振動が起きる。従って、抵抗値制御ブロックは、オンチップ基準抵抗アレイの抵抗値を２つの抵抗値ＲLとＲGの間で振動させる。ここで、ＲLは外部基準抵抗２２の抵抗値より小さく、ＲGは外部基準抵抗２２の抵抗値より大きい。図７のオンチップ基準抵抗４４と図１０の抵抗値制御ブロック４２の実施例では、ＲLとＲGの値はＲ／ｉとＲ／（ｉ−１）である。ここで、Ｒは抵抗９２と９４の抵抗値であり、ｉは抵抗値ＲLを有する抵抗ネットワークに含まれるオンチップ基準抵抗アレイ４４の枝の個数である。
【００５２】オンチップ基準抵抗アレイの抵抗値における振動に応答する終端抵抗アレイの抵抗値における振動は、デジタルフィルタにより制限される。他の実施例では、オンチップ基準抵抗アレイ４４の抵抗値における振動の周波数は、第１比較器４０へ入る際に伴うヒステリシスにより減少される。
【００５３】他の実施例では、付加論理は、デジタルフィルタ１９０内に設けられ、オンチップ基準抵抗の値を監視するのに、すなわちオンチップ基準抵抗値を無効にするのに使用される。１つの実施例では、付加論理は、抵抗値制御ブロック４２のメモリ要素に接続され、オンチップ基準抵抗の抵抗値の監視を可能にする。更に別の実施例では、付加論理は、オンチップ基準抵抗アレイ及び／又は抵抗値制御ブロック４２の有効化論理に接続され、オンチップ基準抵抗４６の抵抗値を制御できる入力を提供する。この方法では、付加論理は外部基準抵抗の値に独立に、終端抵抗値を制御できる。
【００５４】上記の図１の終端ブロック１８の実施例は、デジタル回路を使用して実現される。上記と同様の方法がアナログ回路を使用して実現される別の実施例で使用できる。例えば、１つの実施例では、終端及び基準抵抗として使用される調整可能な抵抗値を提供するトランジスタと一緒に、アナログ信号が線形領域で動作するゲートとトランジスタに提供される。
【００５５】上記の記載は本発明の多くの特別な実施例を含むが、これらは本発明の範囲を制限するものではなく、その１つの実施例の例に過ぎない。多くのほかの変形例が可能である。従って、本発明の範囲は説明した実施例により決定されるべきではなく、特許請求の範囲及びそれと等価なもので決定されるべきである。
【図面の簡単な説明】
【図１】図１は、送信システムの部品を概略的に示すブロック図である。
【図２】図２は、終端ブロックの部品を概略的に示すブロック図である。
【図３】図３は、比較器とオンチップ基準抵抗アレイと抵抗値制御ブロックとを有する抵抗値決定ブロック、及び終端抵抗アレイを有する終端抵抗ブロックを含む終端ブロックの部品を概略的に示すブロック図である。
【図４】図４は、オンチップ基準抵抗アレイの実施例を示す半概略回路図である。
【図５】図５は、終端抵抗アレイの実施例を示す半概略回路図である。
【図６】図６は、オンチップ基準抵抗アレイと抵抗値決定ブロックの比較器と外部基準抵抗を示す半概略回路図である。
【図７】トランジスタを使用して実現したオンチップ基準抵抗アレイを示す半概略回路図である。
【図８】図８は、抵抗値制御ブロックにより、オンチップ基準抵抗アレイ内で抵抗ネットワークの構成を選択するのに使用されるステップを示すフロー図である。
【図９】図９は、抵抗制御ブロックを概略的に示すブロック図である。
【図１０】図１０は、Ｄ型フリップフロップと２入力マルチプレクサを使用して実現した抵抗制御ブロックを示す半概略回路図である。
【図１１】図１１は、差動論理比較器と使用するのに最適化した抵抗制御ブロックの他の実施例を示す半概略回路図である。
【図１２】図１２は、終端抵抗アレイを示す半概略回路図である。
【図１３】図１３は、トランジスタを使用して実現した終端抵抗アレイを示す半概略回路図である。
【図１４】図１４は、抵抗値決定ブロックと終端抵抗ブロックの間の信号をフィルタするデジタルフィルタを使用する終端ブロックを概略的に示すブロック図である。
【特許請求の範囲】
【請求項１】 第１の基準抵抗と、抵抗ネットワーク、及び制御回路を備える集積回路とを備え、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能であるプリント回路基板。
【請求項２】 第１の基準抵抗と、抵抗ネットワーク、及び制御回路を備える集積回路と、前記集積回路に接続された送信ラインとを備え、前記抵抗ネットワークは、前記送信ラインを横断する終端抵抗を提供し、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能であるプリント回路基板。
【請求項３】 当該プリント回路基板は、基準抵抗ネットワークと、基準抵抗ネットワーク制御回路とを更に備え、前記基準抵抗ネットワークの構成は、前記基準抵抗制御回路により、前記基準抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能であり、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗ネットワークの抵抗値に関係するように制御可能である請求項２に記載のプリント回路基板。
【請求項４】 前記外部基準抵抗の抵抗値は、前記抵抗ネットワークの抵抗値が実質的に前記送信ラインの特性インピーダンスと同一であるように選択される請求項２に記載のプリント回路基板。
【請求項５】 集積回路上の送信ラインを終端するための、外部基準抵抗に接続可能である回路であって、第１の構成可能な抵抗アレイと、比較器とを備え、前記比較器は、前記第１の構成可能な抵抗アレイが前記基準抵抗値に対して所定の関係の抵抗値を有する第１の抵抗ネットワークを形成するように構成するのに使用されるプリント回路基板。
【請求項６】 第２の構成可能な抵抗アレイを更に備え、前記第２の構成可能な抵抗アレイは、第２の抵抗ネットワークを形成するように構成され、前記第２の抵抗アレイの抵抗値は、前記第１の抵抗ネットワークの抵抗値に対して所定の関係である請求項５に記載の回路。
【請求項７】 前記第２の抵抗ネットワークは、前記送信ラインの終端抵抗を提供する請求項６に記載の回路。
【請求項８】 付加論理を更に備え、前記付加論理は、前記第１の抵抗ネットワークの抵抗値を決定するのに使用できる請求項６に記載の回路。
【請求項９】 前記付加論理は、前記第２の構成可能な抵抗アレイの構成を変えて第３の抵抗ネットワークを形成可能であり、前記第３の抵抗ネットワークは前記第１の抵抗ネットワークの抵抗値から独立な抵抗値を有する請求項８に記載の回路。
【請求項１０】 送信ラインを終端するための集積回路上の回路であって、並列に接続された抵抗とトランジスタの複数の構成であって、各構成がアレイ抵抗とアレイスイッチング装置とを備える複数の構成と、前記スイッチング装置のそれぞれに接続されたアレイ有効化論理とを備える回路。
【請求項１１】 前記スイッチング装置は、トランスミッションゲートを形成するように構成された１対のトランジスタである請求項１０に記載の回路。
【請求項１２】 前記アレイ有効化論理に接続される抵抗値制御ブロックと、２入力と出力を備える比較器とを更に備え、前記抵抗アレイは、前記入力の一方に接続され、前記出力は前記抵抗値制御ブロックに接続される請求項１０に記載の回路。
【請求項１３】 前記抵抗値制御ブロックは、複数のメモリ配置とシフト論理とを備えるシフトレジスタであり、前記アレイ有効化論理は、複数の入力を備え、前記シフトレジスタ内の各メモリ配置は前記アレイ有効化論理入力の１つに接続される請求項１２に記載の回路。
【請求項１４】 前記アレイ有効化論理は、デジタルフィルタを有する請求項１２に記載の回路。
【請求項１５】 プリント回路基板に取り付けられた集積回路で送信ラインを終端する方法であって、前記集積回路上の終端抵抗ネットワークを、前記終端抵抗ネットワークの抵抗値が前記プリント回路基板上に位置する基準抵抗の抵抗値に関係するように制御する方法。
【請求項１６】 前記基準抵抗の抵抗値は、前記終端抵抗ネットワークの抵抗値が実質的に前記送信ラインの特性インピーダンスと同一であるように選択される請求項１５に記載の方法。
【請求項１】 第１の基準抵抗と、抵抗ネットワーク、及び制御回路を備える集積回路とを備え、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能であるプリント回路基板。
【請求項２】 第１の基準抵抗と、抵抗ネットワーク、及び制御回路を備える集積回路と、前記集積回路に接続された送信ラインとを備え、前記抵抗ネットワークは、前記送信ラインを横断する終端抵抗を提供し、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能であるプリント回路基板。
【請求項３】 当該プリント回路基板は、基準抵抗ネットワークと、基準抵抗ネットワーク制御回路とを更に備え、前記基準抵抗ネットワークの構成は、前記基準抵抗制御回路により、前記基準抵抗ネットワークの抵抗値が前記基準抵抗の抵抗値に関係するように制御可能であり、前記抵抗ネットワークの構成は、前記制御回路により、前記抵抗ネットワークの抵抗値が前記基準抵抗ネットワークの抵抗値に関係するように制御可能である請求項２に記載のプリント回路基板。
【請求項４】 前記外部基準抵抗の抵抗値は、前記抵抗ネットワークの抵抗値が実質的に前記送信ラインの特性インピーダンスと同一であるように選択される請求項２に記載のプリント回路基板。
【請求項５】 集積回路上の送信ラインを終端するための、外部基準抵抗に接続可能である回路であって、第１の構成可能な抵抗アレイと、比較器とを備え、前記比較器は、前記第１の構成可能な抵抗アレイが前記基準抵抗値に対して所定の関係の抵抗値を有する第１の抵抗ネットワークを形成するように構成するのに使用されるプリント回路基板。
【請求項６】 第２の構成可能な抵抗アレイを更に備え、前記第２の構成可能な抵抗アレイは、第２の抵抗ネットワークを形成するように構成され、前記第２の抵抗アレイの抵抗値は、前記第１の抵抗ネットワークの抵抗値に対して所定の関係である請求項５に記載の回路。
【請求項７】 前記第２の抵抗ネットワークは、前記送信ラインの終端抵抗を提供する請求項６に記載の回路。
【請求項８】 付加論理を更に備え、前記付加論理は、前記第１の抵抗ネットワークの抵抗値を決定するのに使用できる請求項６に記載の回路。
【請求項９】 前記付加論理は、前記第２の構成可能な抵抗アレイの構成を変えて第３の抵抗ネットワークを形成可能であり、前記第３の抵抗ネットワークは前記第１の抵抗ネットワークの抵抗値から独立な抵抗値を有する請求項８に記載の回路。
【請求項１０】 送信ラインを終端するための集積回路上の回路であって、並列に接続された抵抗とトランジスタの複数の構成であって、各構成がアレイ抵抗とアレイスイッチング装置とを備える複数の構成と、前記スイッチング装置のそれぞれに接続されたアレイ有効化論理とを備える回路。
【請求項１１】 前記スイッチング装置は、トランスミッションゲートを形成するように構成された１対のトランジスタである請求項１０に記載の回路。
【請求項１２】 前記アレイ有効化論理に接続される抵抗値制御ブロックと、２入力と出力を備える比較器とを更に備え、前記抵抗アレイは、前記入力の一方に接続され、前記出力は前記抵抗値制御ブロックに接続される請求項１０に記載の回路。
【請求項１３】 前記抵抗値制御ブロックは、複数のメモリ配置とシフト論理とを備えるシフトレジスタであり、前記アレイ有効化論理は、複数の入力を備え、前記シフトレジスタ内の各メモリ配置は前記アレイ有効化論理入力の１つに接続される請求項１２に記載の回路。
【請求項１４】 前記アレイ有効化論理は、デジタルフィルタを有する請求項１２に記載の回路。
【請求項１５】 プリント回路基板に取り付けられた集積回路で送信ラインを終端する方法であって、前記集積回路上の終端抵抗ネットワークを、前記終端抵抗ネットワークの抵抗値が前記プリント回路基板上に位置する基準抵抗の抵抗値に関係するように制御する方法。
【請求項１６】 前記基準抵抗の抵抗値は、前記終端抵抗ネットワークの抵抗値が実質的に前記送信ラインの特性インピーダンスと同一であるように選択される請求項１５に記載の方法。
【図４】
【図５】
【図１】
【図２】
【図３】
【図６】
【図７】
【図９】
【図１３】
【図８】
【図１０】
【図１２】
【図１１】
【図１４】
【図５】
【図１】
【図２】
【図３】
【図６】
【図７】
【図９】
【図１３】
【図８】
【図１０】
【図１２】
【図１１】
【図１４】
【公開番号】特開２００２−１９９０３０（Ｐ２００２−１９９０３０Ａ）
【公開日】平成１４年７月１２日（２００２．７．１２）
【国際特許分類】
【外国語出願】有
【出願番号】特願２００１−３１４２６２（Ｐ２００１−３１４２６２）
【出願日】平成１３年１０月１１日（２００１．１０．１１）
【出願人】（５９２０１７６５５）ビテッセ セミコンダクター コーポレイション (5)
【氏名又は名称原語表記】ＶＩＴＥＳＳＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成１４年７月１２日（２００２．７．１２）
【国際特許分類】
【出願番号】特願２００１−３１４２６２（Ｐ２００１−３１４２６２）
【出願日】平成１３年１０月１１日（２００１．１０．１１）
【出願人】（５９２０１７６５５）ビテッセ セミコンダクター コーポレイション (5)
【氏名又は名称原語表記】ＶＩＴＥＳＳＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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