メモリ装置

【目的】類似した機能のメモリ装置に容易に差し替え可能とする。
【構成】構成内容は異なるが、実装用の端子に対しピンコンパチブルとして互換性を保持する。基板１に代替え用の表面実装形のフラッシュＥＥＰＲＯＭ素子２ａ及び２ｂを実装し、対向するピンは相互の接続が最短距離となるように配置し、基板１に設けたピン３がピンコンパチブルとなるようにする。また、必要に応じてそのピン３をソケット５に挿入し、ソケット付きの状態で使用する。

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、記憶容量の大きなメモリ装置に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ装置が製品化されているが、価格はむしろ下がり気味なので、アプリケーションは容易に大きな容量のメモリを使用することができる。
しかし、アプリケーションが要求するメモリ容量は日増しに大きくなっていく傾向がある。このため、装置設計時はメモリチップを複数用いてその要求に応えている。
【０００３】
【考案が解決しようとする課題】
しかしながらメモリチップの単価あるいは、ソケットを用いることによるデバイスの差し換え容易性、実装費用等の経済性を考慮すると、メモリチップはデュアルインラインタイプのものを使用することになり、そのメモリチップを複数用いるとチップ数に比例して実装面積が増え、コンパクトに形成したい場合に問題が生ずる。
この問題に対しては、ワンチップで記憶容量の大きなメモリを使用すればよいが、記憶容量には限度があり、また使用する時点で要求する容量を有するものが入手できたとしても、記憶容量の大きなものは急激に単価が高くなり、価格競争が激しい分野ではそのような高価なメモリチップを使用することができない場合もある。
【０００４】
本考案はこのような状況に鑑みてなされたもので、メモリ容量を増やしてもコンパクトに形成できかつ急激に価格上昇を招かないようにしたものである。
【０００５】
【課題を解決するための手段】
このような課題を解決するために第１の考案は、メモリ素子と類似機能を有し形状の異なる代換メモリ素子と、代換メモリ素子を搭載する基板と、メモリ素子の端子と同一位置になるように基板に設けられた実装用端子とから構成され、代換メモリ素子の前記実装用端子への接続はメモリ素子の端子とピンコンパチブル状態としたものである。
第２の考案は第１の考案において、基板の大きさをメモリ素子と同じ面積にしたものである。
【０００６】
第３の考案は第２の考案において、代換メモリ素子を表面実装形フラッシュＥＥＰＲＯＭとしたものである。
第４の考案は第３の考案において、表面実装形フラッシュＥＥＰＲＯＭを複数にし、そのフラッシュＥＥＰＲＯＭは端子相互間の接続距離が最短となるように配置したのものである。
【０００７】
第５の考案は第４の考案において、フラッシュＥＥＰＲＯＭは対応するアドレス端子をそれぞれ並列接続したものである。
第６の考案は第５の考案において、出力端子をそれぞれ個別に出力したものである。
【０００８】
第７の考案は第６の考案において、アドレス端子、出力端子、チップイネーブル端子、アウトプットイネーブル端子、ライトイネーブル端子、電源端子の実装用端子への接続はメモリ素子の端子とピンコンパチブル状態としたものである。
第８の考案は第７の考案において、実装用端子に挿入されたデュアルインラインタイプのソケットを備えたものである。
【０００９】
【作用】
半導体メモリ素子と同一形状かつピンコンパチブルに構成しているので、半導体メモリ素子と同一性能あるいは記憶容量が大きくなる。
【実施例】図１は本考案の一実施例を示す斜視図であり、基板１に８Ｍビット容量の表面実装形フラッシュＥＥＰＲＯＭ２ａおよび２ｂを搭載し、それぞれのピンを端子３に引き出している。この例では基板の大きさはＥＩＡＪコードＷＤＩＰ４２−Ｇ−６００すなわち、４２ピンの１６ＭビットＥＰＲＯＭのデュアルインラインパッケージと同等にしている。すなわち端子ピッチは１００ミル（ｍｉｌ）であり、ロースペースは６００ミルとなるようにしている。
【００１０】
またフラッシュＥＥＰＲＯＭ２ａおよび２ｂはその長手方向が基板の長手方向となるように実装され、また対向する端子は同一機能のものがくるようにしてその部分の接続距離が短くなるようにしている。すなわち図１に示すようにフラッシュＥＥＰＲＯＭ２ａの右側の端子とフラッシュＥＥＰＲＯＭ２ｂの左側の端子を相互接続して、その接続距離が最短になるようにしている。この場合フラッシュＥＥＰＲＯＭ２ａ，２ｂはそのような接続ができるようにあらかじめ端子配列工夫されたものを用いる。
【００１１】
このように構成したメモリ装置は入手の容易でかつ経済性の良い８ＭビットのフラッシュＥＥＰＲＯＭを２個使用して１６Ｍビットの容量を確保できる。現在１６ＭビットのＥＰＲＯＭを入手することができないわけでないが、その価格は非常に高い。このような構成にしてピンコンパチブルにしたのでそのまま差し換えが可能になり、更に形状も同じにしておけば、１６ＭビットＥＰＲＯＭを実装する場所にそのままこのメモリ装置を実装することができる。
【００１２】
マスクＲＯＭを使用すれば１６ＭビットのものはＥＥＰＲＯＭよりも経済性良く入手できるが、マスクＲＯＭではデータの書き換えができないこと、仕様変更に対応できないこと、余ったものは使い途がないことなどからマスクＲＯＭは安定した量産用にしか使用できない。しかし、フラッシュＥＥＰＲＯＭであればデータの書き換えが可能であり、また比較的経済性良く入手できる。
【００１３】
図３はフラッシュＥＥＰＲＯＭ２ａおよび２ｂの端子接続を示し、フラッシュＥＥＰＲＯＭ２ａおよび２ｂのアドレス入力端子Ａ０からＡ１９はそれぞれ対応する端子を並列に接続し、外部端子ＡＢ０からＡＢ１９に次のように接続している。
外部端子フラッシュＥＥＰＲＯＭ端子ＡＢ０Ａ０ＡＢ１Ａ１ＡＢ２Ａ２ＡＢ３Ａ３ＡＢ４Ａ４ＡＢ５Ａ５ＡＢ６Ａ６ＡＢ７Ａ７ＡＢ８Ａ８ＡＢ９Ａ９ＡＢ１０Ａ１０ＡＢ１１Ａ１１ＡＢ１２Ａ１２ＡＢ１３Ａ１３ＡＢ１４Ａ１５ＡＢ１６Ａ１６ＡＢ１７Ａ１７ＡＢ１８Ａ１８ＡＢ１９Ａ１９
【００１４】
フラッシュＥＥＰＲＯＭ２ａの出力端子Ｄ０からＤ７は外部端子ＤＢ０からＤＢ７に次のように接続している。
外部端子フラッシュＥＥＰＲＯＭ端子ＤＢ０Ｄ０ＤＢ１Ｄ１ＤＢ２Ｄ２ＤＢ３Ｄ３ＤＢ４Ｄ４ＤＢ５Ｄ５ＤＢ６Ｄ６ＤＢ７Ｄ７
【００１５】
フラッシュＥＥＰＲＯＭ２ｂａの出力端子Ｄ０からＤ７は外部端子ＤＢ８からＤＢ１５に次のように接続している。
外部端子フラッシュＥＥＰＲＯＭ端子ＤＢ８Ｄ０ＤＢ９Ｄ１ＤＢ１０Ｄ２ＤＢ１１Ｄ３ＤＢ１２Ｄ４ＤＢ１３Ｄ５ＤＢ１４Ｄ６ＤＢ１５Ｄ７すなわち、出力信号はＤＢ０からＤＢ７の８ビットと、ＤＢ８からＤＢ１５の８ビットを２系統出力し、１６ビット構成としている。
【００１６】
フラッシュＥＥＰＲＯＭ２ａおよび２ｂのチップイネーブル端子ＣＥ、アウトプットイネーブル端子ＯＥ、ライトイネーブル端子ＷＥ、電源端子ＶＤＤはそれぞれ対応する端子を並列に接続し、チップイネーブル用外部端子ＮＣＥ、アウトプットイネーブル用外部端子ＮＯＥ、ライトイネーブル用外部端子ＮＷＥ、＋１２Ｖ電源端子ＶＰＰに次のように接続している。
外部端子フラッシュＥＥＰＲＯＭ端子ＮＣＥＣＥＮＯＥＯＥＮＷＥＷＥＶＰＰＶＤＤ
【００１７】
なお、リセット・パワーダウン入力ＲＰおよび、レディ・ビジィ出力ＲＹ／ＢＹはこの例では使用していない。
以上の実施例はフラッシュＥＥＰＲＯＭを実装する例で説明したが、これに限定されず、表面実装の部品であれば、例えばＥＥＰＲＯＭ、ＥＰＲＯＭなどでも使用できる。
【００１８】
このように、フラッシュＥＥＰＲＯＭによってＥＰＲＯＭと等価なメモリ装置を得ることができ、フラッシュＥＥＰＲＯＭであることから内容の書き換えも容易であり突然のメモリ内容の変更にも容易に対応できる。
【００１９】
【考案の効果】
以上説明したように本考案は、メモリ素子と同一面積の基板上にそのメモリ素子と類似機能を有する表面実装形フラッシュＥＥＰＲＯＭを単数あるいは複数搭載して、複数搭載したときは各フラッシュＥＥＰＲＯＭ相互の端子接続はその接続距離が短くなる状態に実装しているので、メモリ容量の大きな半導体メモリ素子を経済性の理由から使用できない場合でも、実質的に大きな容量のメモリを得ることができかつ、メモリ素子と同一面積でピンコンパチブルとしていることからブラックボックスとしてみればメモリ容量の大きな半導体メモリ素子が安価に得られたと同じになるという効果を有する。更に、フラッシュＥＥＰＲＯＭを使用した場合はＥＰＲＯＭよりもメモリ消去時間を大幅に減少させることができるという効果を有する。
【図面の簡単な説明】
【図１】本考案の一実施例の構成を示す斜視図である。
【図２】本考案の他の実施例の構成を示す斜視図である。
【図３】ピン接続を示す回路図である。
【符号の説明】
１…基板、２…メモリチップ、３…ピン、５…ソケット。

【実用新案登録請求の範囲】
【請求項１】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる代換メモリ素子と、前記代換メモリ素子を搭載する基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子とから構成され、前記代換メモリ素子の前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。
【請求項２】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる代換メモリ素子と、前記代換メモリ素子を搭載する前記メモリ素子と同一面積の基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子とから構成され、前記代換メモリ素子の前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。
【請求項３】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる表面実装形フラッシュＥＥＰＲＯＭと、前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子と同一面積の基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子とから構成され、前記フラッシュＥＥＰＲＯＭの前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。
【請求項４】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる複数の表面実装形フラッシュＥＥＰＲＯＭと、前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子と同一面積の基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子とから構成され、前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接続距離が短くなる状態に実装しかつ前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。
【請求項５】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる複数の表面実装形フラッシュＥＥＰＲＯＭと、前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子と同一面積の基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子とから構成され、前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接続距離が短くなる状態に実装しかつ対応するアドレス端子をそれぞれ並列接続し、かつ前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。
【請求項６】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる複数の表面実装形フラッシュＥＥＰＲＯＭと、前記フラッシュＥＥＰＲＯＭを搭載する前記メモリ素子と同一面積の基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子とから構成され、前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接続距離が短くなる状態に実装しかつ対応するアドレス端子をそれぞれ並列接続した状態で実装し、かつ前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。
【請求項７】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる複数の表面実装形フラッシュＥＥＰＲＯＭと、前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接続距離が短くなる状態となるように搭載する前記メモリ素子と同一面積の基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子とから構成され、前記フラッシュＥＥＰＲＯＭは対応するアドレス端子をそれぞれ並列接続するとともに出力端子はそれぞれ個別に出力し、前記アドレス端子、前記出力端子、チップイネーブル端子、アウトプットイネーブル端子、ライトイネーブル端子、電源端子の前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。
【請求項８】使用されているメモリ素子と互換性を有するメモリ装置において、前記メモリ素子と類似機能を有し形状の異なる複数の表面実装形フラッシュＥＥＰＲＯＭと、前記各フラッシュＥＥＰＲＯＭ相互の端子接続はその接続距離が短くなる状態となるように搭載する前記メモリ素子と同一面積の基板と、前記メモリ素子の端子と同一位置になるように前記基板に設けられた実装用端子と、前記実装用端子に挿入されたデュアルインラインタイプのソケットとから構成され、前記フラッシュＥＥＰＲＯＭは対応するアドレス端子をそれぞれ並列接続するとともに出力端子はそれぞれ個別に出力し、前記アドレス端子、前記出力端子、チップイネーブル端子、アウトプットイネーブル端子、ライトイネーブル端子、電源端子の前記実装用端子への接続は前記メモリ素子の端子とピンコンパチブル状態としたことを特徴とするメモリ装置。

【図１】