不揮発性メモリの高電圧ラッチの高電圧源劣化を防ぐための方法及び装置
不揮発性メモリのメモリセルに書き込まれるデータビットの記憶に使用する改善したクロスカップルＣＭＯＳ高電圧ラッチ（１００）に、ラッチのメモリセルへのデータビットの書き込み中に、ラッチの１つのレッグと地面との間に高い直列のインピーダンスを提供するスイッチング回路（１１６）を設けてリーク電流を制限する。数多くのラッチが並列に接続され、これらの累積したリーク電流がスイッチング回路（１１６）により制限されて、チャージポンプ回路などの、高電圧ラッチ（１００）のための高電圧発電機のオーバーロードを防ぎ、この結果、不揮発性メモリのメモリセルにデータが適切に書き込まれるようになる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリへのデータの書き込みに使用される高電圧データラッチに関し、より具体的には、オンチップチャージポンプ回路などの高電圧源又は発電機から流れるリーク電流を制限するための装置及び方法に関する。
【背景技術】
【０００２】
不揮発性メモリの事前選択したメモリセルに書き込まれるデータビットを記憶するためにラッチが使用される。データビットがメモリセルに書き込まれているときを除き、ラッチには、通常、例えば３ボルト又はそれ以下の低電圧電源が給電される。書き込みモードの動作中、ラッチには、不揮発性メモリセルへのデータの書き込みに必要な７〜１５ボルトの高電圧が供給される。１つの不揮発性メモリチップは、例えば５１２又はそれ以上の多くの数の高電圧ラッチ回路を含むことができる。通常、これらのラッチ回路は高電圧ラッチ回路と呼ばれるが、書き込み動作にのみ高電圧源が必要とされる。チャージポンプ回路などのオンチップ高電圧源又は発電機が、メモリセルにデータビットを書き込むための高電圧を供給する。通常、高電圧発電機は電流供給能力が制限されており、高電圧ラッチのいくつかで過度のリーク電流が生じると、不揮発性メモリのメモリセルにデータビットを適切に書き込むのに必要なレベルより低いレベルにまで高電圧レベルが下がってしまうほど発電機がロードダウンされる可能性がある。
【０００３】
図１は、第１のＣＭＯＳインバータ回路１２及び第２のＣＭＯＳインバータ回路１４を含む代表的なクロスカップル高電圧ラッチ回路１０を示す図である。第１のＣＭＯＳインバータ回路１２は、第１のプルアップＰＭＯＳトランジスタ１６を含み、この第１のプルアップＰＭＯＳトランジスタ１６は、ＨＶノード１８に接続されたドレイン及びラッチ入力ノードＡに接続されたソースを有する。第１のＣＭＯＳインバータ回路１２は、第１のプルダウンＮＭＯＳトランジスタ２０も含み、この第１のプルダウンＮＭＯＳトランジスタ２０は、ラッチ入力ノードＡに接続されたドレイン及び接地されたソースを有する。第１のプルアップＰＭＯＳトランジスタ１６のゲートと第１のプルダウンＮＭＯＳトランジスタ２０のゲートは共に接続される。なお、書き込みモードの動作が行われるときを除き、ＨＶノード１８には低電圧が給電される。
【０００４】
第２のＣＭＯＳインバータ回路１４は、第２のプルアップＰＭＯＳトランジスタを含み、この第２のプルアップＰＭＯＳトランジスタは、ＨＶノード１８に接続されたドレイン及びデータストレージ出力ノードＢに接続されたソースを有する。第２のＣＭＯＳインバータ回路１４は、第２のプルダウンＮＭＯＳトランジスタ２４も含み、この第２のプルダウンＮＭＯＳトランジスタ２４は、データストレージ出力端子Ｂに接続されたドレイン及び接地されたソースを有する。第２のプルアップＰＭＯＳトランジスタ２２のゲートと第２のプルダウンＮＭＯＳトランジスタ２４のゲートは共に接続される。
【０００５】
高電圧ラッチ回路１０を、ＨＶノード１８において供給される通常の低ＶＤＤ電圧で動作できるようにするために、第２のプルダウンＮＭＯＳトランジスタ２４は、低しきい値電圧Ｖｔ、高電圧ＮＭＯＳトランジスタとなっており、このトランジスタは、高電圧でパンチスルーしやすいことに起因して書き込み電圧が高いときにリーク電流が高くなる傾向がある。従って、ＨＶノード１８から、低しきい値電圧Ｖｔを有するリークしやすい第２のプルダウンＮＭＯＳトランジスタ２４を介して地面までリーク経路が設けられることになる。
【０００６】
ラッチ入力ノードＡは、ロード入力ＮＭＯＳトランジスタ２６を通じてＤＡＴＡ ＩＮ（データイン）端子２８に接続される。ロード入力ＮＭＯＳトランジスタ２６のゲート端子３０においてＬＯＡＤ（ロード）信号が供給され、ＤＡＴＡ ＩＮ（データイン）端子２８のデータビットをラッチ入力ノードＡに取り込む。
【０００７】
高電圧書き込みモードの動作に不揮発性チップを使用しない場合、例えば３ボルトのＶｄｄ論理回路電源電圧がＨＶノード１８に供給されて、高電圧ラッチ１０を形成する２つのインバータ１２、１４に給電を行う。高電圧書き込みモードの動作に不揮発性チップを実際に使用する場合、例えば７〜１５ボルトの適切な高電圧電源がＨＶノード１８に供給されて、高電圧ラッチを形成する２つのインバータ１２、１４に給電を行う。高電圧は、例えばチップ上に設けられたチャージポンプ回路などの高電圧生成回路から供給される。
【０００８】
ラッチの適切な開閉動作を、例えば３ボルト又はそれ以下の低Ｖｄｄ論理回路電源電圧で実現するために、ＮＭＯＳトランジスタ２４は、高電圧、低Ｖｔの素子となっている。ロード入力ＮＭＯＳトランジスタ２６の両端にかかるＶｔ電圧の降下により、ＨＩＧＨ（高い）、すなわち「１」の信号をラッチ入力ノードＡにロードすることが困難なため、ＮＭＯＳトランジスタ２４は低しきい値の素子である必要がある。
【０００９】
ＨＶ端子が７〜１５ボルトの状態で、チップが高電圧書き込みモードの動作にあり、かつデータストレージ出力ノードＢが「１」の論理レベルである場合、高電圧プルアップＰＭＯＳトランジスタがオンになり、高電圧プルダウン低しきい値電圧ＮＭＯＳトランジスタ２４がオフになる。この場合、基本的に、ＨＶ端子１８から供給される７〜１５ボルトのほとんど全てが低しきい値ＮＭＯＳトランジスタの両端にかかることになる。内部にパンチスルー経路が存在することにより、高電圧プルダウンＮＭＯＳトランジスタ２４がリークしやすい場合、リーク経路は、データストレージ出力ノードＢにおける高電圧から、リークしやすいプルダウン低しきい値ＮＭＯＳトランジスタ２４を経由して地面にまで及ぶ。
【００１０】
不揮発性メモリチップは、代表的な高電圧ラッチ回路１０のような５１２又はそれ以上の高電圧ラッチを有し、これらのいくつか又は全ては、ラッチのＨＶ端子に高電圧がかかった状態でリークしやすい可能性がある。公称１５ボルトを供給する例えばオンチップ電荷ポンプなどのオンチップ高電圧生成回路から奪われる過度のリーク電流により、ＨＶ端子１８における電圧は例えば１２ボルトにまで引き下げられる可能性がある。ＨＶ端子１８において高電圧が低減されることにより、メモリ書き込み機能に誤動作が生じる可能性がある。
【００１１】
図２は、オフセット電圧の降下を無視する場合の、図１の代表的な高電圧ラッチ回路１０の動作を示すタイミング図である。最初に、ＬＯＡＤ（ロード）信号がＮＭＯＳロード入力トランジスタ２６のゲート端子３０に低レベルで印加されて、ＮＭＯＳロード入力ＮＭＯＳトランジスタ２６をオフに保つ。ＬＯＡＤ（ロード）信号がＶｄｄまで引き上げられた場合、ＮＭＯＳロード入力ＮＭＯＳトランジスタ２６がオンにされて、論理レベルのＤＡＴＡ ＩＮ（データイン）信号がラッチ入力ノードＡに供給される。ＬＯＡＤ（ロード）信号がＶｄｄレベルまで高まった後、ラッチ入力ノードＡの電圧が低レベルとなり、データストレージ出力ノードＢの電圧がＶｄｄの状態になる。その後、ＨＶ＿ＥＮＡＢＬＥ制御信号が高まって、高電圧生成回路からＨＶノード１８に高電圧ＨＶを印可する。データストレージ出力ノードＢにおける電圧がＨＶノード１８の電圧と基本的に同じになるように、第２のプルアップＰＭＯＳトランジスタ２２がオンにされる。ＨＶノード１８のＨＶ電圧は、最初はＶｄｄレベル３２である。ＨＶ＿ＥＮＡＢＬＥ制御電圧が高まって、高電圧生成回路をＨＶノード１８に接続した後、高電圧生成回路は、リークしやすいプルダウンＮＭＯＳトランジスタ２４にリーク電流を供給しなければならないため、線分３４で示すように、ノード１８におけるＨＶ電圧がフルＨＶ（目標）レベル３８よりも低いＨＶ（実際）レベル３６まで上昇する。フルＨＶ（目標）レベル３８は、例えば１５ボルトであるが、様々な高電圧ラッチ回路におけるリークの結果、ＨＶ（実際）レベル３６は、例えば１２ボルトとなる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
プルダウンＮＭＯＳトランジスタ２４を通るリークの影響を低減させるための様々な考え得る対応策にはいくつかの欠点がある。プルダウンＮＭＯＳトランジスタ２４の製造のためのプロセスパラメータを変更することによりリークを低減させることができるが、この変更はしきい値電圧Ｖｔを上昇させ、低電圧動作に悪影響を与えることになる。
【００１３】
リーク電流を低減させるために、プルダウンＮＭＯＳトランジスタのゲート長Ｌを増大させることにより、プルダウンＮＭＯＳトランジスタ２４の抵抗値を上げることができるが、これには、チップ上により多くの領域が必要となり、チップのサイズが大きくなる。ＨＶ生成回路の電流の出力又は強度を上げることもできるが、これにはより大きなポンプ回路が必要となり、この結果チップ上のより多くの領域が必要とされ、チップのサイズが大きくなる。またＨＶ生成回路の強度を上げることにより、より大きな書き込み電流を供給するためのより高いクロック周波数が必要となる可能性がある。
【課題を解決するための手段】
【００１４】
本発明は、１又はそれ以上の高電圧ラッチを有する不揮発性メモリを提供する。個々の高電圧ラッチに含まれる第１のＣＭＯＳインバータは、ＨＶ端子と接地端子との間に接続されるとともに入力端子及び出力端子を有する。個々の高電圧ラッチに含まれる第２のＣＭＯＳインバータは、ＨＶ端子とスイッチノードＣとの間に接続されるとともに入力端子及び出力端子を有する。第２のＣＭＯＳインバータの入力端子及び第１のＣＭＯＳインバータの出力端子は、高電圧ラッチ回路のラッチ入力ノードＡに接続される。ラッチ入力ノードＡには、ＮＭＯＳロード入力ＮＭＯＳトランジスタを介してＤＡＴＡ ＩＮ（データイン）入力端子が接続され、そのゲート端子にＤＡＴＡ ＬＯＡＤ（データロード）信号が供給されて、ＮＭＯＳロード入力ＮＭＯＳトランジスタがオンになり、データビットがラッチ入力ノードＡに取り込まれる。第１のＣＭＯＳインバータの入力端子及び第２のＣＭＯＳ出力端子の出力端子は、ラッチ出力ノードＢに接続される。
【００１５】
本発明は、１又はそれ以上のラッチの１又はそれ以上のスイッチノードＣの全てと接地端子との間に接続されたスイッチング回路も提供する。ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子に低電圧が印可されている場合、スイッチング回路は、１又はそれ以上の第２のＣＭＯＳインバータにＬＯＷ（低）インピーダンスを直列に構成する。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、スイッチング回路は、１又はそれ以上の第２のＣＭＯＳインバータにＨＩＧＨ（高）インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を制限する。スタンバイモードの動作中、ＨＶ端子にＬＯＷ（低）電圧が印可されている場合、スイッチング回路は、第２のＣＭＯＳインバータに高インピーダンスを直列に提供する。
【００１６】
第２のＣＭＯＳインバータは、ＰＭＯＳプルアップトランジスタ及び高電圧低しきい値ＮＭＯＳプルダウントランジスタを含む。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタに直列に接続されたＨＩＧＨ（高）インピーダンスが、パンチスルーにより生じるリーク電流を制限する。
【００１７】
本発明の第１の実施形態及び第２の実施形態では、インピーダンススイッチング回路が、スイッチングノードＣと接地端子との間に共に並列に接続された第１のＮＭＯＳスイッチングトランジスタ及び第２のＮＭＯＳスイッチングトランジスタを含む。ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子にＬＯＷ（低）電圧が印可されている場合、第１のＮＭＯＳスイッチングトランジスタをオンにし、第２のＮＭＯＳスイッチングトランジスタをオンにして、第２のＣＭＯＳインバータにＬＯＷ（低）インピーダンスを直列に提供する。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第２のＮＭＯＳスイッチングトランジスタがオフにされ、第１のＮＭＯＳスイッチングトランジスタがオンにされる。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第１のＮＭＯＳスイッチングトランジスタは、第１のＮＭＯＳスイッチングトランジスタをオンにするのに十分なＬＯＷ ＢＩＡＳ（低バイアス）電圧により必要最低限オンにされる。
【００１８】
本発明の第３の実施形態では、スイッチング回路が第３のＮＭＯＳスイッチングトランジスタを含み、この第３のＮＭＯＳスイッチングトランジスタは、インピーダンス−スイッチノードＣと接地端子との間に接続され、ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中にオンにされて低インピーダンスを提供し、さらにＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、ＬＯＷ ＢＩＡＳ（低バイアス）電圧により必要最低限オンにされて高インピーダンスを提供する。ＬＯＷ ＢＩＡＳ（低バイアス）電圧は、バンドギャップ電圧源に結合される。
【００１９】
本発明の第１の実施形態では、スタンバイ入力信号端子が、第１のＮＭＯＳトランジスタＸ１のゲート端子と、第２のＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子を有する２入力ＮＯＲゲートの一方の入力端子とにインバータを介して接続される。２入力ＮＯＲゲートの他方の入力端子にはＨＶイネーブル信号端子が接続される。
【００２０】
第２の実施形態では、出力端子を有する２入力ＮＯＲゲートが、第２のＭＯＳスイッチングトランジスタのゲート端子に接続される。２入力ＮＯＲゲートの一方の入力端子にはＨＶイネーブル信号端子が接続される。２入力ＮＯＲゲートの他方の入力端子にはスタンバイ入力信号端子が接続される。この第２の実施形態では、第１のＮＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子と、ＨＶイネーブル信号端子に接続された制御端子と、インバータを介してスタンバイ入力信号端子に接続されたゼロ入力端子と、ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子とを有する２入力マルチプレクサを提供する。
【００２１】
第３の実施形態では、第３のＮＭＯＳスイッチングトランジスタＸ１０のゲート端子に接続された出力端子と、ＨＶイネーブル信号端子に接続された制御端子と、インバータを介してスタンバイ入力信号端子に接続されたゼロ入力端子と、ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子とを有する２入力マルチプレクサを提供する。さらなる実施形態では、ＬＯＷ ＢＩＡＳ（低バイアス）電圧がバンドギャップ電圧源に結合される。
【００２２】
１又はそれ以上のラッチ回路用のチャージポンプ回路により、ＨＩＧＨ Ｖｏｌｔａｇｅ ＷＲＩＴＥ（高電圧書き込み）モードの動作中に印可されるＨＩＧＨ（高）電圧が供給される。
【００２３】
本発明は、データを不揮発性メモリに高電圧書き込みするための１又はそれ以上の高電圧ラッチにおいてリーク電流を制限する方法を提供する。１又はそれ以上のラッチの各々に対して、本方法は、ＨＶ端子と接地端子との間に第１のＣＭＯＳインバータを接続することにより、及びＨＶ端子とインピーダンススイッチノードとの間に第２のＣＭＯＳインバータを接続することによりＨＶ端子と接地端子との間にクロスカップルＣＭＯＳラッチを接続するステップと、第２のＣＭＯＳインバータの入力端子及び第１のＣＭＯＳの出力端子をラッチ回路用のラッチ入力ノードＡに接続するステップと、ラッチ入力ノードＡをＮＭＯＳロード入力ＮＭＯＳトランジスタを介してラッチのＤＡＴＡ ＩＮ（データイン）入力端子に接続するステップと、ＮＭＯＳロード入力ＮＭＯＳトランジスタのゲート端子でＬＯＡＤ（ロード）信号を供給して、ＮＭＯＳロード入力ＮＭＯＳトランジスタをオンにするステップと、第１のＣＭＯＳインバータの入力端子及び第２のＣＭＯＳ出力端子の出力端子をラッチ回路用のラッチ出力ノードＢに接続するステップと、インピーダンス−スイッチノードＣと接地端子との間にスイッチング回路を接続するステップと、ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子に低電圧が印可されている場合、第２のＣＭＯＳインバータに低インピーダンスを直列に提供するステップと、ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第２のＣＭＯＳインバータに高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を防ぐステップとを含む。
【００２４】
本方法は、スタンバイモードの動作中、ＨＶ端子に低電圧が印可されている場合、第２のＣＭＯＳインバータに高インピーダンスを直列に提供するスイッチング回路をさらに含む。本方法はまた、ＰＭＯＳプルアップトランジスタ及び高電圧低しきい値ＮＭＯＳプルダウントランジスタを有する第２のＣＭＯＳインバータと、第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタに直列に接続され、ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、パンチスルーにより生じるリーク電流を制限するＨＩＧＨ（高）インピーダンスとを含む。
【００２５】
本明細書に組み込まれその一部を形成する添付の図面は、本発明の実施形態を例示し、説明部分と共に本発明の原理を説明するためのものである。
【図面の簡単な説明】
【００２６】
【図１】出力端子から地面までのリーク経路を有する従来技術の高電圧ラッチ回路を示す回路図である。
【図２】図１の回路のタイミング図である。
【図３】高電圧ラッチ回路の第１の実施形態を示す回路図である。
【図４】図４、図５、及び図６の回路に適用できるタイミング図である。
【図５】高電圧ラッチ回路の第２の実施形態を示す回路図である。
【図６】高電圧ラッチ回路の第３の実施形態を示す回路図である。
【発明を実施するための形態】
【００２７】
簡潔に言えば、本発明は、不揮発性メモリセルに書き込まれるデータビットを記憶するためのクロスカップルＣＭＯＳ高電圧ラッチを提供するものである。データビットのメモリセルへのプログラミング中又は書き込み中、ラッチには高電圧が印可され、これによりラッチのＮＭＯＳ低しきい値プルダウントランジスタが高電圧にさらされる。プログラミングモードの動作中、高プログラミング電圧にさらされた際にＮＭＯＳトランジスタにおけるリーク電流を制限するために、スイッチング回路がＮＭＯＳトランジスタと地面との間に高インピーダンスを提供する。読み取りモードの動作中、スイッチング回路はＮＭＯＳトランジスタと地面との間に低インピーダンスを提供する。数多くのラッチが並列に接続されるため、これらの累積したリーク電流により、チャージポンプ回路などの電圧源が、不揮発性メモリセルにデータを適切に書き込むだけの十分な高電圧を供給できないほど負荷を受けることになる。
【００２８】
本発明の第１の実施形態
図３は、第１のＣＭＯＳインバータ回路１０２及び第２のＣＭＯＳインバータ回路１０４を含む高電圧ラッチ回路１００の第１の実施形態を示す回路図である。第１のＣＭＯＳインバータ回路１０２は、ＨＶノード１０８に接続されたドレインとラッチ入力ノードＡ１に接続されたソースとを有する第１のプルアップＰＭＯＳトランジスタ１０６を含む。第１のＣＭＯＳインバータ回路１０２はまた、ラッチ入力ノードＡ１に接続されたドレインと接地されたソースとを有する第１のプルダウンＮＭＯＳトランジスタ１１０も含む。第１のプルアップＰＭＯＳトランジスタ１０６のゲート及び第１のプルダウンＮＭＯＳトランジスタ１１０のゲートは共に接続される。
【００２９】
第２のＣＭＯＳインバータ回路１０４は、ＨＶノード１０８に接続されたドレインとデータストレージ出力ノードＢ１に接続されたソースとを有する第２のプルアップＰＭＯＳトランジスタ１１２を含む。第２のＣＭＯＳインバータ回路１０４は、データストレージ出力ノードＢ１に接続されたドレインを有する第２のＮＭＯＳプルダウントランジスタ１１４を含む。第２のプルアップＰＭＯＳトランジスタ１１２のゲート及び第２のプルダウンＮＭＯＳトランジスタ１１４のゲートは共に接続される。第２のプルダウンＮＭＯＳトランジスタ１１４のドレインはスイッチノードＣ１に接続される。スイッチノードＣ１はスイッチング回路１１６を介して接地される。不揮発性メモリは、１又はそれ以上、通常５１２まで又はそれ以上の高電圧ラッチを有する。スイッチング回路１１６は、１又はそれ以上のラッチの１又はそれ以上のスイッチノードＣの全てと接地端子との間に接続される。ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子に低電圧が印可されている場合、スイッチング回路１１６は、１又はそれ以上の第２のＣＭＯＳインバータに低インピーダンスを直列に提供する。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、スイッチング回路１１６は、１又はそれ以上の第２のＣＭＯＳインバータに高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を制限する。スイッチ回路１１６は、多くの高電圧ラッチ回路に接続されているため、大型のトランジスタを使用して高電圧ラッチ回路の全ての結合した電流を処理する。大型のトランジスタは、「フィンガー」と呼ばれる複数のさらに小型のトランジスタに分割されることが多い。スイッチング回路１１６に存在する１又は複数のスイッチングトランジスタはこのようなフィンガーであると考えることができ、これらは例えば、通電容量に関するこれらのトランジスタの相対的な強度を示すＸ１、Ｘ９、Ｘ１０で表される。通常、Ｘ１は相対的に高いチャネルのインピーダンスを有する。Ｘ９及びＸ１０は相対的に低いチャネルのインピーダンスを有する。大きな数字の方が、相対的に大きな通電容量、高いアドミタンス、又は相対的に低いインピーダンスを有している。具体例として、Ｘ９トランジスタは、Ｘ１トランジスタに比べて９倍の強度、又は９分の１のインピーダンスを有している。Ｘ１及びＸ９トランジスタを並列で動作させて、Ｘ１０トランジスタと同等のものを実現することもできる。トランジスタを公称強度よりも低い強度まで必要最低限オンにするバイアス電圧、又は完全な公称強度までオンにするバイアス電圧を印可することにより、特定のトランジスタの強度を制御することもできる。
【００３０】
なお、本発明の様々な好ましい実施形態のうちの様々な実施形態ではＸ１、Ｘ９、Ｘ１０トランジスタを使用しているが、特定用途の要件に応じて様々な他のトランジスタ強度を使用することができる。
【００３１】
第２のＮＭＯＳプルダウントランジスタ１１４のソースは、Ｘ１ＮＭＯＳトランジスタ１１８及びＸ９ＮＭＯＳトランジスタ１１９のドレインに接続される。Ｘ１ＮＭＯＳトランジスタ１１８及びＸ９ＮＭＯＳトランジスタ１１９のソースは共に接地される。Ｘ１ＮＭＯＳトランジスタ１１８のゲートは、入力をＳＴＡＮＤＢＹ（スタンバイ）信号入力端子１２２に接続されたインバータ１２０の出力に接続される。Ｘ９ＮＭＯＳトランジスタ１１９のゲートは、２入力ＮＯＲゲート１２４の出力端子に接続される。２入力ＮＯＲゲート１２４の一方の入力端子は、ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子１２２に接続される。２入力ＮＯＲゲート１２４の他方の入力端子は、ＨＶイネーブル信号入力端子１２６に接続される。
【００３２】
ラッチ入力ノードＡ１は、ロード入力ＮＭＯＳトランジスタ１２８を介してＤＡＴＡ ＩＮ（データイン）端子１３０に接続される。ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２において、データビットをラッチ回路１００に取り込むためのＬＯＡＤ（ロード）信号が供給される。
【００３３】
図４は、図３の高電圧ラッチ回路１００の動作を示すタイミング図である。高電圧ラッチ回路１００は、スタンバイモード、データローディングモード、及び高電圧書き込みモードの３つのモードで動作する。スタンバイモードの動作は、ラッチ回路１００がＨＶノード１０８において低Ｖｄｄ電圧により給電される際に発生する。データローディングモードは、ＤＡＴＡ ＩＮ（データイン）端子１３０における入力データが依然として低Ｖｄｄ電圧で動作するラッチ回路１００に取り込まれる際に発生する。高電圧書き込みモードは、ＨＶノード１０８に高電圧が印可されて不揮発性メモリセルにデータを書き込む際に発生する。
【００３４】
スタンバイモード
スタンバイモードの動作中、ＳＴＡＮＤＢＹ（スタンバイ）信号はＶＤＤ（ＨＩＧＨ（高））レベルとなり、ＨＶイネーブル信号は０（ＬＯＷ（低））レベルとなる。ラッチ入力ノードＡ１及びデータストレージ出力ノードＢ１におけるデータは、ＨＩＧＨ（高）又はＬＯＷ（低）のいずれかとなる。ＨＶノード１０８における電圧レベルはＶＤＤとなる。入力端子１２２のＨＩＧＨ ＳＴＡＮＤＢＹ（高スタンバイ）信号がインバータ１２０で反転され、Ｘ１ＮＭＯＳトランジスタ１１８をオフにする。入力端子１２６におけるＬＯＷ ＨＶ−ＥＮＡＢＬＥ（低ＨＶイネーブル）信号及びノード１２２におけるＨＩＧＨ ＳＴＡＮＤＢＹ（高スタンバイ）信号が、２入力ＮＯＲゲート１２４の出力においてＬＯＷ（低）電圧レベルを生み出して、Ｘ９ＮＭＯＳトランジスタ１１９をオフにする。スタンバイモードの動作では、Ｘ１及びＸ９の両方がオフになる。
【００３５】
スタンバイモードの動作の終了前に、ＳＴＡＮＤＢＹ（スタンバイ）信号はＬＯＷ（低）信号レベルになる。ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子１２２がＬＯＷ（低）電圧になることにより、Ｘ１ＮＭＯＳトランジスタ１１８のゲート端子にＨＩＧＨ（高）信号レベルが発生し、Ｘ１ＮＭＯＳトランジスタ１１８がオンになる。２入力ＮＯＲゲート１２４の入力端子がＬＯＷ（低）信号レベルになることにより、Ｘ９ＮＭＯＳトランジスタ１１９のゲート端子にＨＩＧＨ（高）電圧が発生し、Ｘ９ＮＭＯＳトランジスタ１１９がオンになる。ラッチ入力ノードＡ１及びデータストレージ出力ノードＢ１のデータは以前のＨＩＧＨ（高）又はＬＯＷ（低）レベルのままとなる。Ｘ１及びＸ９トランジスタが両方ともオンになった場合、これらがスイッチノードＣ１のための地面までの低インピーダンス経路を提供するようになる。これにより、高電圧、低しきい値の第２のＮＭＯＳトランジスタ１１４が、高電圧源又は発電機から得た制限されたパンチスルーリーク電流で動作した状態で、ラッチ１００が効果的に動作できるようになる。
【００３６】
データ取込モード
データ取込モードの動作は、ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＶＤＤレベルのＬＯＡＤ（ロード）信号が供給されたときに開始する。このモードの動作では、ＤＡＴＡ ＩＮ（データイン）端子１３０のＬＯＷこのモード（低）入力信号がラッチ入力ノードＡ１に取り込まれる。これにより、データストレージ出力ノードＢ１がＨＩＧＨ ＶＤＤ（高ＶＤＤ）レベルになり、この結果第２のプルアップＰＭＯＳトランジスタ１１２がオンになり、第２のＮＭＯＳプルダウントランジスタ１１４がオフになる。ＤＡＴＡ ＩＮ（データイン）端子１３０にＨＩＧＨ（高）入力信号が存在する場合、第２のプルダウンＮＭＯＳトランジスタがオンになることにより、データストレージ出力ノードＢ１がＬＯＷ（低）レベルになる。
【００３７】
高電圧書き込みモード
高電圧書き込みモードの動作中、入力端子１２２におけるＳＴＡＮＤＢＹ（スタンバイ）電圧はＬＯＷ（低）レベルでオフのままであり、入力端子１２６におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号レベルはＨＩＧＨ（高）レベルにある。インバータ１２０により反転された、端子１２２におけるＬＯＷ ＳＴＡＮＤＢＹ（低スタンバイ）信号レベルは、Ｘ１ＮＭＯＳトランジスタ１８のゲートにおいてＨＩＧＨ（高）レベルを発生させ、Ｘ１ＮＭＯＳトランジスタ１１８をオンにする。ＨＩＧＨ ＨＶ−ＥＮＡＢＬＥ（高ＨＶイネーブル）信号及びＬＯＷ ＳＴＡＮＤＢＹ（低スタンバイ）信号により、２入力ＮＯＲゲート１２４がオフにされ、この結果Ｘ９ＮＭＯＳトランジスタ１１９がオフになる。このモードの動作では、Ｘ１が高インピーダンスとなることによりリーク電流が制限される。
【００３８】
このとき、ＨＶノード１０８に高電圧源が印可され、データストレージ出力ノードＢ１における電圧は、ＨＶノード１０８にかかる電圧に従う。図４は、例えば１５ボルトのＨＶ電圧目標値レベルに上昇するこれら２つの電圧レベルＨＶ及びＢ１を示す図である。
【００３９】
高電圧書き込みモードの動作では、高電圧生成回路がＨＶノード１０８において高電圧を供給する場合、Ｘ１ＮＭＯＳトランジスタ１１８がオンになり、Ｘ９ＮＭＯＳトランジスタ１１９がオフになって、第２のＮＭＯＳプルダウントランジスタ１１４を流れる電流を制限する。この結果、リーク電流が低減され、ＨＶ生成の出力電圧は、不揮発性メモリチップ内の５１２ＨＶラッチ回路の全てからリーク電流により引き下げられることはない。
【００４０】
本発明の第２の実施形態
図５は、高電圧ラッチ回路２００の第２の実施形態を示す回路図であり、第１のＣＭＯＳインバータ回路１０２及び第２のＣＭＯＳインバータ回路１０４などの、図３の構成要素と類似した構成要素には同じ参照文字を付けている。第１のＣＭＯＳインバータ回路１０２は、ＨＶノード１０８に接続されたドレインとラッチ入力ノードＡ２に接続されたソースとを有する第１のプルアップＰＭＯＳトランジスタ１０６を含む。第１のＣＭＯＳインバータ回路１０２はまた、ラッチ入力ノードＡ２に接続されたドレインと接地されたソースとを有する第１のプルダウンＮＭＯＳトランジスタ１１０も含む。第１のプルアップＰＭＯＳトランジスタ１０６のゲート及びプルダウンＮＭＯＳトランジスタ１１０のゲートは共に接続される。
【００４１】
第２のＣＭＯＳインバータ回路１０４は、ＨＶノード１０８に接続されたドレインとデータストレージ出力ノードＢ２に接続されたソースとを有する第２のプルアップＰＭＯＳトランジスタ１１２を含む。第２のＣＭＯＳインバータ回路１０４は、データストレージ出力ノードＢ１に接続されたドレインを有する第２のＮＭＯＳプルダウントランジスタ１１４を含む。第２のプルアップＰＭＯＳトランジスタ１１２のゲート及び第２のプルダウンＮＭＯＳトランジスタ１１４のゲートは共に接続される。
【００４２】
第２のＮＭＯＳプルダウントランジスタ１１４のソースはスイッチノードＣ２に接続され、スイッチング回路２１０を介して接地される。スイッチノードＣ２は、接地したソースを有するＸ１０ＮＭＯＳトランジスタ２１１のドレインに接続される。Ｘ１０ＮＭＯＳトランジスタ２１１のゲートは２入力マルチプレクサ２１２の出力端子に接続され、マルチプレクサ制御端子２１４に供給されるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）制御信号により制御される。端子２１６にＳＴＡＮＤＢＹ（スタンバイ）信号が提供され、インバータ２１８により反転される。反転されたＳＴＡＮＤＢＹ（スタンバイ）信号が、２入力マルチプレクサ２１２の０入力端子に印加される。例えばバンドギャップ回路などの中間電圧のソースから得られるバイアス電圧が、２入力マルチプレクサ２１２の１入力端子に印可される。中間電圧は、Ｘ１０ＮＭＯＳトランジスタ２１１をオンにするのに十分な高さではあるが、Ｘ１０ＮＭＯＳトランジスタ２１１を通る電流の流れを制限するに足りるほどの低さである。
【００４３】
図４のタイミング図を図５にも適用して、図５の高電圧ラッチ回路２００の動作を示す。高電圧ラッチ回路２００は、スタンバイモード、データ取込モード、及び高電圧書き込みモードの３つのモードで動作する。スタンバイモードの動作は、ラッチ回路２００がＨＶノード１０８において低Ｖｄｄ電圧により給電される際に発生する。データ取込モードは、ＤＡＴＡ ＩＮ（データイン）端子１３０における入力データが依然として低Ｖｄｄ電圧で動作するラッチ回路２００に取り込まれる際に発生する。高電圧書き込みモードは、ＨＶノード１０８に高電圧が印可されて不揮発性メモリセルにデータを書き込む際に発生する。
【００４４】
スタンバイモード
スタンバイモードの動作中、端子２１６のＳＴＡＮＤＢＹ（スタンバイ）信号はＶＤＤ（ＨＩＧＨ（高））レベルとなり、端子２１４のマルチプレクサ制御ＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号は０（ＬＯＷ（低））レベルとなる。ラッチ入力ノードＡ１及びデータストレージ出力ノードＢ１におけるデータは、ＨＩＧＨ（高）又はＬＯＷ（低）のいずれかとなる。ＨＶノード１０８における電圧レベルはＶＤＤとなる。入力端子１２２のＨＩＧＨ ＳＴＡＮＤＢＹ（高スタンバイ）信号がインバータ２１８で反転され、Ｘ１０ＮＭＯＳトランジスタ２１１をオフにする。端子２１６におけるＳＴＡＮＤＢＹ（スタンバイ）信号がＬＯＷ（低）レベルとなり、端子２１４におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号が依然としてＬＯＷ（低）のままである場合、インバータ２１８は、マルチプレクサ２１２を介してＨＩＧＨ（高）信号レベルを供給し、Ｘ１０ＮＭＯＳトランジスタ２１１をオンにする。
【００４５】
データ取込モード
データ取込モードの動作は、ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＶＤＤレベルのＬＯＡＤ（ロード）信号が供給されたときに開始する。このモードの動作では、ＤＡＴＡ ＩＮ（データイン）端子１３０のＬＯＷこのモード（低）入力信号がラッチ入力ノードＡ２に取り込まれる。これにより、データストレージ出力ノードＢ２がＨＩＧＨ ＶＤＤ（高ＶＤＤ）レベルになり、この結果第２のプルアップＰＭＯＳトランジスタ１１２がオンになり、第２のＮＭＯＳプルダウントランジスタ１１４がオフになる。
【００４６】
高電圧書き込みモード
高電圧書き込みモードの動作中、マルチプレクサ２１２の入力端子１２６におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号レベルはＨＩＧＨ（高）レベルにあり、これにより、Ｘ１０ＮＭＯＳトランジスタ２１１のゲートに印可される端子２２０におけるバイアス電圧が選択される。バイアス電圧は、例えばバンドギャップ回路から中間電圧レベルで供給される。中間電圧レベルは、Ｘ１０ＮＭＯＳトランジスタ２１１を最低限オンにするのに十分な高さではあるが、Ｘ１０ＮＭＯＳトランジスタ２１１を流れる電流を制限するに足りるほどの低さである。このモードの動作では、Ｘ１０ＮＭＯＳトランジスタが相対的に高いインピーダンス状態にあることにより、リーク電流が制限される。
【００４７】
このとき、ＨＶノード１０８に高電圧源が印可され、データストレージ出力ノードＢ２における電圧は、ＨＶノード１０８にかかる電圧に従う。図４は、例えば１５ボルトのＨＶ電圧目標値レベルに上昇するこれら２つの電圧レベルを示す図である。
【００４８】
＠ この結果、リーク電流が低減され、ＨＶ生成の出力電圧は、不揮発性メモリチップ内の５１２ＨＶラッチ回路の全てからリーク電流により引き下げられることはない。
【００４９】
図１に関して前述したように、高電圧書き込みモードの動作に不揮発性チップを使用しない場合、例えば３ボルトのＶｄｄ論理回路電源電圧がＨＶノード１０８に供給されて、高電圧ラッチを形成する２つのインバータ１０２、１０４に給電を行う。高電圧書き込みモードの動作に不揮発性チップを実際に使用する場合、例えば１５ボルトの高電圧電源がＨＶノード１８に供給される。高電圧は、例えばチップ上に設けられたチャージポンプ回路などの高電圧生成回路から供給される。
【００５０】
本発明の第３の実施形態
図６は、高電圧ラッチ回路３００の第３の実施形態を示す回路図であり、第１のＣＭＯＳインバータ回路１０２及び第２のＣＭＯＳインバータ回路１０４などの類似する構成要素には同じ参照文字を付けている。第１のＣＭＯＳインバータ回路１０２は、ＨＶノード１０８に接続されたドレインとラッチ入力ノードＡ３に接続されたソースとを有する第１のプルアップＰＭＯＳトランジスタ１０６を含む。第１のＣＭＯＳインバータ回路１０２はまた、ラッチ入力ノードＡ３に接続されたドレインと接地されたソースとを有する第１のプルダウンＮＭＯＳトランジスタ１１０も含む。第１のプルアップＰＭＯＳトランジスタ１０６のゲート及びプルダウンＮＭＯＳトランジスタ１１０のゲートは共に接続される。
【００５１】
第２のＣＭＯＳインバータ回路１０４は、ＨＶノード１０８に接続されたドレインとデータストレージ出力ノードＢ３に接続されたソースとを有する第２のプルアップＰＭＯＳトランジスタ１１２を含む。第２のＣＭＯＳインバータ回路１０４は、データストレージ出力ノードＢ１に接続されたドレインを有する第２のＮＭＯＳプルダウントランジスタ１１４を含む。第２のプルアップＰＭＯＳトランジスタ１１２のゲート及び第２のプルダウンＮＭＯＳトランジスタ１１４のゲートは共に接続される。
【００５２】
ラッチ入力ノードＡ３は、ロード入力ＮＭＯＳトランジスタ１２８を介してＤＡＴＡ ＩＮ（データイン）端子１３０に接続される。ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＬＯＡＤ（ロード）信号が供給される。
【００５３】
第２のＮＭＯＳプルダウントランジスタ１１４のソースはスイッチノードＣ３に接続され、スイッチング回路３１６を介して接地される。スイッチノードＣ３は、Ｘ１ＮＭＯＳトランジスタ３１８のドレイン及びＸ９ＮＭＯＳトランジスタ３１９のドレインに接続される。Ｘ１ＮＭＯＳトランジスタ３１６のソース及びＸ９ＮＭＯＳトランジスタ３１８のソースは共に接地される。
【００５４】
Ｘ１ＮＭＯＳトランジスタ３１８のゲートは、「１」入力端子３２２をＢＩＡＳ ＶＯＬＴＡＧＥ（バイアス電圧）に接続されたマルチプレクサ３２０の出力部に接続される。
【００５５】
マルチプレクサ３２０の「０」入力端子３２４は、インバータ３２６を介してＳＴＡＮＤＢＹ（スタンバイ）入力端子３２８に接続される。
【００５６】
２入力マルチプレクサ３２０のための制御信号が、ＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号端子３３０から供給される。
【００５７】
Ｘ９ＮＭＯＳトランジスタ３１８のゲート端子は、２入力ＮＯＲゲート３３２の出力端子に接続される。２入力ＮＯＲゲート３３２の一方の入力端子は、ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子３２８に接続される。２入力ＮＯＲゲート３３２の他方の入力端子は、ＨＶイネーブル信号入力端子３３０に接続される。
【００５８】
ラッチ入力ノードＡ３は、ロード入力ＮＭＯＳトランジスタ１２８を介してＤＡＴＡ ＩＮ（データイン）端子１３０に接続される。ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＬＯＡＤ（ロード）信号が供給される。
【００５９】
図４のタイミング図を図６にも適用して、図６の高電圧ラッチ回路３００の動作を示す。高電圧ラッチ回路２００は、スタンバイモード、データ取込モード、及び高電圧書き込みモードの３つのモードで動作する。スタンバイモードの動作は、ラッチ回路３００がＨＶノード１０８において低Ｖｄｄ電圧により給電される際に発生する。データ取込モードは、ＤＡＴＡ ＩＮ（データイン）端子１３０における入力データが依然として低Ｖｄｄ電圧で動作するラッチ回路３００に取り込まれる際に発生する。高電圧書き込みモードは、ＨＶノード１０８に高電圧が印可されて不揮発性メモリセルにデータを書き込む際に発生する。
【００６０】
スタンバイモード
スタンバイモードの動作中、ＳＴＡＮＤＢＹ（スタンバイ）信号はＶＤＤ（ＨＩＧＨ（高））レベルとなり、ＨＶイネーブル信号は０（ＬＯＷ（低））レベルとなる。これにより、２入力ＮＯＲゲート３３２の出力端子においてＬＯＷ（低）信号が供給されて、Ｘ９ＮＭＯＳトランジスタ３１９がオフになる。
【００６１】
ＬＯＷ ＨＶ−ＥＮＡＢＬＥ（低ＨＶイネーブル）は、２入力マルチプレクサを制御して、マルチプレクサ３２０の「０」入力端子３２４における入力信号を選択する。ＨＩＧＨ（高）レベルのＳＴＡＮＤＢＹ（スタンバイ）信号により、「０」入力端子３２４においてＬＯＷ（低）信号が生み出され、２入力マルチプレクサを介してＸ１ＮＭＯＳトランジスタ３１８のゲートへ送られる。
【００６２】
スタンバイモードの動作では、Ｘ１及びＸ９の両方がオフになる。
【００６３】
スタンバイモードの動作が終了する直前に、ＳＴＡＮＤＢＹ（スタンバイ）信号がＬＯＷ（低）信号レベルになる。端子３２８における低電圧及び端子３３０における低電圧により、２入力ＮＯＲゲート３３２が、Ｘ９ＮＭＯＳトランジスタ３１９のゲート端子においてＨＩＧＨ（高）信号レベルを生み出し、このＨＩＧＨ（高）信号レベルがＸ９ＮＭＯＳトランジスタ３１８をオンにする。
【００６４】
データ取込モード
データ取込モードの動作は、ＬＯＡＤ（ロード）信号がＶＤＤレベルになったときに開始する。ＬＯＷ ＩＮ（低イン）信号により、端子Ａ３においてＬＯＷ（低）レベル信号が、及び端子Ｂ３においてＶＤＤ ＨＩＧＨ（高）信号が生み出される。このモードでは、ＤＡＴＡ ＩＮ（データイン）端子１３０における低入力信号がラッチ入力ノードＡ３に取り込まれる。これにより、データストレージ出力ノードＢ３がＨＩＧＨ ＶＤＤ（高ＶＤＤ）レベルになり、この結果第２のプルアップＰＭＯＳトランジスタ１１２がオンになり、第２のＮＭＯＳプルダウントランジスタ１１４がオフになる。
【００６５】
高電圧書き込みモード
高電圧書き込みモードの動作中、入力端子３２８におけるＳＴＡＮＤＢＹ（スタンバイ）電圧はＬＯＷ（低）レベルにあり、入力端子３３０におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号レベルはＨＩＧＨ（高）レベルにある。これにより、２入力ＮＯＲゲート３３２の出力端子においてＬＯＷ（低）信号レベルが生み出されて、Ｘ９ＮＭＯＳトランジスタ３１９がオフになる。
【００６６】
入力端子３３０におけるＨＩＧＨ ＨＶ−ＥＮＡＢＬＥ（高ＨＶイネーブル）信号は、２入力マルチプレクサ３２０を制御して、例えばバンドギャップ回路から中間電圧レベルで供給されるバイアスに接続された「１」入力端子３２２を選択する。中間レベルは、Ｘ１ＮＭＯＳトランジスタ３１８を最低限オンにするのに十分な高さではあるが、Ｘ１ＮＭＯＳトランジスタ３１８を流れる電流を制限するに足りるほどの低さである。
【００６７】
＠ このモードの動作では、Ｘ１ＮＭＯＳトランジスタ３１８が高インピーダンスとなることによりリーク電流が制限される。
【００６８】
このとき、ＨＶノード１０８に高電圧源が印可され、データストレージ出力ノードＢ３における電圧は、ＨＶノード１０８にかかる電圧に従う。図４は、例えば１５ボルトのＨＶ電圧目標値レベルに上昇するこれら２つの電圧レベルを示す図である。
【００６９】
高電圧書き込みモードの動作では、高電圧生成回路がＨＶノード１０８において高電圧を供給する場合、Ｘ１ＮＭＯＳトランジスタ３１８がオンになり、Ｘ９ＮＭＯＳトランジスタ３１９がオフになって、第２のＮＭＯＳプルダウントランジスタ１１４を流れる電流を制限する。この結果、リーク電流が低減され、ＨＶ生成の出力電圧は、不揮発性メモリチップ内の５１２ＨＶラッチ回路の全てからリーク電流により引き下げられることはない。
【００７０】
本発明による不揮発性メモリは多くの高電圧ラッチを有し、これらのラッチは、スタンバイモードの動作、データ取込動作、及び高電圧書き込みモードの動作を含む３つのモードの動作を有する。個々の高電圧ラッチは、ＨＶ端子、接地端子、ＤＡＴＡ ＩＮ（データイン）入力端子、ラッチ入力ノードＡ、及びラッチ出力ノードＢを有する。個々の高電圧ラッチはまた、スイッチング回路を介してクロスカップルＣＭＯＳインバータの１つのレッグに接続され、接地されたスイッチノードＣも含む。動作の書き込みモード中、スイッチング回路は高インピーダンスを提供して、ラッチ全域にわたる高電圧により生じる、クロスカップルＣＭＯＳインバータのレッグを通過するリーク電流を制限する。
【００７１】
例示及び説明を目的として本発明の特定の実施形態についての前述の説明を示してきた。これらは、全てを網羅すること、或いは開示した厳密な形態に本発明を限定することを意図したものではなく、上記の教示に照らして、明らかに多くの修正及び変更が可能である。実施形態は、本発明の原理及びその実施可能な応用を最も良く説明するため、及び当業者が、本発明及び企図する特定の使用に適した様々な修正を加えた様々な実施形態を最大に利用できるようになるために選択し、説明したものである。本発明の範囲は、添付の特許請求の範囲及びその同等物により定められるものである。
【符号の説明】
【００７２】
１００ 高電圧ラッチ回路
１０２ 第１のＣＭＯＳインバータ回路
１０４ 第２のＣＭＯＳインバータ回路
１０６ 第１のプルアップＰＭＯＳトランジスタ
１０８ ＨＶノード
１１０ 第１のプルダウンＮＭＯＳトランジスタ
１１２ 第２のプルアップＰＭＯＳトランジスタ
１１４ 第２のプルダウンＮＭＯＳトランジスタ
１１６ スイッチング回路
１１８ Ｘ１ＮＭＯＳトランジスタ
１１９ Ｘ９ＮＭＯＳトランジスタ
１２０ インバータ
１２２ ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子
１２４ ２入力ＮＯＲゲート
１２６ ＨＶイネーブル信号入力端子
１２８ ロード入力ＮＭＯＳトランジスタ
１３０ ＤＡＴＡ ＩＮ（データイン）端子
１３２ ゲート端子
【技術分野】
【０００１】
本発明は、不揮発性メモリへのデータの書き込みに使用される高電圧データラッチに関し、より具体的には、オンチップチャージポンプ回路などの高電圧源又は発電機から流れるリーク電流を制限するための装置及び方法に関する。
【背景技術】
【０００２】
不揮発性メモリの事前選択したメモリセルに書き込まれるデータビットを記憶するためにラッチが使用される。データビットがメモリセルに書き込まれているときを除き、ラッチには、通常、例えば３ボルト又はそれ以下の低電圧電源が給電される。書き込みモードの動作中、ラッチには、不揮発性メモリセルへのデータの書き込みに必要な７〜１５ボルトの高電圧が供給される。１つの不揮発性メモリチップは、例えば５１２又はそれ以上の多くの数の高電圧ラッチ回路を含むことができる。通常、これらのラッチ回路は高電圧ラッチ回路と呼ばれるが、書き込み動作にのみ高電圧源が必要とされる。チャージポンプ回路などのオンチップ高電圧源又は発電機が、メモリセルにデータビットを書き込むための高電圧を供給する。通常、高電圧発電機は電流供給能力が制限されており、高電圧ラッチのいくつかで過度のリーク電流が生じると、不揮発性メモリのメモリセルにデータビットを適切に書き込むのに必要なレベルより低いレベルにまで高電圧レベルが下がってしまうほど発電機がロードダウンされる可能性がある。
【０００３】
図１は、第１のＣＭＯＳインバータ回路１２及び第２のＣＭＯＳインバータ回路１４を含む代表的なクロスカップル高電圧ラッチ回路１０を示す図である。第１のＣＭＯＳインバータ回路１２は、第１のプルアップＰＭＯＳトランジスタ１６を含み、この第１のプルアップＰＭＯＳトランジスタ１６は、ＨＶノード１８に接続されたドレイン及びラッチ入力ノードＡに接続されたソースを有する。第１のＣＭＯＳインバータ回路１２は、第１のプルダウンＮＭＯＳトランジスタ２０も含み、この第１のプルダウンＮＭＯＳトランジスタ２０は、ラッチ入力ノードＡに接続されたドレイン及び接地されたソースを有する。第１のプルアップＰＭＯＳトランジスタ１６のゲートと第１のプルダウンＮＭＯＳトランジスタ２０のゲートは共に接続される。なお、書き込みモードの動作が行われるときを除き、ＨＶノード１８には低電圧が給電される。
【０００４】
第２のＣＭＯＳインバータ回路１４は、第２のプルアップＰＭＯＳトランジスタを含み、この第２のプルアップＰＭＯＳトランジスタは、ＨＶノード１８に接続されたドレイン及びデータストレージ出力ノードＢに接続されたソースを有する。第２のＣＭＯＳインバータ回路１４は、第２のプルダウンＮＭＯＳトランジスタ２４も含み、この第２のプルダウンＮＭＯＳトランジスタ２４は、データストレージ出力端子Ｂに接続されたドレイン及び接地されたソースを有する。第２のプルアップＰＭＯＳトランジスタ２２のゲートと第２のプルダウンＮＭＯＳトランジスタ２４のゲートは共に接続される。
【０００５】
高電圧ラッチ回路１０を、ＨＶノード１８において供給される通常の低ＶＤＤ電圧で動作できるようにするために、第２のプルダウンＮＭＯＳトランジスタ２４は、低しきい値電圧Ｖｔ、高電圧ＮＭＯＳトランジスタとなっており、このトランジスタは、高電圧でパンチスルーしやすいことに起因して書き込み電圧が高いときにリーク電流が高くなる傾向がある。従って、ＨＶノード１８から、低しきい値電圧Ｖｔを有するリークしやすい第２のプルダウンＮＭＯＳトランジスタ２４を介して地面までリーク経路が設けられることになる。
【０００６】
ラッチ入力ノードＡは、ロード入力ＮＭＯＳトランジスタ２６を通じてＤＡＴＡ ＩＮ（データイン）端子２８に接続される。ロード入力ＮＭＯＳトランジスタ２６のゲート端子３０においてＬＯＡＤ（ロード）信号が供給され、ＤＡＴＡ ＩＮ（データイン）端子２８のデータビットをラッチ入力ノードＡに取り込む。
【０００７】
高電圧書き込みモードの動作に不揮発性チップを使用しない場合、例えば３ボルトのＶｄｄ論理回路電源電圧がＨＶノード１８に供給されて、高電圧ラッチ１０を形成する２つのインバータ１２、１４に給電を行う。高電圧書き込みモードの動作に不揮発性チップを実際に使用する場合、例えば７〜１５ボルトの適切な高電圧電源がＨＶノード１８に供給されて、高電圧ラッチを形成する２つのインバータ１２、１４に給電を行う。高電圧は、例えばチップ上に設けられたチャージポンプ回路などの高電圧生成回路から供給される。
【０００８】
ラッチの適切な開閉動作を、例えば３ボルト又はそれ以下の低Ｖｄｄ論理回路電源電圧で実現するために、ＮＭＯＳトランジスタ２４は、高電圧、低Ｖｔの素子となっている。ロード入力ＮＭＯＳトランジスタ２６の両端にかかるＶｔ電圧の降下により、ＨＩＧＨ（高い）、すなわち「１」の信号をラッチ入力ノードＡにロードすることが困難なため、ＮＭＯＳトランジスタ２４は低しきい値の素子である必要がある。
【０００９】
ＨＶ端子が７〜１５ボルトの状態で、チップが高電圧書き込みモードの動作にあり、かつデータストレージ出力ノードＢが「１」の論理レベルである場合、高電圧プルアップＰＭＯＳトランジスタがオンになり、高電圧プルダウン低しきい値電圧ＮＭＯＳトランジスタ２４がオフになる。この場合、基本的に、ＨＶ端子１８から供給される７〜１５ボルトのほとんど全てが低しきい値ＮＭＯＳトランジスタの両端にかかることになる。内部にパンチスルー経路が存在することにより、高電圧プルダウンＮＭＯＳトランジスタ２４がリークしやすい場合、リーク経路は、データストレージ出力ノードＢにおける高電圧から、リークしやすいプルダウン低しきい値ＮＭＯＳトランジスタ２４を経由して地面にまで及ぶ。
【００１０】
不揮発性メモリチップは、代表的な高電圧ラッチ回路１０のような５１２又はそれ以上の高電圧ラッチを有し、これらのいくつか又は全ては、ラッチのＨＶ端子に高電圧がかかった状態でリークしやすい可能性がある。公称１５ボルトを供給する例えばオンチップ電荷ポンプなどのオンチップ高電圧生成回路から奪われる過度のリーク電流により、ＨＶ端子１８における電圧は例えば１２ボルトにまで引き下げられる可能性がある。ＨＶ端子１８において高電圧が低減されることにより、メモリ書き込み機能に誤動作が生じる可能性がある。
【００１１】
図２は、オフセット電圧の降下を無視する場合の、図１の代表的な高電圧ラッチ回路１０の動作を示すタイミング図である。最初に、ＬＯＡＤ（ロード）信号がＮＭＯＳロード入力トランジスタ２６のゲート端子３０に低レベルで印加されて、ＮＭＯＳロード入力ＮＭＯＳトランジスタ２６をオフに保つ。ＬＯＡＤ（ロード）信号がＶｄｄまで引き上げられた場合、ＮＭＯＳロード入力ＮＭＯＳトランジスタ２６がオンにされて、論理レベルのＤＡＴＡ ＩＮ（データイン）信号がラッチ入力ノードＡに供給される。ＬＯＡＤ（ロード）信号がＶｄｄレベルまで高まった後、ラッチ入力ノードＡの電圧が低レベルとなり、データストレージ出力ノードＢの電圧がＶｄｄの状態になる。その後、ＨＶ＿ＥＮＡＢＬＥ制御信号が高まって、高電圧生成回路からＨＶノード１８に高電圧ＨＶを印可する。データストレージ出力ノードＢにおける電圧がＨＶノード１８の電圧と基本的に同じになるように、第２のプルアップＰＭＯＳトランジスタ２２がオンにされる。ＨＶノード１８のＨＶ電圧は、最初はＶｄｄレベル３２である。ＨＶ＿ＥＮＡＢＬＥ制御電圧が高まって、高電圧生成回路をＨＶノード１８に接続した後、高電圧生成回路は、リークしやすいプルダウンＮＭＯＳトランジスタ２４にリーク電流を供給しなければならないため、線分３４で示すように、ノード１８におけるＨＶ電圧がフルＨＶ（目標）レベル３８よりも低いＨＶ（実際）レベル３６まで上昇する。フルＨＶ（目標）レベル３８は、例えば１５ボルトであるが、様々な高電圧ラッチ回路におけるリークの結果、ＨＶ（実際）レベル３６は、例えば１２ボルトとなる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
プルダウンＮＭＯＳトランジスタ２４を通るリークの影響を低減させるための様々な考え得る対応策にはいくつかの欠点がある。プルダウンＮＭＯＳトランジスタ２４の製造のためのプロセスパラメータを変更することによりリークを低減させることができるが、この変更はしきい値電圧Ｖｔを上昇させ、低電圧動作に悪影響を与えることになる。
【００１３】
リーク電流を低減させるために、プルダウンＮＭＯＳトランジスタのゲート長Ｌを増大させることにより、プルダウンＮＭＯＳトランジスタ２４の抵抗値を上げることができるが、これには、チップ上により多くの領域が必要となり、チップのサイズが大きくなる。ＨＶ生成回路の電流の出力又は強度を上げることもできるが、これにはより大きなポンプ回路が必要となり、この結果チップ上のより多くの領域が必要とされ、チップのサイズが大きくなる。またＨＶ生成回路の強度を上げることにより、より大きな書き込み電流を供給するためのより高いクロック周波数が必要となる可能性がある。
【課題を解決するための手段】
【００１４】
本発明は、１又はそれ以上の高電圧ラッチを有する不揮発性メモリを提供する。個々の高電圧ラッチに含まれる第１のＣＭＯＳインバータは、ＨＶ端子と接地端子との間に接続されるとともに入力端子及び出力端子を有する。個々の高電圧ラッチに含まれる第２のＣＭＯＳインバータは、ＨＶ端子とスイッチノードＣとの間に接続されるとともに入力端子及び出力端子を有する。第２のＣＭＯＳインバータの入力端子及び第１のＣＭＯＳインバータの出力端子は、高電圧ラッチ回路のラッチ入力ノードＡに接続される。ラッチ入力ノードＡには、ＮＭＯＳロード入力ＮＭＯＳトランジスタを介してＤＡＴＡ ＩＮ（データイン）入力端子が接続され、そのゲート端子にＤＡＴＡ ＬＯＡＤ（データロード）信号が供給されて、ＮＭＯＳロード入力ＮＭＯＳトランジスタがオンになり、データビットがラッチ入力ノードＡに取り込まれる。第１のＣＭＯＳインバータの入力端子及び第２のＣＭＯＳ出力端子の出力端子は、ラッチ出力ノードＢに接続される。
【００１５】
本発明は、１又はそれ以上のラッチの１又はそれ以上のスイッチノードＣの全てと接地端子との間に接続されたスイッチング回路も提供する。ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子に低電圧が印可されている場合、スイッチング回路は、１又はそれ以上の第２のＣＭＯＳインバータにＬＯＷ（低）インピーダンスを直列に構成する。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、スイッチング回路は、１又はそれ以上の第２のＣＭＯＳインバータにＨＩＧＨ（高）インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を制限する。スタンバイモードの動作中、ＨＶ端子にＬＯＷ（低）電圧が印可されている場合、スイッチング回路は、第２のＣＭＯＳインバータに高インピーダンスを直列に提供する。
【００１６】
第２のＣＭＯＳインバータは、ＰＭＯＳプルアップトランジスタ及び高電圧低しきい値ＮＭＯＳプルダウントランジスタを含む。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタに直列に接続されたＨＩＧＨ（高）インピーダンスが、パンチスルーにより生じるリーク電流を制限する。
【００１７】
本発明の第１の実施形態及び第２の実施形態では、インピーダンススイッチング回路が、スイッチングノードＣと接地端子との間に共に並列に接続された第１のＮＭＯＳスイッチングトランジスタ及び第２のＮＭＯＳスイッチングトランジスタを含む。ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子にＬＯＷ（低）電圧が印可されている場合、第１のＮＭＯＳスイッチングトランジスタをオンにし、第２のＮＭＯＳスイッチングトランジスタをオンにして、第２のＣＭＯＳインバータにＬＯＷ（低）インピーダンスを直列に提供する。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第２のＮＭＯＳスイッチングトランジスタがオフにされ、第１のＮＭＯＳスイッチングトランジスタがオンにされる。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第１のＮＭＯＳスイッチングトランジスタは、第１のＮＭＯＳスイッチングトランジスタをオンにするのに十分なＬＯＷ ＢＩＡＳ（低バイアス）電圧により必要最低限オンにされる。
【００１８】
本発明の第３の実施形態では、スイッチング回路が第３のＮＭＯＳスイッチングトランジスタを含み、この第３のＮＭＯＳスイッチングトランジスタは、インピーダンス−スイッチノードＣと接地端子との間に接続され、ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中にオンにされて低インピーダンスを提供し、さらにＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、ＬＯＷ ＢＩＡＳ（低バイアス）電圧により必要最低限オンにされて高インピーダンスを提供する。ＬＯＷ ＢＩＡＳ（低バイアス）電圧は、バンドギャップ電圧源に結合される。
【００１９】
本発明の第１の実施形態では、スタンバイ入力信号端子が、第１のＮＭＯＳトランジスタＸ１のゲート端子と、第２のＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子を有する２入力ＮＯＲゲートの一方の入力端子とにインバータを介して接続される。２入力ＮＯＲゲートの他方の入力端子にはＨＶイネーブル信号端子が接続される。
【００２０】
第２の実施形態では、出力端子を有する２入力ＮＯＲゲートが、第２のＭＯＳスイッチングトランジスタのゲート端子に接続される。２入力ＮＯＲゲートの一方の入力端子にはＨＶイネーブル信号端子が接続される。２入力ＮＯＲゲートの他方の入力端子にはスタンバイ入力信号端子が接続される。この第２の実施形態では、第１のＮＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子と、ＨＶイネーブル信号端子に接続された制御端子と、インバータを介してスタンバイ入力信号端子に接続されたゼロ入力端子と、ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子とを有する２入力マルチプレクサを提供する。
【００２１】
第３の実施形態では、第３のＮＭＯＳスイッチングトランジスタＸ１０のゲート端子に接続された出力端子と、ＨＶイネーブル信号端子に接続された制御端子と、インバータを介してスタンバイ入力信号端子に接続されたゼロ入力端子と、ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子とを有する２入力マルチプレクサを提供する。さらなる実施形態では、ＬＯＷ ＢＩＡＳ（低バイアス）電圧がバンドギャップ電圧源に結合される。
【００２２】
１又はそれ以上のラッチ回路用のチャージポンプ回路により、ＨＩＧＨ Ｖｏｌｔａｇｅ ＷＲＩＴＥ（高電圧書き込み）モードの動作中に印可されるＨＩＧＨ（高）電圧が供給される。
【００２３】
本発明は、データを不揮発性メモリに高電圧書き込みするための１又はそれ以上の高電圧ラッチにおいてリーク電流を制限する方法を提供する。１又はそれ以上のラッチの各々に対して、本方法は、ＨＶ端子と接地端子との間に第１のＣＭＯＳインバータを接続することにより、及びＨＶ端子とインピーダンススイッチノードとの間に第２のＣＭＯＳインバータを接続することによりＨＶ端子と接地端子との間にクロスカップルＣＭＯＳラッチを接続するステップと、第２のＣＭＯＳインバータの入力端子及び第１のＣＭＯＳの出力端子をラッチ回路用のラッチ入力ノードＡに接続するステップと、ラッチ入力ノードＡをＮＭＯＳロード入力ＮＭＯＳトランジスタを介してラッチのＤＡＴＡ ＩＮ（データイン）入力端子に接続するステップと、ＮＭＯＳロード入力ＮＭＯＳトランジスタのゲート端子でＬＯＡＤ（ロード）信号を供給して、ＮＭＯＳロード入力ＮＭＯＳトランジスタをオンにするステップと、第１のＣＭＯＳインバータの入力端子及び第２のＣＭＯＳ出力端子の出力端子をラッチ回路用のラッチ出力ノードＢに接続するステップと、インピーダンス−スイッチノードＣと接地端子との間にスイッチング回路を接続するステップと、ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子に低電圧が印可されている場合、第２のＣＭＯＳインバータに低インピーダンスを直列に提供するステップと、ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、第２のＣＭＯＳインバータに高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を防ぐステップとを含む。
【００２４】
本方法は、スタンバイモードの動作中、ＨＶ端子に低電圧が印可されている場合、第２のＣＭＯＳインバータに高インピーダンスを直列に提供するスイッチング回路をさらに含む。本方法はまた、ＰＭＯＳプルアップトランジスタ及び高電圧低しきい値ＮＭＯＳプルダウントランジスタを有する第２のＣＭＯＳインバータと、第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタに直列に接続され、ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、パンチスルーにより生じるリーク電流を制限するＨＩＧＨ（高）インピーダンスとを含む。
【００２５】
本明細書に組み込まれその一部を形成する添付の図面は、本発明の実施形態を例示し、説明部分と共に本発明の原理を説明するためのものである。
【図面の簡単な説明】
【００２６】
【図１】出力端子から地面までのリーク経路を有する従来技術の高電圧ラッチ回路を示す回路図である。
【図２】図１の回路のタイミング図である。
【図３】高電圧ラッチ回路の第１の実施形態を示す回路図である。
【図４】図４、図５、及び図６の回路に適用できるタイミング図である。
【図５】高電圧ラッチ回路の第２の実施形態を示す回路図である。
【図６】高電圧ラッチ回路の第３の実施形態を示す回路図である。
【発明を実施するための形態】
【００２７】
簡潔に言えば、本発明は、不揮発性メモリセルに書き込まれるデータビットを記憶するためのクロスカップルＣＭＯＳ高電圧ラッチを提供するものである。データビットのメモリセルへのプログラミング中又は書き込み中、ラッチには高電圧が印可され、これによりラッチのＮＭＯＳ低しきい値プルダウントランジスタが高電圧にさらされる。プログラミングモードの動作中、高プログラミング電圧にさらされた際にＮＭＯＳトランジスタにおけるリーク電流を制限するために、スイッチング回路がＮＭＯＳトランジスタと地面との間に高インピーダンスを提供する。読み取りモードの動作中、スイッチング回路はＮＭＯＳトランジスタと地面との間に低インピーダンスを提供する。数多くのラッチが並列に接続されるため、これらの累積したリーク電流により、チャージポンプ回路などの電圧源が、不揮発性メモリセルにデータを適切に書き込むだけの十分な高電圧を供給できないほど負荷を受けることになる。
【００２８】
本発明の第１の実施形態
図３は、第１のＣＭＯＳインバータ回路１０２及び第２のＣＭＯＳインバータ回路１０４を含む高電圧ラッチ回路１００の第１の実施形態を示す回路図である。第１のＣＭＯＳインバータ回路１０２は、ＨＶノード１０８に接続されたドレインとラッチ入力ノードＡ１に接続されたソースとを有する第１のプルアップＰＭＯＳトランジスタ１０６を含む。第１のＣＭＯＳインバータ回路１０２はまた、ラッチ入力ノードＡ１に接続されたドレインと接地されたソースとを有する第１のプルダウンＮＭＯＳトランジスタ１１０も含む。第１のプルアップＰＭＯＳトランジスタ１０６のゲート及び第１のプルダウンＮＭＯＳトランジスタ１１０のゲートは共に接続される。
【００２９】
第２のＣＭＯＳインバータ回路１０４は、ＨＶノード１０８に接続されたドレインとデータストレージ出力ノードＢ１に接続されたソースとを有する第２のプルアップＰＭＯＳトランジスタ１１２を含む。第２のＣＭＯＳインバータ回路１０４は、データストレージ出力ノードＢ１に接続されたドレインを有する第２のＮＭＯＳプルダウントランジスタ１１４を含む。第２のプルアップＰＭＯＳトランジスタ１１２のゲート及び第２のプルダウンＮＭＯＳトランジスタ１１４のゲートは共に接続される。第２のプルダウンＮＭＯＳトランジスタ１１４のドレインはスイッチノードＣ１に接続される。スイッチノードＣ１はスイッチング回路１１６を介して接地される。不揮発性メモリは、１又はそれ以上、通常５１２まで又はそれ以上の高電圧ラッチを有する。スイッチング回路１１６は、１又はそれ以上のラッチの１又はそれ以上のスイッチノードＣの全てと接地端子との間に接続される。ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、ＨＶ端子に低電圧が印可されている場合、スイッチング回路１１６は、１又はそれ以上の第２のＣＭＯＳインバータに低インピーダンスを直列に提供する。ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、ＨＶ端子に高電圧が印可されている場合、スイッチング回路１１６は、１又はそれ以上の第２のＣＭＯＳインバータに高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を制限する。スイッチ回路１１６は、多くの高電圧ラッチ回路に接続されているため、大型のトランジスタを使用して高電圧ラッチ回路の全ての結合した電流を処理する。大型のトランジスタは、「フィンガー」と呼ばれる複数のさらに小型のトランジスタに分割されることが多い。スイッチング回路１１６に存在する１又は複数のスイッチングトランジスタはこのようなフィンガーであると考えることができ、これらは例えば、通電容量に関するこれらのトランジスタの相対的な強度を示すＸ１、Ｘ９、Ｘ１０で表される。通常、Ｘ１は相対的に高いチャネルのインピーダンスを有する。Ｘ９及びＸ１０は相対的に低いチャネルのインピーダンスを有する。大きな数字の方が、相対的に大きな通電容量、高いアドミタンス、又は相対的に低いインピーダンスを有している。具体例として、Ｘ９トランジスタは、Ｘ１トランジスタに比べて９倍の強度、又は９分の１のインピーダンスを有している。Ｘ１及びＸ９トランジスタを並列で動作させて、Ｘ１０トランジスタと同等のものを実現することもできる。トランジスタを公称強度よりも低い強度まで必要最低限オンにするバイアス電圧、又は完全な公称強度までオンにするバイアス電圧を印可することにより、特定のトランジスタの強度を制御することもできる。
【００３０】
なお、本発明の様々な好ましい実施形態のうちの様々な実施形態ではＸ１、Ｘ９、Ｘ１０トランジスタを使用しているが、特定用途の要件に応じて様々な他のトランジスタ強度を使用することができる。
【００３１】
第２のＮＭＯＳプルダウントランジスタ１１４のソースは、Ｘ１ＮＭＯＳトランジスタ１１８及びＸ９ＮＭＯＳトランジスタ１１９のドレインに接続される。Ｘ１ＮＭＯＳトランジスタ１１８及びＸ９ＮＭＯＳトランジスタ１１９のソースは共に接地される。Ｘ１ＮＭＯＳトランジスタ１１８のゲートは、入力をＳＴＡＮＤＢＹ（スタンバイ）信号入力端子１２２に接続されたインバータ１２０の出力に接続される。Ｘ９ＮＭＯＳトランジスタ１１９のゲートは、２入力ＮＯＲゲート１２４の出力端子に接続される。２入力ＮＯＲゲート１２４の一方の入力端子は、ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子１２２に接続される。２入力ＮＯＲゲート１２４の他方の入力端子は、ＨＶイネーブル信号入力端子１２６に接続される。
【００３２】
ラッチ入力ノードＡ１は、ロード入力ＮＭＯＳトランジスタ１２８を介してＤＡＴＡ ＩＮ（データイン）端子１３０に接続される。ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２において、データビットをラッチ回路１００に取り込むためのＬＯＡＤ（ロード）信号が供給される。
【００３３】
図４は、図３の高電圧ラッチ回路１００の動作を示すタイミング図である。高電圧ラッチ回路１００は、スタンバイモード、データローディングモード、及び高電圧書き込みモードの３つのモードで動作する。スタンバイモードの動作は、ラッチ回路１００がＨＶノード１０８において低Ｖｄｄ電圧により給電される際に発生する。データローディングモードは、ＤＡＴＡ ＩＮ（データイン）端子１３０における入力データが依然として低Ｖｄｄ電圧で動作するラッチ回路１００に取り込まれる際に発生する。高電圧書き込みモードは、ＨＶノード１０８に高電圧が印可されて不揮発性メモリセルにデータを書き込む際に発生する。
【００３４】
スタンバイモード
スタンバイモードの動作中、ＳＴＡＮＤＢＹ（スタンバイ）信号はＶＤＤ（ＨＩＧＨ（高））レベルとなり、ＨＶイネーブル信号は０（ＬＯＷ（低））レベルとなる。ラッチ入力ノードＡ１及びデータストレージ出力ノードＢ１におけるデータは、ＨＩＧＨ（高）又はＬＯＷ（低）のいずれかとなる。ＨＶノード１０８における電圧レベルはＶＤＤとなる。入力端子１２２のＨＩＧＨ ＳＴＡＮＤＢＹ（高スタンバイ）信号がインバータ１２０で反転され、Ｘ１ＮＭＯＳトランジスタ１１８をオフにする。入力端子１２６におけるＬＯＷ ＨＶ−ＥＮＡＢＬＥ（低ＨＶイネーブル）信号及びノード１２２におけるＨＩＧＨ ＳＴＡＮＤＢＹ（高スタンバイ）信号が、２入力ＮＯＲゲート１２４の出力においてＬＯＷ（低）電圧レベルを生み出して、Ｘ９ＮＭＯＳトランジスタ１１９をオフにする。スタンバイモードの動作では、Ｘ１及びＸ９の両方がオフになる。
【００３５】
スタンバイモードの動作の終了前に、ＳＴＡＮＤＢＹ（スタンバイ）信号はＬＯＷ（低）信号レベルになる。ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子１２２がＬＯＷ（低）電圧になることにより、Ｘ１ＮＭＯＳトランジスタ１１８のゲート端子にＨＩＧＨ（高）信号レベルが発生し、Ｘ１ＮＭＯＳトランジスタ１１８がオンになる。２入力ＮＯＲゲート１２４の入力端子がＬＯＷ（低）信号レベルになることにより、Ｘ９ＮＭＯＳトランジスタ１１９のゲート端子にＨＩＧＨ（高）電圧が発生し、Ｘ９ＮＭＯＳトランジスタ１１９がオンになる。ラッチ入力ノードＡ１及びデータストレージ出力ノードＢ１のデータは以前のＨＩＧＨ（高）又はＬＯＷ（低）レベルのままとなる。Ｘ１及びＸ９トランジスタが両方ともオンになった場合、これらがスイッチノードＣ１のための地面までの低インピーダンス経路を提供するようになる。これにより、高電圧、低しきい値の第２のＮＭＯＳトランジスタ１１４が、高電圧源又は発電機から得た制限されたパンチスルーリーク電流で動作した状態で、ラッチ１００が効果的に動作できるようになる。
【００３６】
データ取込モード
データ取込モードの動作は、ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＶＤＤレベルのＬＯＡＤ（ロード）信号が供給されたときに開始する。このモードの動作では、ＤＡＴＡ ＩＮ（データイン）端子１３０のＬＯＷこのモード（低）入力信号がラッチ入力ノードＡ１に取り込まれる。これにより、データストレージ出力ノードＢ１がＨＩＧＨ ＶＤＤ（高ＶＤＤ）レベルになり、この結果第２のプルアップＰＭＯＳトランジスタ１１２がオンになり、第２のＮＭＯＳプルダウントランジスタ１１４がオフになる。ＤＡＴＡ ＩＮ（データイン）端子１３０にＨＩＧＨ（高）入力信号が存在する場合、第２のプルダウンＮＭＯＳトランジスタがオンになることにより、データストレージ出力ノードＢ１がＬＯＷ（低）レベルになる。
【００３７】
高電圧書き込みモード
高電圧書き込みモードの動作中、入力端子１２２におけるＳＴＡＮＤＢＹ（スタンバイ）電圧はＬＯＷ（低）レベルでオフのままであり、入力端子１２６におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号レベルはＨＩＧＨ（高）レベルにある。インバータ１２０により反転された、端子１２２におけるＬＯＷ ＳＴＡＮＤＢＹ（低スタンバイ）信号レベルは、Ｘ１ＮＭＯＳトランジスタ１８のゲートにおいてＨＩＧＨ（高）レベルを発生させ、Ｘ１ＮＭＯＳトランジスタ１１８をオンにする。ＨＩＧＨ ＨＶ−ＥＮＡＢＬＥ（高ＨＶイネーブル）信号及びＬＯＷ ＳＴＡＮＤＢＹ（低スタンバイ）信号により、２入力ＮＯＲゲート１２４がオフにされ、この結果Ｘ９ＮＭＯＳトランジスタ１１９がオフになる。このモードの動作では、Ｘ１が高インピーダンスとなることによりリーク電流が制限される。
【００３８】
このとき、ＨＶノード１０８に高電圧源が印可され、データストレージ出力ノードＢ１における電圧は、ＨＶノード１０８にかかる電圧に従う。図４は、例えば１５ボルトのＨＶ電圧目標値レベルに上昇するこれら２つの電圧レベルＨＶ及びＢ１を示す図である。
【００３９】
高電圧書き込みモードの動作では、高電圧生成回路がＨＶノード１０８において高電圧を供給する場合、Ｘ１ＮＭＯＳトランジスタ１１８がオンになり、Ｘ９ＮＭＯＳトランジスタ１１９がオフになって、第２のＮＭＯＳプルダウントランジスタ１１４を流れる電流を制限する。この結果、リーク電流が低減され、ＨＶ生成の出力電圧は、不揮発性メモリチップ内の５１２ＨＶラッチ回路の全てからリーク電流により引き下げられることはない。
【００４０】
本発明の第２の実施形態
図５は、高電圧ラッチ回路２００の第２の実施形態を示す回路図であり、第１のＣＭＯＳインバータ回路１０２及び第２のＣＭＯＳインバータ回路１０４などの、図３の構成要素と類似した構成要素には同じ参照文字を付けている。第１のＣＭＯＳインバータ回路１０２は、ＨＶノード１０８に接続されたドレインとラッチ入力ノードＡ２に接続されたソースとを有する第１のプルアップＰＭＯＳトランジスタ１０６を含む。第１のＣＭＯＳインバータ回路１０２はまた、ラッチ入力ノードＡ２に接続されたドレインと接地されたソースとを有する第１のプルダウンＮＭＯＳトランジスタ１１０も含む。第１のプルアップＰＭＯＳトランジスタ１０６のゲート及びプルダウンＮＭＯＳトランジスタ１１０のゲートは共に接続される。
【００４１】
第２のＣＭＯＳインバータ回路１０４は、ＨＶノード１０８に接続されたドレインとデータストレージ出力ノードＢ２に接続されたソースとを有する第２のプルアップＰＭＯＳトランジスタ１１２を含む。第２のＣＭＯＳインバータ回路１０４は、データストレージ出力ノードＢ１に接続されたドレインを有する第２のＮＭＯＳプルダウントランジスタ１１４を含む。第２のプルアップＰＭＯＳトランジスタ１１２のゲート及び第２のプルダウンＮＭＯＳトランジスタ１１４のゲートは共に接続される。
【００４２】
第２のＮＭＯＳプルダウントランジスタ１１４のソースはスイッチノードＣ２に接続され、スイッチング回路２１０を介して接地される。スイッチノードＣ２は、接地したソースを有するＸ１０ＮＭＯＳトランジスタ２１１のドレインに接続される。Ｘ１０ＮＭＯＳトランジスタ２１１のゲートは２入力マルチプレクサ２１２の出力端子に接続され、マルチプレクサ制御端子２１４に供給されるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）制御信号により制御される。端子２１６にＳＴＡＮＤＢＹ（スタンバイ）信号が提供され、インバータ２１８により反転される。反転されたＳＴＡＮＤＢＹ（スタンバイ）信号が、２入力マルチプレクサ２１２の０入力端子に印加される。例えばバンドギャップ回路などの中間電圧のソースから得られるバイアス電圧が、２入力マルチプレクサ２１２の１入力端子に印可される。中間電圧は、Ｘ１０ＮＭＯＳトランジスタ２１１をオンにするのに十分な高さではあるが、Ｘ１０ＮＭＯＳトランジスタ２１１を通る電流の流れを制限するに足りるほどの低さである。
【００４３】
図４のタイミング図を図５にも適用して、図５の高電圧ラッチ回路２００の動作を示す。高電圧ラッチ回路２００は、スタンバイモード、データ取込モード、及び高電圧書き込みモードの３つのモードで動作する。スタンバイモードの動作は、ラッチ回路２００がＨＶノード１０８において低Ｖｄｄ電圧により給電される際に発生する。データ取込モードは、ＤＡＴＡ ＩＮ（データイン）端子１３０における入力データが依然として低Ｖｄｄ電圧で動作するラッチ回路２００に取り込まれる際に発生する。高電圧書き込みモードは、ＨＶノード１０８に高電圧が印可されて不揮発性メモリセルにデータを書き込む際に発生する。
【００４４】
スタンバイモード
スタンバイモードの動作中、端子２１６のＳＴＡＮＤＢＹ（スタンバイ）信号はＶＤＤ（ＨＩＧＨ（高））レベルとなり、端子２１４のマルチプレクサ制御ＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号は０（ＬＯＷ（低））レベルとなる。ラッチ入力ノードＡ１及びデータストレージ出力ノードＢ１におけるデータは、ＨＩＧＨ（高）又はＬＯＷ（低）のいずれかとなる。ＨＶノード１０８における電圧レベルはＶＤＤとなる。入力端子１２２のＨＩＧＨ ＳＴＡＮＤＢＹ（高スタンバイ）信号がインバータ２１８で反転され、Ｘ１０ＮＭＯＳトランジスタ２１１をオフにする。端子２１６におけるＳＴＡＮＤＢＹ（スタンバイ）信号がＬＯＷ（低）レベルとなり、端子２１４におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号が依然としてＬＯＷ（低）のままである場合、インバータ２１８は、マルチプレクサ２１２を介してＨＩＧＨ（高）信号レベルを供給し、Ｘ１０ＮＭＯＳトランジスタ２１１をオンにする。
【００４５】
データ取込モード
データ取込モードの動作は、ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＶＤＤレベルのＬＯＡＤ（ロード）信号が供給されたときに開始する。このモードの動作では、ＤＡＴＡ ＩＮ（データイン）端子１３０のＬＯＷこのモード（低）入力信号がラッチ入力ノードＡ２に取り込まれる。これにより、データストレージ出力ノードＢ２がＨＩＧＨ ＶＤＤ（高ＶＤＤ）レベルになり、この結果第２のプルアップＰＭＯＳトランジスタ１１２がオンになり、第２のＮＭＯＳプルダウントランジスタ１１４がオフになる。
【００４６】
高電圧書き込みモード
高電圧書き込みモードの動作中、マルチプレクサ２１２の入力端子１２６におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号レベルはＨＩＧＨ（高）レベルにあり、これにより、Ｘ１０ＮＭＯＳトランジスタ２１１のゲートに印可される端子２２０におけるバイアス電圧が選択される。バイアス電圧は、例えばバンドギャップ回路から中間電圧レベルで供給される。中間電圧レベルは、Ｘ１０ＮＭＯＳトランジスタ２１１を最低限オンにするのに十分な高さではあるが、Ｘ１０ＮＭＯＳトランジスタ２１１を流れる電流を制限するに足りるほどの低さである。このモードの動作では、Ｘ１０ＮＭＯＳトランジスタが相対的に高いインピーダンス状態にあることにより、リーク電流が制限される。
【００４７】
このとき、ＨＶノード１０８に高電圧源が印可され、データストレージ出力ノードＢ２における電圧は、ＨＶノード１０８にかかる電圧に従う。図４は、例えば１５ボルトのＨＶ電圧目標値レベルに上昇するこれら２つの電圧レベルを示す図である。
【００４８】
＠ この結果、リーク電流が低減され、ＨＶ生成の出力電圧は、不揮発性メモリチップ内の５１２ＨＶラッチ回路の全てからリーク電流により引き下げられることはない。
【００４９】
図１に関して前述したように、高電圧書き込みモードの動作に不揮発性チップを使用しない場合、例えば３ボルトのＶｄｄ論理回路電源電圧がＨＶノード１０８に供給されて、高電圧ラッチを形成する２つのインバータ１０２、１０４に給電を行う。高電圧書き込みモードの動作に不揮発性チップを実際に使用する場合、例えば１５ボルトの高電圧電源がＨＶノード１８に供給される。高電圧は、例えばチップ上に設けられたチャージポンプ回路などの高電圧生成回路から供給される。
【００５０】
本発明の第３の実施形態
図６は、高電圧ラッチ回路３００の第３の実施形態を示す回路図であり、第１のＣＭＯＳインバータ回路１０２及び第２のＣＭＯＳインバータ回路１０４などの類似する構成要素には同じ参照文字を付けている。第１のＣＭＯＳインバータ回路１０２は、ＨＶノード１０８に接続されたドレインとラッチ入力ノードＡ３に接続されたソースとを有する第１のプルアップＰＭＯＳトランジスタ１０６を含む。第１のＣＭＯＳインバータ回路１０２はまた、ラッチ入力ノードＡ３に接続されたドレインと接地されたソースとを有する第１のプルダウンＮＭＯＳトランジスタ１１０も含む。第１のプルアップＰＭＯＳトランジスタ１０６のゲート及びプルダウンＮＭＯＳトランジスタ１１０のゲートは共に接続される。
【００５１】
第２のＣＭＯＳインバータ回路１０４は、ＨＶノード１０８に接続されたドレインとデータストレージ出力ノードＢ３に接続されたソースとを有する第２のプルアップＰＭＯＳトランジスタ１１２を含む。第２のＣＭＯＳインバータ回路１０４は、データストレージ出力ノードＢ１に接続されたドレインを有する第２のＮＭＯＳプルダウントランジスタ１１４を含む。第２のプルアップＰＭＯＳトランジスタ１１２のゲート及び第２のプルダウンＮＭＯＳトランジスタ１１４のゲートは共に接続される。
【００５２】
ラッチ入力ノードＡ３は、ロード入力ＮＭＯＳトランジスタ１２８を介してＤＡＴＡ ＩＮ（データイン）端子１３０に接続される。ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＬＯＡＤ（ロード）信号が供給される。
【００５３】
第２のＮＭＯＳプルダウントランジスタ１１４のソースはスイッチノードＣ３に接続され、スイッチング回路３１６を介して接地される。スイッチノードＣ３は、Ｘ１ＮＭＯＳトランジスタ３１８のドレイン及びＸ９ＮＭＯＳトランジスタ３１９のドレインに接続される。Ｘ１ＮＭＯＳトランジスタ３１６のソース及びＸ９ＮＭＯＳトランジスタ３１８のソースは共に接地される。
【００５４】
Ｘ１ＮＭＯＳトランジスタ３１８のゲートは、「１」入力端子３２２をＢＩＡＳ ＶＯＬＴＡＧＥ（バイアス電圧）に接続されたマルチプレクサ３２０の出力部に接続される。
【００５５】
マルチプレクサ３２０の「０」入力端子３２４は、インバータ３２６を介してＳＴＡＮＤＢＹ（スタンバイ）入力端子３２８に接続される。
【００５６】
２入力マルチプレクサ３２０のための制御信号が、ＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号端子３３０から供給される。
【００５７】
Ｘ９ＮＭＯＳトランジスタ３１８のゲート端子は、２入力ＮＯＲゲート３３２の出力端子に接続される。２入力ＮＯＲゲート３３２の一方の入力端子は、ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子３２８に接続される。２入力ＮＯＲゲート３３２の他方の入力端子は、ＨＶイネーブル信号入力端子３３０に接続される。
【００５８】
ラッチ入力ノードＡ３は、ロード入力ＮＭＯＳトランジスタ１２８を介してＤＡＴＡ ＩＮ（データイン）端子１３０に接続される。ロード入力ＮＭＯＳトランジスタ１２８のゲート端子１３２においてＬＯＡＤ（ロード）信号が供給される。
【００５９】
図４のタイミング図を図６にも適用して、図６の高電圧ラッチ回路３００の動作を示す。高電圧ラッチ回路２００は、スタンバイモード、データ取込モード、及び高電圧書き込みモードの３つのモードで動作する。スタンバイモードの動作は、ラッチ回路３００がＨＶノード１０８において低Ｖｄｄ電圧により給電される際に発生する。データ取込モードは、ＤＡＴＡ ＩＮ（データイン）端子１３０における入力データが依然として低Ｖｄｄ電圧で動作するラッチ回路３００に取り込まれる際に発生する。高電圧書き込みモードは、ＨＶノード１０８に高電圧が印可されて不揮発性メモリセルにデータを書き込む際に発生する。
【００６０】
スタンバイモード
スタンバイモードの動作中、ＳＴＡＮＤＢＹ（スタンバイ）信号はＶＤＤ（ＨＩＧＨ（高））レベルとなり、ＨＶイネーブル信号は０（ＬＯＷ（低））レベルとなる。これにより、２入力ＮＯＲゲート３３２の出力端子においてＬＯＷ（低）信号が供給されて、Ｘ９ＮＭＯＳトランジスタ３１９がオフになる。
【００６１】
ＬＯＷ ＨＶ−ＥＮＡＢＬＥ（低ＨＶイネーブル）は、２入力マルチプレクサを制御して、マルチプレクサ３２０の「０」入力端子３２４における入力信号を選択する。ＨＩＧＨ（高）レベルのＳＴＡＮＤＢＹ（スタンバイ）信号により、「０」入力端子３２４においてＬＯＷ（低）信号が生み出され、２入力マルチプレクサを介してＸ１ＮＭＯＳトランジスタ３１８のゲートへ送られる。
【００６２】
スタンバイモードの動作では、Ｘ１及びＸ９の両方がオフになる。
【００６３】
スタンバイモードの動作が終了する直前に、ＳＴＡＮＤＢＹ（スタンバイ）信号がＬＯＷ（低）信号レベルになる。端子３２８における低電圧及び端子３３０における低電圧により、２入力ＮＯＲゲート３３２が、Ｘ９ＮＭＯＳトランジスタ３１９のゲート端子においてＨＩＧＨ（高）信号レベルを生み出し、このＨＩＧＨ（高）信号レベルがＸ９ＮＭＯＳトランジスタ３１８をオンにする。
【００６４】
データ取込モード
データ取込モードの動作は、ＬＯＡＤ（ロード）信号がＶＤＤレベルになったときに開始する。ＬＯＷ ＩＮ（低イン）信号により、端子Ａ３においてＬＯＷ（低）レベル信号が、及び端子Ｂ３においてＶＤＤ ＨＩＧＨ（高）信号が生み出される。このモードでは、ＤＡＴＡ ＩＮ（データイン）端子１３０における低入力信号がラッチ入力ノードＡ３に取り込まれる。これにより、データストレージ出力ノードＢ３がＨＩＧＨ ＶＤＤ（高ＶＤＤ）レベルになり、この結果第２のプルアップＰＭＯＳトランジスタ１１２がオンになり、第２のＮＭＯＳプルダウントランジスタ１１４がオフになる。
【００６５】
高電圧書き込みモード
高電圧書き込みモードの動作中、入力端子３２８におけるＳＴＡＮＤＢＹ（スタンバイ）電圧はＬＯＷ（低）レベルにあり、入力端子３３０におけるＨＶ−ＥＮＡＢＬＥ（ＨＶイネーブル）信号レベルはＨＩＧＨ（高）レベルにある。これにより、２入力ＮＯＲゲート３３２の出力端子においてＬＯＷ（低）信号レベルが生み出されて、Ｘ９ＮＭＯＳトランジスタ３１９がオフになる。
【００６６】
入力端子３３０におけるＨＩＧＨ ＨＶ−ＥＮＡＢＬＥ（高ＨＶイネーブル）信号は、２入力マルチプレクサ３２０を制御して、例えばバンドギャップ回路から中間電圧レベルで供給されるバイアスに接続された「１」入力端子３２２を選択する。中間レベルは、Ｘ１ＮＭＯＳトランジスタ３１８を最低限オンにするのに十分な高さではあるが、Ｘ１ＮＭＯＳトランジスタ３１８を流れる電流を制限するに足りるほどの低さである。
【００６７】
＠ このモードの動作では、Ｘ１ＮＭＯＳトランジスタ３１８が高インピーダンスとなることによりリーク電流が制限される。
【００６８】
このとき、ＨＶノード１０８に高電圧源が印可され、データストレージ出力ノードＢ３における電圧は、ＨＶノード１０８にかかる電圧に従う。図４は、例えば１５ボルトのＨＶ電圧目標値レベルに上昇するこれら２つの電圧レベルを示す図である。
【００６９】
高電圧書き込みモードの動作では、高電圧生成回路がＨＶノード１０８において高電圧を供給する場合、Ｘ１ＮＭＯＳトランジスタ３１８がオンになり、Ｘ９ＮＭＯＳトランジスタ３１９がオフになって、第２のＮＭＯＳプルダウントランジスタ１１４を流れる電流を制限する。この結果、リーク電流が低減され、ＨＶ生成の出力電圧は、不揮発性メモリチップ内の５１２ＨＶラッチ回路の全てからリーク電流により引き下げられることはない。
【００７０】
本発明による不揮発性メモリは多くの高電圧ラッチを有し、これらのラッチは、スタンバイモードの動作、データ取込動作、及び高電圧書き込みモードの動作を含む３つのモードの動作を有する。個々の高電圧ラッチは、ＨＶ端子、接地端子、ＤＡＴＡ ＩＮ（データイン）入力端子、ラッチ入力ノードＡ、及びラッチ出力ノードＢを有する。個々の高電圧ラッチはまた、スイッチング回路を介してクロスカップルＣＭＯＳインバータの１つのレッグに接続され、接地されたスイッチノードＣも含む。動作の書き込みモード中、スイッチング回路は高インピーダンスを提供して、ラッチ全域にわたる高電圧により生じる、クロスカップルＣＭＯＳインバータのレッグを通過するリーク電流を制限する。
【００７１】
例示及び説明を目的として本発明の特定の実施形態についての前述の説明を示してきた。これらは、全てを網羅すること、或いは開示した厳密な形態に本発明を限定することを意図したものではなく、上記の教示に照らして、明らかに多くの修正及び変更が可能である。実施形態は、本発明の原理及びその実施可能な応用を最も良く説明するため、及び当業者が、本発明及び企図する特定の使用に適した様々な修正を加えた様々な実施形態を最大に利用できるようになるために選択し、説明したものである。本発明の範囲は、添付の特許請求の範囲及びその同等物により定められるものである。
【符号の説明】
【００７２】
１００ 高電圧ラッチ回路
１０２ 第１のＣＭＯＳインバータ回路
１０４ 第２のＣＭＯＳインバータ回路
１０６ 第１のプルアップＰＭＯＳトランジスタ
１０８ ＨＶノード
１１０ 第１のプルダウンＮＭＯＳトランジスタ
１１２ 第２のプルアップＰＭＯＳトランジスタ
１１４ 第２のプルダウンＮＭＯＳトランジスタ
１１６ スイッチング回路
１１８ Ｘ１ＮＭＯＳトランジスタ
１１９ Ｘ９ＮＭＯＳトランジスタ
１２０ インバータ
１２２ ＳＴＡＮＤＢＹ（スタンバイ）信号入力端子
１２４ ２入力ＮＯＲゲート
１２６ ＨＶイネーブル信号入力端子
１２８ ロード入力ＮＭＯＳトランジスタ
１３０ ＤＡＴＡ ＩＮ（データイン）端子
１３２ ゲート端子
【特許請求の範囲】
【請求項１】
１又はそれ以上の高電圧ＣＭＯＳラッチを有する不揮発性メモリであって、個々の高電圧ＣＭＯＳラッチは、
ＨＶ端子と接地端子との間に接続されるとともに、入力端子及び出力端子を有する第１のＣＭＯＳインバータと、
前記ＨＶ端子とスイッチノードＣとの間に接続されるとともに、入力端子及び出力端子を有する第２のＣＭＯＳインバータと、
を備え、
前記第２のＣＭＯＳインバータの入力端子及び前記第１のＣＭＯＳインバータの出力端子は、前記高電圧ラッチ回路のためのラッチ入力ノードＡに接続され、
ＮＭＯＳロード入力ＮＭＯＳトランジスタを介して前記ラッチ入力ノードＡに接続されたＤＡＴＡ ＩＮ（データイン）入力端子が設けられ、前記ＮＭＯＳロード入力ＮＭＯＳトランジスタのゲート端子においてＤＡＴＡ ＬＯＡＤ（データロード）信号が供給されて、前記ＮＭＯＳロード入力ＮＭＯＳトランジスタがオンにされ、
前記第１のＣＭＯＳインバータの入力端子及び前記第２のＣＭＯＳ出力端子の出力端子はラッチ出力ノードＢに接続され、さらに、
前記１又はそれ以上のラッチの１又はそれ以上のスイッチノードＣの全てと前記接地端子との間に接続されたスイッチング回路を備え、
ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、前記ＨＶ端子に低電圧が印可されているときに、前記スイッチング回路は、前記１又はそれ以上の第２のＣＭＯＳインバータに低インピーダンスを直列に提供し、
ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されているときに、前記スイッチング回路は、前記１又はそれ以上の第２のＣＭＯＳインバータに高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を制限する、
ことを特徴とする不揮発性メモリ。
【請求項２】
スタンバイモードの動作中、前記ＨＶ端子に低電圧が印可されているときに、前記スイッチング回路は、前記第２のＣＭＯＳインバータに高インピーダンスを直列に提供する、
ことを特徴とする請求項１に記載の不揮発性メモリのラッチ回路。
【請求項３】
ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記第２のＣＭＯＳインバータは、ＰＭＯＳプルアップトランジスタと、高電圧低しきい値ＮＭＯＳプルダウントランジスタを含み、前記ＨＶ端子に高電圧が印可されている場合、前記第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタに直列に接続された前記高インピーダンスにより、パンチスルーにより生じるリーク電流が制限される、
ことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項４】
前記インピーダンススイッチング回路は、相対的に高いチャネルインピーダンスを有する第１のＮＭＯＳスイッチングトランジスタと、相対的に低いチャネルインピーダンスを有する第２のＮＭＯＳスイッチングトランジスタとを含み、これらの両方は、前記スイッチノードＣと前記接地端子との間に並列に接続される、
ことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項５】
ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、前記ＨＶ端子に低電圧が印可されている場合、前記第１のＮＭＯＳスイッチングトランジスタがオンになり、前記第２のＮＭＯＳスイッチングトランジスタがオンになって、前記第２のＣＭＯＳインバータに前記低インピーダンスを直列に提供する、
ことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項６】
前記ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記第２のＮＭＯＳスイッチングトランジスタがオフになり、前記第１のＮＭＯＳトランジスタＸ１がオンになって、前記第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタからのリーク電流を制限する、
ことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項７】
前記ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記第１のＮＭＯＳトランジスタＸ１は、前記第１のＮＭＯＳスイッチングトランジスタをオンにするのに十分な電圧により必要最低限オンになる、
ことを特徴とする請求項６に記載の不揮発性メモリ。
【請求項８】
前記スイッチング回路は第３のＮＭＯＳスイッチングトランジスタを含み、該第３のＮＭＯＳスイッチングトランジスタは、前記スイッチノードＣと前記接地端子との間に接続され、ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中にオンになって低インピーダンスを提供し、前記ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、低バイアス電圧により必要最低限オンになって高チャネルインピーダンスを提供する、
ことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項９】
前記低バイアス電圧は、バンドギャップ電圧源に結合される、
ことを特徴とする請求項８に記載の不揮発性メモリ。
【請求項１０】
インバータを介して前記第１のＮＭＯＳトランジスタＸ１のゲート端子に接続されるとともに、前記第２のＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子を有する２入力ＮＯＲゲートの一方の入力端子に接続されたスタンバイ入力信号端子と、前記２入力ＮＯＲゲートの他方の入力端子に接続されたＨＶイネーブル信号端子と、
を含むことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項１１】
前記第２のＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子を有する２入力ＮＯＲゲートと、
前記２入力ＮＯＲゲートの一方の入力端子に接続されたＨＶイネーブル信号端子と、
前記２入力ＮＯＲゲートの別の入力端子に接続されたスタンバイ入力信号端子と、
２入力マルチプレクサと、
を含み、前記２入力マルチプレクサは、
前記第１のＮＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子と、
前記ＨＶイネーブル信号端子に接続された制御端子と、
インバータを介して前記スタンバイ入力信号端子に接続されているゼロ入力端子と、
ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子と、
を有する、
ことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項１２】
前記第３のＮＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子と、
前記ＨＶイネーブル信号端子に接続された制御端子と、
インバータを介して前記スタンバイ入力信号端子に接続されたゼロ入力端子と、
ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子と、
を有する２入力マルチプレクサを含む、
ことを特徴とする請求項８に記載の不揮発性メモリ。
【請求項１３】
前記ＬＯＷ ＢＩＡＳ（低バイアス）電圧は、バンドギャップ電圧源に結合される、
ことを特徴とする請求項１２に記載の不揮発性メモリ。
【請求項１４】
高電圧書き込みモードの動作中に印可される前記高電圧は、前記１又はそれ以上のラッチ回路のためのチャージポンプ回路により供給される、
ことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項１５】
不揮発性メモリへのデータの高電圧書き込みに使用する１又はそれ以上の高電圧ラッチにおけるリーク電流を制限する方法であって、前記１又はそれ以上のラッチの各々に対して、
ＨＶ端子と接地端子との間に第１のＣＭＯＳインバータを接続するとともに、及び前記ＨＶ端子とインピーダンススイッチノードとの間に第２のＣＭＯＳインバータを接続することにより、ＨＶ端子と接地端子との間にクロスカップルＣＭＯＳラッチを接続するステップと、
前記第２のＣＭＯＳインバータの入力端子及び前記第１のＣＭＯＳの出力端子を前記ラッチ回路のためのラッチ入力ノードＡに接続するステップと、
前記ラッチ入力ノードＡをＮＭＯＳロード入力ＮＭＯＳトランジスタを介して前記ラッチのＤＡＴＡ ＩＮ（データイン）入力端子に接続するステップと、
前記ＮＭＯＳロード入力ＮＭＯＳトランジスタのゲート端子においてＬＯＡＤ（ロード）信号を供給し、前記ＮＭＯＳロード入力ＮＭＯＳトランジスタをオンにするステップと、
前記第１のＣＭＯＳインバータの入力端子及び前記第２のＣＭＯＳ出力端子の出力端子を前記ラッチ回路のためのラッチ出力ノードＢに接続するステップと、
前記インピーダンススイッチノードＣと前記接地端子との間にスイッチング回路を接続するステップと、
ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、前記ＨＶ端子に低電圧が印可されている場合、前記第２のＣＭＯＳインバータに前記スイッチング回路により低インピーダンスを直列に提供するステップと、
ＨＩＧＨ ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記第２のＣＭＯＳインバータに前記スイッチング回路により高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を防ぐステップと、
を含むことを特徴とする方法。
【請求項１６】
スタンバイモードの動作中、前記ＨＶ端子に低電圧が印可されている場合、前記第２のＣＭＯＳインバータに高インピーダンスを直列に提供する前記スイッチング回路を含む、
ことを特徴とする請求項１５に記載の方法。
【請求項１７】
ＰＭＯＳプルアップトランジスタ及び高電圧低しきい値ＮＭＯＳプルダウントランジスタを有する前記第２のＣＭＯＳインバータと、
ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記高電圧低しきい値ＮＭＯＳプルダウントランジスタのパンチスルーにより生じるリーク電流を制限する前記第２のＣＭＯＳインバータの前記低しきい値ＮＭＯＳプルダウントランジスタに直列に接続された前記高インピーダンスと、
を含むことを特徴とする請求項１５に記載の方法。
【請求項１】
１又はそれ以上の高電圧ＣＭＯＳラッチを有する不揮発性メモリであって、個々の高電圧ＣＭＯＳラッチは、
ＨＶ端子と接地端子との間に接続されるとともに、入力端子及び出力端子を有する第１のＣＭＯＳインバータと、
前記ＨＶ端子とスイッチノードＣとの間に接続されるとともに、入力端子及び出力端子を有する第２のＣＭＯＳインバータと、
を備え、
前記第２のＣＭＯＳインバータの入力端子及び前記第１のＣＭＯＳインバータの出力端子は、前記高電圧ラッチ回路のためのラッチ入力ノードＡに接続され、
ＮＭＯＳロード入力ＮＭＯＳトランジスタを介して前記ラッチ入力ノードＡに接続されたＤＡＴＡ ＩＮ（データイン）入力端子が設けられ、前記ＮＭＯＳロード入力ＮＭＯＳトランジスタのゲート端子においてＤＡＴＡ ＬＯＡＤ（データロード）信号が供給されて、前記ＮＭＯＳロード入力ＮＭＯＳトランジスタがオンにされ、
前記第１のＣＭＯＳインバータの入力端子及び前記第２のＣＭＯＳ出力端子の出力端子はラッチ出力ノードＢに接続され、さらに、
前記１又はそれ以上のラッチの１又はそれ以上のスイッチノードＣの全てと前記接地端子との間に接続されたスイッチング回路を備え、
ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、前記ＨＶ端子に低電圧が印可されているときに、前記スイッチング回路は、前記１又はそれ以上の第２のＣＭＯＳインバータに低インピーダンスを直列に提供し、
ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されているときに、前記スイッチング回路は、前記１又はそれ以上の第２のＣＭＯＳインバータに高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を制限する、
ことを特徴とする不揮発性メモリ。
【請求項２】
スタンバイモードの動作中、前記ＨＶ端子に低電圧が印可されているときに、前記スイッチング回路は、前記第２のＣＭＯＳインバータに高インピーダンスを直列に提供する、
ことを特徴とする請求項１に記載の不揮発性メモリのラッチ回路。
【請求項３】
ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記第２のＣＭＯＳインバータは、ＰＭＯＳプルアップトランジスタと、高電圧低しきい値ＮＭＯＳプルダウントランジスタを含み、前記ＨＶ端子に高電圧が印可されている場合、前記第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタに直列に接続された前記高インピーダンスにより、パンチスルーにより生じるリーク電流が制限される、
ことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項４】
前記インピーダンススイッチング回路は、相対的に高いチャネルインピーダンスを有する第１のＮＭＯＳスイッチングトランジスタと、相対的に低いチャネルインピーダンスを有する第２のＮＭＯＳスイッチングトランジスタとを含み、これらの両方は、前記スイッチノードＣと前記接地端子との間に並列に接続される、
ことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項５】
ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、前記ＨＶ端子に低電圧が印可されている場合、前記第１のＮＭＯＳスイッチングトランジスタがオンになり、前記第２のＮＭＯＳスイッチングトランジスタがオンになって、前記第２のＣＭＯＳインバータに前記低インピーダンスを直列に提供する、
ことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項６】
前記ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記第２のＮＭＯＳスイッチングトランジスタがオフになり、前記第１のＮＭＯＳトランジスタＸ１がオンになって、前記第２のＣＭＯＳインバータの低しきい値ＮＭＯＳプルダウントランジスタからのリーク電流を制限する、
ことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項７】
前記ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記第１のＮＭＯＳトランジスタＸ１は、前記第１のＮＭＯＳスイッチングトランジスタをオンにするのに十分な電圧により必要最低限オンになる、
ことを特徴とする請求項６に記載の不揮発性メモリ。
【請求項８】
前記スイッチング回路は第３のＮＭＯＳスイッチングトランジスタを含み、該第３のＮＭＯＳスイッチングトランジスタは、前記スイッチノードＣと前記接地端子との間に接続され、ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中にオンになって低インピーダンスを提供し、前記ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、低バイアス電圧により必要最低限オンになって高チャネルインピーダンスを提供する、
ことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項９】
前記低バイアス電圧は、バンドギャップ電圧源に結合される、
ことを特徴とする請求項８に記載の不揮発性メモリ。
【請求項１０】
インバータを介して前記第１のＮＭＯＳトランジスタＸ１のゲート端子に接続されるとともに、前記第２のＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子を有する２入力ＮＯＲゲートの一方の入力端子に接続されたスタンバイ入力信号端子と、前記２入力ＮＯＲゲートの他方の入力端子に接続されたＨＶイネーブル信号端子と、
を含むことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項１１】
前記第２のＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子を有する２入力ＮＯＲゲートと、
前記２入力ＮＯＲゲートの一方の入力端子に接続されたＨＶイネーブル信号端子と、
前記２入力ＮＯＲゲートの別の入力端子に接続されたスタンバイ入力信号端子と、
２入力マルチプレクサと、
を含み、前記２入力マルチプレクサは、
前記第１のＮＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子と、
前記ＨＶイネーブル信号端子に接続された制御端子と、
インバータを介して前記スタンバイ入力信号端子に接続されているゼロ入力端子と、
ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子と、
を有する、
ことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項１２】
前記第３のＮＭＯＳスイッチングトランジスタのゲート端子に接続された出力端子と、
前記ＨＶイネーブル信号端子に接続された制御端子と、
インバータを介して前記スタンバイ入力信号端子に接続されたゼロ入力端子と、
ＬＯＷ ＢＩＡＳ（低バイアス）電圧の供給を受けるバイアス電圧入力端子に接続された１入力端子と、
を有する２入力マルチプレクサを含む、
ことを特徴とする請求項８に記載の不揮発性メモリ。
【請求項１３】
前記ＬＯＷ ＢＩＡＳ（低バイアス）電圧は、バンドギャップ電圧源に結合される、
ことを特徴とする請求項１２に記載の不揮発性メモリ。
【請求項１４】
高電圧書き込みモードの動作中に印可される前記高電圧は、前記１又はそれ以上のラッチ回路のためのチャージポンプ回路により供給される、
ことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項１５】
不揮発性メモリへのデータの高電圧書き込みに使用する１又はそれ以上の高電圧ラッチにおけるリーク電流を制限する方法であって、前記１又はそれ以上のラッチの各々に対して、
ＨＶ端子と接地端子との間に第１のＣＭＯＳインバータを接続するとともに、及び前記ＨＶ端子とインピーダンススイッチノードとの間に第２のＣＭＯＳインバータを接続することにより、ＨＶ端子と接地端子との間にクロスカップルＣＭＯＳラッチを接続するステップと、
前記第２のＣＭＯＳインバータの入力端子及び前記第１のＣＭＯＳの出力端子を前記ラッチ回路のためのラッチ入力ノードＡに接続するステップと、
前記ラッチ入力ノードＡをＮＭＯＳロード入力ＮＭＯＳトランジスタを介して前記ラッチのＤＡＴＡ ＩＮ（データイン）入力端子に接続するステップと、
前記ＮＭＯＳロード入力ＮＭＯＳトランジスタのゲート端子においてＬＯＡＤ（ロード）信号を供給し、前記ＮＭＯＳロード入力ＮＭＯＳトランジスタをオンにするステップと、
前記第１のＣＭＯＳインバータの入力端子及び前記第２のＣＭＯＳ出力端子の出力端子を前記ラッチ回路のためのラッチ出力ノードＢに接続するステップと、
前記インピーダンススイッチノードＣと前記接地端子との間にスイッチング回路を接続するステップと、
ＩＮＰＵＴ ＤＡＴＡ ＬＯＡＤ（入力データロード）モードの動作中、前記ＨＶ端子に低電圧が印可されている場合、前記第２のＣＭＯＳインバータに前記スイッチング回路により低インピーダンスを直列に提供するステップと、
ＨＩＧＨ ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記第２のＣＭＯＳインバータに前記スイッチング回路により高インピーダンスを直列に提供して、パンチスルーにより生じるリーク電流を防ぐステップと、
を含むことを特徴とする方法。
【請求項１６】
スタンバイモードの動作中、前記ＨＶ端子に低電圧が印可されている場合、前記第２のＣＭＯＳインバータに高インピーダンスを直列に提供する前記スイッチング回路を含む、
ことを特徴とする請求項１５に記載の方法。
【請求項１７】
ＰＭＯＳプルアップトランジスタ及び高電圧低しきい値ＮＭＯＳプルダウントランジスタを有する前記第２のＣＭＯＳインバータと、
ＨＩＧＨ−ＶＯＬＴＡＧＥ ＷＲＩＴＥ（高電圧書き込み）モードの動作中、前記ＨＶ端子に高電圧が印可されている場合、前記高電圧低しきい値ＮＭＯＳプルダウントランジスタのパンチスルーにより生じるリーク電流を制限する前記第２のＣＭＯＳインバータの前記低しきい値ＮＭＯＳプルダウントランジスタに直列に接続された前記高インピーダンスと、
を含むことを特徴とする請求項１５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００９−５４４１０９（Ｐ２００９−５４４１０９Ａ）
【公表日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００９−５１９５７４（Ｐ２００９−５１９５７４）
【出願日】平成１９年６月２２日（２００７．６．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０７１９４１
【国際公開番号】ＷＯ２００８／００８６１３
【国際公開日】平成２０年１月１７日（２００８．１．１７）
【出願人】（５９１２２５５２３）アトメル・コーポレイション (57)
【氏名又は名称原語表記】ＡＴＭＥＬ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成１９年６月２２日（２００７．６．２２）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０７１９４１
【国際公開番号】ＷＯ２００８／００８６１３
【国際公開日】平成２０年１月１７日（２００８．１．１７）
【出願人】（５９１２２５５２３）アトメル・コーポレイション (57)
【氏名又は名称原語表記】ＡＴＭＥＬ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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