位相同期ループ回路、半導体集積回路、電子機器、位相同期ループ回路の制御方法
【課題】位相同期ループ回路において、制御応答の改善や消費電力の低減を図る。
【解決手段】発振器制御部２５５と分周器制御部２５７は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、ループフィルタ電圧に基づいて比例関係を持って連動して変化するようにする。発振部２１０と分周部２２０が引込み過程およびロック時の双方において連動した動作をする。引込み過程およびロック時の双方における任意のループフィルタ電圧に対応する分周部２２０の最高動作周波数が発振部２１０の発振出力信号の周波数よりも常に高くなるように各制御信号の関係を設定する。ロック時の分周制御信号は、引込み過程における発振部２１０の発振出力信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部２２０に自動的に設定するようになる。このことにより、ロック時の電力消費を低減できる。
【解決手段】発振器制御部２５５と分周器制御部２５７は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、ループフィルタ電圧に基づいて比例関係を持って連動して変化するようにする。発振部２１０と分周部２２０が引込み過程およびロック時の双方において連動した動作をする。引込み過程およびロック時の双方における任意のループフィルタ電圧に対応する分周部２２０の最高動作周波数が発振部２１０の発振出力信号の周波数よりも常に高くなるように各制御信号の関係を設定する。ロック時の分周制御信号は、引込み過程における発振部２１０の発振出力信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部２２０に自動的に設定するようになる。このことにより、ロック時の電力消費を低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ(ＰＬＬ：Phase Locked Loop) 回路、半導体集積回路、電子機器、位相同期ループ回路の制御方法に関する。より詳細には、位相同期ループ回路における制御応答の改善に関する。
【背景技術】
【０００２】
電子機器においては、位相同期ループ回路（位相同期回路と称することもある）が組み込まれることがある。
【０００３】
一般的な位相同期ループ回路では、外部からの基準クロック信号に同期して、所望の発振周波数の内部クロック信号を生成する。具体的には、外部からの基準クロック信号と内部で生成した比較クロック信号の位相および周波数を位相周波数比較器により比較する。この比較結果に応じた位相差信号をループフィルタ部に供給して、位相差信号の低周波数成分を抽出して発振制御信号とする。ループフィルタ部から出力された発振制御信号を発振器（電圧制御発振器や電流制御発振器）に供給する。発振器は、発振制御信号に応じた発振周波数の内部クロック信号を生成して分周器に供給する。分周器は、発振器により生成された内部クロック信号を予め定められた分周比で分周して比較クロック信号を生成し、位相周波数比較器に供給する。
【０００４】
ここで、特許文献１には、位相周波数比較器の出力信号に基づいて、位相同期ループ回路の動作状態を正確に判定することができるようにした仕組みが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１８０３４９号公報
【０００６】
特許文献１に記載の仕組みでは、動作状態判定部は、ループフィルタから出力される制御電圧が所定の電圧範囲内にあるか否かに基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態であるか否かを判定する。電流制御回路は、動作状態判定部からの判定信号に基づいて分周器を制御するための分周制御信号を生成する。このとき、電流制御回路は、ＰＬＬ周波数シンセサイザが所望の動作状態を維持する範囲内において、分周器の駆動電流を小さくするように分周制御信号を生成する。
【０００７】
このような仕組みにすることで、ＰＬＬ周波数シンセサイザの動作状態を正確に判定することができるし、帰還分周回路の誤動作を検出することもでき、さらに、電流制御回路を設けることで、分周器やＰＬＬ周波数シンセサイザの低消費電力化を図っている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の仕組みでは、アナログ／デジタル変換器、メモリ回路、判定回路により動作状態判定部を構成しており、その構成が特殊な回路構成になっており、信号処理系統が複雑になっている。そしてこのことを起因として、発振器を制御する発振制御信号と分周器を制御する分周制御信号との間で制御応答にズレが生じてしまうという難点がある。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、位相同期ループ回路における発振器と分周器の制御応答のズレを低減することのできる仕組みを提供することを目的とする。
【００１０】
また、さらに好ましくは、分周器を制御する分周制御信号の生成回路の規模や電力消費を低減することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る位相同期ループ回路は、外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部と、誤差信号に応じた発振周波数の内部クロック信号を生成する発振部と、内部クロック信号を予め定められた分周比で分周して比較クロック信号を生成する分周部と、誤差信号に基づいて発振部から出力される内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部と、誤差信号に基づいて分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、を備えたものとする。
【００１２】
さらに、本発明の第１の態様においては、発振器制御部と分周器制御部は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、誤差信号に基づいて予め定められた関係を持って応答するようにする。
【００１３】
あるは、本発明の第２の態様においては、発振器制御部と分周器制御部は、引込み過程およびロック時の双方において、誤差信号に基づいて、発振部と分周部が連動した動作をするようにする。
【００１４】
本発明の第１の態様は本発明の仕組みを制御信号の関係の側面から規定したものであり、本発明の第２の態様は本発明の仕組みを制御動作の側面から規定したものである。
【００１５】
発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、誤差信号に基づいて予め定められた関係を持って応答するようにすることで、発振部と分周部は誤差信号に基づいて連動した動作をするようになる。このことにより、位相同期ループ回路における発振部と分周部の制御応答のズレは軽減される。また、連動した動作をするようにするための回路構成は特許文献１に記載のものよりも簡易なものでよくなる。
【００１６】
また、好ましくは、誤差信号に対する発振制御信号と分周制御信号の関係を適正に設定する。「適正に」とは、「予め定められた相関を持つように」という意味である。たとえば、引込み過程およびロック時の双方における任意の誤差信号の値に対応する分周部の最高動作周波数が発振部から出力される内部クロック信号の周波数よりも常に高くなるように、各制御信号の関係を設定する。この場合、ロック時の分周制御信号が、引込み過程における発振部から出力される内部クロック信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部に自動的に設定するようになる。これにより、ロック時の電力消費は、本発明を適用しない場合よりも低減できる。
【発明の効果】
【００１７】
本発明によれば、位相同期ループ回路における発振器と分周器の制御応答のズレを低減することができるし、回路規模を特許文献１よりも小さくできる。
【００１８】
また、誤差信号に対する発振制御信号と分周制御信号の関係を適正に設定することで、ロック時の電力消費を、本発明を適用しない場合よりも低減できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態を適用した電子回路の一例であるタイミング生成回路の全体構成を説明する図である。
【図２】基準タイミング生成部の基本構成を説明する図である。
【図２Ａ】発振部の構成例を説明する図である。
【図２Ｂ】分周部の構成例を説明する図である。
【図３】電圧電流変換回路の制御系を示す図である。
【図３Ａ】発振部と分周部の制御応答の一例を説明する図である。
【図４】電圧電流変換回路の第１例を説明する図（その１）である。
【図４Ａ】電圧電流変換回路の第１例を説明する図（その２）である。
【図５】電圧電流変換回路の第２例を説明する図である。
【図６】電圧電流変換回路の第３例を説明する図である。
【図７】電圧電流変換回路の第４例を説明する図である。
【図８】電圧電流変換回路の第５例を説明する図である。
【図９】電圧電流変換回路の第６例を説明する図である。
【図１０】本実施形態の発振部、分周部、電圧電流変換回路が適用される電子機器の一例を説明する図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００２１】
説明は以下の順序で行なう。
１．タイミング生成回路の全体構成
２．基準タイミング生成部（基本構成、発振部、分周部）
３．発振部と分周部の制御応答の関係
４．電圧電流変換部：第１例
５．電圧電流変換部：第２例
６．電圧電流変換部：第３例
７．電圧電流変換部：第４例
８．電圧電流変換部：第５例
９．電圧電流変換部：第６例
10．比較例との対比
11．電子機器への適用例
【００２２】
＜全体構成＞
図１は、本発明の一実施形態を適用した電子回路や半導体集積回路の一例であるタイミング生成回路の全体構成を説明する図である。タイミング生成回路１００は、位相同期ループ回路を利用した基準タイミング生成部１１０と信号処理部１４０とを備えている。
【００２３】
図１（１）に示す第１基本構成例のタイミング生成回路１００Ａは、単一の信号処理部１４０を備える。
【００２４】
図１（２）に示す第２基本構成例のタイミング生成回路１００Ｂは、複数の信号処理部１４０を備え、複数の信号処理部１４０に対して１つの基準タイミング生成部１１０が共通に設けられている。基準タイミング生成部１１０を複数（この例では全ての）の信号処理部１４０で共用することで全体構成をコンパクトにしている。基準タイミング生成部１１０を複数の信号処理部１４０で共用する構成であればよく、信号処理部１４０の全てについて基準タイミング生成部１１０を共用することは必須でなく、基準タイミング生成部１１０を複数備える構成にしてもよいが、その場合、その分だけ回路規模が大きくなる。
【００２５】
信号処理部１４０としては、より高速の信号処理が求められる高速信号処理部回路であってもよいし、高速処理が求められない信号処理を行なう標準信号処理部であってもよいし、それらを併存させた構成であってもよい。
【００２６】
ここで、本明細書において「高速の信号処理」であるとは、基準タイミング生成部１１０から出力される出力クロックのトグル頻度（周波数）よりも信号処理部１４０から出力される出力される信号のトグル頻度（周波数）の方がトグル頻度が高い場合を意味する。
【００２７】
高速信号処理部は、高速な処理が求められる機能を実現する機能ブロックや回路部であり、たとえば、高速パラレル・シリアル変換回路、高速シリアル・パラレル変換回路などが該当する。
【００２８】
一方、標準信号処理部は、基準タイミング生成部１１０からの基準タイミング信号Ｊ０に基づいて動作する回路部であり、高速信号処理部よりも低速のデジタル信号処理を行なう低速信号処理部の一例である。換言すると、標準信号処理部は、高速でない標準的な速度の処理が求められる機能を実現する機能ブロックや回路部である。
【００２９】
基準タイミング生成部１１０は、システム全体の基準となるタイミング信号であって、信号処理部１４０へ供給される基準タイミング信号Ｊ０を生成するものである。基準タイミング生成部１１０は基準タイミング信号Ｊ０を生成できるものであればよく、種々の回路構成を採り得るが、本実施形態では、ＰＬＬ（Phase-Locked Loop ：位相同期ループ）で構成する。
【００３０】
信号処理部１４０が高速信号処理部である場合、基準タイミング信号Ｊ０は、信号処理部１４０における高速な処理を行なうための基準となるタイミング情報である。ただし、この場合の基準タイミング信号Ｊ０を構成する各タイミング信号は、信号処理部１４０から出力される信号のトグル頻度よりもトグル頻度の低い信号であり、特に「多相タイミング信号Ｊ２」と称する。
【００３１】
より具体的には、多相タイミング信号Ｊ２は、複数のクロック信号の組合せにより複数のクロック位相を持つものである、換言すると、各々のクロック信号の周波数は低速であるが、各クロック信号の位相を組み合わせることで、全体としては高速なタイミング情報を高速な処理を行なう信号処理部１４０へ供給できるようになっている信号である。この多相タイミング信号Ｊ２は高速信号処理部１４０側が必要とする位相関係を持つ複数本のクロック信号で構成されるが、典型的には、等間隔に位相の異なる複数本のクロック信号で構成される。たとえば、基準タイミング生成部１１０を構成する各段の発振器要素の差動出力を複数本のクロック信号として利用することが考えられる。
【００３２】
基準タイミング生成部１１０の位相同期ループ回路で使用される発振回路としては、種々の回路構成を採り得るが、たとえば、リングバッファによる発振回路、遅延制御されたバッファチェーンによるディレイラインなどで構成するのが好適である。その一例については後述する。
【００３３】
＜基準タイミング生成部＞
［基本構成］
図２は、基準タイミング生成部１１０の基本構成を説明する図である。基準タイミング生成部１１０は先ず、位相同期ループ回路（ＰＬＬ）を利用した構成のものを使用している。基準タイミング生成部１１０は、たとえば、半導体集積回路として提供されることがある。
【００３４】
基準タイミング生成部１１０は、発振部２１０（ＯＳＣ）と、分周部２２０（帰還分周器）と、位相周波数比較部２３０（ＰＦＤ）と、チャージポンプ部２４０（ＣＰ）と、ループフィルタ部２５０と、バッファ部２６０と、バッファ部２７０とを備えている。
【００３５】
発振部２１０は、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator ）と電流制御発振回路（ＣＣＯ；Current Controlled Oscillator ）の何れを採用してもよい。以下では、特段の断りのない限り、電流制御発振回路を採用するものとして説明する。
【００３６】
電流制御発振回路で構成された発振部２１０は、複数の発振器の段が、環状構造に縦続接続されたリングバッファによる発振回路を用いており、具体的には、複数の発振器の段として複数の単位遅延素子２１２（ディレイセルやディレイステージとも称される）が縦続接続されている。ここでは、一例として、３つの単位遅延素子２１２を使用し、その単位遅延素子２１２としてバッファ回路を使用する例で示す。ζ段目の単位遅延素子２１２を区別する場合には参照子ζを付して記載する。後述の他の構成要素において段数などを区別する場合にも同様である。
【００３７】
発振部２１０は、全体としてリング発振器を構成するように、たとえば接続としては負帰還となり、動作時は内部のＲＣ成分（抵抗成分および容量成分）による位相ずれで正帰還となる。たとえば、各単位遅延素子２１２は縦続配置され、さらに何れかの段（通常は最終段）の単位遅延素子２１２の出力信号を、１段目の単位遅延素子２１２の入力に戻す。基準タイミング生成部１１０の発振部２１０の各単位遅延素子２１２からは差動のクロック信号が出力され、それらが後段の単位遅延素子２１２に供給される。「接続としては負帰還となる」ことを明示するため、何れかの段（一例として、１段目）の単位遅延素子２１２の入力に「反転入力」の記号○を付して示す。
【００３８】
各単位遅延素子２１２（バッファ回路）は遅延制御が可能な構成のものであればよく、たとえば、２つのトランジスタ（たとえば電界効果トランジスタ）を使用した差動回路で構成すればよい。一例については後述するが、たとえば、一方のトランジスタのゲートを非反転入力とし、そのドレインを抵抗素子を介して第１の基準電位に接続し、そのドレインを反転出力とする。また、他方のトランジスタのゲートを反転入力とし、そのドレインを抵抗素子を介して第１の基準電位に接続し、そのドレインを非反転出力とする。また、各トランジスタのソースを接続して、電流値可変型の電流源を介して第２の基準電位に接続する。
【００３９】
電流値可変型の電流源は、制御入力端子２１２inに供給される発振制御信号CN_OSC（＝バッファ部２６０を介在させたループフィルタ出力電流Ｉlp）をカレントミラー形式（ミラー比は１：１でよい）で受けてトランジスタにバイアス電流を供給するようにする。電流値可変型の電流源により差動回路のバイアス電流を制御することで、各単位遅延素子２１２による遅延量が制御され、また、全体としての発振周波数が制御される。
【００４０】
各単位遅延素子２１２の各制御入力端子２１２inは、共通に周波数制御入力端子２１０inに接続される。周波数制御入力端子２１０inを介して制御入力端子２１２inに供給されるループフィルタ出力電流Ｉlp（詳しくはバッファ部２６０を介在させたもの）が発振制御信号CN_OSCとして使用される。
【００４１】
発振制御信号CN_OSCは、発振部２１０が電流制御発振回路のときは発振制御電流Ｉcco であり、その発振周波数Ｆosc は発振周波数Ｆcco であるし、発振部２１０が電圧制御発振回路のときは発振制御電圧Ｖvco であり、その発振周波数Ｆosc は発振周波数Ｆvco である。
【００４２】
分周部２２０は、逓倍機能を実現する場合に備えられるもので、発振部２１０の出力端子から出力された内部クロック信号の一例である出力発振信号Ｖout の発振周波数Ｆcco を１／ηに分周して比較クロック信号の一例である分周発振信号Ｖout1を取得する。ηは、ＰＬＬ逓倍数（分周比とも称する）であって、１以上の正の整数で、かつ、ＰＬＬ出力クロックCK_PLLの周波数を変更できるように可変にするのがよい。
【００４３】
位相周波数比較部２３０は、外部から供給される基準クロックと分周部２２０からの分周発振信号Ｖout1の位相および周波数を比較し、比較結果である位相差および周波数差を示す誤差信号を比較結果信号Ｖcompとして出力する。位相周波数比較部２３０の一方の入力端に外部から供給される基準クロックを外部基準クロックCLK0と称し、位相周波数比較部２３０の他方の入力端に供給される他方の信号は比較クロック信号の一例である分周発振信号Ｖout1である。
【００４４】
チャージポンプ部２４０は、位相周波数比較部２３０から出力された比較結果信号Ｖcompに応じた駆動電流（チャージポンプ電流Ｉcpと称する）を入出力する。チャージポンプ部２４０は、たとえば、位相周波数比較部２３０から出力されたチャージポンプ電流Ｉcpを入出力するチャージポンプと、チャージポンプにバイアス電流Ｉcpbiasを供給する電流値可変型の電流源とを備えて構成される。
【００４５】
ループフィルタ部２５０は、チャージポンプ部２４０を介して位相周波数比較部２３０から出力された比較信号を平滑化する平滑化部の一例であり、電流出力型および電圧出力型の何れをも採用してよい。図の例では、電流出力型の例で示している。ループフィルタ部２５０は、たとえばローパスフィルタをフィルタ回路２５２として具備し、チャージポンプ部２４０により生成されたチャージポンプ電流Ｉcpをフィルタ回路２５２で積分し、発振部２１０の発振周波数Ｆcco を制御するためのループフィルタ出力電流Ｉlpを生成する。
【００４６】
ループフィルタ部２５０は、電流制御発振回路で構成された発振部２１０に適合するように電流出力に対応した構成とする。つまり、ループフィルタ部２５０は、電流出力型とするため、詳しくは、フィルタ回路２５２の後段に電圧電流変換部２５４および電圧電流変換部２５６が設けられる。電圧電流変換部２５４とバッファ部２６０で発振器制御部２５５が構成され、電圧電流変換部２５６とバッファ部２７０で分周器制御部２５７が構成される。電圧出力型とする場合には、フィルタ回路２５２の後段に電圧電流変換部２５４および電圧電流変換部２５６を設ける必要はない。
【００４７】
なお、この図では電圧電流変換部２５４と電圧電流変換部２５６をループフィルタ部２５０内に含めて示しているが、フィルタ回路２５２のみを有するループフィルタ部２５０として捉えて、電圧電流変換部２５４と電圧電流変換部２５６をループフィルタ部２５０の外に配置して考えてもよい。
【００４８】
具体的には、ループフィルタ部２５０は、ループフィルタ容量Ｃｐのコンデンサ（容量素子）を備えてフィルタ回路２５２が構成され、電圧電流変換ゲインＧｍ_OSCの電圧電流変換回路（トランスコンダクタンス）を電圧電流変換部２５４として備え、電圧電流変換ゲインＧｍ_DIVの電圧電流変換回路（トランスコンダクタンス）を電圧電流変換部２５６として備えるものとする。
【００４９】
チャージポンプの出力は、コンデンサの一方の端子と電圧電流変換部２５４および電圧電流変換部２５６の入力とに共通に接続される。コンデンサの他方の端子は基準電位（たとえば接地、もしくは電源）に接続される。
【００５０】
ループフィルタ部２５０では、チャージポンプから出力されたチャージポンプ電流Ｉcpに基づいてコンデンサの一方の端子（つまり電圧電流変換部の入力）に電圧信号（チャージポンプ電圧Ｖcpと称する）が生成される。
【００５１】
コンデンサへの充放電動作となるので、ループフィルタ部２５０（のフィルタ回路２５２）は、位相周波数比較部２３０からの比較結果信号Ｖcomp中の所定のカットオフ周波数（ロールオフ周波数やポールともいう）以上の周波数成分を減衰させて、発振部２１０に供給される発振制御電流Ｉcco を平滑化してその低周波数成分を抽出するように、少なくとも１つのカットオフ周波数（ポール）を呈する低域通過フィルタとして機能する。
【００５２】
なお、フィルタ回路２５２は、コンデンサだけでなくループフィルタ抵抗Ｒｐの抵抗素子を直列に接続することで、低域通過フィルタとしての機能を高めるようにしてもよい。１つのチャージポンプを備える構成を採る場合、通常は、この抵抗素子を備えた構成を採用する。また、コンデンサの単独の回路とコンデンサおよび抵抗素子の直列回路とを並列接続するなどして伝達特性のポールを複数にするなどの変形も考えられる。
【００５３】
電圧電流変換部２５４および電圧電流変換部２５６は、チャージポンプから出力されたチャージポンプ電流Ｉcpに基づいてフィルタ回路２５２のコンデンサの一方の端子（つまり電圧電流変換部の入力）に生成されるループフィルタ電圧Ｖlf（この例ではチャージポンプ電圧Ｖcp）を電圧電流変換ゲインＧｍに従って電流信号（ループフィルタ出力電流Ｉlp）に変換する。
【００５４】
ループフィルタ出力電流Ｉlp_OSCは、バッファ部２６０を介在させることで発振部２１０の発振制御信号CN_OSCとして使用されるし、ループフィルタ出力電流Ｉlp_DIVは、バッファ部２７０を介在させることで分周部２２０を制御する分周制御信号CN_DIVとしても使用される。換言すると、各ループフィルタ出力電流Ｉlpは、発振制御信号CN_OSCや分周制御信号CN_DIVの大元となる制御信号である。
【００５５】
バッファ部２６０は、ループフィルタ部２５０（この例では電圧電流変換部２５４）と発振部２１０との間の発振制御信号のインタフェースをなす機能部であり、たとえば電流バッファとして機能する電流電流変換回路で構成される。電流電流変換回路は、ループフィルタ部２５０からのループフィルタ出力電流ＩlpをＫ_OSC倍（Ｋ_OSCはミラー比であり、１を含む任意の値でよく、１よりも大きくてもよいし、１よりも小さくてもよい）に変換する機能を持つ。
【００５６】
バッファ部２６０は、電流方向の折返しの必要性やミラー比Ｋ_OSCの設定など必要に応じて設けられればよく、必須の構成要素ではなく、必要に応じて設けられればよい。たとえば、ミラー比Ｋ_OSCが「１」でよく、また、ループフィルタ出力電流Ｉlp_OSCをそのまま発振制御電流Ｉcco として使用してもよい場合はバッファ部２６０を設けなくてもよい。一方、たとえば、ミラー比Ｋ_OSCを「１」以外とする場合や、ミラー比Ｋ_OSCに関わらず、ループフィルタ出力電流Ｉlp_OSCに基づく制御信号（この例では制御電流）に定常値（この例では定電流成分）を重畳する場合にはバッファ部２６０を設ける。なお、バッファ部２６０の機能を電圧電流変換部２５４に取り込んだ構成にすることも考えられる。
【００５７】
因みに、ループフィルタ部２５０を電圧出力型とする場合において、ループフィルタ電圧Ｖlfに対してのバッファ機能として電圧ゲインＧ_OSCが「１」のいわゆるボルテージフォロワをバッファ部２６０として設けることが考えられる。また、ループフィルタ部２５０を電圧出力型とする場合において、電圧ゲインＧ_OSCを「１」以外とする場合や、電圧ゲインＧ_OSCに関わらず、ループフィルタ出力電圧Ｖlp_OSCに基づく制御信号（この例では制御電圧）に定常値（この例では定電圧成分）を重畳する場合にバッファ部２６０を設けることも考えられる。
【００５８】
バッファ部２７０は、ループフィルタ部２５０（この例では電圧電流変換部２５６）と分周部２２０との間の分周制御信号のインタフェース機能をなす機能部であり、たとえば電流バッファとして機能する電流電流変換回路で構成される。電流電流変換回路は、ループフィルタ部２５０からのループフィルタ出力電流ＩlpをＫ_DIV倍（Ｋ_DIVはミラー比であり、１を含む任意の値でよく、１よりも大きくてもよいし、１よりも小さくてもよい）に変換する機能を持つ。
【００５９】
このバッファ部２７０は、電流方向の折返しの必要性やミラー比Ｋ_DIV（フィンガー比）の設定など必要に応じて設けられればよく、必須の構成要素ではなく、必要に応じて設けられればよい。たとえば、ミラー比Ｋ_DIVが「１」でよく、また、ループフィルタ出力電流Ｉlp_DIVをそのまま分周制御信号CN_DIVとして使用してもよい場合はバッファ部２７０を設けなくてもよい。一方、たとえば、ミラー比Ｋ_DIVを「１」以外とする場合や、ミラー比Ｋ_DIVに関わらず、ループフィルタ出力電流Ｉlp_DIVに基づく制御信号（この例では制御電流）に定常値（この例では定電流成分）を重畳する場合にはバッファ部２７０を設ける。なお、バッファ部２７０の機能を電圧電流変換部２５６に取り込んだ構成にすることも考えられる。
【００６０】
因みに、発振部２１０を電圧制御発振器とし、ループフィルタ部２５０を電圧出力型とする場合において、ループフィルタ電圧Ｖlfに対してのバッファ機能として電圧ゲインＧ_DIVが「１」のいわゆるボルテージフォロワをバッファ部２７０として設けることが考えられる。また、同様の場合において、電圧ゲインＧ_DIVを「１」以外とする場合や、電圧ゲインＧ_DIVに関わらず、ループフィルタ出力電圧Ｖlp_DIVに基づく制御信号（この例では制御電圧）に定常値（この例では定電圧成分）を重畳する場合にバッファ部２７０を設けることも考えられる。
【００６１】
［発振部：電流制御発振回路］
図２Ａは、基準タイミング生成部１１０の発振部２１０の構成例を説明する図である。ここでは、発振部２１０が電流制御発振回路である場合で示す。なお、図２Ａ（１）は詳細回路図であり、図２Ａ（２）は、発振制御電流Ｉcco に対する発振周波数Ｆcco の特性例である。
【００６２】
図２Ａ（１）に示すように、電流制御発振回路で構成された発振部２１０の単位遅延素子２１２は、２つのＮＭＯＳ（Ｎ型のＭＯＳトランジスタ）であるトランジスタＴＲ１とトランジスタＴＲ２を使用した差動回路で構成されている。トランジスタＴＲ１のゲートを非反転入力ＩＮｐとし、そのドレインを抵抗素子Ｒ１を介して電源Ｖddに接続し、そのドレインを反転出力Ｑｎとする。また、トランジスタＴＲ２のゲートを反転入力ＩＮｎとし、そのドレインを抵抗素子Ｒ２を介して電源Ｖddに接続し、そのドレインを非反転出力Ｑｐとする。
【００６３】
そして、本例では、１段目の単位遅延素子２１２_1の反転出力Ｑｎが２段目の単位遅延素子２１２_2の反転入力ＩＮｎに接続されるとともに、１段目の非反転出力Ｑｐが２段目の非反転入力ＩＮｐに接続されている。さらに、２段目の単位遅延素子２１２_2の反転出力Ｑｎが３段目の単位遅延素子２１２_3の反転入力ＩＮｎに接続されるとともに、２段目の非反転出力Ｑｐが３段目の非反転入力ＩＮｐに接続されている。さらに、３段目の単位遅延素子２１２_3の反転出力Ｑｎが１段目の単位遅延素子２１２_1の非反転入力ＩＮｐに接続されるとともに、３段目の非反転出力Ｑｐが１段目の反転入力ＩＮｎに接続されている。これによって、接続としては負帰還となり、全体としてリング発振器が構成される。
【００６４】
各段のトランジスタＴＲ１およびトランジスタＴＲ２のソース同士が接続され、さらに電流値可変型の電流源Ｉｓ１を介して基準電位（たとえば接地電位GND ）に接続されている。
【００６５】
電流源Ｉｓが発振器制御部２５５からの発振制御信号CN_OSCとしての発振制御電流Ｉcco により制御される。あるいは、電流源Ｉｓ１が電圧電流変換部２５４やバッファ部２６０に組み込まれた構成とすることも考えられ、この場合は、電流源Ｉｓ１の出力電流が発振制御信号CN_OSCとしての発振制御電流Ｉcco そのものとなる。
【００６６】
図２Ａ（２）には、電流制御発振器の発振制御電流Ｉcco に対する発振周波数Ｆcco の特性例が示されている。この例では、発振周波数Ｆcco が発振制御電流Ｉcco に対して単調増加するようになっており、特に、発振周波数Ｆcco は、発振制御電流Ｉcco にほぼ比例して増加している。
【００６７】
［分周部：電流受け型］
図２Ｂは、基準タイミング生成部１１０の分周部２２０の構成例を説明する図である。ここでは、分周部２２０の制御入力端が電流受け型の場合で示す。なお、図２Ｂ（１）は機能ブロック図であり、図２Ｂ（２）は詳細回路図であり、図２Ｂ（３）は動作例を示すタイミングチャートであり、図２Ｂ（４）は、分周制御電流Ｉdiv に対する最高動作周波数Ｆdiv_max の特性例である。
【００６８】
分周部２２０は一例として、図２Ｂ（１）に示すように、２つのＤラッチ２２２（Ｄ型フリップフロップ）を使用した２分周回路（プリスケーラ）で構成されている。各段のＤラッチ２２２には、発振部２１０から出力された出力発振信号Ｖout であって相補関係を持つ非反転クロックＣＫｐと反転クロックＣＫｎが互い違いに供給される。
【００６９】
「互い違い」の意味は、たとえば、１段目のＤラッチ２２２_1は非反転クロックＣＫｐのＨレベル期間にデータを取り込み、その取り込んだデータを反転クロックＣＫｎのＨレベル期間で保持する一方、２段目のＤラッチ２２２_2は反転クロックＣＫｎのＨレベル期間にデータを取り込み、その取り込んだデータを非反転クロックＣＫｐのＨレベル期間で保持することである。
【００７０】
１段目のＤラッチ２２２_1の非反転出力Ｑｐが２段目のＤラッチ２２２_2の非反転入力ＩＮｐに接続されるとともに、１段目の反転出力Ｑｎが２段目の反転入力ＩＮｎに接続されている。さらに、２段目の非反転出力Ｑｐが１段目の反転入力ＩＮｎに接続されるとともに、２段目の反転出力Ｑｎが１段目の非反転入力ＩＮｐに接続されている。これによって、全体として差動入出力構成となり、２段目の非反転出力Ｑｐおよび反転出力Ｑｎが分周発振信号Ｖout1となる。
【００７１】
図２Ｂ（２）に示すように、分周部２２０のＤラッチ２２２は、データ取込回路２２４とデータ保持回路２２６とバイアス回路２２８で構成されている。
【００７２】
データ取込回路２２４は、２つのＮＭＯＳ（Ｎ型のＭＯＳトランジスタ）を使用した差動回路を具備し、負荷にＰＭＯＳ（Ｐ型のＭＯＳトランジスタ）を持ついわゆる能動負荷となっている。具体的には、トランジスタＴＲ１とトランジスタＴＲ２が差動接続され、その負荷（ドレイン側）にトランジスタＴＲ３とトランジスタＴＲ４が接続されている。
【００７３】
トランジスタＴＲ１は、ゲートを非反転入力ＩＮｐとし、そのドレインがトランジスタＴＲ３のドレインに接続され、そのドレインを反転出力Ｑｎとする。また、トランジスタＴＲ２は、ゲートを反転入力ＩＮｎとし、そのドレインがトランジスタＴＲ４のドレインに接続され、そのドレインを非反転出力Ｑｐとする。
【００７４】
トランジスタＴＲ１とトランジスタＴＲ２は、ソース同士が接続され、さらにトランジスタＴＲ５のドレインと接続されている。トランジスタＴＲ５のゲートにはクロック（非反転クロックＣＫｐと反転クロックＣＫｎの何れか一方）が供給される。トランジスタＴＲ５のソースは基準電位（たとえば接地電位GND ）に接続されている。
【００７５】
トランジスタＴＲ３とトランジスタＴＲ４は、各ソースが電源Ｖddに接続され、各ゲートは各段が共通にバイアス回路２２８に接続されている。
【００７６】
データ保持回路２２６は、２つのＮＭＯＳ（Ｎ型のＭＯＳトランジスタ）を襷掛け接続とした構造を採っており、その各ドレインをデータ取込回路２２４の非反転出力Ｑｐおよび反転出力Ｑｎに接続した構成になっている。具体的には、データ取込回路２２４の反転出力Ｑｎと接続されたトランジスタＴＲ６のドレインをトランジスタＴＲ７のゲートへ接続し、データ取込回路２２４の非反転出力Ｑｐと接続されたトランジスタＴＲ７のドレインをトランジスタＴＲ６のゲートへ接続した襷掛け接続構造を採っている。
【００７７】
トランジスタＴＲ６とトランジスタＴＲ７は、ソース同士が接続され、さらにトランジスタＴＲ８のドレインと接続されている。トランジスタＴＲ８のゲートにはクロック（非反転クロックＣＫｐと反転クロックＣＫｎの内のトランジスタＴＲ５への入力と異なる方）が供給される。トランジスタＴＲ８のソースは基準電位（たとえば接地電位GND ）に接続されている。
【００７８】
なお、トランジスタＴＲ５およびトランジスタＴＲ８の各ソースを共通に、電流源をなすトランジスタを介して基準電位に接続するようにしてもよい。この場合の電流源は固定バイアス電流を供給する構成にする。
【００７９】
データ取込回路２２４のトランジスタＴＲ３とトランジスタＴＲ４の各ゲートと接続されたバイアス回路２２８は、トランジスタＴＲ３およびトランジスタＴＲ４とカレントミラー接続されるＰＭＯＳのトランジスタＴＲ９を有する。トランジスタＴＲ９は、ソースが電源Ｖddに接続され、ドレインとゲートがトランジスタＴＲ３およびトランジスタＴＲ４のゲートと接続されるとともに電流値可変型の電流源Ｉｓ２を介して基準電位（たとえば接地電位GND ）に接続されている。
【００８０】
電流源Ｉｓ２が分周器制御部２５７からの分周制御信号CN_DIVとしての分周制御電流Ｉdiv により制御される。あるいは、電流源Ｉｓ２が電圧電流変換部２５６やバッファ部２７０に組み込まれた構成とすることも考えられ、この場合は、電流源Ｉｓ２の出力電流が分制御信号CN_DIVとしての分周制御電流Ｉdiv そのものとなる。何れの場合も、能動負荷であるトランジスタＴＲ３およびトランジスタＴＲ４を介してＤラッチ２２２の各トランジスタＴＲに供給されるバイアス電流は、分周制御電流Ｉdiv に対してほぼ比例するようになる。
【００８１】
因みに、分周部２２０の制御入力端を電圧受け型とする場合には、トランジスタＴＲ３およびトランジスタＴＲ４のゲートを電圧信号で制御するように構成すればよい。
【００８２】
図２Ｂ（３）を参照して分周部２２０の動作を説明する。以下では、１段目のトランジスタＴＲ５に非反転クロックＣＫｐが供給され、２段目のトランジスタＴＲ５に反転クロックＣＫｎが供給されるものとする。先ず、２段目の反転出力Ｑｎ２がＨレベルであり、非反転出力Ｑｐ２がＬレベルあったとする（Ｔ０の期間）。１段目は、データ取込回路２２４が非反転クロックＣＫｐのＨレベル期間Ｔ１に、２段目のデータを取り込み、その取り込んだデータを反転クロックＣＫｎのＨレベル期間Ｔ２で保持する。その結果、１段目は、反転出力Ｑｎ１がＬレベルになり、非反転出力Ｑｐ１がＨレベルになる。
【００８３】
その後、２段目は、データ取込回路２２４が反転クロックＣＫｎのＨレベル期間Ｔ２に、１段目で保持されているデータを取り込み、その取り込んだデータを非反転クロックＣＫｐのＨレベル期間Ｔ３で保持する。その結果、２段目は、反転出力Ｑｎ２がＬレベルになり、非反転出力Ｑｐ２がＨレベルになる。これにより、非反転クロックＣＫｐおよび反転クロックＣＫｎとして入力された出力発振信号Ｖout の発振周波数Ｆcco を１／２に分周した分周発振信号Ｖout1が２段目から出力される。
【００８４】
図２Ｂ（４）には、分周部２２０の分周制御電流Ｉdiv に対する最高動作周波数Ｆdiv_max の特性例が示されている。この例では、最高動作周波数Ｆdiv_max が分周制御電流Ｉdiv に対して単調増加するようになっており、特に、最高動作周波数Ｆdiv_max は、分周制御電流Ｉdiv にほぼ比例して増加している。ここでは図示しないが、分周部２２０の消費電流Ｉpwは、分周部２２０のバイアス電流にほぼ比例すると考えてよく、消費電流Ｉpwも分周制御電流Ｉdiv にほぼ比例して増加することになる。
【００８５】
＜発振部と分周部の制御応答の関係＞
図３〜図３Ａは、発振制御信号CN_OSCによる発振部２１０の制御応答と、分周制御信号CN_DIVによる分周部２２０の制御応答の関係を説明する図である。ここで、図３は、本実施形態の電圧電流変換回路２５３の制御系を示し、図３Ａは、本実施形態および本実施形態を採用しない比較例の場合の発振部２１０と分周部２２０の制御応答の一例を説明する図である。
【００８６】
図３（１）は、電圧電流変換部２５４、バッファ部２６０、および発振部２１０の系統と、電圧電流変換部２５６、バッファ部２７０、および分周部２２０の系統に着目した機能ブロック図である。図３（２）は、図３（１）について、特に、発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電流受け型の場合を示した機能ブロック図である。図３（３）は、図３（１）について、特に、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電圧受け型の場合を示した機能ブロック図である。図３（２）および図３（３）では、ループフィルタ部２５０のフィルタ回路２５２が、コンデンサ２５２ａの単独の回路とコンデンサ２５２ｂおよび抵抗素子２５２ｃの直列回路とを並列接続した例で示している。
【００８７】
図３Ａ（１）〜図３Ａ（３）は、本実施形態の発振器制御部２５５と分周器制御部２５７の両系統の制御応答の関係の一例を示す特性図である。図３Ａ（４）は、本実施形態を採用しない比較例の制御応答の関係の一例を示す特性図である。図３Ａ（５）は、本実施形態の分周部２２０の消費電流の制御応答の関係の一例を示す特性図である。
【００８８】
本実施形態の基準タイミング生成部１１０は、分周部２２０のバイアス電流がバッファ部２７０からの分周制御信号CN_DIVにより制御されるようになっている。分周部２２０の制御入力端が電流受け型の場合は発振部２１０が電流制御発振回路のときのときに準じて分周制御信号CN_DIVは分周制御電流Ｉdiv であり、分周部２２０の制御入力端が電圧受け型の場合は発振部２１０が電圧制御発振回路のときのときに準じて分周制御信号CN_DIVは分周制御電圧Ｖdiv である。以下では特段の断りがない限り分周部２２０の制御入力端が電流受け型であるとして説明する。
【００８９】
なお、発振部２１０および分周部２２０がともに電流型や電圧型で共通であることは必須でなく、発振部２１０と分周部２２０の何れか一方が電流型で、他方が電圧型の態様であってもよい。つまり、発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電圧受け型の態様、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電流受け型の態様にしてもよい。
【００９０】
分周部２２０は、そのバイアス電流が、制御電流のみで制御される構成、制御電流に定電流（つまりオフセット成分）を足した電流で制御される構成の何れでもよい。また、分周部２２０は、バイアス電流で制御されている分周器のみで構成される場合と、バイアス電流で制御される分周器とそれ以外の方式の分周器の組み合わせで構成される場合の何れでもよい。
【００９１】
本実施形態では、ループフィルタ電圧Ｖlfに基づく電圧電流変換部２５４およびバッファ部２６０の発振器制御部２５５での制御応答と電圧電流変換部２５６およびバッファ部２７０の分周器制御部２５７での制御応答が予め定められた相関を持つように、各回路を構成する。
【００９２】
「制御応答が予め定められた相関を持つ」ようにするための典型的な手法は、「ループフィルタ電圧Ｖlfに基づく発振制御信号CN_OSCと分周制御信号CN_DIVの各値が概ね同じように変化する」ようにすることで実現できる。たとえば、図３Ａ（１）に示す第１例のように、ループフィルタ電圧Ｖlfに基づく発振制御信号CN_OSCと分周制御信号CN_DIVの各値にほぼ比例関係を持つようにすることで実現できる。つまり、発振器制御部２５５と分周器制御部２５７の両系統は、分周部２２０を制御する分周制御信号CN_DIVが、発振部２１０を制御する発振制御信号CN_OSCに比例するようにする。換言すると、両者の値がループフィルタ電圧Ｖlfの１次関数式（線形式）で表わすことができるようにすることである。
【００９３】
この限りにおいて、発振制御信号CN_OSCに対する発振周波数Ｆosc の関係が１次関数式で表わされることや、分周制御信号CN_DIVに対する分周部２２０の消費電流Ｉpwや最高動作周波数Ｆdiv_max の関係が１次関数式で表わされることは必須でない。この関係は、発振制御信号CN_OSCと分周制御信号CN_DIVがともに電流信号である場合に限らず、双方が電圧信号の場合や、何れか一方が電流信号で他方が電圧信号の場合についても同様である。
【００９４】
なお、図３（２）に示す電流重畳回路２５８が設けられていて、ループフィルタ電圧Ｖlfに基づく制御信号（分周制御電流Ｉdiv'）に定常電流Ｉ_offを重畳する場合には、図３Ａ（２）に示す第２例のように、定常電流Ｉ_offを除いた制御信号がほぼ比例関係を持っていればよい。図示しないが、ループフィルタ電圧Ｖlfに基づく制御信号（発振制御電流Ｉosc'）に定常電流を重畳する場合にも同様に、その定常電流を除いた制御信号がほぼ比例関係を持っていればよい。
【００９５】
つまり、電圧電流変換部２５６により得られる分周制御電流Ｉdiv'と電流重畳回路２５８が持つ電流源（図示せず）により生成されるオフセット電流成分としての定常電流Ｉ_offを合成（加算）した成分を分周制御電流Ｉdiv として分周部２２０に供給する。
【００９６】
この場合、電流制御発振器で構成された発振部２１０に供給される発振制御電流Ｉcco がほぼゼロ（Ｉcco ≒０μＡ）の場合でも、分周部２２０に固定バイアス電流成分としての定常電流Ｉ_offを与えることができ、分周部２２０内部の動作点を安定させることができる利点がある。つまり、補助電流源（電流重畳回路２５８）が存在することで、補助電流（定常電流Ｉ_off）による動作マージン拡大を図ることができる。
【００９７】
また、素子ばらつきによって生じる発振制御電流Ｉcco と分周制御電流Ｉdiv の誤差が、Ｉcco ＞０μＡ、Ｉdiv'＝０μＡという状況を引き起こし分周不良が起きること（主にＩcco ≒０μＡの領域において）も防ぐことができる。
【００９８】
オフセット成分に関することは、オフセット電流成分に限らず、オフセット電圧成分の場合についても同様にいえる。たとえば、図３（３）に示す電圧重畳回路２５９が設けられていて、ループフィルタ電圧Ｖlfに基づく制御信号（分周制御電圧Ｖdiv'）に定常電圧Ｖ_offを重畳する場合には、定常電圧Ｖ_offを除いた各制御信号がほぼ比例関係を持っていればよい。図示しないが、ループフィルタ電圧Ｖlfに基づく制御信号（発振制御電圧Ｖosc'）に定常電圧を重畳する場合にも同様に、その定常電圧を除いた制御信号がほぼ比例関係を持っていればよい。
【００９９】
つまり、分周制御電圧Ｖdiv'と電圧重畳回路２５９が持つ電圧源（図示せず）により生成されるオフセット電圧成分としての定常電圧Ｖ_offを合成（加算）した成分を分周制御電圧Ｖdiv として分周部２２０に供給する。
【０１００】
この場合、電圧制御発振器で構成された発振部２１０に供給される発振制御電圧Ｖvco がほぼゼロ（Ｖvco ≒０Ｖ）の場合でも、分周部２２０に固定バイアス電圧成分としての定常電圧Ｖ_offを与えることができ、分周部２２０内部の動作点を安定させることができる利点がある。つまり、オフセット電流成分の場合と同様に考えればよく、補助電圧源（電圧重畳回路２５９）が存在することで、補助電圧（定常電圧Ｖ_off）による動作マージン拡大を図ることができる。また、素子ばらつきによって生じる発振制御電圧Ｖvco と分周制御電圧Ｖdiv の誤差が、Ｖvco ＞０Ｖ、Ｖdiv'＝０Ｖという状況を引き起こし分周不良が起きること（主にＶvco ≒０Ｖの領域において）も防ぐことができる。
【０１０１】
以上のことは、比例係数αとした場合、ｄCN_OSC／ｄＶlf＝α・ｄCN_DIV／ｄＶlfという比例式で表わすことができる。比例係数αはループフィルタ電圧Ｖlfに依存しないものであればよく、好ましくは、適宜その値を変更可能にするのがよい（その回路構成例については後述する）。好ましくは、比例係数αがループフィルタ電圧Ｖlfに依存せず一定値の場合が完全なる比例関係（完全な１次関数式）であるが、α（Ｖlf）なる関係、つまり比例係数αもループフィルタ電圧Ｖlfに多少依存する場合であってもよい。
【０１０２】
たとえば、図３Ａ（３）に示す第３例のように、発振制御信号CN_OSCと分周制御信号CN_DIVの何れか一方の値がループフィルタ電圧Ｖlfの１次関数式で表わされるのに対して、他方の値がループフィルタ電圧Ｖlfに対して単調増加特性を呈するものの１次関数式からずれている場合であってもよい。また、双方が双方の値がループフィルタ電圧Ｖlfに対して単調増加特性を呈するものの１次関数式からずれている場合であってもよい。回路構成上、理想的（原理的）には線形関係にできる場合であっても、実際には非線形となる場合でも、問題ないということである。
【０１０３】
発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電流受け型の場合は、前述の式はｄＩcco ／ｄＶlf＝α・ｄＩdiv ／ｄＶlfに変換でき、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電圧受け型の場合は、前述の式はｄＶcco ／ｄＶlf＝α・ｄＶdiv ／ｄＶlfに変換できる。発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電圧受け型の場合は、前述の式はｄＩcco ／ｄＶlf＝α・ｄＶdiv ／ｄＶlfに変換でき、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電流受け型の場合は、前述の式はｄＶcco ／ｄＶlf＝α・ｄＩdiv ／ｄＶlfに変換できる。
【０１０４】
「制御応答が予め定められた相関を持つ」ようにするための典型的な態様は、前述のように発振制御信号CN_OSCと分周制御信号CN_DIVのループフィルタ電圧Ｖlfに基づく値の関係が比例式で表わされることに限らず、たとえば２次以上のより高次の関数式で表わされるものでもよい。ただし、その場合、積極的にそのような高次関数式とするための回路構成が比例式とする場合よりも複雑になるので、前述の「比例関係」、つまり、発振制御信号CN_OSCと分周制御信号CN_DIVの両者の値がループフィルタ電圧Ｖlfの１次関数式で表わすことができるようにすることが最適といえる。
【０１０５】
また、分周部２２０の最高動作周波数Ｆdiv_max が、発振部２１０の発振周波数より大きくなるように、電圧電流変換部２５４およびバッファ部２６０の系統での全体の変換比（Ｇｍ_OSC×Ｋ_OSC）と電圧電流変換部２５６およびバッファ部２７０の系統での全体の変換比（Ｇｍ_DIV×Ｋ_DIV）を調整する。
【０１０６】
これは、バイアス電流によって最高動作周波数Ｆdiv_max が決められるような分周器を使用する位相同期ループ回路において、「分周器の最高動作周波数は発振器の任意の発振周波数Ｆosc を上回る」という条件を満たすことが、位相同期ループ回路として求められることに基づく。つまり、発振部２１０の任意の発振周波数Ｆosc において分周部２２０が動作することが必要になり、分周部２２０の最高動作周波Ｆdiv_max 、発振部２１０の最高発振周波数Ｆosc_max 、発振部２１０の任意の発振周波数Ｆosc とすると、「Ｆdiv_max ＞Ｆosc_max ＞Ｆosc 」を満たす必要がある。
【０１０７】
一方、位相同期ループ回路がロックした後は、所望のロック周波数Ｆlockで分周部２２０は動作してればよく、位相同期ループ回路のロック後に状況を限定すると「Ｆdiv_max ＞Ｆlock」を満たせてればよい。ロック後にも分周部２２０に最高動作周波Ｆdiv_max を与えるバイアス電流を流し続けるのは無駄であるといえる。
【０１０８】
たとえば、カメラやテレビなどの内部で用いられる高速チップ間通信には、高周波の位相同期ループ回路が使用される。高周波の位相同期ループ回路においては、発振器の発振周波数が高くなるので、それに応じて高い周波数で動作する分周器が必要となる。
【０１０９】
分周器はスタティック型フリップフロップで構成されるのが一般的であるが、高い周波数で動作させることが実現できない場合がある。
【０１１０】
そのような場合を考慮して、本実施形態の分周部２２０としては、インピーダンス・マッチングが容易なＣＭＬ（current mode logic）型などの定常的にバイアス電流を流すタイプの分周器を用いる。
【０１１１】
ＣＭＬはコレクタ出力であり、通常は、その分周器のバイアス電流はある値に固定され、その値は前記の条件を満たすようにある一定以上のバイアス電流値に設定される。出力信号の電圧振幅はバイアス電流値とコレクタ側の負荷抵抗の積となり、インタフェースが極めて容易である。
【０１１２】
このようなタイプの分周器は、バイアス電流により分周部２２０の最高動作周波数を決めることができ、バイアス電流に対して最高動作周波数が単調増加していく。つまり、バイアス電流で最高動作周波数が決まる。しかしながら、このような分周器の消費電流Ｉpwを下げるには、バイアス電流を下げればよいが、前記の条件によって一定値以下には下げられないという制約がある。
【０１１３】
そのため、図３Ａ（４）に示すように、分周器の最高動作周波数Ｆdiv_max は、位相同期ループ回路のロック周波数Ｆlockよりも十分に高い値に設定されることになる。位相同期ループ回路がロックした後には、分周器は位相同期ループ回路のロック周波数Ｆlockで動作に必要なバイアス電流以上のバイアス電流を流してしまっていることになり、ロックした以降は無駄な電流を分周器に流していることになる。「Ｆdiv_max ＞Ｆosc_max ＞Ｆosc 」を満たす固定のバイアス電流で分周器を動作させている限りは、ロック後の無駄な電流を削減することはできない。
【０１１４】
本実施形態では、この問題を解決する手法として、ループフィルタ部２５０からのループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０を連動して動作させる手法を採る。
【０１１５】
具体的には先ず、分周部２２０のバイアス電流をループフィルタ電圧Ｖlf（に基づくループフィルタ出力電流Ｉlp_DIV、ループフィルタ出力電圧Ｖlp_DIV）に基づいて動的に変化させる。
【０１１６】
ここで、本実施形態の位相同期ループ回路では、発振制御信号CN_OSCに基づく発振部２１０の発振周波数Ｆosc の変化に伴い、分周部２２０に流れるバイアス電流をループフィルタ電圧Ｖlfに基づく分周制御信号CN_DIVで制御することで、分周部２２０の最高動作周波Ｆdiv_max を変化させる。
【０１１７】
図３Ａ（５）に示すように、ループフィルタ電圧Ｖlfに基づく発振制御信号CN_OSCによる発振部２１０の動作と連動して、分周部２２０も、ループフィルタ電圧Ｖlfに基づく分周制御信号CN_DIVで制御することで、発振部２１０の発振周波数Ｆosc と分周部２２０のバイアス電流（つまり消費電力）を変化させる。
【０１１８】
発振部２１０と分周部２２０を同じループフィルタ電圧Ｖlfに基づく各制御信号（発振制御信号CN_OSC、分周制御信号CN_DIV）で制御したとき、引込み過程およびロック時の双方における任意のループフィルタ電圧Ｖlfに対応する分周部２２０の最高動作周波数Ｆdiv_max が発振部２１０の発振周波数Ｆosc より高くなるように、各制御信号の関係を設定する。
【０１１９】
発振部２１０の最高発振周波数Ｆosc_max を与えるループフィルタ電圧Ｖlfmax と対応する分周部２２０の最高動作周波数Ｆdiv_max を与える分周制御信号CN_DIVを分周制御信号CN_DIV_maxとする。位相同期ループ回路がロック時のループフィルタ電圧Ｖlflockに対応する分周制御信号CN_DIVを分周制御信号CN_DIV_lock とする。
【０１２０】
このような手法を採ると、引込み過程およびロック時の双方において、ループフィルタ部２５０からのループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０が連動して動作することになる。
【０１２１】
位相同期ループ回路が一定のロック周波数Ｆlockにロックした後は、ロック時のループフィルタ電圧Ｖlfに対応する分周制御信号CN_DIV_lock で分周部２２０が制御される。「分周制御信号CN_DIV_max＞分周制御信号CN_DIV_lock 」であるから、分周部２２０の最高動作周波数Ｆdiv_max をロック周波数Ｆlockより大きくするという条件を満たしつつ、分周部２２０に流れるバイアス電流を一定の量に抑えることができ、消費電流の低減（省消費電力化）を実現できる。ロック時の分周部２２０の消費電流Ｉpwは、分周制御信号CN_DIV_lock に対応したＩpwlockとなり、本実施形態を適用しない場合よりも省消費電力化を実現できる。
【０１２２】
たとえば、位相同期ループ回路におけるロック過程では、発振部２１０の発振周波数Ｆosc は動的に変化し、ロック周波数Ｆlockより高い発振周波数の状態も存在する。
【０１２３】
ここで、本実施形態の位相同期ループ回路では、発振部２１０の発振周波数Ｆosc の変化に伴い、分周部２２０に流れるバイアス電流をループフィルタ電圧Ｖlfに基づく制御信号（分周制御信号CN_DIV）で制御することで、分周部２２０の最高動作周波Ｆdiv_max を変化させる。
【０１２４】
ループフィルタ電圧Ｖlfに対応する分周部２２０の最高動作周波数Ｆdiv_max が発振部２１０の発振周波数Ｆosc より高くなるように各制御信号の関係が設定されているから、引込み過程およびロック時の双方において、ループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０が不都合なく連動して動作する。したがって、位相同期ループ回路が一定のロック周波数Ｆlockにロックした後は、分周部２２０の最高動作周波数Ｆdiv_max をロック周波数Ｆlockより大きくするという条件を満たしつつ、分周部２２０に流れるバイアス電流を一定の量に抑えることができ、消費電流の低減（省消費電力化）を実現できる。
【０１２５】
ループフィルタ電圧Ｖlfに発振部２１０の発振周波数Ｆosc と分周部２２０の最高動作周波数Ｆdiv_max が連動するような手法を採り、かつ、任意のループフィルタ電圧Ｖlfにて常に「Ｆdiv_max ＞Ｆosc 」を満たしていれば、分周部２２０が問題なく動作する。
【０１２６】
分周制御信号CN_DIVが大きくなると分周部２２０の消費電流Ｉpwが増えるような構成にすると、所望の周波数に位相同期ループ回路がロックした後は、分周部２２０の消費電流Ｉpwを抑えることができるのである。
【０１２７】
以下、発振部２１０と分周部２２０がともに電流型、つまり、発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電流受け型である場合を例にして、具体的に説明する。
【０１２８】
＜電圧電流変換部：第１例＞
図４および図４Ａは、電圧電流変換部２５４および電圧電流変換部２５６（纏めて電圧電流変換回路２５３と称する）の第１例を説明する図である。
【０１２９】
第１例の電圧電流変換回路２５３Ａは、電圧電流変換回路２５３の基本構成といえるものである。電圧電流変換部２５４と電圧電流変換部２５６の関係は、ｄＩcco ／ｄＶlf＝α・ｄＩdiv ／ｄＶlfを満たすように、分周部２２０の分周制御電流Ｉdiv が発振部２１０の発振制御電流Ｉcco に比例するように、つまり「Ｉcco ＝α・Ｉdiv 」を満たすようにする。
【０１３０】
このような関係を満たすようにするには、たとえば、いわゆる電流コピーの仕組みを採るのが最も簡易であるといえる。電流コピーの仕組みとするためのトランジスタとしては、Ｎ型、Ｐ型の何れをも採用し得る。回路構成としては種々のものが考えられるが、どのようなものであっても、ループフィルタ電圧Ｖlfに基づいて電流を生成する電流源部として機能すると考えてよい。
【０１３１】
たとえば、図４（１−１）に示す例はＮＭＯＳ出力段とする例であり、電圧電流変換部２５４として１つのＮＭＯＳ１（第１のＮ型のＭＯＳトランジスタ）が使用され、電圧電流変換部２５６として１つのＮＭＯＳ２（第２のＮ型のＭＯＳトランジスタ）が使用されている。ＮＭＯＳ１を発振制御電流Ｉcco 用のメイン（Main）出力段と称し、ＮＭＯＳ２を分周制御電流Ｉdiv 用のレプリカ（Replica ）出力段と称する。ＮＭＯＳ１およびＮＭＯＳ２は、ゲートには共通にループフィルタ電圧Ｖlfが供給され、ソースが基準電位に接続（たとえば接地）され、ドレインが各制御電流の出力端となる。
【０１３２】
図４（１−２）に示す例はＰＭＯＳ出力段とする例であり、電圧電流変換部２５４として１つのＰＭＯＳ１（第１のＰ型のＭＯＳトランジスタ）が使用され、電圧電流変換部２５６として１つのＰＭＯＳ２（第２のＰ型のＭＯＳトランジスタ）が使用されている。ＰＭＯＳ１を発振制御電流Ｉcco 用のメイン（Main）出力段と称し、ＰＭＯＳ２を分周制御電流Ｉdiv 用のレプリカ（Replica ）出力段と称する。ＰＭＯＳ１およびＰＭＯＳ２は、ゲートには共通にループフィルタ電圧Ｖlfが供給され、ソースが電源に接続され、ドレインが各制御電流の出力端となる。
【０１３３】
何れの構成も、見方を変えると、電圧電流変換部２５４と電圧電流変換部２５６の本体は同一（カレントミラー構成）で、それぞれ制御電流に対応した「出力段を複数持つ」という構成であるともいえる。
【０１３４】
なお、ＮＭＯＳ１やＰＭＯＳ１のドレインおよびＮＭＯＳ２やＰＭＯＳ２のドレインには、電流方向の折返し対応のため、図４（２−１）や図４（２−２）に示すように、カレントミラー構成のトランジスタ対が設けられることもある。こうすることで、図４（１−１）のＮＭＯＳ出力段はＰＭＯＳ出力段に変更でき、また、図４（１−２）のＰＭＯＳ出力段はＮＭＯＳ出力段に変更できる。
【０１３５】
第１例の電圧電流変換回路２５３Ａの場合、ＮＭＯＳやＰＭＯＳのＶｇｓ−Ｉｄｓ特性を利用して電圧電流変換を行なうことになる。このような構成では、先端プロセスのロジック用低電圧でも動作可能であるし、構造がシンプルなため、小面積で実装可能となる利点がある。
【０１３６】
第１例の電圧電流変換回路２５３Ａにおいては、ＮＭＯＳ１とＮＭＯＳ２のカレントミラー比（ＮＭＯＳ２の電流／ＮＭＯＳ１の電流）やＰＭＯＳ１とＰＭＯＳ２のカレントミラー比（ＰＭＯＳ２の電流／ＰＭＯＳ１の電流）が比例係数αと対応するようにする。カレントミラー比は、トランジスタのフィンガーの数（フィンガー比）またはトランジスタの個数（マルチ比）、あるいはトランジスタのサイズ（サイズ比）で設定できる。
【０１３７】
たとえば、図４（３）は、図４（１−１）の詳細構成例を示す図である。ＮＭＯＳ１は、Ｍ個（ＭはＮＭＯＳ１のフィンガー数）のＮＭＯＳの単素子の集合体で構成され、ＮＭＯＳ２は、Ｎ個（ＮはＮＭＯＳ２のフィンガー数）のＮＭＯＳの単素子の集合体で構成されている。カレントミラー比はＮ／ＭでありＩdiv ＝（Ｎ／Ｍ）・Ｉcco となる。したがって、比例係数α＝Ｉcco ／Ｉdiv ＝Ｍ／Ｎとなるようにすればよい。
【０１３８】
図２Ａに示した電流制御発振回路（発振部２１０）および図２Ｂに示した分周部２２０との関係では、たとえば図４Ａに示すように、図４（１−１）に示すＮＭＯＳ１，ＮＭＯＳ２がそれぞれの電流源Ｉｓ１、電流源Ｉｓ２として使用することができる。また図示しないが、トランジスタ対による折返し対応を備えた図４（２−２）に示す構成のものをそれぞれの電流源Ｉｓ１、電流源Ｉｓ２として使用することもできる。
【０１３９】
比例係数αは、分周部２２０の最高動作周波数Ｆdiv_max が発振部２１０の電流制御発振器の発振周波数Ｆcco より大きくなるように調整する必要がある。このとき、電流制御発振器の発振制御電流Ｉcco や分周制御電流Ｉdiv に対する、分周部２２０の最高動作周波数Ｆdiv_max と電流制御発振器の発振周波数Ｆcco は図４（４）に示すような関係になる。
【０１４０】
この例においては、発振部２１０の電流制御発振器の発振周波数Ｆcco と分周部２２０の最高動作周波数Ｆdiv_max が、発振制御電流Ｉcco （＝α・Ｉdiv ）、つまりその大元となるループフィルタ電圧Ｖlfにほぼ比例して増加している。加えて、「Ｆdiv_max ＞Ｆcco 」という分周部２２０の動作条件を満たしているし、分周部２２０の消費電流Ｉpwは分周制御電流Ｉdiv （つまり、発振制御電流Ｉcco やループフィルタ電圧Ｖlf）にほぼ比例して増加している。
【０１４１】
ここで、位相同期ループ回路のロック過程では電流制御発振器の発振周波数Ｆcco は動的に変化し、ロック周波数Ｆlockより高い発振周波数の状態も存在する。
【０１４２】
本実施形態の位相同期ループ回路は、電流制御発振器の発振周波数Ｆcco の変化に伴い、分周部２２０に流れるバイアス電流を制御することで、分周部２２０の最高動作周波数Ｆdiv_max を変化させる。「Ｉcco ＝α・Ｉdiv 」を満たすようにする比例係数αの前述の調整により、任意のループフィルタ電圧Ｖlfにおいて、分周部２２０の最高動作周波数Ｆdiv_max が電流制御発振器の発振周波数Ｆcco より高くなるように調整されている。
【０１４３】
位相同期ループ回路が所望の一定のロック周波数Ｆlockにロックした後は、分周部２２０の最高動作周波数Ｆdiv_max をロック周波数Ｆlockより大きくするという条件を満たしつつ、分周部２２０に流れるバイアス電流をロック時のループフィルタ電圧Ｖlfに対応する一定の量に設定でき、分周部２２０の消費電流の低減を実現することができる。
【０１４４】
電圧信号で発振部２１０や分周部２２０を制御する場合、演算増幅回路などを必要とすることが考えられ、その場合、電圧電流変換回路２５３用の電源電圧としてある程度のものが必要になる。これに対して、この第１例のように電流信号で発振部２１０や分周部２２０を制御すると、図からも明らかなように電源電圧の制約を殆ど受けず、低電圧プロセスでの適用に好適である。
【０１４５】
＜電圧電流変換部：第２例＞
図５は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第２例を説明する図である。図５（１）は図４（１−１）や図４（２−１）に対する変形例であり、図５（２）は図４（１−２）や図４（２−２）に対する変形例である。
【０１４６】
第２例の電圧電流変換回路２５３Ｂは、ソース帰還（Source Degeneration ）を利用することで電圧電流変換特性のばらつき第１例よりも低減できるようにしたものである。
【０１４７】
たとえば、図５（１）に示す例はＰＭＯＳ出力段とする例であり、ＮＭＯＳ１のソースが抵抗素子Ｒを介して基準電位に接続（たとえば接地）されている。ＮＭＯＳ１のドレインには、ＰＭＯＳ２、ＰＭＯＳ３、ＰＭＯＳ４が、ＰＭＯＳ２に対してＰＭＯＳ３とＰＭＯＳ４がカレントミラー接続となるように設けられている。すなわち、ＮＭＯＳ１のドレインが、ＰＭＯＳ２のゲートおよびドレインと接続されるとともに、ＰＭＯＳ３およびＰＭＯＳ４のゲートとも接続されている。たとえば、ＰＭＯＳ３を発振制御電流Ｉcco 用のメイン出力段として機能させ、ＰＭＯＳ４を分周制御電流Ｉdiv 用のレプリカ出力段として機能させる。
【０１４８】
なお、ＰＭＯＳ３とＰＭＯＳ４のドレインに、電流方向の折返し対応のため、ＮＭＯＳを使用したカレントミラー構成のトランジスタ対を設けることで、ＰＭＯＳ出力段はＮＭＯＳ出力段に変更できる。
【０１４９】
図５（２）に示す例はＮＭＯＳ出力段とする例であり、ＰＭＯＳ１のソースが抵抗素子Ｒを介して電源に接続されている。ＰＭＯＳ１のドレインには、ＮＭＯＳ２、ＮＭＯＳ３、ＮＭＯＳ４が、ＮＭＯＳ２に対してＮＭＯＳ３とＮＭＯＳ４がカレントミラー接続となるように設けられている。すなわち、ＰＭＯＳ１のドレインが、ＮＭＯＳ２のゲートおよびドレインと接続されるとともに、ＮＭＯＳ３およびＮＭＯＳ４のゲートとも接続されている。たとえば、ＮＭＯＳ３を発振制御電流Ｉcco 用のメイン出力段として機能させ、ＮＭＯＳ４を分周制御電流Ｉdiv 用のレプリカ出力段として機能させる。
【０１５０】
なお、ＮＭＯＳ３とＮＭＯＳ４のドレインに、電流方向の折返し対応のため、ＰＭＯＳを使用したカレントミラー構成のトランジスタ対を設けることで、ＮＭＯＳ出力段はＰＭＯＳ出力段に変更できる。
【０１５１】
ＮＭＯＳ１やＰＭＯＳ１は、ループフィルタ電圧Ｖlfに基づいてソース帰還により電流Ｉｓ_0を生成する電流源部として機能する。
【０１５２】
第２例の電圧電流変換回路２５３Ｂは、図５（１）および図５（２）の何れの構成も、ＮＭＯＳ１やＰＭＯＳ１のソースに抵抗素子Ｒを接続しソース帰還による電圧電流変換を行なう。このような構成では、電圧電流変換特性が「１／抵抗素子Ｒの抵抗値Ｒｓ」に近くなるため、電圧電流変換特性のばらつきが小さくなり、位相同期ループ回路の設計としが容易になるケースがある。ただし、第１例と比べると、低電圧プロセスでの実現が難しくなるし、また、素子数が多くなるので、必要な面積、電力も増加する。
【０１５３】
＜電圧電流変換部：第３例＞
図６は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第３例を説明する図である。図６（１）は図５（１）に対する変形例であり、図６（２）は図５（２）に対する変形例である。
【０１５４】
第３例の電圧電流変換回路２５３Ｃは、ソース帰還を利用した第２例をベースに、増幅回路によるフィードバック機構を追加することで、電圧電流変換特性の線形性やダイナミックレンジの拡大を図るようにしたものである。
【０１５５】
たとえば、図６（１）に示す例は、ＮＭＯＳ１と抵抗素子Ｒとの接続点を電圧増幅回路ＡＭＰの反転入力端に接続し、電圧増幅回路ＡＭＰの出力端をＮＭＯＳ１のゲートに接続している。電圧増幅回路ＡＭＰの非反転入力端にはループフィルタ電圧Ｖlfを供給する。図６（２）に示す例は、ＰＭＯＳ１と抵抗素子Ｒとの接続点を電圧増幅回路ＡＭＰの反転入力端に接続し、電圧増幅回路ＡＭＰの出力端をＰＭＯＳ１のゲートに接続している。電圧増幅回路ＡＭＰの非反転入力端にはループフィルタ電圧Ｖlfを供給する。
【０１５６】
電圧増幅回路ＡＭＰは、ループフィルタ電圧ＶlfとＮＭＯＳ１やＰＭＯＳ１により生成される電流Ｉｓ_0と抵抗素子Ｒの抵抗値Ｒｓの積で表わされるソース電位（帰還電圧）とを比較してフィードバック動作する。
【０１５７】
第３例の電圧電流変換回路２５３Ｃは、図６（１）および図６（２）の何れの構成も、ＮＭＯＳ１やＰＭＯＳ１により生成される電流Ｉｓ_0が「ループフィルタ電圧Ｖlf／抵抗素子Ｒの抵抗値Ｒｓ」となるように電圧増幅回路ＡＭＰによる帰還作用が働く。そのため、電圧電流変換のダイナミックレンジが広く取れるし、変換係数の線形性が非常に良くなる。ただし、第１例や第２例と比べると、低電圧プロセスでの実現が難しくなるし、また、素子数が多くなるので、必要な面積、電力も増加する。
【０１５８】
＜電圧電流変換部：第４例＞
図７は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第４例を説明する図である。図７（１）は、その機能ブロック図であり、図７（２）は、詳細構成例である。
【０１５９】
第４例の電圧電流変換回路２５３Ｄは、第１例をベースに、電圧電流変換部２５６側のＮＭＯＳ２（あるいはＰＭＰＯＳ２：以下ＮＭＯＳ２で説明する）を複数（Ｘ個）にした変形例である。個数Ｘは、任意の整数に設定すればよい。なお、ここでは第１例をベースに示すが、基本構成は第２例や第３例であってもよい。
【０１６０】
第４例の電圧電流変換回路２５３Ｄでは、Ｘ個のＮＭＯＳ２の出力を加算することができる。Ｉdiv ＝（Ｎ・Ｘ／Ｍ）・Ｉcco となり、比例係数α＝Ｍ／（Ｎ・Ｘ）である。Ｘの最小値は１であり、その場合は、実質的に第１例と同一となる。この第４例は、第１例と同様に比例係数αを適宜変更することはできないが、同一構成のＮＭＯＳ２の個数を予め設定して製造することで、比例係数αを所望の値に設定できる利点がある。
【０１６１】
［電圧電流変換部：第１例＋第４例］
図示しないが、第１例と第４例を組み合わせることで、比例係数αを細かに設定できるようになる。たとえば、フィンガー数ＮのＮＭＯＳ２をＸ個使用するとともに、フィンガー数ｎ（ｎ＜Ｎ）のＮＭＯＳ２を１個併用することで、比例係数α＝Ｍ｛１／（Ｎ・Ｘ）＋１／ｎ｝に設定できる。
【０１６２】
＜電圧電流変換部：第５例＞
図８は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第５例を説明する図である。
【０１６３】
第５例の電圧電流変換回路２５３Ｅは、比例係数αを適宜変更できるようにする構成例である。特に第５例では、第１例をベースに、電圧電流変換部２５６側のＮＭＯＳ２（あるいはＰＭＰＯＳ２：以下ＮＭＯＳ２で説明する）を構成するＮ個の単素子のドレイン側と分周部２２０の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Nを設け、実際の使用の場面において、オンさせるスイッチの数ｎを調整することで比例係数αを調整するようにしている。スイッチＳＷ_1〜ＳＷ_Nとしては、アナログスイッチ（たとえばトランスファーゲート構成のもの）を使用する。ｎはたとえばデジタルコードにより任意の整数に設定すればよい。なお、ここでは第１例をベースに示すが、基本構成は第２例や第３例であってもよい。
【０１６４】
第５例の電圧電流変換回路２５３Ｅでは、ＮＭＯＳ２を構成するＮ個の単素子の出力をスイッチＳＷ_1〜ＳＷ_Nを用いて加算することができる。Ｉdiv ＝（ｎ／Ｍ）・Ｉcco となり、比例係数α＝Ｍ／ｎであり、「ｎ＝１〜Ｎ」の範囲で比例係数αを調整できる。ｎの最大値はＮであり、その場合は、実質的に第１例と同一となる。
【０１６５】
図示しないが、電圧電流変換部２５４側のＮＭＯＳ１（あるいはＰＭＰＯＳ１：以下ＮＭＯＳ１で説明する）を構成するＭ個の単素子のドレイン側と発振部２１０の電流制御発振器の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Mを設け、実際の使用の場面において、オンさせるスイッチの数mを調整することで比例係数αを調整するようにしてもよい。この場合、Ｉdiv ＝（Ｎ／ｍ）・Ｉcco となり、比例係数α＝ｍ／Ｎであり、「ｍ＝１〜Ｍ」の範囲で比例係数αを調整できる。
【０１６６】
＜電圧電流変換部：第６例＞
図９は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第６例を説明する図である。図９（１）は、その機能ブロック図であり、図９（２）は、詳細構成例である。
【０１６７】
第６例の電圧電流変換回路２５３Ｆは、第５例と同様に比例係数αを適宜変更できるようにする構成例である。特に第６例では、第１例をベースに、電圧電流変換部２５６側のＮＭＯＳ２（あるいはＰＭＰＯＳ２：以下ＮＭＯＳ２で説明する）を複数（Ｘ個）にし、ＮＭＯＳ２_1〜ＮＭＯＳ２_Xの各ドレインと分周部２２０の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Xを設け、実際の使用の場面において、オンさせるスイッチの数ｘを調整することで比例係数αを調整するようにしている。スイッチＳＷ_1〜ＳＷ_Xとしては、アナログスイッチ（たとえばトランスファーゲート構成のもの）を使用する。ｘはたとえばデジタルコードにより任意の整数に設定すればよい。
【０１６８】
第６例の電圧電流変換回路２５３Ｆでは、Ｘ個のＮＭＯＳ２の出力をスイッチＳＷ_1〜ＳＷ_Xを用いて加算することができる。Ｉdiv ＝（Ｎ・ｘ／Ｍ）・Ｉcco となり、比例係数α＝Ｍ／（Ｎ・ｘ）であり、「ｘ＝１〜Ｘ」の範囲で比例係数αを調整できる。Ｘの最小値は１であり、その場合は、スイッチが不要になり実質的に第１例と同一となる。
【０１６９】
図示しないが、電圧電流変換部２５４側のＮＭＯＳ１（あるいはＰＭＰＯＳ１：以下ＮＭＯＳ１で説明する）を複数（Ｘ個）にし、ＮＭＯＳ１_1〜ＮＭＯＳ１_Xの各ドレインと発振部２１０の電流制御発振器の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Xを設け、実際の使用の場面において、オンさせるスイッチの数ｘを調整することで比例係数αを調整するようにしてもよい。この場合、Ｉdiv ＝（Ｎ／Ｍ・ｘ）・Ｉcco となり、比例係数α＝（Ｍ・ｘ）／Ｎであり、「ｘ＝１〜Ｘ」の範囲で比例係数αを調整できる。Ｘの最小値は１であり、その場合は、スイッチが不要になり実質的に第１例と同一となる。
【０１７０】
ここで、比例係数αの調整に対処できる第５例と第６例を比べた場合、１つのＮＭＯＳ２やＰＭＯＳ２（あるいはＮＭＯＳ１やＰＭＯＳ１）で比例係数αの調整に対処できる点では第５例の方が第６例よりも回路規模が小さくてすむ。ただし、通常のデバイス構成に対して、選択用のスイッチＳＷ_1〜ＳＷ_n（あるいはスイッチＳＷ_1〜ＳＷ_m）への引出し配線の対処の変更が必要になる。一方、第６例は、ＮＭＯＳ２やＰＭＯＳ２（あるいはＮＭＯＳ１やＰＭＯＳ１）の個数が増えるので回路規模が大きくなるが、通常のデバイス構成のものをそのまま使用して、同一構成のＮＭＯＳやＰＭＯＳの個数の調整により比例係数αを所望の値に設定できる利点がある。
【０１７１】
＜比較例との対比＞
特許文献１には、位相同期ループ回路の動作状態を正確に判定することができ、かつ低消費電力を図るようにした仕組みが提案されている。しかしながら、特許文献１では、位相同期ループ回路の動作状態を正確に判定するために、アナログ／デジタル変換器、メモリ回路、および判定回路を必要としている。
【０１７２】
これに対して、本実施形態の仕組みでは、アナログ／デジタル変換器、メモリ回路、および判定回路を必要とせず、特許文献１の仕組みよりも、信号処理系統が簡易であり、発振器を制御する発振制御信号と分周器を制御する分周制御信号との間に制御応答にズレが生じる可能性を軽減できるし、回路構成を大幅に削減できる。
【０１７３】
たとえば、本実施形態の仕組みでは、アナログ／デジタル変換器が不要となるので、次の点で特許文献１の仕組みに対して優位性がある。
１）低電圧プロセスでは、一般的に、精度の良いアナログ／デジタル変換器の設計が困難である。アナログ／デジタル変換器の構成にもよるが、変換のサンプリングに伴うキックバックノイズが発振周波数変動を引き起こすことがあり、いわゆるジッタが大きくなる。これに対して、本実施形態では、アナログ／デジタル変換器を使用しなくて済むので、ジッタを無視あるいは小さくできる。
２）アナログ／デジタル変換器が不要となるので、実装面積や消費電力を大幅に減らすことができる。
【０１７４】
また、温度や電圧の変化に対して、以下の理由で特許文献１の仕組みには難点がある。１）特許文献１の仕組みでは、予め決められたループフィルタ電圧の範囲を元に帰還分周器の電流を決めるが、ループフィルタ電圧に対する発振回路の発振振周波数のばらつき、アナログ／デジタル変換器、デジタル／アナログ変換器のオフセットなどの影響を加味した甘い値に設定しておかなければならない。このことは、帰還分周器のバイアス制御が大雑把になることを意味する。仮に設定値を攻めると誤動作し易くなる。
２）アナログ／デジタル変換器を使用して処理するため、一定のレイテンシ（Latency ）の処理時間が必要となり、発振器系と帰還分周器系の制御応答にズレが発生してしまう。アナログ／デジタル変換器を使用する場合、離散時間での動作のため変換クロック周期の間の変動についていくことができない。このことは、周波数が大きく変わるロック過程で最適な制御ができないということに繋がる。
【０１７５】
また、特許文献１の仕組みと本実施形態の仕組みとでは、次の点でも相違がある。
１）特許文献１の仕組みは、「ある閾値で状態判定」を行なうことの目的達成のための手段としているが、本実施形態の仕組みは、動的（かつ連続時間的）に最適な動作状態（バイアス電流値）に追従することができるようにするものである。
２）特許文献１の仕組みは、アナログ信号（ループフィルタ電圧）→アナログ／デジタル変換→判定→デジタル／アナログ変換（電流制御回路）→バイアス電流という調整機構を持っている。判定自体はデジタル的なので簡単である。しかしながら、その周辺にアナログ／デジタル変換器やデジタル／アナログ変換器が必要となるため、その変換過程の誤差が累積する。変換誤差を小さくするためには電流値の増加も必要となるため、本来の低消費電力化の目的に合致しない。
【０１７６】
これに対して、本実施形態の仕組みは、分周部２２０を制御する分周制御信号CN_DIVを生成する分周器制御部２５７に必要とされる消費電流は特許文献１と比べた場合殆どないといってよい。たとえば、第６例の電圧電流変換回路２５３Ｆの場合、Ｎ・ｘ／Ｍで分周制御電流Ｉdiv を調整可能であるため、省消費電力という本来の目的に対する負担が極めて小さい。
【０１７７】
また、特許文献１の仕組みでは、実施の形態４において、帰還分周器における消費電力を低減する仕組みが提案されている。しかしながら、その手法は、電流制御回路５１を使用し、外部からの動作モードの指示信号に基づいて帰還分周回路の駆動電流を制御するというものであり、本実施形態の仕組みとは全く異なる。
【０１７８】
本実施形態の仕組みは、引込み過程およびロック時の双方において、ループフィルタ部２５０からのループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０が連動して動作するから、位相同期ループ回路が所望の周波数にロックしたときには自動的にロック時の電流（Ｆosc_max時よりも少ない）に自動的に設定されるから、外部からの動作モードの指示信号に基づいて分周部２２０の駆動電流を制御する必要はない。
【０１７９】
因みに、本実施形態の仕組みは、特許文献１とは異なり「位相同期ループ回路の動作状態を正確に判定する」という目的のものではなく、そのための機構を備えていないので、動作領域の判定はできない。
【０１８０】
＜電子機器への適用例＞
図１０は、前述した実施形態で説明したタイミング生成回路１００（特に発振部２１０、分周部２２０、電圧電流変換回路２５３）が適用される電子機器の一例を説明する図である。
【０１８１】
前述した実施形態で説明した位相同期ループ回路を利用した基準タイミング生成部１１０としては、先端プロセスが必要かつ省消費電力が求められる、たとえばポータブル機器用のＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）に搭載するＰＬＬとして有効である。もちろん、ポータブル機器に限定されないのは言うまでもない。
【０１８２】
バイアス電流が必要な分周器は主にロック周波数が高い場合に用いられることから、高速のデータインタフェースを行なうＰＣＩ Express，シリアルＡＴＡ（ＳＡＴＡ、Serial Advanced Technology Attachment ）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）用のＤＤＲ２，ＤＤＲ３などに好適であると考えられる。
【０１８３】
たとえば、ゲーム機、電子ブック、電子辞書、携帯電話機などのポータブル機器やポータブル機器に限らず画像表示装置などの各種の電子機器において、高速のデータ転送が要求される場合に、前記実施形態で説明した発振部２１０、分周部２２０、電圧電流変換回路２５３を適用することが考えられる。
【０１８４】
たとえば、図１０（１）は、電子機器９００が、画像表示装置の一例である表示モジュール９０４（液晶表示装置や有機ＥＬ表示装置）を利用したテレビジョン受像機９０２の場合の外観例を示す図である。テレビジョン受像機９０２は、台座９０６に支持されたフロントパネル９０３の正面に表示モジュール９０４を配置した構造となっており、表示面にはフィルターガラス９０５が設けられている。このテレビジョン受像機９０２には、図示しないＳＤＲＡＭ（ＤＤＲ２仕様やＤＤＲ３仕様）が使用されており、そのデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。加えて、テレビジョン受像機９０２は、録画機能用として、シリアルＡＴＡ方式のハードディスク装置９０８を着脱可能に構成されており、ハードディスク装置９０８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８５】
図１０（２）は、電子機器９００がデジタルカメラ９１２の場合の外観例を示す図である。デジタルカメラ９１２は、表示モジュール９１４、コントロールスイッチ９１６、シャッターボタン９１７、その他を含んでいる。デジタルカメラ９１２にはメモリカード９１８を着脱可能に構成されており、メモリカード９１８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８６】
図１０（３）は、電子機器９００がビデオカメラ９２２の場合の外観例を示す図である。ビデオカメラ９２２は、本体９２３の前方に被写体を撮像する撮像レンズ９２５が設けられ、さらに、表示モジュール９２４や撮影のスタート／ストップスイッチ９２６などが配置されている。ビデオカメラ９２２にはシリアルＡＴＡ方式のハードディスク装置９２８を着脱可能に構成されており、ハードディスク装置９２８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８７】
図１０（４）は、電子機器９００が携帯電話機９３２の場合の外観例を示す図である。携帯電話機９３２は、折り畳み式であり、上側筐体９３３ａ、下側筐体９３３ｂ、表示モジュール９３４、連結部９３６（この例ではヒンジ部）などを含んでいる。携帯電話機９３２にはメモリカード９３８を着脱可能に構成されており、メモリカード９３８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８８】
図１０（５）は、電子機器９００がコンピュータ９４２の場合の外観例を示す図である。コンピュータ９４２は、下型筐体９４３ａ、上側筐体９４３ｂ、表示モジュール９４４、キーボード９４６などを含んでいる。コンピュータ９４２は、バスがＰＣＩ Express仕様であり、また、図示しないＳＤＲＡＭ（ＤＤＲ２仕様やＤＤＲ３仕様）やシリアルＡＴＡ方式のハードディスク装置が使用されており、ＳＤＲＡＭやハードディスク装置のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。また、コンピュータ９４２には各種仕様の可搬型の記憶媒体９４８（たとえばＵＳＢメモリ）を着脱可能に構成されており、記憶媒体９４８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８９】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１９０】
また、前記の実施形態は、クレーム（請求項）に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１９１】
１００…タイミング生成回路、１１０…基準タイミング生成部、１４０…信号処理部、２１０…発振部、２２０…分周部、２３０…位相周波数比較部、２４０…チャージポンプ部、２５０…ループフィルタ部、２５２…フィルタ回路、２５３…電圧電流変換回路、２５４，２５６…電圧電流変換部、２５５…発振器制御系統、２５７…分周器制御系統、２５８…電流重畳回路、２５９…電圧重畳回路、２６０，２７０…バッファ部、９００…電子機器
【技術分野】
【０００１】
本発明は、位相同期ループ(ＰＬＬ：Phase Locked Loop) 回路、半導体集積回路、電子機器、位相同期ループ回路の制御方法に関する。より詳細には、位相同期ループ回路における制御応答の改善に関する。
【背景技術】
【０００２】
電子機器においては、位相同期ループ回路（位相同期回路と称することもある）が組み込まれることがある。
【０００３】
一般的な位相同期ループ回路では、外部からの基準クロック信号に同期して、所望の発振周波数の内部クロック信号を生成する。具体的には、外部からの基準クロック信号と内部で生成した比較クロック信号の位相および周波数を位相周波数比較器により比較する。この比較結果に応じた位相差信号をループフィルタ部に供給して、位相差信号の低周波数成分を抽出して発振制御信号とする。ループフィルタ部から出力された発振制御信号を発振器（電圧制御発振器や電流制御発振器）に供給する。発振器は、発振制御信号に応じた発振周波数の内部クロック信号を生成して分周器に供給する。分周器は、発振器により生成された内部クロック信号を予め定められた分周比で分周して比較クロック信号を生成し、位相周波数比較器に供給する。
【０００４】
ここで、特許文献１には、位相周波数比較器の出力信号に基づいて、位相同期ループ回路の動作状態を正確に判定することができるようにした仕組みが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１８０３４９号公報
【０００６】
特許文献１に記載の仕組みでは、動作状態判定部は、ループフィルタから出力される制御電圧が所定の電圧範囲内にあるか否かに基づいて、ＰＬＬ周波数シンセサイザが所望の動作状態であるか否かを判定する。電流制御回路は、動作状態判定部からの判定信号に基づいて分周器を制御するための分周制御信号を生成する。このとき、電流制御回路は、ＰＬＬ周波数シンセサイザが所望の動作状態を維持する範囲内において、分周器の駆動電流を小さくするように分周制御信号を生成する。
【０００７】
このような仕組みにすることで、ＰＬＬ周波数シンセサイザの動作状態を正確に判定することができるし、帰還分周回路の誤動作を検出することもでき、さらに、電流制御回路を設けることで、分周器やＰＬＬ周波数シンセサイザの低消費電力化を図っている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の仕組みでは、アナログ／デジタル変換器、メモリ回路、判定回路により動作状態判定部を構成しており、その構成が特殊な回路構成になっており、信号処理系統が複雑になっている。そしてこのことを起因として、発振器を制御する発振制御信号と分周器を制御する分周制御信号との間で制御応答にズレが生じてしまうという難点がある。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、位相同期ループ回路における発振器と分周器の制御応答のズレを低減することのできる仕組みを提供することを目的とする。
【００１０】
また、さらに好ましくは、分周器を制御する分周制御信号の生成回路の規模や電力消費を低減することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る位相同期ループ回路は、外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部と、誤差信号に応じた発振周波数の内部クロック信号を生成する発振部と、内部クロック信号を予め定められた分周比で分周して比較クロック信号を生成する分周部と、誤差信号に基づいて発振部から出力される内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部と、誤差信号に基づいて分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、を備えたものとする。
【００１２】
さらに、本発明の第１の態様においては、発振器制御部と分周器制御部は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、誤差信号に基づいて予め定められた関係を持って応答するようにする。
【００１３】
あるは、本発明の第２の態様においては、発振器制御部と分周器制御部は、引込み過程およびロック時の双方において、誤差信号に基づいて、発振部と分周部が連動した動作をするようにする。
【００１４】
本発明の第１の態様は本発明の仕組みを制御信号の関係の側面から規定したものであり、本発明の第２の態様は本発明の仕組みを制御動作の側面から規定したものである。
【００１５】
発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、誤差信号に基づいて予め定められた関係を持って応答するようにすることで、発振部と分周部は誤差信号に基づいて連動した動作をするようになる。このことにより、位相同期ループ回路における発振部と分周部の制御応答のズレは軽減される。また、連動した動作をするようにするための回路構成は特許文献１に記載のものよりも簡易なものでよくなる。
【００１６】
また、好ましくは、誤差信号に対する発振制御信号と分周制御信号の関係を適正に設定する。「適正に」とは、「予め定められた相関を持つように」という意味である。たとえば、引込み過程およびロック時の双方における任意の誤差信号の値に対応する分周部の最高動作周波数が発振部から出力される内部クロック信号の周波数よりも常に高くなるように、各制御信号の関係を設定する。この場合、ロック時の分周制御信号が、引込み過程における発振部から出力される内部クロック信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部に自動的に設定するようになる。これにより、ロック時の電力消費は、本発明を適用しない場合よりも低減できる。
【発明の効果】
【００１７】
本発明によれば、位相同期ループ回路における発振器と分周器の制御応答のズレを低減することができるし、回路規模を特許文献１よりも小さくできる。
【００１８】
また、誤差信号に対する発振制御信号と分周制御信号の関係を適正に設定することで、ロック時の電力消費を、本発明を適用しない場合よりも低減できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態を適用した電子回路の一例であるタイミング生成回路の全体構成を説明する図である。
【図２】基準タイミング生成部の基本構成を説明する図である。
【図２Ａ】発振部の構成例を説明する図である。
【図２Ｂ】分周部の構成例を説明する図である。
【図３】電圧電流変換回路の制御系を示す図である。
【図３Ａ】発振部と分周部の制御応答の一例を説明する図である。
【図４】電圧電流変換回路の第１例を説明する図（その１）である。
【図４Ａ】電圧電流変換回路の第１例を説明する図（その２）である。
【図５】電圧電流変換回路の第２例を説明する図である。
【図６】電圧電流変換回路の第３例を説明する図である。
【図７】電圧電流変換回路の第４例を説明する図である。
【図８】電圧電流変換回路の第５例を説明する図である。
【図９】電圧電流変換回路の第６例を説明する図である。
【図１０】本実施形態の発振部、分周部、電圧電流変換回路が適用される電子機器の一例を説明する図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００２１】
説明は以下の順序で行なう。
１．タイミング生成回路の全体構成
２．基準タイミング生成部（基本構成、発振部、分周部）
３．発振部と分周部の制御応答の関係
４．電圧電流変換部：第１例
５．電圧電流変換部：第２例
６．電圧電流変換部：第３例
７．電圧電流変換部：第４例
８．電圧電流変換部：第５例
９．電圧電流変換部：第６例
10．比較例との対比
11．電子機器への適用例
【００２２】
＜全体構成＞
図１は、本発明の一実施形態を適用した電子回路や半導体集積回路の一例であるタイミング生成回路の全体構成を説明する図である。タイミング生成回路１００は、位相同期ループ回路を利用した基準タイミング生成部１１０と信号処理部１４０とを備えている。
【００２３】
図１（１）に示す第１基本構成例のタイミング生成回路１００Ａは、単一の信号処理部１４０を備える。
【００２４】
図１（２）に示す第２基本構成例のタイミング生成回路１００Ｂは、複数の信号処理部１４０を備え、複数の信号処理部１４０に対して１つの基準タイミング生成部１１０が共通に設けられている。基準タイミング生成部１１０を複数（この例では全ての）の信号処理部１４０で共用することで全体構成をコンパクトにしている。基準タイミング生成部１１０を複数の信号処理部１４０で共用する構成であればよく、信号処理部１４０の全てについて基準タイミング生成部１１０を共用することは必須でなく、基準タイミング生成部１１０を複数備える構成にしてもよいが、その場合、その分だけ回路規模が大きくなる。
【００２５】
信号処理部１４０としては、より高速の信号処理が求められる高速信号処理部回路であってもよいし、高速処理が求められない信号処理を行なう標準信号処理部であってもよいし、それらを併存させた構成であってもよい。
【００２６】
ここで、本明細書において「高速の信号処理」であるとは、基準タイミング生成部１１０から出力される出力クロックのトグル頻度（周波数）よりも信号処理部１４０から出力される出力される信号のトグル頻度（周波数）の方がトグル頻度が高い場合を意味する。
【００２７】
高速信号処理部は、高速な処理が求められる機能を実現する機能ブロックや回路部であり、たとえば、高速パラレル・シリアル変換回路、高速シリアル・パラレル変換回路などが該当する。
【００２８】
一方、標準信号処理部は、基準タイミング生成部１１０からの基準タイミング信号Ｊ０に基づいて動作する回路部であり、高速信号処理部よりも低速のデジタル信号処理を行なう低速信号処理部の一例である。換言すると、標準信号処理部は、高速でない標準的な速度の処理が求められる機能を実現する機能ブロックや回路部である。
【００２９】
基準タイミング生成部１１０は、システム全体の基準となるタイミング信号であって、信号処理部１４０へ供給される基準タイミング信号Ｊ０を生成するものである。基準タイミング生成部１１０は基準タイミング信号Ｊ０を生成できるものであればよく、種々の回路構成を採り得るが、本実施形態では、ＰＬＬ（Phase-Locked Loop ：位相同期ループ）で構成する。
【００３０】
信号処理部１４０が高速信号処理部である場合、基準タイミング信号Ｊ０は、信号処理部１４０における高速な処理を行なうための基準となるタイミング情報である。ただし、この場合の基準タイミング信号Ｊ０を構成する各タイミング信号は、信号処理部１４０から出力される信号のトグル頻度よりもトグル頻度の低い信号であり、特に「多相タイミング信号Ｊ２」と称する。
【００３１】
より具体的には、多相タイミング信号Ｊ２は、複数のクロック信号の組合せにより複数のクロック位相を持つものである、換言すると、各々のクロック信号の周波数は低速であるが、各クロック信号の位相を組み合わせることで、全体としては高速なタイミング情報を高速な処理を行なう信号処理部１４０へ供給できるようになっている信号である。この多相タイミング信号Ｊ２は高速信号処理部１４０側が必要とする位相関係を持つ複数本のクロック信号で構成されるが、典型的には、等間隔に位相の異なる複数本のクロック信号で構成される。たとえば、基準タイミング生成部１１０を構成する各段の発振器要素の差動出力を複数本のクロック信号として利用することが考えられる。
【００３２】
基準タイミング生成部１１０の位相同期ループ回路で使用される発振回路としては、種々の回路構成を採り得るが、たとえば、リングバッファによる発振回路、遅延制御されたバッファチェーンによるディレイラインなどで構成するのが好適である。その一例については後述する。
【００３３】
＜基準タイミング生成部＞
［基本構成］
図２は、基準タイミング生成部１１０の基本構成を説明する図である。基準タイミング生成部１１０は先ず、位相同期ループ回路（ＰＬＬ）を利用した構成のものを使用している。基準タイミング生成部１１０は、たとえば、半導体集積回路として提供されることがある。
【００３４】
基準タイミング生成部１１０は、発振部２１０（ＯＳＣ）と、分周部２２０（帰還分周器）と、位相周波数比較部２３０（ＰＦＤ）と、チャージポンプ部２４０（ＣＰ）と、ループフィルタ部２５０と、バッファ部２６０と、バッファ部２７０とを備えている。
【００３５】
発振部２１０は、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator ）と電流制御発振回路（ＣＣＯ；Current Controlled Oscillator ）の何れを採用してもよい。以下では、特段の断りのない限り、電流制御発振回路を採用するものとして説明する。
【００３６】
電流制御発振回路で構成された発振部２１０は、複数の発振器の段が、環状構造に縦続接続されたリングバッファによる発振回路を用いており、具体的には、複数の発振器の段として複数の単位遅延素子２１２（ディレイセルやディレイステージとも称される）が縦続接続されている。ここでは、一例として、３つの単位遅延素子２１２を使用し、その単位遅延素子２１２としてバッファ回路を使用する例で示す。ζ段目の単位遅延素子２１２を区別する場合には参照子ζを付して記載する。後述の他の構成要素において段数などを区別する場合にも同様である。
【００３７】
発振部２１０は、全体としてリング発振器を構成するように、たとえば接続としては負帰還となり、動作時は内部のＲＣ成分（抵抗成分および容量成分）による位相ずれで正帰還となる。たとえば、各単位遅延素子２１２は縦続配置され、さらに何れかの段（通常は最終段）の単位遅延素子２１２の出力信号を、１段目の単位遅延素子２１２の入力に戻す。基準タイミング生成部１１０の発振部２１０の各単位遅延素子２１２からは差動のクロック信号が出力され、それらが後段の単位遅延素子２１２に供給される。「接続としては負帰還となる」ことを明示するため、何れかの段（一例として、１段目）の単位遅延素子２１２の入力に「反転入力」の記号○を付して示す。
【００３８】
各単位遅延素子２１２（バッファ回路）は遅延制御が可能な構成のものであればよく、たとえば、２つのトランジスタ（たとえば電界効果トランジスタ）を使用した差動回路で構成すればよい。一例については後述するが、たとえば、一方のトランジスタのゲートを非反転入力とし、そのドレインを抵抗素子を介して第１の基準電位に接続し、そのドレインを反転出力とする。また、他方のトランジスタのゲートを反転入力とし、そのドレインを抵抗素子を介して第１の基準電位に接続し、そのドレインを非反転出力とする。また、各トランジスタのソースを接続して、電流値可変型の電流源を介して第２の基準電位に接続する。
【００３９】
電流値可変型の電流源は、制御入力端子２１２inに供給される発振制御信号CN_OSC（＝バッファ部２６０を介在させたループフィルタ出力電流Ｉlp）をカレントミラー形式（ミラー比は１：１でよい）で受けてトランジスタにバイアス電流を供給するようにする。電流値可変型の電流源により差動回路のバイアス電流を制御することで、各単位遅延素子２１２による遅延量が制御され、また、全体としての発振周波数が制御される。
【００４０】
各単位遅延素子２１２の各制御入力端子２１２inは、共通に周波数制御入力端子２１０inに接続される。周波数制御入力端子２１０inを介して制御入力端子２１２inに供給されるループフィルタ出力電流Ｉlp（詳しくはバッファ部２６０を介在させたもの）が発振制御信号CN_OSCとして使用される。
【００４１】
発振制御信号CN_OSCは、発振部２１０が電流制御発振回路のときは発振制御電流Ｉcco であり、その発振周波数Ｆosc は発振周波数Ｆcco であるし、発振部２１０が電圧制御発振回路のときは発振制御電圧Ｖvco であり、その発振周波数Ｆosc は発振周波数Ｆvco である。
【００４２】
分周部２２０は、逓倍機能を実現する場合に備えられるもので、発振部２１０の出力端子から出力された内部クロック信号の一例である出力発振信号Ｖout の発振周波数Ｆcco を１／ηに分周して比較クロック信号の一例である分周発振信号Ｖout1を取得する。ηは、ＰＬＬ逓倍数（分周比とも称する）であって、１以上の正の整数で、かつ、ＰＬＬ出力クロックCK_PLLの周波数を変更できるように可変にするのがよい。
【００４３】
位相周波数比較部２３０は、外部から供給される基準クロックと分周部２２０からの分周発振信号Ｖout1の位相および周波数を比較し、比較結果である位相差および周波数差を示す誤差信号を比較結果信号Ｖcompとして出力する。位相周波数比較部２３０の一方の入力端に外部から供給される基準クロックを外部基準クロックCLK0と称し、位相周波数比較部２３０の他方の入力端に供給される他方の信号は比較クロック信号の一例である分周発振信号Ｖout1である。
【００４４】
チャージポンプ部２４０は、位相周波数比較部２３０から出力された比較結果信号Ｖcompに応じた駆動電流（チャージポンプ電流Ｉcpと称する）を入出力する。チャージポンプ部２４０は、たとえば、位相周波数比較部２３０から出力されたチャージポンプ電流Ｉcpを入出力するチャージポンプと、チャージポンプにバイアス電流Ｉcpbiasを供給する電流値可変型の電流源とを備えて構成される。
【００４５】
ループフィルタ部２５０は、チャージポンプ部２４０を介して位相周波数比較部２３０から出力された比較信号を平滑化する平滑化部の一例であり、電流出力型および電圧出力型の何れをも採用してよい。図の例では、電流出力型の例で示している。ループフィルタ部２５０は、たとえばローパスフィルタをフィルタ回路２５２として具備し、チャージポンプ部２４０により生成されたチャージポンプ電流Ｉcpをフィルタ回路２５２で積分し、発振部２１０の発振周波数Ｆcco を制御するためのループフィルタ出力電流Ｉlpを生成する。
【００４６】
ループフィルタ部２５０は、電流制御発振回路で構成された発振部２１０に適合するように電流出力に対応した構成とする。つまり、ループフィルタ部２５０は、電流出力型とするため、詳しくは、フィルタ回路２５２の後段に電圧電流変換部２５４および電圧電流変換部２５６が設けられる。電圧電流変換部２５４とバッファ部２６０で発振器制御部２５５が構成され、電圧電流変換部２５６とバッファ部２７０で分周器制御部２５７が構成される。電圧出力型とする場合には、フィルタ回路２５２の後段に電圧電流変換部２５４および電圧電流変換部２５６を設ける必要はない。
【００４７】
なお、この図では電圧電流変換部２５４と電圧電流変換部２５６をループフィルタ部２５０内に含めて示しているが、フィルタ回路２５２のみを有するループフィルタ部２５０として捉えて、電圧電流変換部２５４と電圧電流変換部２５６をループフィルタ部２５０の外に配置して考えてもよい。
【００４８】
具体的には、ループフィルタ部２５０は、ループフィルタ容量Ｃｐのコンデンサ（容量素子）を備えてフィルタ回路２５２が構成され、電圧電流変換ゲインＧｍ_OSCの電圧電流変換回路（トランスコンダクタンス）を電圧電流変換部２５４として備え、電圧電流変換ゲインＧｍ_DIVの電圧電流変換回路（トランスコンダクタンス）を電圧電流変換部２５６として備えるものとする。
【００４９】
チャージポンプの出力は、コンデンサの一方の端子と電圧電流変換部２５４および電圧電流変換部２５６の入力とに共通に接続される。コンデンサの他方の端子は基準電位（たとえば接地、もしくは電源）に接続される。
【００５０】
ループフィルタ部２５０では、チャージポンプから出力されたチャージポンプ電流Ｉcpに基づいてコンデンサの一方の端子（つまり電圧電流変換部の入力）に電圧信号（チャージポンプ電圧Ｖcpと称する）が生成される。
【００５１】
コンデンサへの充放電動作となるので、ループフィルタ部２５０（のフィルタ回路２５２）は、位相周波数比較部２３０からの比較結果信号Ｖcomp中の所定のカットオフ周波数（ロールオフ周波数やポールともいう）以上の周波数成分を減衰させて、発振部２１０に供給される発振制御電流Ｉcco を平滑化してその低周波数成分を抽出するように、少なくとも１つのカットオフ周波数（ポール）を呈する低域通過フィルタとして機能する。
【００５２】
なお、フィルタ回路２５２は、コンデンサだけでなくループフィルタ抵抗Ｒｐの抵抗素子を直列に接続することで、低域通過フィルタとしての機能を高めるようにしてもよい。１つのチャージポンプを備える構成を採る場合、通常は、この抵抗素子を備えた構成を採用する。また、コンデンサの単独の回路とコンデンサおよび抵抗素子の直列回路とを並列接続するなどして伝達特性のポールを複数にするなどの変形も考えられる。
【００５３】
電圧電流変換部２５４および電圧電流変換部２５６は、チャージポンプから出力されたチャージポンプ電流Ｉcpに基づいてフィルタ回路２５２のコンデンサの一方の端子（つまり電圧電流変換部の入力）に生成されるループフィルタ電圧Ｖlf（この例ではチャージポンプ電圧Ｖcp）を電圧電流変換ゲインＧｍに従って電流信号（ループフィルタ出力電流Ｉlp）に変換する。
【００５４】
ループフィルタ出力電流Ｉlp_OSCは、バッファ部２６０を介在させることで発振部２１０の発振制御信号CN_OSCとして使用されるし、ループフィルタ出力電流Ｉlp_DIVは、バッファ部２７０を介在させることで分周部２２０を制御する分周制御信号CN_DIVとしても使用される。換言すると、各ループフィルタ出力電流Ｉlpは、発振制御信号CN_OSCや分周制御信号CN_DIVの大元となる制御信号である。
【００５５】
バッファ部２６０は、ループフィルタ部２５０（この例では電圧電流変換部２５４）と発振部２１０との間の発振制御信号のインタフェースをなす機能部であり、たとえば電流バッファとして機能する電流電流変換回路で構成される。電流電流変換回路は、ループフィルタ部２５０からのループフィルタ出力電流ＩlpをＫ_OSC倍（Ｋ_OSCはミラー比であり、１を含む任意の値でよく、１よりも大きくてもよいし、１よりも小さくてもよい）に変換する機能を持つ。
【００５６】
バッファ部２６０は、電流方向の折返しの必要性やミラー比Ｋ_OSCの設定など必要に応じて設けられればよく、必須の構成要素ではなく、必要に応じて設けられればよい。たとえば、ミラー比Ｋ_OSCが「１」でよく、また、ループフィルタ出力電流Ｉlp_OSCをそのまま発振制御電流Ｉcco として使用してもよい場合はバッファ部２６０を設けなくてもよい。一方、たとえば、ミラー比Ｋ_OSCを「１」以外とする場合や、ミラー比Ｋ_OSCに関わらず、ループフィルタ出力電流Ｉlp_OSCに基づく制御信号（この例では制御電流）に定常値（この例では定電流成分）を重畳する場合にはバッファ部２６０を設ける。なお、バッファ部２６０の機能を電圧電流変換部２５４に取り込んだ構成にすることも考えられる。
【００５７】
因みに、ループフィルタ部２５０を電圧出力型とする場合において、ループフィルタ電圧Ｖlfに対してのバッファ機能として電圧ゲインＧ_OSCが「１」のいわゆるボルテージフォロワをバッファ部２６０として設けることが考えられる。また、ループフィルタ部２５０を電圧出力型とする場合において、電圧ゲインＧ_OSCを「１」以外とする場合や、電圧ゲインＧ_OSCに関わらず、ループフィルタ出力電圧Ｖlp_OSCに基づく制御信号（この例では制御電圧）に定常値（この例では定電圧成分）を重畳する場合にバッファ部２６０を設けることも考えられる。
【００５８】
バッファ部２７０は、ループフィルタ部２５０（この例では電圧電流変換部２５６）と分周部２２０との間の分周制御信号のインタフェース機能をなす機能部であり、たとえば電流バッファとして機能する電流電流変換回路で構成される。電流電流変換回路は、ループフィルタ部２５０からのループフィルタ出力電流ＩlpをＫ_DIV倍（Ｋ_DIVはミラー比であり、１を含む任意の値でよく、１よりも大きくてもよいし、１よりも小さくてもよい）に変換する機能を持つ。
【００５９】
このバッファ部２７０は、電流方向の折返しの必要性やミラー比Ｋ_DIV（フィンガー比）の設定など必要に応じて設けられればよく、必須の構成要素ではなく、必要に応じて設けられればよい。たとえば、ミラー比Ｋ_DIVが「１」でよく、また、ループフィルタ出力電流Ｉlp_DIVをそのまま分周制御信号CN_DIVとして使用してもよい場合はバッファ部２７０を設けなくてもよい。一方、たとえば、ミラー比Ｋ_DIVを「１」以外とする場合や、ミラー比Ｋ_DIVに関わらず、ループフィルタ出力電流Ｉlp_DIVに基づく制御信号（この例では制御電流）に定常値（この例では定電流成分）を重畳する場合にはバッファ部２７０を設ける。なお、バッファ部２７０の機能を電圧電流変換部２５６に取り込んだ構成にすることも考えられる。
【００６０】
因みに、発振部２１０を電圧制御発振器とし、ループフィルタ部２５０を電圧出力型とする場合において、ループフィルタ電圧Ｖlfに対してのバッファ機能として電圧ゲインＧ_DIVが「１」のいわゆるボルテージフォロワをバッファ部２７０として設けることが考えられる。また、同様の場合において、電圧ゲインＧ_DIVを「１」以外とする場合や、電圧ゲインＧ_DIVに関わらず、ループフィルタ出力電圧Ｖlp_DIVに基づく制御信号（この例では制御電圧）に定常値（この例では定電圧成分）を重畳する場合にバッファ部２７０を設けることも考えられる。
【００６１】
［発振部：電流制御発振回路］
図２Ａは、基準タイミング生成部１１０の発振部２１０の構成例を説明する図である。ここでは、発振部２１０が電流制御発振回路である場合で示す。なお、図２Ａ（１）は詳細回路図であり、図２Ａ（２）は、発振制御電流Ｉcco に対する発振周波数Ｆcco の特性例である。
【００６２】
図２Ａ（１）に示すように、電流制御発振回路で構成された発振部２１０の単位遅延素子２１２は、２つのＮＭＯＳ（Ｎ型のＭＯＳトランジスタ）であるトランジスタＴＲ１とトランジスタＴＲ２を使用した差動回路で構成されている。トランジスタＴＲ１のゲートを非反転入力ＩＮｐとし、そのドレインを抵抗素子Ｒ１を介して電源Ｖddに接続し、そのドレインを反転出力Ｑｎとする。また、トランジスタＴＲ２のゲートを反転入力ＩＮｎとし、そのドレインを抵抗素子Ｒ２を介して電源Ｖddに接続し、そのドレインを非反転出力Ｑｐとする。
【００６３】
そして、本例では、１段目の単位遅延素子２１２_1の反転出力Ｑｎが２段目の単位遅延素子２１２_2の反転入力ＩＮｎに接続されるとともに、１段目の非反転出力Ｑｐが２段目の非反転入力ＩＮｐに接続されている。さらに、２段目の単位遅延素子２１２_2の反転出力Ｑｎが３段目の単位遅延素子２１２_3の反転入力ＩＮｎに接続されるとともに、２段目の非反転出力Ｑｐが３段目の非反転入力ＩＮｐに接続されている。さらに、３段目の単位遅延素子２１２_3の反転出力Ｑｎが１段目の単位遅延素子２１２_1の非反転入力ＩＮｐに接続されるとともに、３段目の非反転出力Ｑｐが１段目の反転入力ＩＮｎに接続されている。これによって、接続としては負帰還となり、全体としてリング発振器が構成される。
【００６４】
各段のトランジスタＴＲ１およびトランジスタＴＲ２のソース同士が接続され、さらに電流値可変型の電流源Ｉｓ１を介して基準電位（たとえば接地電位GND ）に接続されている。
【００６５】
電流源Ｉｓが発振器制御部２５５からの発振制御信号CN_OSCとしての発振制御電流Ｉcco により制御される。あるいは、電流源Ｉｓ１が電圧電流変換部２５４やバッファ部２６０に組み込まれた構成とすることも考えられ、この場合は、電流源Ｉｓ１の出力電流が発振制御信号CN_OSCとしての発振制御電流Ｉcco そのものとなる。
【００６６】
図２Ａ（２）には、電流制御発振器の発振制御電流Ｉcco に対する発振周波数Ｆcco の特性例が示されている。この例では、発振周波数Ｆcco が発振制御電流Ｉcco に対して単調増加するようになっており、特に、発振周波数Ｆcco は、発振制御電流Ｉcco にほぼ比例して増加している。
【００６７】
［分周部：電流受け型］
図２Ｂは、基準タイミング生成部１１０の分周部２２０の構成例を説明する図である。ここでは、分周部２２０の制御入力端が電流受け型の場合で示す。なお、図２Ｂ（１）は機能ブロック図であり、図２Ｂ（２）は詳細回路図であり、図２Ｂ（３）は動作例を示すタイミングチャートであり、図２Ｂ（４）は、分周制御電流Ｉdiv に対する最高動作周波数Ｆdiv_max の特性例である。
【００６８】
分周部２２０は一例として、図２Ｂ（１）に示すように、２つのＤラッチ２２２（Ｄ型フリップフロップ）を使用した２分周回路（プリスケーラ）で構成されている。各段のＤラッチ２２２には、発振部２１０から出力された出力発振信号Ｖout であって相補関係を持つ非反転クロックＣＫｐと反転クロックＣＫｎが互い違いに供給される。
【００６９】
「互い違い」の意味は、たとえば、１段目のＤラッチ２２２_1は非反転クロックＣＫｐのＨレベル期間にデータを取り込み、その取り込んだデータを反転クロックＣＫｎのＨレベル期間で保持する一方、２段目のＤラッチ２２２_2は反転クロックＣＫｎのＨレベル期間にデータを取り込み、その取り込んだデータを非反転クロックＣＫｐのＨレベル期間で保持することである。
【００７０】
１段目のＤラッチ２２２_1の非反転出力Ｑｐが２段目のＤラッチ２２２_2の非反転入力ＩＮｐに接続されるとともに、１段目の反転出力Ｑｎが２段目の反転入力ＩＮｎに接続されている。さらに、２段目の非反転出力Ｑｐが１段目の反転入力ＩＮｎに接続されるとともに、２段目の反転出力Ｑｎが１段目の非反転入力ＩＮｐに接続されている。これによって、全体として差動入出力構成となり、２段目の非反転出力Ｑｐおよび反転出力Ｑｎが分周発振信号Ｖout1となる。
【００７１】
図２Ｂ（２）に示すように、分周部２２０のＤラッチ２２２は、データ取込回路２２４とデータ保持回路２２６とバイアス回路２２８で構成されている。
【００７２】
データ取込回路２２４は、２つのＮＭＯＳ（Ｎ型のＭＯＳトランジスタ）を使用した差動回路を具備し、負荷にＰＭＯＳ（Ｐ型のＭＯＳトランジスタ）を持ついわゆる能動負荷となっている。具体的には、トランジスタＴＲ１とトランジスタＴＲ２が差動接続され、その負荷（ドレイン側）にトランジスタＴＲ３とトランジスタＴＲ４が接続されている。
【００７３】
トランジスタＴＲ１は、ゲートを非反転入力ＩＮｐとし、そのドレインがトランジスタＴＲ３のドレインに接続され、そのドレインを反転出力Ｑｎとする。また、トランジスタＴＲ２は、ゲートを反転入力ＩＮｎとし、そのドレインがトランジスタＴＲ４のドレインに接続され、そのドレインを非反転出力Ｑｐとする。
【００７４】
トランジスタＴＲ１とトランジスタＴＲ２は、ソース同士が接続され、さらにトランジスタＴＲ５のドレインと接続されている。トランジスタＴＲ５のゲートにはクロック（非反転クロックＣＫｐと反転クロックＣＫｎの何れか一方）が供給される。トランジスタＴＲ５のソースは基準電位（たとえば接地電位GND ）に接続されている。
【００７５】
トランジスタＴＲ３とトランジスタＴＲ４は、各ソースが電源Ｖddに接続され、各ゲートは各段が共通にバイアス回路２２８に接続されている。
【００７６】
データ保持回路２２６は、２つのＮＭＯＳ（Ｎ型のＭＯＳトランジスタ）を襷掛け接続とした構造を採っており、その各ドレインをデータ取込回路２２４の非反転出力Ｑｐおよび反転出力Ｑｎに接続した構成になっている。具体的には、データ取込回路２２４の反転出力Ｑｎと接続されたトランジスタＴＲ６のドレインをトランジスタＴＲ７のゲートへ接続し、データ取込回路２２４の非反転出力Ｑｐと接続されたトランジスタＴＲ７のドレインをトランジスタＴＲ６のゲートへ接続した襷掛け接続構造を採っている。
【００７７】
トランジスタＴＲ６とトランジスタＴＲ７は、ソース同士が接続され、さらにトランジスタＴＲ８のドレインと接続されている。トランジスタＴＲ８のゲートにはクロック（非反転クロックＣＫｐと反転クロックＣＫｎの内のトランジスタＴＲ５への入力と異なる方）が供給される。トランジスタＴＲ８のソースは基準電位（たとえば接地電位GND ）に接続されている。
【００７８】
なお、トランジスタＴＲ５およびトランジスタＴＲ８の各ソースを共通に、電流源をなすトランジスタを介して基準電位に接続するようにしてもよい。この場合の電流源は固定バイアス電流を供給する構成にする。
【００７９】
データ取込回路２２４のトランジスタＴＲ３とトランジスタＴＲ４の各ゲートと接続されたバイアス回路２２８は、トランジスタＴＲ３およびトランジスタＴＲ４とカレントミラー接続されるＰＭＯＳのトランジスタＴＲ９を有する。トランジスタＴＲ９は、ソースが電源Ｖddに接続され、ドレインとゲートがトランジスタＴＲ３およびトランジスタＴＲ４のゲートと接続されるとともに電流値可変型の電流源Ｉｓ２を介して基準電位（たとえば接地電位GND ）に接続されている。
【００８０】
電流源Ｉｓ２が分周器制御部２５７からの分周制御信号CN_DIVとしての分周制御電流Ｉdiv により制御される。あるいは、電流源Ｉｓ２が電圧電流変換部２５６やバッファ部２７０に組み込まれた構成とすることも考えられ、この場合は、電流源Ｉｓ２の出力電流が分制御信号CN_DIVとしての分周制御電流Ｉdiv そのものとなる。何れの場合も、能動負荷であるトランジスタＴＲ３およびトランジスタＴＲ４を介してＤラッチ２２２の各トランジスタＴＲに供給されるバイアス電流は、分周制御電流Ｉdiv に対してほぼ比例するようになる。
【００８１】
因みに、分周部２２０の制御入力端を電圧受け型とする場合には、トランジスタＴＲ３およびトランジスタＴＲ４のゲートを電圧信号で制御するように構成すればよい。
【００８２】
図２Ｂ（３）を参照して分周部２２０の動作を説明する。以下では、１段目のトランジスタＴＲ５に非反転クロックＣＫｐが供給され、２段目のトランジスタＴＲ５に反転クロックＣＫｎが供給されるものとする。先ず、２段目の反転出力Ｑｎ２がＨレベルであり、非反転出力Ｑｐ２がＬレベルあったとする（Ｔ０の期間）。１段目は、データ取込回路２２４が非反転クロックＣＫｐのＨレベル期間Ｔ１に、２段目のデータを取り込み、その取り込んだデータを反転クロックＣＫｎのＨレベル期間Ｔ２で保持する。その結果、１段目は、反転出力Ｑｎ１がＬレベルになり、非反転出力Ｑｐ１がＨレベルになる。
【００８３】
その後、２段目は、データ取込回路２２４が反転クロックＣＫｎのＨレベル期間Ｔ２に、１段目で保持されているデータを取り込み、その取り込んだデータを非反転クロックＣＫｐのＨレベル期間Ｔ３で保持する。その結果、２段目は、反転出力Ｑｎ２がＬレベルになり、非反転出力Ｑｐ２がＨレベルになる。これにより、非反転クロックＣＫｐおよび反転クロックＣＫｎとして入力された出力発振信号Ｖout の発振周波数Ｆcco を１／２に分周した分周発振信号Ｖout1が２段目から出力される。
【００８４】
図２Ｂ（４）には、分周部２２０の分周制御電流Ｉdiv に対する最高動作周波数Ｆdiv_max の特性例が示されている。この例では、最高動作周波数Ｆdiv_max が分周制御電流Ｉdiv に対して単調増加するようになっており、特に、最高動作周波数Ｆdiv_max は、分周制御電流Ｉdiv にほぼ比例して増加している。ここでは図示しないが、分周部２２０の消費電流Ｉpwは、分周部２２０のバイアス電流にほぼ比例すると考えてよく、消費電流Ｉpwも分周制御電流Ｉdiv にほぼ比例して増加することになる。
【００８５】
＜発振部と分周部の制御応答の関係＞
図３〜図３Ａは、発振制御信号CN_OSCによる発振部２１０の制御応答と、分周制御信号CN_DIVによる分周部２２０の制御応答の関係を説明する図である。ここで、図３は、本実施形態の電圧電流変換回路２５３の制御系を示し、図３Ａは、本実施形態および本実施形態を採用しない比較例の場合の発振部２１０と分周部２２０の制御応答の一例を説明する図である。
【００８６】
図３（１）は、電圧電流変換部２５４、バッファ部２６０、および発振部２１０の系統と、電圧電流変換部２５６、バッファ部２７０、および分周部２２０の系統に着目した機能ブロック図である。図３（２）は、図３（１）について、特に、発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電流受け型の場合を示した機能ブロック図である。図３（３）は、図３（１）について、特に、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電圧受け型の場合を示した機能ブロック図である。図３（２）および図３（３）では、ループフィルタ部２５０のフィルタ回路２５２が、コンデンサ２５２ａの単独の回路とコンデンサ２５２ｂおよび抵抗素子２５２ｃの直列回路とを並列接続した例で示している。
【００８７】
図３Ａ（１）〜図３Ａ（３）は、本実施形態の発振器制御部２５５と分周器制御部２５７の両系統の制御応答の関係の一例を示す特性図である。図３Ａ（４）は、本実施形態を採用しない比較例の制御応答の関係の一例を示す特性図である。図３Ａ（５）は、本実施形態の分周部２２０の消費電流の制御応答の関係の一例を示す特性図である。
【００８８】
本実施形態の基準タイミング生成部１１０は、分周部２２０のバイアス電流がバッファ部２７０からの分周制御信号CN_DIVにより制御されるようになっている。分周部２２０の制御入力端が電流受け型の場合は発振部２１０が電流制御発振回路のときのときに準じて分周制御信号CN_DIVは分周制御電流Ｉdiv であり、分周部２２０の制御入力端が電圧受け型の場合は発振部２１０が電圧制御発振回路のときのときに準じて分周制御信号CN_DIVは分周制御電圧Ｖdiv である。以下では特段の断りがない限り分周部２２０の制御入力端が電流受け型であるとして説明する。
【００８９】
なお、発振部２１０および分周部２２０がともに電流型や電圧型で共通であることは必須でなく、発振部２１０と分周部２２０の何れか一方が電流型で、他方が電圧型の態様であってもよい。つまり、発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電圧受け型の態様、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電流受け型の態様にしてもよい。
【００９０】
分周部２２０は、そのバイアス電流が、制御電流のみで制御される構成、制御電流に定電流（つまりオフセット成分）を足した電流で制御される構成の何れでもよい。また、分周部２２０は、バイアス電流で制御されている分周器のみで構成される場合と、バイアス電流で制御される分周器とそれ以外の方式の分周器の組み合わせで構成される場合の何れでもよい。
【００９１】
本実施形態では、ループフィルタ電圧Ｖlfに基づく電圧電流変換部２５４およびバッファ部２６０の発振器制御部２５５での制御応答と電圧電流変換部２５６およびバッファ部２７０の分周器制御部２５７での制御応答が予め定められた相関を持つように、各回路を構成する。
【００９２】
「制御応答が予め定められた相関を持つ」ようにするための典型的な手法は、「ループフィルタ電圧Ｖlfに基づく発振制御信号CN_OSCと分周制御信号CN_DIVの各値が概ね同じように変化する」ようにすることで実現できる。たとえば、図３Ａ（１）に示す第１例のように、ループフィルタ電圧Ｖlfに基づく発振制御信号CN_OSCと分周制御信号CN_DIVの各値にほぼ比例関係を持つようにすることで実現できる。つまり、発振器制御部２５５と分周器制御部２５７の両系統は、分周部２２０を制御する分周制御信号CN_DIVが、発振部２１０を制御する発振制御信号CN_OSCに比例するようにする。換言すると、両者の値がループフィルタ電圧Ｖlfの１次関数式（線形式）で表わすことができるようにすることである。
【００９３】
この限りにおいて、発振制御信号CN_OSCに対する発振周波数Ｆosc の関係が１次関数式で表わされることや、分周制御信号CN_DIVに対する分周部２２０の消費電流Ｉpwや最高動作周波数Ｆdiv_max の関係が１次関数式で表わされることは必須でない。この関係は、発振制御信号CN_OSCと分周制御信号CN_DIVがともに電流信号である場合に限らず、双方が電圧信号の場合や、何れか一方が電流信号で他方が電圧信号の場合についても同様である。
【００９４】
なお、図３（２）に示す電流重畳回路２５８が設けられていて、ループフィルタ電圧Ｖlfに基づく制御信号（分周制御電流Ｉdiv'）に定常電流Ｉ_offを重畳する場合には、図３Ａ（２）に示す第２例のように、定常電流Ｉ_offを除いた制御信号がほぼ比例関係を持っていればよい。図示しないが、ループフィルタ電圧Ｖlfに基づく制御信号（発振制御電流Ｉosc'）に定常電流を重畳する場合にも同様に、その定常電流を除いた制御信号がほぼ比例関係を持っていればよい。
【００９５】
つまり、電圧電流変換部２５６により得られる分周制御電流Ｉdiv'と電流重畳回路２５８が持つ電流源（図示せず）により生成されるオフセット電流成分としての定常電流Ｉ_offを合成（加算）した成分を分周制御電流Ｉdiv として分周部２２０に供給する。
【００９６】
この場合、電流制御発振器で構成された発振部２１０に供給される発振制御電流Ｉcco がほぼゼロ（Ｉcco ≒０μＡ）の場合でも、分周部２２０に固定バイアス電流成分としての定常電流Ｉ_offを与えることができ、分周部２２０内部の動作点を安定させることができる利点がある。つまり、補助電流源（電流重畳回路２５８）が存在することで、補助電流（定常電流Ｉ_off）による動作マージン拡大を図ることができる。
【００９７】
また、素子ばらつきによって生じる発振制御電流Ｉcco と分周制御電流Ｉdiv の誤差が、Ｉcco ＞０μＡ、Ｉdiv'＝０μＡという状況を引き起こし分周不良が起きること（主にＩcco ≒０μＡの領域において）も防ぐことができる。
【００９８】
オフセット成分に関することは、オフセット電流成分に限らず、オフセット電圧成分の場合についても同様にいえる。たとえば、図３（３）に示す電圧重畳回路２５９が設けられていて、ループフィルタ電圧Ｖlfに基づく制御信号（分周制御電圧Ｖdiv'）に定常電圧Ｖ_offを重畳する場合には、定常電圧Ｖ_offを除いた各制御信号がほぼ比例関係を持っていればよい。図示しないが、ループフィルタ電圧Ｖlfに基づく制御信号（発振制御電圧Ｖosc'）に定常電圧を重畳する場合にも同様に、その定常電圧を除いた制御信号がほぼ比例関係を持っていればよい。
【００９９】
つまり、分周制御電圧Ｖdiv'と電圧重畳回路２５９が持つ電圧源（図示せず）により生成されるオフセット電圧成分としての定常電圧Ｖ_offを合成（加算）した成分を分周制御電圧Ｖdiv として分周部２２０に供給する。
【０１００】
この場合、電圧制御発振器で構成された発振部２１０に供給される発振制御電圧Ｖvco がほぼゼロ（Ｖvco ≒０Ｖ）の場合でも、分周部２２０に固定バイアス電圧成分としての定常電圧Ｖ_offを与えることができ、分周部２２０内部の動作点を安定させることができる利点がある。つまり、オフセット電流成分の場合と同様に考えればよく、補助電圧源（電圧重畳回路２５９）が存在することで、補助電圧（定常電圧Ｖ_off）による動作マージン拡大を図ることができる。また、素子ばらつきによって生じる発振制御電圧Ｖvco と分周制御電圧Ｖdiv の誤差が、Ｖvco ＞０Ｖ、Ｖdiv'＝０Ｖという状況を引き起こし分周不良が起きること（主にＶvco ≒０Ｖの領域において）も防ぐことができる。
【０１０１】
以上のことは、比例係数αとした場合、ｄCN_OSC／ｄＶlf＝α・ｄCN_DIV／ｄＶlfという比例式で表わすことができる。比例係数αはループフィルタ電圧Ｖlfに依存しないものであればよく、好ましくは、適宜その値を変更可能にするのがよい（その回路構成例については後述する）。好ましくは、比例係数αがループフィルタ電圧Ｖlfに依存せず一定値の場合が完全なる比例関係（完全な１次関数式）であるが、α（Ｖlf）なる関係、つまり比例係数αもループフィルタ電圧Ｖlfに多少依存する場合であってもよい。
【０１０２】
たとえば、図３Ａ（３）に示す第３例のように、発振制御信号CN_OSCと分周制御信号CN_DIVの何れか一方の値がループフィルタ電圧Ｖlfの１次関数式で表わされるのに対して、他方の値がループフィルタ電圧Ｖlfに対して単調増加特性を呈するものの１次関数式からずれている場合であってもよい。また、双方が双方の値がループフィルタ電圧Ｖlfに対して単調増加特性を呈するものの１次関数式からずれている場合であってもよい。回路構成上、理想的（原理的）には線形関係にできる場合であっても、実際には非線形となる場合でも、問題ないということである。
【０１０３】
発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電流受け型の場合は、前述の式はｄＩcco ／ｄＶlf＝α・ｄＩdiv ／ｄＶlfに変換でき、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電圧受け型の場合は、前述の式はｄＶcco ／ｄＶlf＝α・ｄＶdiv ／ｄＶlfに変換できる。発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電圧受け型の場合は、前述の式はｄＩcco ／ｄＶlf＝α・ｄＶdiv ／ｄＶlfに変換でき、発振部２１０が電圧制御発振回路であり、分周部２２０の制御入力端が電流受け型の場合は、前述の式はｄＶcco ／ｄＶlf＝α・ｄＩdiv ／ｄＶlfに変換できる。
【０１０４】
「制御応答が予め定められた相関を持つ」ようにするための典型的な態様は、前述のように発振制御信号CN_OSCと分周制御信号CN_DIVのループフィルタ電圧Ｖlfに基づく値の関係が比例式で表わされることに限らず、たとえば２次以上のより高次の関数式で表わされるものでもよい。ただし、その場合、積極的にそのような高次関数式とするための回路構成が比例式とする場合よりも複雑になるので、前述の「比例関係」、つまり、発振制御信号CN_OSCと分周制御信号CN_DIVの両者の値がループフィルタ電圧Ｖlfの１次関数式で表わすことができるようにすることが最適といえる。
【０１０５】
また、分周部２２０の最高動作周波数Ｆdiv_max が、発振部２１０の発振周波数より大きくなるように、電圧電流変換部２５４およびバッファ部２６０の系統での全体の変換比（Ｇｍ_OSC×Ｋ_OSC）と電圧電流変換部２５６およびバッファ部２７０の系統での全体の変換比（Ｇｍ_DIV×Ｋ_DIV）を調整する。
【０１０６】
これは、バイアス電流によって最高動作周波数Ｆdiv_max が決められるような分周器を使用する位相同期ループ回路において、「分周器の最高動作周波数は発振器の任意の発振周波数Ｆosc を上回る」という条件を満たすことが、位相同期ループ回路として求められることに基づく。つまり、発振部２１０の任意の発振周波数Ｆosc において分周部２２０が動作することが必要になり、分周部２２０の最高動作周波Ｆdiv_max 、発振部２１０の最高発振周波数Ｆosc_max 、発振部２１０の任意の発振周波数Ｆosc とすると、「Ｆdiv_max ＞Ｆosc_max ＞Ｆosc 」を満たす必要がある。
【０１０７】
一方、位相同期ループ回路がロックした後は、所望のロック周波数Ｆlockで分周部２２０は動作してればよく、位相同期ループ回路のロック後に状況を限定すると「Ｆdiv_max ＞Ｆlock」を満たせてればよい。ロック後にも分周部２２０に最高動作周波Ｆdiv_max を与えるバイアス電流を流し続けるのは無駄であるといえる。
【０１０８】
たとえば、カメラやテレビなどの内部で用いられる高速チップ間通信には、高周波の位相同期ループ回路が使用される。高周波の位相同期ループ回路においては、発振器の発振周波数が高くなるので、それに応じて高い周波数で動作する分周器が必要となる。
【０１０９】
分周器はスタティック型フリップフロップで構成されるのが一般的であるが、高い周波数で動作させることが実現できない場合がある。
【０１１０】
そのような場合を考慮して、本実施形態の分周部２２０としては、インピーダンス・マッチングが容易なＣＭＬ（current mode logic）型などの定常的にバイアス電流を流すタイプの分周器を用いる。
【０１１１】
ＣＭＬはコレクタ出力であり、通常は、その分周器のバイアス電流はある値に固定され、その値は前記の条件を満たすようにある一定以上のバイアス電流値に設定される。出力信号の電圧振幅はバイアス電流値とコレクタ側の負荷抵抗の積となり、インタフェースが極めて容易である。
【０１１２】
このようなタイプの分周器は、バイアス電流により分周部２２０の最高動作周波数を決めることができ、バイアス電流に対して最高動作周波数が単調増加していく。つまり、バイアス電流で最高動作周波数が決まる。しかしながら、このような分周器の消費電流Ｉpwを下げるには、バイアス電流を下げればよいが、前記の条件によって一定値以下には下げられないという制約がある。
【０１１３】
そのため、図３Ａ（４）に示すように、分周器の最高動作周波数Ｆdiv_max は、位相同期ループ回路のロック周波数Ｆlockよりも十分に高い値に設定されることになる。位相同期ループ回路がロックした後には、分周器は位相同期ループ回路のロック周波数Ｆlockで動作に必要なバイアス電流以上のバイアス電流を流してしまっていることになり、ロックした以降は無駄な電流を分周器に流していることになる。「Ｆdiv_max ＞Ｆosc_max ＞Ｆosc 」を満たす固定のバイアス電流で分周器を動作させている限りは、ロック後の無駄な電流を削減することはできない。
【０１１４】
本実施形態では、この問題を解決する手法として、ループフィルタ部２５０からのループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０を連動して動作させる手法を採る。
【０１１５】
具体的には先ず、分周部２２０のバイアス電流をループフィルタ電圧Ｖlf（に基づくループフィルタ出力電流Ｉlp_DIV、ループフィルタ出力電圧Ｖlp_DIV）に基づいて動的に変化させる。
【０１１６】
ここで、本実施形態の位相同期ループ回路では、発振制御信号CN_OSCに基づく発振部２１０の発振周波数Ｆosc の変化に伴い、分周部２２０に流れるバイアス電流をループフィルタ電圧Ｖlfに基づく分周制御信号CN_DIVで制御することで、分周部２２０の最高動作周波Ｆdiv_max を変化させる。
【０１１７】
図３Ａ（５）に示すように、ループフィルタ電圧Ｖlfに基づく発振制御信号CN_OSCによる発振部２１０の動作と連動して、分周部２２０も、ループフィルタ電圧Ｖlfに基づく分周制御信号CN_DIVで制御することで、発振部２１０の発振周波数Ｆosc と分周部２２０のバイアス電流（つまり消費電力）を変化させる。
【０１１８】
発振部２１０と分周部２２０を同じループフィルタ電圧Ｖlfに基づく各制御信号（発振制御信号CN_OSC、分周制御信号CN_DIV）で制御したとき、引込み過程およびロック時の双方における任意のループフィルタ電圧Ｖlfに対応する分周部２２０の最高動作周波数Ｆdiv_max が発振部２１０の発振周波数Ｆosc より高くなるように、各制御信号の関係を設定する。
【０１１９】
発振部２１０の最高発振周波数Ｆosc_max を与えるループフィルタ電圧Ｖlfmax と対応する分周部２２０の最高動作周波数Ｆdiv_max を与える分周制御信号CN_DIVを分周制御信号CN_DIV_maxとする。位相同期ループ回路がロック時のループフィルタ電圧Ｖlflockに対応する分周制御信号CN_DIVを分周制御信号CN_DIV_lock とする。
【０１２０】
このような手法を採ると、引込み過程およびロック時の双方において、ループフィルタ部２５０からのループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０が連動して動作することになる。
【０１２１】
位相同期ループ回路が一定のロック周波数Ｆlockにロックした後は、ロック時のループフィルタ電圧Ｖlfに対応する分周制御信号CN_DIV_lock で分周部２２０が制御される。「分周制御信号CN_DIV_max＞分周制御信号CN_DIV_lock 」であるから、分周部２２０の最高動作周波数Ｆdiv_max をロック周波数Ｆlockより大きくするという条件を満たしつつ、分周部２２０に流れるバイアス電流を一定の量に抑えることができ、消費電流の低減（省消費電力化）を実現できる。ロック時の分周部２２０の消費電流Ｉpwは、分周制御信号CN_DIV_lock に対応したＩpwlockとなり、本実施形態を適用しない場合よりも省消費電力化を実現できる。
【０１２２】
たとえば、位相同期ループ回路におけるロック過程では、発振部２１０の発振周波数Ｆosc は動的に変化し、ロック周波数Ｆlockより高い発振周波数の状態も存在する。
【０１２３】
ここで、本実施形態の位相同期ループ回路では、発振部２１０の発振周波数Ｆosc の変化に伴い、分周部２２０に流れるバイアス電流をループフィルタ電圧Ｖlfに基づく制御信号（分周制御信号CN_DIV）で制御することで、分周部２２０の最高動作周波Ｆdiv_max を変化させる。
【０１２４】
ループフィルタ電圧Ｖlfに対応する分周部２２０の最高動作周波数Ｆdiv_max が発振部２１０の発振周波数Ｆosc より高くなるように各制御信号の関係が設定されているから、引込み過程およびロック時の双方において、ループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０が不都合なく連動して動作する。したがって、位相同期ループ回路が一定のロック周波数Ｆlockにロックした後は、分周部２２０の最高動作周波数Ｆdiv_max をロック周波数Ｆlockより大きくするという条件を満たしつつ、分周部２２０に流れるバイアス電流を一定の量に抑えることができ、消費電流の低減（省消費電力化）を実現できる。
【０１２５】
ループフィルタ電圧Ｖlfに発振部２１０の発振周波数Ｆosc と分周部２２０の最高動作周波数Ｆdiv_max が連動するような手法を採り、かつ、任意のループフィルタ電圧Ｖlfにて常に「Ｆdiv_max ＞Ｆosc 」を満たしていれば、分周部２２０が問題なく動作する。
【０１２６】
分周制御信号CN_DIVが大きくなると分周部２２０の消費電流Ｉpwが増えるような構成にすると、所望の周波数に位相同期ループ回路がロックした後は、分周部２２０の消費電流Ｉpwを抑えることができるのである。
【０１２７】
以下、発振部２１０と分周部２２０がともに電流型、つまり、発振部２１０が電流制御発振回路であり、分周部２２０の制御入力端が電流受け型である場合を例にして、具体的に説明する。
【０１２８】
＜電圧電流変換部：第１例＞
図４および図４Ａは、電圧電流変換部２５４および電圧電流変換部２５６（纏めて電圧電流変換回路２５３と称する）の第１例を説明する図である。
【０１２９】
第１例の電圧電流変換回路２５３Ａは、電圧電流変換回路２５３の基本構成といえるものである。電圧電流変換部２５４と電圧電流変換部２５６の関係は、ｄＩcco ／ｄＶlf＝α・ｄＩdiv ／ｄＶlfを満たすように、分周部２２０の分周制御電流Ｉdiv が発振部２１０の発振制御電流Ｉcco に比例するように、つまり「Ｉcco ＝α・Ｉdiv 」を満たすようにする。
【０１３０】
このような関係を満たすようにするには、たとえば、いわゆる電流コピーの仕組みを採るのが最も簡易であるといえる。電流コピーの仕組みとするためのトランジスタとしては、Ｎ型、Ｐ型の何れをも採用し得る。回路構成としては種々のものが考えられるが、どのようなものであっても、ループフィルタ電圧Ｖlfに基づいて電流を生成する電流源部として機能すると考えてよい。
【０１３１】
たとえば、図４（１−１）に示す例はＮＭＯＳ出力段とする例であり、電圧電流変換部２５４として１つのＮＭＯＳ１（第１のＮ型のＭＯＳトランジスタ）が使用され、電圧電流変換部２５６として１つのＮＭＯＳ２（第２のＮ型のＭＯＳトランジスタ）が使用されている。ＮＭＯＳ１を発振制御電流Ｉcco 用のメイン（Main）出力段と称し、ＮＭＯＳ２を分周制御電流Ｉdiv 用のレプリカ（Replica ）出力段と称する。ＮＭＯＳ１およびＮＭＯＳ２は、ゲートには共通にループフィルタ電圧Ｖlfが供給され、ソースが基準電位に接続（たとえば接地）され、ドレインが各制御電流の出力端となる。
【０１３２】
図４（１−２）に示す例はＰＭＯＳ出力段とする例であり、電圧電流変換部２５４として１つのＰＭＯＳ１（第１のＰ型のＭＯＳトランジスタ）が使用され、電圧電流変換部２５６として１つのＰＭＯＳ２（第２のＰ型のＭＯＳトランジスタ）が使用されている。ＰＭＯＳ１を発振制御電流Ｉcco 用のメイン（Main）出力段と称し、ＰＭＯＳ２を分周制御電流Ｉdiv 用のレプリカ（Replica ）出力段と称する。ＰＭＯＳ１およびＰＭＯＳ２は、ゲートには共通にループフィルタ電圧Ｖlfが供給され、ソースが電源に接続され、ドレインが各制御電流の出力端となる。
【０１３３】
何れの構成も、見方を変えると、電圧電流変換部２５４と電圧電流変換部２５６の本体は同一（カレントミラー構成）で、それぞれ制御電流に対応した「出力段を複数持つ」という構成であるともいえる。
【０１３４】
なお、ＮＭＯＳ１やＰＭＯＳ１のドレインおよびＮＭＯＳ２やＰＭＯＳ２のドレインには、電流方向の折返し対応のため、図４（２−１）や図４（２−２）に示すように、カレントミラー構成のトランジスタ対が設けられることもある。こうすることで、図４（１−１）のＮＭＯＳ出力段はＰＭＯＳ出力段に変更でき、また、図４（１−２）のＰＭＯＳ出力段はＮＭＯＳ出力段に変更できる。
【０１３５】
第１例の電圧電流変換回路２５３Ａの場合、ＮＭＯＳやＰＭＯＳのＶｇｓ−Ｉｄｓ特性を利用して電圧電流変換を行なうことになる。このような構成では、先端プロセスのロジック用低電圧でも動作可能であるし、構造がシンプルなため、小面積で実装可能となる利点がある。
【０１３６】
第１例の電圧電流変換回路２５３Ａにおいては、ＮＭＯＳ１とＮＭＯＳ２のカレントミラー比（ＮＭＯＳ２の電流／ＮＭＯＳ１の電流）やＰＭＯＳ１とＰＭＯＳ２のカレントミラー比（ＰＭＯＳ２の電流／ＰＭＯＳ１の電流）が比例係数αと対応するようにする。カレントミラー比は、トランジスタのフィンガーの数（フィンガー比）またはトランジスタの個数（マルチ比）、あるいはトランジスタのサイズ（サイズ比）で設定できる。
【０１３７】
たとえば、図４（３）は、図４（１−１）の詳細構成例を示す図である。ＮＭＯＳ１は、Ｍ個（ＭはＮＭＯＳ１のフィンガー数）のＮＭＯＳの単素子の集合体で構成され、ＮＭＯＳ２は、Ｎ個（ＮはＮＭＯＳ２のフィンガー数）のＮＭＯＳの単素子の集合体で構成されている。カレントミラー比はＮ／ＭでありＩdiv ＝（Ｎ／Ｍ）・Ｉcco となる。したがって、比例係数α＝Ｉcco ／Ｉdiv ＝Ｍ／Ｎとなるようにすればよい。
【０１３８】
図２Ａに示した電流制御発振回路（発振部２１０）および図２Ｂに示した分周部２２０との関係では、たとえば図４Ａに示すように、図４（１−１）に示すＮＭＯＳ１，ＮＭＯＳ２がそれぞれの電流源Ｉｓ１、電流源Ｉｓ２として使用することができる。また図示しないが、トランジスタ対による折返し対応を備えた図４（２−２）に示す構成のものをそれぞれの電流源Ｉｓ１、電流源Ｉｓ２として使用することもできる。
【０１３９】
比例係数αは、分周部２２０の最高動作周波数Ｆdiv_max が発振部２１０の電流制御発振器の発振周波数Ｆcco より大きくなるように調整する必要がある。このとき、電流制御発振器の発振制御電流Ｉcco や分周制御電流Ｉdiv に対する、分周部２２０の最高動作周波数Ｆdiv_max と電流制御発振器の発振周波数Ｆcco は図４（４）に示すような関係になる。
【０１４０】
この例においては、発振部２１０の電流制御発振器の発振周波数Ｆcco と分周部２２０の最高動作周波数Ｆdiv_max が、発振制御電流Ｉcco （＝α・Ｉdiv ）、つまりその大元となるループフィルタ電圧Ｖlfにほぼ比例して増加している。加えて、「Ｆdiv_max ＞Ｆcco 」という分周部２２０の動作条件を満たしているし、分周部２２０の消費電流Ｉpwは分周制御電流Ｉdiv （つまり、発振制御電流Ｉcco やループフィルタ電圧Ｖlf）にほぼ比例して増加している。
【０１４１】
ここで、位相同期ループ回路のロック過程では電流制御発振器の発振周波数Ｆcco は動的に変化し、ロック周波数Ｆlockより高い発振周波数の状態も存在する。
【０１４２】
本実施形態の位相同期ループ回路は、電流制御発振器の発振周波数Ｆcco の変化に伴い、分周部２２０に流れるバイアス電流を制御することで、分周部２２０の最高動作周波数Ｆdiv_max を変化させる。「Ｉcco ＝α・Ｉdiv 」を満たすようにする比例係数αの前述の調整により、任意のループフィルタ電圧Ｖlfにおいて、分周部２２０の最高動作周波数Ｆdiv_max が電流制御発振器の発振周波数Ｆcco より高くなるように調整されている。
【０１４３】
位相同期ループ回路が所望の一定のロック周波数Ｆlockにロックした後は、分周部２２０の最高動作周波数Ｆdiv_max をロック周波数Ｆlockより大きくするという条件を満たしつつ、分周部２２０に流れるバイアス電流をロック時のループフィルタ電圧Ｖlfに対応する一定の量に設定でき、分周部２２０の消費電流の低減を実現することができる。
【０１４４】
電圧信号で発振部２１０や分周部２２０を制御する場合、演算増幅回路などを必要とすることが考えられ、その場合、電圧電流変換回路２５３用の電源電圧としてある程度のものが必要になる。これに対して、この第１例のように電流信号で発振部２１０や分周部２２０を制御すると、図からも明らかなように電源電圧の制約を殆ど受けず、低電圧プロセスでの適用に好適である。
【０１４５】
＜電圧電流変換部：第２例＞
図５は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第２例を説明する図である。図５（１）は図４（１−１）や図４（２−１）に対する変形例であり、図５（２）は図４（１−２）や図４（２−２）に対する変形例である。
【０１４６】
第２例の電圧電流変換回路２５３Ｂは、ソース帰還（Source Degeneration ）を利用することで電圧電流変換特性のばらつき第１例よりも低減できるようにしたものである。
【０１４７】
たとえば、図５（１）に示す例はＰＭＯＳ出力段とする例であり、ＮＭＯＳ１のソースが抵抗素子Ｒを介して基準電位に接続（たとえば接地）されている。ＮＭＯＳ１のドレインには、ＰＭＯＳ２、ＰＭＯＳ３、ＰＭＯＳ４が、ＰＭＯＳ２に対してＰＭＯＳ３とＰＭＯＳ４がカレントミラー接続となるように設けられている。すなわち、ＮＭＯＳ１のドレインが、ＰＭＯＳ２のゲートおよびドレインと接続されるとともに、ＰＭＯＳ３およびＰＭＯＳ４のゲートとも接続されている。たとえば、ＰＭＯＳ３を発振制御電流Ｉcco 用のメイン出力段として機能させ、ＰＭＯＳ４を分周制御電流Ｉdiv 用のレプリカ出力段として機能させる。
【０１４８】
なお、ＰＭＯＳ３とＰＭＯＳ４のドレインに、電流方向の折返し対応のため、ＮＭＯＳを使用したカレントミラー構成のトランジスタ対を設けることで、ＰＭＯＳ出力段はＮＭＯＳ出力段に変更できる。
【０１４９】
図５（２）に示す例はＮＭＯＳ出力段とする例であり、ＰＭＯＳ１のソースが抵抗素子Ｒを介して電源に接続されている。ＰＭＯＳ１のドレインには、ＮＭＯＳ２、ＮＭＯＳ３、ＮＭＯＳ４が、ＮＭＯＳ２に対してＮＭＯＳ３とＮＭＯＳ４がカレントミラー接続となるように設けられている。すなわち、ＰＭＯＳ１のドレインが、ＮＭＯＳ２のゲートおよびドレインと接続されるとともに、ＮＭＯＳ３およびＮＭＯＳ４のゲートとも接続されている。たとえば、ＮＭＯＳ３を発振制御電流Ｉcco 用のメイン出力段として機能させ、ＮＭＯＳ４を分周制御電流Ｉdiv 用のレプリカ出力段として機能させる。
【０１５０】
なお、ＮＭＯＳ３とＮＭＯＳ４のドレインに、電流方向の折返し対応のため、ＰＭＯＳを使用したカレントミラー構成のトランジスタ対を設けることで、ＮＭＯＳ出力段はＰＭＯＳ出力段に変更できる。
【０１５１】
ＮＭＯＳ１やＰＭＯＳ１は、ループフィルタ電圧Ｖlfに基づいてソース帰還により電流Ｉｓ_0を生成する電流源部として機能する。
【０１５２】
第２例の電圧電流変換回路２５３Ｂは、図５（１）および図５（２）の何れの構成も、ＮＭＯＳ１やＰＭＯＳ１のソースに抵抗素子Ｒを接続しソース帰還による電圧電流変換を行なう。このような構成では、電圧電流変換特性が「１／抵抗素子Ｒの抵抗値Ｒｓ」に近くなるため、電圧電流変換特性のばらつきが小さくなり、位相同期ループ回路の設計としが容易になるケースがある。ただし、第１例と比べると、低電圧プロセスでの実現が難しくなるし、また、素子数が多くなるので、必要な面積、電力も増加する。
【０１５３】
＜電圧電流変換部：第３例＞
図６は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第３例を説明する図である。図６（１）は図５（１）に対する変形例であり、図６（２）は図５（２）に対する変形例である。
【０１５４】
第３例の電圧電流変換回路２５３Ｃは、ソース帰還を利用した第２例をベースに、増幅回路によるフィードバック機構を追加することで、電圧電流変換特性の線形性やダイナミックレンジの拡大を図るようにしたものである。
【０１５５】
たとえば、図６（１）に示す例は、ＮＭＯＳ１と抵抗素子Ｒとの接続点を電圧増幅回路ＡＭＰの反転入力端に接続し、電圧増幅回路ＡＭＰの出力端をＮＭＯＳ１のゲートに接続している。電圧増幅回路ＡＭＰの非反転入力端にはループフィルタ電圧Ｖlfを供給する。図６（２）に示す例は、ＰＭＯＳ１と抵抗素子Ｒとの接続点を電圧増幅回路ＡＭＰの反転入力端に接続し、電圧増幅回路ＡＭＰの出力端をＰＭＯＳ１のゲートに接続している。電圧増幅回路ＡＭＰの非反転入力端にはループフィルタ電圧Ｖlfを供給する。
【０１５６】
電圧増幅回路ＡＭＰは、ループフィルタ電圧ＶlfとＮＭＯＳ１やＰＭＯＳ１により生成される電流Ｉｓ_0と抵抗素子Ｒの抵抗値Ｒｓの積で表わされるソース電位（帰還電圧）とを比較してフィードバック動作する。
【０１５７】
第３例の電圧電流変換回路２５３Ｃは、図６（１）および図６（２）の何れの構成も、ＮＭＯＳ１やＰＭＯＳ１により生成される電流Ｉｓ_0が「ループフィルタ電圧Ｖlf／抵抗素子Ｒの抵抗値Ｒｓ」となるように電圧増幅回路ＡＭＰによる帰還作用が働く。そのため、電圧電流変換のダイナミックレンジが広く取れるし、変換係数の線形性が非常に良くなる。ただし、第１例や第２例と比べると、低電圧プロセスでの実現が難しくなるし、また、素子数が多くなるので、必要な面積、電力も増加する。
【０１５８】
＜電圧電流変換部：第４例＞
図７は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第４例を説明する図である。図７（１）は、その機能ブロック図であり、図７（２）は、詳細構成例である。
【０１５９】
第４例の電圧電流変換回路２５３Ｄは、第１例をベースに、電圧電流変換部２５６側のＮＭＯＳ２（あるいはＰＭＰＯＳ２：以下ＮＭＯＳ２で説明する）を複数（Ｘ個）にした変形例である。個数Ｘは、任意の整数に設定すればよい。なお、ここでは第１例をベースに示すが、基本構成は第２例や第３例であってもよい。
【０１６０】
第４例の電圧電流変換回路２５３Ｄでは、Ｘ個のＮＭＯＳ２の出力を加算することができる。Ｉdiv ＝（Ｎ・Ｘ／Ｍ）・Ｉcco となり、比例係数α＝Ｍ／（Ｎ・Ｘ）である。Ｘの最小値は１であり、その場合は、実質的に第１例と同一となる。この第４例は、第１例と同様に比例係数αを適宜変更することはできないが、同一構成のＮＭＯＳ２の個数を予め設定して製造することで、比例係数αを所望の値に設定できる利点がある。
【０１６１】
［電圧電流変換部：第１例＋第４例］
図示しないが、第１例と第４例を組み合わせることで、比例係数αを細かに設定できるようになる。たとえば、フィンガー数ＮのＮＭＯＳ２をＸ個使用するとともに、フィンガー数ｎ（ｎ＜Ｎ）のＮＭＯＳ２を１個併用することで、比例係数α＝Ｍ｛１／（Ｎ・Ｘ）＋１／ｎ｝に設定できる。
【０１６２】
＜電圧電流変換部：第５例＞
図８は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第５例を説明する図である。
【０１６３】
第５例の電圧電流変換回路２５３Ｅは、比例係数αを適宜変更できるようにする構成例である。特に第５例では、第１例をベースに、電圧電流変換部２５６側のＮＭＯＳ２（あるいはＰＭＰＯＳ２：以下ＮＭＯＳ２で説明する）を構成するＮ個の単素子のドレイン側と分周部２２０の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Nを設け、実際の使用の場面において、オンさせるスイッチの数ｎを調整することで比例係数αを調整するようにしている。スイッチＳＷ_1〜ＳＷ_Nとしては、アナログスイッチ（たとえばトランスファーゲート構成のもの）を使用する。ｎはたとえばデジタルコードにより任意の整数に設定すればよい。なお、ここでは第１例をベースに示すが、基本構成は第２例や第３例であってもよい。
【０１６４】
第５例の電圧電流変換回路２５３Ｅでは、ＮＭＯＳ２を構成するＮ個の単素子の出力をスイッチＳＷ_1〜ＳＷ_Nを用いて加算することができる。Ｉdiv ＝（ｎ／Ｍ）・Ｉcco となり、比例係数α＝Ｍ／ｎであり、「ｎ＝１〜Ｎ」の範囲で比例係数αを調整できる。ｎの最大値はＮであり、その場合は、実質的に第１例と同一となる。
【０１６５】
図示しないが、電圧電流変換部２５４側のＮＭＯＳ１（あるいはＰＭＰＯＳ１：以下ＮＭＯＳ１で説明する）を構成するＭ個の単素子のドレイン側と発振部２１０の電流制御発振器の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Mを設け、実際の使用の場面において、オンさせるスイッチの数mを調整することで比例係数αを調整するようにしてもよい。この場合、Ｉdiv ＝（Ｎ／ｍ）・Ｉcco となり、比例係数α＝ｍ／Ｎであり、「ｍ＝１〜Ｍ」の範囲で比例係数αを調整できる。
【０１６６】
＜電圧電流変換部：第６例＞
図９は、電圧電流変換回路２５３（電圧電流変換部２５４および電圧電流変換部２５６）の第６例を説明する図である。図９（１）は、その機能ブロック図であり、図９（２）は、詳細構成例である。
【０１６７】
第６例の電圧電流変換回路２５３Ｆは、第５例と同様に比例係数αを適宜変更できるようにする構成例である。特に第６例では、第１例をベースに、電圧電流変換部２５６側のＮＭＯＳ２（あるいはＰＭＰＯＳ２：以下ＮＭＯＳ２で説明する）を複数（Ｘ個）にし、ＮＭＯＳ２_1〜ＮＭＯＳ２_Xの各ドレインと分周部２２０の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Xを設け、実際の使用の場面において、オンさせるスイッチの数ｘを調整することで比例係数αを調整するようにしている。スイッチＳＷ_1〜ＳＷ_Xとしては、アナログスイッチ（たとえばトランスファーゲート構成のもの）を使用する。ｘはたとえばデジタルコードにより任意の整数に設定すればよい。
【０１６８】
第６例の電圧電流変換回路２５３Ｆでは、Ｘ個のＮＭＯＳ２の出力をスイッチＳＷ_1〜ＳＷ_Xを用いて加算することができる。Ｉdiv ＝（Ｎ・ｘ／Ｍ）・Ｉcco となり、比例係数α＝Ｍ／（Ｎ・ｘ）であり、「ｘ＝１〜Ｘ」の範囲で比例係数αを調整できる。Ｘの最小値は１であり、その場合は、スイッチが不要になり実質的に第１例と同一となる。
【０１６９】
図示しないが、電圧電流変換部２５４側のＮＭＯＳ１（あるいはＰＭＰＯＳ１：以下ＮＭＯＳ１で説明する）を複数（Ｘ個）にし、ＮＭＯＳ１_1〜ＮＭＯＳ１_Xの各ドレインと発振部２１０の電流制御発振器の制御入力端との間に選択用のスイッチＳＷ_1〜ＳＷ_Xを設け、実際の使用の場面において、オンさせるスイッチの数ｘを調整することで比例係数αを調整するようにしてもよい。この場合、Ｉdiv ＝（Ｎ／Ｍ・ｘ）・Ｉcco となり、比例係数α＝（Ｍ・ｘ）／Ｎであり、「ｘ＝１〜Ｘ」の範囲で比例係数αを調整できる。Ｘの最小値は１であり、その場合は、スイッチが不要になり実質的に第１例と同一となる。
【０１７０】
ここで、比例係数αの調整に対処できる第５例と第６例を比べた場合、１つのＮＭＯＳ２やＰＭＯＳ２（あるいはＮＭＯＳ１やＰＭＯＳ１）で比例係数αの調整に対処できる点では第５例の方が第６例よりも回路規模が小さくてすむ。ただし、通常のデバイス構成に対して、選択用のスイッチＳＷ_1〜ＳＷ_n（あるいはスイッチＳＷ_1〜ＳＷ_m）への引出し配線の対処の変更が必要になる。一方、第６例は、ＮＭＯＳ２やＰＭＯＳ２（あるいはＮＭＯＳ１やＰＭＯＳ１）の個数が増えるので回路規模が大きくなるが、通常のデバイス構成のものをそのまま使用して、同一構成のＮＭＯＳやＰＭＯＳの個数の調整により比例係数αを所望の値に設定できる利点がある。
【０１７１】
＜比較例との対比＞
特許文献１には、位相同期ループ回路の動作状態を正確に判定することができ、かつ低消費電力を図るようにした仕組みが提案されている。しかしながら、特許文献１では、位相同期ループ回路の動作状態を正確に判定するために、アナログ／デジタル変換器、メモリ回路、および判定回路を必要としている。
【０１７２】
これに対して、本実施形態の仕組みでは、アナログ／デジタル変換器、メモリ回路、および判定回路を必要とせず、特許文献１の仕組みよりも、信号処理系統が簡易であり、発振器を制御する発振制御信号と分周器を制御する分周制御信号との間に制御応答にズレが生じる可能性を軽減できるし、回路構成を大幅に削減できる。
【０１７３】
たとえば、本実施形態の仕組みでは、アナログ／デジタル変換器が不要となるので、次の点で特許文献１の仕組みに対して優位性がある。
１）低電圧プロセスでは、一般的に、精度の良いアナログ／デジタル変換器の設計が困難である。アナログ／デジタル変換器の構成にもよるが、変換のサンプリングに伴うキックバックノイズが発振周波数変動を引き起こすことがあり、いわゆるジッタが大きくなる。これに対して、本実施形態では、アナログ／デジタル変換器を使用しなくて済むので、ジッタを無視あるいは小さくできる。
２）アナログ／デジタル変換器が不要となるので、実装面積や消費電力を大幅に減らすことができる。
【０１７４】
また、温度や電圧の変化に対して、以下の理由で特許文献１の仕組みには難点がある。１）特許文献１の仕組みでは、予め決められたループフィルタ電圧の範囲を元に帰還分周器の電流を決めるが、ループフィルタ電圧に対する発振回路の発振振周波数のばらつき、アナログ／デジタル変換器、デジタル／アナログ変換器のオフセットなどの影響を加味した甘い値に設定しておかなければならない。このことは、帰還分周器のバイアス制御が大雑把になることを意味する。仮に設定値を攻めると誤動作し易くなる。
２）アナログ／デジタル変換器を使用して処理するため、一定のレイテンシ（Latency ）の処理時間が必要となり、発振器系と帰還分周器系の制御応答にズレが発生してしまう。アナログ／デジタル変換器を使用する場合、離散時間での動作のため変換クロック周期の間の変動についていくことができない。このことは、周波数が大きく変わるロック過程で最適な制御ができないということに繋がる。
【０１７５】
また、特許文献１の仕組みと本実施形態の仕組みとでは、次の点でも相違がある。
１）特許文献１の仕組みは、「ある閾値で状態判定」を行なうことの目的達成のための手段としているが、本実施形態の仕組みは、動的（かつ連続時間的）に最適な動作状態（バイアス電流値）に追従することができるようにするものである。
２）特許文献１の仕組みは、アナログ信号（ループフィルタ電圧）→アナログ／デジタル変換→判定→デジタル／アナログ変換（電流制御回路）→バイアス電流という調整機構を持っている。判定自体はデジタル的なので簡単である。しかしながら、その周辺にアナログ／デジタル変換器やデジタル／アナログ変換器が必要となるため、その変換過程の誤差が累積する。変換誤差を小さくするためには電流値の増加も必要となるため、本来の低消費電力化の目的に合致しない。
【０１７６】
これに対して、本実施形態の仕組みは、分周部２２０を制御する分周制御信号CN_DIVを生成する分周器制御部２５７に必要とされる消費電流は特許文献１と比べた場合殆どないといってよい。たとえば、第６例の電圧電流変換回路２５３Ｆの場合、Ｎ・ｘ／Ｍで分周制御電流Ｉdiv を調整可能であるため、省消費電力という本来の目的に対する負担が極めて小さい。
【０１７７】
また、特許文献１の仕組みでは、実施の形態４において、帰還分周器における消費電力を低減する仕組みが提案されている。しかしながら、その手法は、電流制御回路５１を使用し、外部からの動作モードの指示信号に基づいて帰還分周回路の駆動電流を制御するというものであり、本実施形態の仕組みとは全く異なる。
【０１７８】
本実施形態の仕組みは、引込み過程およびロック時の双方において、ループフィルタ部２５０からのループフィルタ電圧Ｖlfに基づく制御信号で、発振部２１０と分周部２２０が連動して動作するから、位相同期ループ回路が所望の周波数にロックしたときには自動的にロック時の電流（Ｆosc_max時よりも少ない）に自動的に設定されるから、外部からの動作モードの指示信号に基づいて分周部２２０の駆動電流を制御する必要はない。
【０１７９】
因みに、本実施形態の仕組みは、特許文献１とは異なり「位相同期ループ回路の動作状態を正確に判定する」という目的のものではなく、そのための機構を備えていないので、動作領域の判定はできない。
【０１８０】
＜電子機器への適用例＞
図１０は、前述した実施形態で説明したタイミング生成回路１００（特に発振部２１０、分周部２２０、電圧電流変換回路２５３）が適用される電子機器の一例を説明する図である。
【０１８１】
前述した実施形態で説明した位相同期ループ回路を利用した基準タイミング生成部１１０としては、先端プロセスが必要かつ省消費電力が求められる、たとえばポータブル機器用のＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）に搭載するＰＬＬとして有効である。もちろん、ポータブル機器に限定されないのは言うまでもない。
【０１８２】
バイアス電流が必要な分周器は主にロック周波数が高い場合に用いられることから、高速のデータインタフェースを行なうＰＣＩ Express，シリアルＡＴＡ（ＳＡＴＡ、Serial Advanced Technology Attachment ）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）用のＤＤＲ２，ＤＤＲ３などに好適であると考えられる。
【０１８３】
たとえば、ゲーム機、電子ブック、電子辞書、携帯電話機などのポータブル機器やポータブル機器に限らず画像表示装置などの各種の電子機器において、高速のデータ転送が要求される場合に、前記実施形態で説明した発振部２１０、分周部２２０、電圧電流変換回路２５３を適用することが考えられる。
【０１８４】
たとえば、図１０（１）は、電子機器９００が、画像表示装置の一例である表示モジュール９０４（液晶表示装置や有機ＥＬ表示装置）を利用したテレビジョン受像機９０２の場合の外観例を示す図である。テレビジョン受像機９０２は、台座９０６に支持されたフロントパネル９０３の正面に表示モジュール９０４を配置した構造となっており、表示面にはフィルターガラス９０５が設けられている。このテレビジョン受像機９０２には、図示しないＳＤＲＡＭ（ＤＤＲ２仕様やＤＤＲ３仕様）が使用されており、そのデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。加えて、テレビジョン受像機９０２は、録画機能用として、シリアルＡＴＡ方式のハードディスク装置９０８を着脱可能に構成されており、ハードディスク装置９０８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８５】
図１０（２）は、電子機器９００がデジタルカメラ９１２の場合の外観例を示す図である。デジタルカメラ９１２は、表示モジュール９１４、コントロールスイッチ９１６、シャッターボタン９１７、その他を含んでいる。デジタルカメラ９１２にはメモリカード９１８を着脱可能に構成されており、メモリカード９１８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８６】
図１０（３）は、電子機器９００がビデオカメラ９２２の場合の外観例を示す図である。ビデオカメラ９２２は、本体９２３の前方に被写体を撮像する撮像レンズ９２５が設けられ、さらに、表示モジュール９２４や撮影のスタート／ストップスイッチ９２６などが配置されている。ビデオカメラ９２２にはシリアルＡＴＡ方式のハードディスク装置９２８を着脱可能に構成されており、ハードディスク装置９２８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８７】
図１０（４）は、電子機器９００が携帯電話機９３２の場合の外観例を示す図である。携帯電話機９３２は、折り畳み式であり、上側筐体９３３ａ、下側筐体９３３ｂ、表示モジュール９３４、連結部９３６（この例ではヒンジ部）などを含んでいる。携帯電話機９３２にはメモリカード９３８を着脱可能に構成されており、メモリカード９３８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８８】
図１０（５）は、電子機器９００がコンピュータ９４２の場合の外観例を示す図である。コンピュータ９４２は、下型筐体９４３ａ、上側筐体９４３ｂ、表示モジュール９４４、キーボード９４６などを含んでいる。コンピュータ９４２は、バスがＰＣＩ Express仕様であり、また、図示しないＳＤＲＡＭ（ＤＤＲ２仕様やＤＤＲ３仕様）やシリアルＡＴＡ方式のハードディスク装置が使用されており、ＳＤＲＡＭやハードディスク装置のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。また、コンピュータ９４２には各種仕様の可搬型の記憶媒体９４８（たとえばＵＳＢメモリ）を着脱可能に構成されており、記憶媒体９４８のデータインタフェース用のクロックの生成に前述した実施形態の仕組みが適用される。
【０１８９】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１９０】
また、前記の実施形態は、クレーム（請求項）に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１９１】
１００…タイミング生成回路、１１０…基準タイミング生成部、１４０…信号処理部、２１０…発振部、２２０…分周部、２３０…位相周波数比較部、２４０…チャージポンプ部、２５０…ループフィルタ部、２５２…フィルタ回路、２５３…電圧電流変換回路、２５４，２５６…電圧電流変換部、２５５…発振器制御系統、２５７…分周器制御系統、２５８…電流重畳回路、２５９…電圧重畳回路、２６０，２７０…バッファ部、９００…電子機器
【特許請求の範囲】
【請求項１】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部と、
前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部と、
前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
を備え、
前記発振器制御部と前記分周器制御部は、前記発振制御信号と前記分周制御信号が、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答するように構成されている
位相同期ループ回路。
【請求項２】
前記発振器制御部と前記分周器制御部は、前記発振制御信号と前記分周制御信号の前記誤差信号に基づく制御応答が、引込み過程およびロック時の双方において、予め定められた相関を持つように構成されている
請求項１に記載の位相同期ループ回路。
【請求項３】
前記発振器制御部と前記分周器制御部は、前記発振制御信号と前記分周制御信号の前記誤差信号に基づく制御応答が、引込み過程およびロック時の双方において、線形関係を持つように構成されている
請求項２に記載の位相同期ループ回路。
【請求項４】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部と、
前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部と、
前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
を備え、
前記発振器制御部と前記分周器制御部は、引込み過程およびロック時の双方において、前記誤差信号に基づいて、前記発振部と前記分周部が連動した動作をするように構成されている
位相同期ループ回路。
【請求項５】
前記発振器制御部と前記分周器制御部は、引込み過程およびロック時の双方における任意の前記誤差信号の値に対応する前記分周部の最高動作周波数が前記発振部から出力される前記内部クロック信号の周波数よりも常に高くなるように、各制御信号の関係を設定する
請求項１〜請求項４の何れか一項に記載の位相同期ループ回路。
【請求項６】
前記分周器制御部は、ロック時の前記分周制御信号が、引込み過程における前記発振部から出力される前記内部クロック信号の最高周波数と対応する前記誤差信号に基づくバイアス電流よりも小さなバイアス電流を前記分周部に設定するように構成されている
請求項１〜請求項５の何れか一項に記載の位相同期ループ回路。
【請求項７】
前記発振部は、電流モードの前記発振制御信号に基づいて動作するように構成されており、
前記分周部は、電流モードの前記分周制御信号に基づいて動作するように構成されており、
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて、電流コピー動作により、電流モードの各制御信号を生成するように構成されている
請求項１〜請求項６の何れか一項に記載の位相同期ループ回路。
【請求項８】
前記誤差信号に基づいてソース帰還により電流信号を生成する電流源部を備え、
前記発振器制御部と前記分周器制御部は、前記電流源部により生成された電流信号に基づいて、電流コピー動作により、電流モードの各制御信号を生成するように構成されている
請求項７に記載の位相同期ループ回路。
【請求項９】
前記電流源部は、前記誤差信号と生成した前記電流信号とを比較してフィードバック動作するように構成されている
請求項８に記載の位相同期ループ回路。
【請求項１０】
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて電流を生成する電流源部を有し、
前記発振器制御部と前記分周器制御部の少なくとも一方は、同一構成の前記電流源部を複数備え、各電流源部で生成される電流信号の組合せにより前記制御信号とするように構成されている
請求項７〜請求項９の何れか一項に記載の位相同期ループ回路。
【請求項１１】
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて電流を生成するトランジスタ素子を有し、
前記発振器制御部と前記分周器制御部の少なくとも一方は、
前記トランジスタ素子の各フィンガーと接続されたスイッチを備え、
前記スイッチの前記フィンガーと反対側が共通に接続され、この接続点側の電流を前記制御信号とするように構成されており、
オンするスイッチの数の調整により前記制御信号の大きさが調整可能に構成されている
請求項７〜請求項９の何れか一項に記載の位相同期ループ回路。
【請求項１２】
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて電流を生成する電流源部を有し、
前記発振器制御部と前記分周器制御部の少なくとも一方は、
同一構成の前記電流源部を複数備え、
各電流源部の出力と接続されたスイッチを備え、
前記スイッチの前記電流源部と反対側が共通に接続され、この接続点側の電流を前記制御信号とするように構成されており、
オンするスイッチの数の調整により前記制御信号の大きさが調整可能に構成されている
請求項７〜請求項９の何れか一項に記載の位相同期ループ回路。
【請求項１３】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部、前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部、前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部、前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部、前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
前記内部クロック信号に基づいて動作する信号処理部と、
を備え、
前記発振器制御部と前記分周器制御部は、
前記発振制御信号と前記分周制御信号が、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答するように構成されている、または、
引込み過程およびロック時の双方において、前記誤差信号に基づいて前記発振部と前記分周部が連動した動作をするように構成されている
半導体集積回路。
【請求項１４】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部、前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部、前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部、前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部、前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
前記内部クロック信号に基づいて動作する信号処理部と、
を備え、
前記発振器制御部と前記分周器制御部は、
前記発振制御信号と前記分周制御信号が、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答するように構成されている、または、
引込み過程およびロック時の双方において、前記誤差信号に基づいて前記発振部と前記分周部が連動した動作をするように構成されている
電子機器。
【請求項１５】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する工程と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する工程と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する工程と、
前記誤差信号に基づいて前記内部クロック信号の周波数を制御するための発振制御信号を生成する工程と、
前誤差信号に基づいて前記分周を行なう回路のバイアス電流を制御するための分周制御信号を生成する工程と、
を備え、
前記発振制御信号と前記分周制御信号を、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答させる
位相同期ループ回路の制御方法。
【請求項１６】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する工程と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する工程と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する工程と、
前記誤差信号に基づいて前記内部クロック信号の周波数を制御するための発振制御信号を生成する工程と、
前記誤差信号に基づいて前記分周を行なう回路のバイアス電流を制御するための分周制御信号を生成する工程と、
を備え、
引込み過程およびロック時の双方において、前記誤差信号に基づいて、前記内部クロック信号を生成する工程と前記比較クロック信号を生成する工程を連動して動作させる
位相同期ループ回路の制御方法。
【請求項１】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部と、
前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部と、
前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
を備え、
前記発振器制御部と前記分周器制御部は、前記発振制御信号と前記分周制御信号が、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答するように構成されている
位相同期ループ回路。
【請求項２】
前記発振器制御部と前記分周器制御部は、前記発振制御信号と前記分周制御信号の前記誤差信号に基づく制御応答が、引込み過程およびロック時の双方において、予め定められた相関を持つように構成されている
請求項１に記載の位相同期ループ回路。
【請求項３】
前記発振器制御部と前記分周器制御部は、前記発振制御信号と前記分周制御信号の前記誤差信号に基づく制御応答が、引込み過程およびロック時の双方において、線形関係を持つように構成されている
請求項２に記載の位相同期ループ回路。
【請求項４】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部と、
前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部と、
前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
を備え、
前記発振器制御部と前記分周器制御部は、引込み過程およびロック時の双方において、前記誤差信号に基づいて、前記発振部と前記分周部が連動した動作をするように構成されている
位相同期ループ回路。
【請求項５】
前記発振器制御部と前記分周器制御部は、引込み過程およびロック時の双方における任意の前記誤差信号の値に対応する前記分周部の最高動作周波数が前記発振部から出力される前記内部クロック信号の周波数よりも常に高くなるように、各制御信号の関係を設定する
請求項１〜請求項４の何れか一項に記載の位相同期ループ回路。
【請求項６】
前記分周器制御部は、ロック時の前記分周制御信号が、引込み過程における前記発振部から出力される前記内部クロック信号の最高周波数と対応する前記誤差信号に基づくバイアス電流よりも小さなバイアス電流を前記分周部に設定するように構成されている
請求項１〜請求項５の何れか一項に記載の位相同期ループ回路。
【請求項７】
前記発振部は、電流モードの前記発振制御信号に基づいて動作するように構成されており、
前記分周部は、電流モードの前記分周制御信号に基づいて動作するように構成されており、
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて、電流コピー動作により、電流モードの各制御信号を生成するように構成されている
請求項１〜請求項６の何れか一項に記載の位相同期ループ回路。
【請求項８】
前記誤差信号に基づいてソース帰還により電流信号を生成する電流源部を備え、
前記発振器制御部と前記分周器制御部は、前記電流源部により生成された電流信号に基づいて、電流コピー動作により、電流モードの各制御信号を生成するように構成されている
請求項７に記載の位相同期ループ回路。
【請求項９】
前記電流源部は、前記誤差信号と生成した前記電流信号とを比較してフィードバック動作するように構成されている
請求項８に記載の位相同期ループ回路。
【請求項１０】
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて電流を生成する電流源部を有し、
前記発振器制御部と前記分周器制御部の少なくとも一方は、同一構成の前記電流源部を複数備え、各電流源部で生成される電流信号の組合せにより前記制御信号とするように構成されている
請求項７〜請求項９の何れか一項に記載の位相同期ループ回路。
【請求項１１】
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて電流を生成するトランジスタ素子を有し、
前記発振器制御部と前記分周器制御部の少なくとも一方は、
前記トランジスタ素子の各フィンガーと接続されたスイッチを備え、
前記スイッチの前記フィンガーと反対側が共通に接続され、この接続点側の電流を前記制御信号とするように構成されており、
オンするスイッチの数の調整により前記制御信号の大きさが調整可能に構成されている
請求項７〜請求項９の何れか一項に記載の位相同期ループ回路。
【請求項１２】
前記発振器制御部と前記分周器制御部は、前記誤差信号に基づいて電流を生成する電流源部を有し、
前記発振器制御部と前記分周器制御部の少なくとも一方は、
同一構成の前記電流源部を複数備え、
各電流源部の出力と接続されたスイッチを備え、
前記スイッチの前記電流源部と反対側が共通に接続され、この接続点側の電流を前記制御信号とするように構成されており、
オンするスイッチの数の調整により前記制御信号の大きさが調整可能に構成されている
請求項７〜請求項９の何れか一項に記載の位相同期ループ回路。
【請求項１３】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部、前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部、前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部、前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部、前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
前記内部クロック信号に基づいて動作する信号処理部と、
を備え、
前記発振器制御部と前記分周器制御部は、
前記発振制御信号と前記分周制御信号が、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答するように構成されている、または、
引込み過程およびロック時の双方において、前記誤差信号に基づいて前記発振部と前記分周部が連動した動作をするように構成されている
半導体集積回路。
【請求項１４】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する位相周波数比較部、前記誤差信号に応じた発振周波数の内部クロック信号を生成する発振部、前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する分周部、前記誤差信号に基づいて前記発振部から出力される前記内部クロック信号の周波数を制御するための発振制御信号を生成する発振器制御部、前記誤差信号に基づいて前記分周部のバイアス電流を制御するための分周制御信号を生成する分周器制御部と、
前記内部クロック信号に基づいて動作する信号処理部と、
を備え、
前記発振器制御部と前記分周器制御部は、
前記発振制御信号と前記分周制御信号が、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答するように構成されている、または、
引込み過程およびロック時の双方において、前記誤差信号に基づいて前記発振部と前記分周部が連動した動作をするように構成されている
電子機器。
【請求項１５】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する工程と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する工程と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する工程と、
前記誤差信号に基づいて前記内部クロック信号の周波数を制御するための発振制御信号を生成する工程と、
前誤差信号に基づいて前記分周を行なう回路のバイアス電流を制御するための分周制御信号を生成する工程と、
を備え、
前記発振制御信号と前記分周制御信号を、引込み過程およびロック時の双方において、前記誤差信号に基づいて予め定められた関係を持って応答させる
位相同期ループ回路の制御方法。
【請求項１６】
外部からの基準クロック信号と比較クロック信号の位相を比較し、比較結果に応じた誤差信号を生成する工程と、
前記誤差信号に応じた発振周波数の内部クロック信号を生成する工程と、
前記内部クロック信号を予め定められた分周比で分周して前記比較クロック信号を生成する工程と、
前記誤差信号に基づいて前記内部クロック信号の周波数を制御するための発振制御信号を生成する工程と、
前記誤差信号に基づいて前記分周を行なう回路のバイアス電流を制御するための分周制御信号を生成する工程と、
を備え、
引込み過程およびロック時の双方において、前記誤差信号に基づいて、前記内部クロック信号を生成する工程と前記比較クロック信号を生成する工程を連動して動作させる
位相同期ループ回路の制御方法。
【図１】
【図２】
【図２Ａ】
【図２Ｂ】
【図３】
【図３Ａ】
【図４】
【図４Ａ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図２Ａ】
【図２Ｂ】
【図３】
【図３Ａ】
【図４】
【図４Ａ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１８８１８３（Ｐ２０１１−１８８１８３Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５０５１３（Ｐ２０１０−５０５１３）
【出願日】平成２２年３月８日（２０１０．３．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月８日（２０１０．３．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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