低損失チューニング可能強誘電体デバイスおよび特性決定の方法
【課題】好適な狭帯域共振回路を提供すること。
【解決手段】チューニング可能強誘電体コンポーネント(610〜614)、強誘電体コンポーネントの損失測定するための狭帯域共振回路(610〜620)が開示される。強誘電体コンポーネントは、共振回路に一体化されたキャパシタであり得る。この試験方法は、損失の他のソースを消去して、強誘電体材料に起因する損失を隔離し、かつこの損失が小さいことを実証する。本方法は、強誘電体コンポーネントを備える回路を製造する工程と、強誘電体コンポーネントに起因する挿入損失および他の損失ソースに起因する他の損失を含む、組み合わされた損失を測定する工程と、他の損失ソースに起因する、挿入損失のコンポーネントを決定する工程と、測定された組み合わされた損失から、他の損失ソースに起因するコンポーネントを除去して、強誘電体コンポーネントと関連した損失を決定する工程とを包含する。
【解決手段】チューニング可能強誘電体コンポーネント(610〜614)、強誘電体コンポーネントの損失測定するための狭帯域共振回路(610〜620)が開示される。強誘電体コンポーネントは、共振回路に一体化されたキャパシタであり得る。この試験方法は、損失の他のソースを消去して、強誘電体材料に起因する損失を隔離し、かつこの損失が小さいことを実証する。本方法は、強誘電体コンポーネントを備える回路を製造する工程と、強誘電体コンポーネントに起因する挿入損失および他の損失ソースに起因する他の損失を含む、組み合わされた損失を測定する工程と、他の損失ソースに起因する、挿入損失のコンポーネントを決定する工程と、測定された組み合わされた損失から、他の損失ソースに起因するコンポーネントを除去して、強誘電体コンポーネントと関連した損失を決定する工程とを包含する。
【発明の詳細な説明】
【技術分野】
【0001】
(関連出願)
本出願は、米国特許仮出願第60/283,093号(2001年4月11日)の利益を主張し、この出願は、参考のため、本明細書中に援用される。さらに、本出願は、米国特許出願「Tunable Ferro−electric Filter」(2001年7月13日出願)、および米国特許出願「Tunable Ferro−electric Multiplexer」(2001年7月24日出願)に関し、これらの出願は、参考のため、本明細書中に援用される。
【0002】
(発明の分野)
本発明の分野は、強誘電体チューニング可能電子デバイスおよびコンポーネントである。
【背景技術】
【0003】
(発明の背景)
キャパシタンスの変更によって異なった電子応答が取得され得るので、可変キャパシタが有利である。しかしながら、可変またはチューニング可能キャパシタを搭載するために現在用いられている構造は、性能および実用上の重大な制限を有する。可動の平行プレートは、無線チューニングするために可変のキャパシタンスを提供する間、かさ高く、損失が大きく、雑音があり、通常、制限された範囲にわたってのみ動作するか、または、いくつもの制限を有する。「損失が大きい」コンポーネントまたはデバイスは、高い挿入損失(IL)を有し、これは、負荷に送達された電力に対する、コンポーネントにおいて散逸された電力の比率である。電子バラクタは、印加された電圧に応答してキャパシタンスをチューニングする半導体デバイスである。バラクタは、通常、損失が大きく、かつ雑音があり、従って、通常、特に、200MHzより大きい、高周波数の用途に対しては有効でない。従って、バラクタは、特に符号分割多重接続(CDMA)が用いられている場合、無線アプリケーションでのフィルタおよびマルチプレクサ等の挿入損失臨界デバイスをチューニングするためには適切でない。可変キャパシタンスを提供する別のインプリメントは、微小電気機械システム(MENS)である。これは、付与された信号に応答して、異なったキャパシタを物理的に選択する小型のスイッチングデバイスである。しかしながら、MEMSは、通常、コストがかかり、信頼できず、実質的な制御電圧を必要とし、事前に選択されたキャパシタンス値の個別のセットのみをイネーブルにする。
【0004】
強誘電体材料は誘電率が可変であるので、チューニング可能キャパシタまたは他のチューニング可能コンポーネントを製造するための望ましい候補である。現在用いられている測定および特性決定技術の中で、チューニング可能強誘電体コンポーネントは、処理、ドーピング、または、その損失特性を改善するために用いられる他の技術に関係なく、一貫していて、実質的に損失が大きいという評価を得ている。従って、これらのコンポーネントは、一般に使用されていない。RFまたはマイクロ波領域において動作する強誘電体チューニング可能コンポーネントは、特に損失が大きいと考えられている。この所見は、例えば、最大チューニングが所望される場合に、高いRFまたはマイクロ波損失がバルク(厚さが約1.0mmよりも大きい)f−e材料のための従来の原則であるレーダー(RADAR)アプリケーションでの経験によって裏付けられる。一般に、損失を改善(低減)するための工程が採用されないならば、ほとんどのf−e材料は、損失が大きい。このような工程は、(1)事前または事後堆積アニーリング、あるいは、これらの両方でO2空孔を補償する工程、(2)バッファ層を用いて、表面応力を低減する工程、(3)他の材料を用いて合金にするか、またはバッファする工程、および(4)選択的ドーピング工程
を含むが、これらに限定されない。
【0005】
低電力コンポーネントを制限された範囲でチューニングすることへの需要が最近数年間に高まっているので、強誘電体材料への関心がバルク材料よりも薄膜を用いる方に向いている。しかしながら、高い強誘電体損失は、薄膜技術にも適用されることが仮定される。従来の広帯域測定技術は、バルクか薄膜かに関わらず、チューニング可能強誘電体コンポーネントが実質的損失を有するという仮定を強化してきた。
【0006】
強誘電体キャパシタのキャパシタンス値の広帯域測定は、通常、LRCメータ、インピーダンスアナライザまたはネットワークアナライザ等のデバイスを用いて取得される。電力測定から、キャパシタの損失(lossiness)が計算され得る。損失の逆数は、Q係数(「Q」)と呼ばれる。従って、損失が大きいデバイスは、低Qであり、より効率的なデバイスは高Qを有する。従来の測定技術を用いて取得された、1.8GHz〜2.0GHzの周波数範囲で動作する、約0.5pF〜1.0pFの範囲のキャパシタンスを有する強誘電体キャパシタのQ測定値は、通常、10〜50の範囲であると言われている。これは、許容し得ないほど非効率的であり、従って、強誘電体チューニング可能コンポーネントは、一般的な使用には好ましくない。無線通信において、例えば、80よりも大きい、好適には180より大きい、およびより好適には350よりも大きいQが約2GHzの周波数が必要とされる。
【0007】
後述されるように、従来の強誘電体コンポーネントは、不適切に製造、測定および特性決定されてきた。その結果、強誘電体チューニング可能コンポーネントは、L帯域における10〜50の範囲のQに関して非常に損失が大きいことが一般的に推定される。他の周波数帯域で動作する強誘電体チューニング可能デバイスは、さらに、ほとんどのアプリケーションにとって許容し得ないQを有すると言われてきた。
【発明の開示】
【課題を解決するための手段】
【0008】
(発明の要旨)
従来技術でのf−e膜の損失、またはその逆数のQを試験する方法には欠陥がある。従来技術の方法は、通常、広帯域試験法、および非一体型(non−integrated)コンポーネントを用いる。試験方法の損失メカニズムのすべて、およびデバイスアンダーテストは、通常、説明されない。これは、研究者が、f−e材料は損失が大きいと考えることにつながっている。
【0009】
本発明は、狭帯域試験法、およびコンポーネントの一体化を提供する。すべての損失メカニズムは、説明され、そして消去または最小化される。これにより、いくつかのf−e材料が事前に考えられたよりも損失の大きさがはるかに小さいことを示す、より正確な試験結果がもたらされる。
【0010】
この試験法を用いて、f−e材料が首尾良く検査され得、損失とチューニング可能性と他のパラメータとの間の理想的なトレードオフが見出される。低損失チューニング可能f−eデバイスが製造され得る。低損失f−eチューニング可能キャパシタが製作され得る。このようなキャパシタは、チューニング可能性が所望される複数の用途において、構成単位として用いられ得るが、低損失要件が任意の他のチューニング可能デバイスの使用を妨げてきた。例示的用途は、無線通信デバイスにおける用途である。
【0011】
本発明の詳細は、その構造および動作の両方に関して、添付の図面を検討することによって部分的に細かく調べられ得る。図面において、同様の参照符号は同様の部分を示す。
【発明を実施するための最良の形態】
【0012】
本発明は、用いられる周波数範囲、および用いられるトポロジーのチューニング可能強誘電体コンポーネントの効率を正確に測定、特性を決定する狭帯域共振回路を利用する試験法を提供する。これらの試験法および回路は、チューニング可能強誘電体コンポーネントが、事前に考えられていたほど一様に損失が大きくはなく、かつチューニング可能強誘電体コンポーネントは、有利にも、無線ハンドセット等の低損失アプリケーションおよびデバイスにおいて用いられ得ることを証明する。損失の正確な決定により、チューニング可能強誘電体コンポーネントは、適切に最適化および設計され得る。特定の損失メカニズムは、同定および消去されるか、またはそうでない場合、低減および限度内にとどめられ得る。
【0013】
チューニング可能強誘電体コンポーネント、特に、薄膜を用いるチューニング可能強誘電体コンポーネントは、多様な周波数に機敏な(agile)回路において用いられ得る。チューニング可能コンポーネントは、より小さいコンポーネントサイズおよび高さ、低い挿入損失、またはこの挿入損失に対する良好な拒絶、低コスト、ならびに1つ以上の周波数帯域にわたってチューニングする能力を提供し得るため望ましい。複数の帯域を覆い得るチューニング可能コンポーネントの能力は、複数の固定周波数コンポーネントが用いられた場合、必要な個別の帯域間で選択するために必要なスイッチ等の、必要なコンポーネントの数を潜在的に低減する。これらの有利な点は、特に、無線ハンドセットの設計において重要である。ここでは、向上した機能性と、より低いコストおよびサイズの必要性が矛盾した要件であると思われる。CDMAハンドセットにおいて、例えば、個々のコンポーネントの性能に重点が置かれる。誘電体材料は、さらに、無線デバイスのアンテナインターフェースユニット(AIU)等の、これまで縮小を拒んでいたRFコンポーネントの一体化もまた可能にし得る。
【0014】
例えば、AIUは、1つ以上のチューニング可能デュープレクサ(米国のデュアルバンド無線通信デバイスにおけるPCSおよびセルラー)、ダイプレクサ、PAおよびLNAを組み込み得る。これらのコンポーネントのいくつか、またはすべては、有利にも組み込まれ得、これらの全サイズまたはボリュームまたはこれらの両方が低減され、かつ電子性能が改善される。チューニング可能強誘電体コンポーネントのさらなる用途が、本明細書の後半部分において述べられる。
【0015】
任意の誘電体材料の場合のように、強誘電体材料は、2つの主な損失メカニズム、導電率損失、および誘電体における格子振動による減衰を有する。2つの効果の組み合わせは、材料の損失正接(tan(δ))と呼ばれる。RFまたはマイクロ波回路において考えられる強誘電体材料については、格子振動による減衰が支配的であり、自由な電荷キャリアがない。しかしながら、tan(δ)を測定する任意の方法は、存在する場合、有限導電性の効果を含む。これは、2つのメカニズムの損失効果は、rf/マイクロ波特性に関する限り、区別がつかないためである。
【0016】
RF回路における主なコンポーネントは、キャパシタである。ここで、f−eキャパシタのf−eチューニング可能性について述べられる。キャパシタの全損失は、チューニング可能か否かに関わらず、散逸エネルギーに対する蓄積エネルギーの比率として表されるQ係数(Q)によって与えられ、ここで、エネルギーは電界において蓄積され、抵抗において散逸される。一まとまりの素子キャパシタについては、無負荷Q(Qu)は
Qu=X/Rs=1/(ω*Rs*C) (1)
によって与えられ、ここで、ω=ラジアン周波数、Rs=キャパシタの直列抵抗、およびC=キャパシタの電気容量である。Rsは、測定され、かつ、Cおよびωが周知であると仮定して、Qが計算され得る。直列抵抗は、コンダクタ、および誘電体における散逸損失の両方から生じる(すなわちtan(δ))。
【0017】
チューニング可能キャパシタが共振回路に組み込まれた場合、システムの全Q(Qt)は、ここで、
1/Qt=1/Qc+1/Qd+1/Qr (2)
によって与えられ、ここで、QcはコンダクタQであり、Qdは誘電体Qであり、Qrは放射Qである。良好に設計された非放射システムについては、放射損失がない。従って、コンダクタ損失および誘電体損失が全損失を決定する。誘電体損失は、損失正接tan(δ)の効果であり、導電性損失が存在する場合、誘電体に起因する導電性損失を含む。従って、無負荷Qおよび全Qの両方について、tan(δ)の正確な測定は、チューニング可能デバイスが許容可能な損失特性で製造され得るか否かを判定する際に極めて重要である。
【0018】
空胴共振器法は、材料の誘電率および損失正接を測定するために従来用いられてきた。これらの方法は、特に、セルラー電話が動作する低いマイクロ波周波数(〜2GHz)の場合、空胴のサイズが非常に大きいために困難である。薄い強誘電体膜に対する空胴共振器法の使用は、より大きい問題を引き起こす。なぜなら、1ミクロンの範囲の厚さを有する構造から空胴に導入された摂動を測定することは非常に困難だからである。エラーが生じる可能性が高い。
【0019】
共振器法に問題があるために、インターデジタルキャパシタ(IDC)は、通常、強誘電体膜の質を測定するために用いられる。従来のマイクロストリップ構成における強誘電体インターデジタルキャパシタ(IDC)100が図1に示される。インターデジタルキャパシタ100は、ベース基板110、薄膜強誘電体層120、および第1のコンダクタ130および第2のコンダクタ140を備える。インターデジタルキャパシタは、通常、モノリシックマイクロ波集積回路(MMIC)等の用途、および0.1〜6pFの小型のフットプリントおよびキャパシタが必要とされる用途において用いられる。インターデジタルキャパシタにおいて、キャパシタンスは、構造における導電性平行線またはフィンガー間に生成される。
【0020】
ベース基板110は、通常、例えば、マグネシウム酸化物(MgO)、サファイアまたは高純度のアルミニウム等の低損失材料を含む。基板は、その固有の低損失正接、および、さらなるバッファ層なしで、広範囲のf−e膜の直接的堆積を許容する能力に基づいて選択される。薄い強誘電体膜120は、ベース基板110に堆積される。強誘電体膜120は、通常、0.15〜1.5ミクロンの範囲の厚さを有する。コンダクタ層は、その後、強誘電体膜120上に堆積される。接着層が必要とされこともある。導電層は、好適には、銅、金または銀等の金属材料である。これらの材料は、室温で比較的低損失であるために有利である。本明細書のために、室温は、ほとんどの市販のコンポーネントの通常の動作温度範囲を覆う−30℃〜+85℃の範囲であると規定される。導電層は、通常、0.5〜6.0ミクロンの範囲の厚さを有し、0.5〜1.5ミクロンの範囲の厚さが最も一般的である。厚さの要件は、周波数に基づいて変化する表皮深さに基づいて変化する。
【0021】
薄膜(約1.5mm未満のtf−e)f−e材料について記載されたが、薄膜f−e材料もまた用いられ得る。ここで、「厚膜」は、約1.5μmよりも大きく、約1.0mm未満のtf−eであると規定される。バルクは、約1.0mmよりも大きい。厚膜f−e材料の製造および用途は、薄膜f−e材料のものとかなり異なる。これは、上述の追加的厚さを生成するために、貼り付けまたはsol−gel技術、および、f−e材料を含む。追加の厚さ、および、特に、低減されたコストは、f−e性能がいくらか劣化されること、とりわけ、チューニング可能性が低減されるという代償を払って得られる。
【0022】
インターデジタルキャパシタ100は、その後、第1のコンダクタ130および第2の
コンダクタ140を形成するためにエッチバックまたはリフトバック(lift−back)技術を用いて製造される。第1のコンダクタ130は、フィンガー132および空間134を有し、これらは、第2のコンダクタ140のフィンガー142および空間144に隣接する。コンダクタは、第1のコンダクタ130のフィンガー132が第2のコンダクタ140の空間144に位置し、かつ、第2のコンダクタ140のフィンガー142が第1のコンダクタ130の空間134に位置するように構成される。これまで、f−e膜を製造し、特徴を決定するほとんどの研究者および他の個人経営者は、通常、フィンガーの幅が1〜5ミクロン、およびフィンガー間のギャップまたは空間が通常1〜5ミクロン幅のIDCを設計してきた。
【0023】
キャパシタンスは、主に、フィンガー132と142との間に生成される。高レベルのキャパシタンスを生成するために、小さいギャップサイズ(<5ミクロン)および長いフィンガーが必要とされる。強誘電体チューニングキャパシタとして用いられる場合、小さいギャップサイズでも、フィンガー間に大きいチューニングフィールドを生成することを支援する。これは、重大な意味がある。なぜなら、多くのチューニングフィールドがキャパシタ100の上の空気領域において失われるからである。
【0024】
この構成における最大損失コンポーネントは、フィンガー領域において生成された奇数モードである。平行線間の結合は、偶数モードおよび奇数モードによって表され得る。偶数モードは、2つの線が同相(通常ゼロとされる)で励起される場合に生じ、奇数モードは、線が、位相から180度ずれて励起される場合に生じる。マイクロストリップ回路において、偶数および奇数モードが伝播する速度は異なる。さらに、薄い導電層(1.5ミクロン未満)、狭いフィンガー幅およびギャップ間隔(どちらか、または両方が5ミクロン未満)、および鋭いコーナーが用いられた場合、損失はさらに大きくなる。
【0025】
薄い強誘電体膜損失をインターデジタルキャパシタを介して測定するための標準的手順が後述される。上述のように、約0.5ミクロンの強誘電体膜がマグネシウム酸化物等の低損失基板に堆積される。その後、可能な限り小さいサイズのインターデジタルキャパシタの製造を可能にするために、1ミクロン以下の厚さを有する導電層が堆積される。フィンガー幅およびギャップ間隔の両方は、通常、1〜5μmの範囲である。鋭いコーナーを有する幅が狭く長いフィンガーを形成するために、エッチバックまたはリフトバック技術が用いられる。生じたインターデジタルキャパシタは、LRCメータ、またはインピーダンス、またはキャパシタと接触するプローブチップを有するネットワークアナライザ等の広帯域測定ツールを用いて特性決定される。
【0026】
この手順を用いて、通常、0.2〜1.5pFの範囲のキャパシタが取得され、約500MHz〜約2GHzのいずれかの動作周波数で、10〜100の範囲のQが測定される。この損失は、通常、完全に強誘電体膜に起因する。これらのQ値は、非常に低いと考えられ、従って、強誘電体チューニング可能コンポーネントは、一般的に、多くの使用に対して高損失であり、許容され得ないとみなされる。無線通信において、例えば、100よりも大きく、好適には、250よりも大きいQは、1.0pF近辺のf−eキャパシタンスの場合に2GHzの範囲の周波数であることが必要である。しかしながら、後述されるように、従来の製造および損失測定技術は、強誘電体膜に起因する実損失について信頼できる表示をもたらさない。
【0027】
式(1)に示されるように、キャパシタ損失(チューニング可能か否かに関わらず)は、無線周波数(f>約500MHz)の場合の直列損失Rsに比例し、ここで、キャパシタンスをシャントする大きい並列抵抗の効果が無視され得る。キャパシタは、直列損失のソースが何であるかには拘らず、ソースがあることのみに拘る。例えば、2GHzの場合に許容可能な低さの損失(Qu=250)を有する1pFの強誘電体チューニング可能キ
ャパシタについては、直列損失は、わずか0.32オームでなければならない。直列損失は、キャパシタの使用から生じるすべてのソースからの全損失を含む。直列損失のソースを最小化または消去するために、存在する各損失メカニズムを最初に説明しなければならない。これは、特に、強誘電体膜に起因する損失のより正確な決定を可能にする。
【0028】
f−eデバイスについて、全損失は、各ソース寄与率の総和によって以下のように決定される。
【0029】
Lt=Lgeom+Lattach+Lmetal+Lsub+Lrad+Lmeas+Lf−eであり、ここで、
Lgeomは、キャパシタのトポロジーから導き出され、
Lattachは、デバイスの取り付けに起因する損失であり、
Lmetalは、全金属損失であり、
Lsubは、ベース基板損失(存在する場合)、
Lradは、放射損失(所望されるものおよび所望されないものの両方)であり、
Lmeasは、測定誤差から生じる全損失であり、
Lf−eは、f−e損失正接である。
【0030】
この損失配分は、f−eキャパシタが用いられる態様で、所望の動作周波数のLf−e(またはf−e tan δ)の正確な値を取得するために最初に用いられ得る。Lf−eを正確に導き出すために、上述の他の損失寄与ソースのすべてを消去または制限しなければならない。例えば、Lgeomは、トポロジーによって異なり、オーバーレイキャパシタの場合は最良であり、ギャップキャパシタの場合は不良であり、IDCキャパシタの場合は極めて不良である。この損失は、低減および制御され得るが、これは、デバイスに固有である。従って、所与のf−eキャパシタのトポロジーの選択は、f−eキャパシタによって達成可能な考えられ得る最良のQcに影響を及ぼす。電磁(EM)ソフトウェアは、f−e膜が損失を有さないと仮定して、所望のジオメトリのベース線損失を確立し得る。このベース線損失は、所与のジオメトリの最良(最低)の損失を表す。
【0031】
一般に、ギャップキャパシタは、最も容易に製造され得る。IDCは、次に容易であり、オーバーレイキャパシタは、これらの3つの中で最も困難である。IDCと比較して、ギャップキャパシタは、より良好なQを有するが、単位断面あたりのキャパシタンスが低い(図1aにおけるW)。IDCのキャパシタンスは、単位断面あたりに用いられるフィンガーの数が多いため、より大きい。しかしながら、複数の通信フィルタアプリケーションの場合、大きいキャパシタンス(C≧4.0pF)は必要とされない。従って、ギャップキャパシタは、多くの場合、適切なキャパシタンスを提供し得る。ほとんどのf−e膜に関して、この固有に高いKの値は、従来のギャップキャパシタと比較して、単位断面Wあたり比較的高いキャパシタンスを提供することを支援する。
【0032】
Lattachは、例えば、はんだ、銀ペイント、またはワイヤボンディングを含む、個別のデバイス取り付け技術から生じる。これらの取り付け損失は、大きく、かつ予測不可能であり得る。最低損失は、f−eキャパシタを共振器または他のRF回路に直接的に製造することによって達成され、従って、この損失コンポーネントが除去されない場合は、最小化される。
【0033】
スタンドアロンf−eキャパシタの固有損失は、あまり重要でない。はるかに重要なのは、f−eキャパシタを回路に取り付けることから生じる任意の追加的損失である。f−eキャパシタが損失を有しない場合であっても、大きい損失接続が用いられた場合、全体の効果は、損失が大きいf−eデバイスの効果である。例えば、250GHzでのQ≧250が1.0pFのキャパシタンスに対して所望された場合、直列抵抗Rs全体は、≦0
.32オームでなければならない。従って、任意の追加的損失は、このキャパシタのQをさらに低減する。この追加的損失が実際のキャパシタの外部であることは関係がない。マウントに起因するもの等、やむを得ない損失メカニズムであっても、例えば、システムへの効果という点からキャパシタの有効Qを低減する。
【0034】
最小の追加的損失について、f−eキャパシタと共振器との間の接続は、最低の追加的抵抗を提供する。従って、f−eキャパシタと関連する電流および電荷は、最小の追加的損失を見出す。はんだ、ワイヤボンディングまたは銀ペイントまたは貼り付け(しかしながら、これらに限定されない)従来のボンディングまたはマウント技術は、このような低損失の制御可能なボンディング(bond)を提供しない。
【0035】
このようなボンディング法の使用から生じる追加的な、予測不可能な損失は、f−eキャパシタが共振器をチューニングする目的で用いられるか、f−e膜の特性決定の目的で用いられるかに関わらず、実現されたQを劣化する。従って、最良の性能(最低の損失)のために、f−eキャパシタ構造は、チューニングすることが意図された共振器上、または、他の重要なRF回路上に直接的に製造されるべきである。直接的に製造することによってのみ、電磁(EM)ソース(電流)のf−eチューニング素子から共振器への最小損失接合部がもたらされ得る。f−eキャパシタの、共振器上への、または共振器との直接的な製造の所望の効果は、鋭いコーナーまたは接合部の不在によって強化され得る。
【0036】
Lmetalの係数は、金属の表面粗さ(SR)、表皮厚さδsと比較した金属厚さ、および導電率を含む。LおよびS帯域(1〜4GHz)の動作周波数において、SRが約10マイクロインチ平方二乗平均(rms)よりも小さい場合、SRは、係数として有効に消去され得る。厚さが1.5δs以上である場合、金属厚さは、係数として低減され得るか、または、厚さが>5δsである場合、有効に消去される。電極接点については、金属厚さ(tm)は、約1.5δsであり得る。進行波または定在波が支援されなければならず、すなわち、波長が検出可能なフラクション(約10%以上)において当該の金属が伸長する電磁共振器の場合については、約5δs以上の金属厚さにより近くなる。
【0037】
導電率は、金、銅および銀(Au、CuおよびAgそれぞれ)の場合に最良である。従って、Lmetalは、低減および制御され得るが、係数として消去され得ない。しかしながら、その効果は、当業者に周知の式によって、または、EaglewareまたはTouchstoneといった一般的に用いられる回路シミュレータにおいて利用可能な線計算ツールを用いることによって計算され得る。さらに、正確な製造の制御がLmetalのジオメトリの変更を限度内にとどめ得る。
【0038】
Lsubによって表される損失寄与率が、対象となる動作周波数で0.001未満、好適には、0.005未満の損失正接を有する低損失基板を選択することによって最小化され得る。適切な材料は、>99%の純アルミナを含み、損失/コスト利益の関して、現在の最良の選択である。サファイアまたはMgOは、低損失正接を有するという点でアルミナよりも良好であるが、より高価である。すべてのこれらの材料は、バッファ層を用いることなくf−e薄膜を許容し得、かつ、さらなる研磨を少しだけ用いるか、または用いずに許容可能である表面粗さを有する。半導体基板は、導電率が比較的高いため、好ましい選択ではない。損失正接の係数、表面粗さおよび価格に加えて、適切な基板は脆性であるべきでなく、より大口径のウェハとして製造され得、かつ広範囲の事前処理を行うことなく容易にメタライゼーションされ得る。
【0039】
合成基板(f−e膜と基板)の全損失からLsubを分離することは、EM場または回路シミュレーションソフトウェアを用いることによって達成され得る。例えば、Sonnet、MomentumまたはIE3Dが用いられ得る。従って、Lsubは、著しく低
減され、かつ正確に計算され得る。
【0040】
Lradは、適切な遮蔽および設計によって消去され得、従って、通常、係数ではない。多様なフィルタ、特に、コムラインまたはヘアピン等の平面フィルタは、放射カップリングに依存して所望の性能を達成することが留意されたい。これらの場合、不用な浮遊カップリングが除去されないとしても低減される。
【0041】
Lmeasは、回路損失誤差を著しく増加させ得る。なぜなら、わずかな追加的損失が、デバイスアンダーテスト(DUT)の測定されたQを低減するか、または、システムが、DUTの固有のQを不明瞭にするからである。材料における誘電率および損失正接を測定する従来の方法は、当業者に周知の空洞共振器摂動技術である。しかしながら、L帯域では、キャビティのサイズがかなり大きくなる。f−e膜等の薄膜が(バルクに対して)1.5μm未満の膜厚の特徴を示す場合、測定誤差が大きくなり得ると、問題は非常に難しくなる。さらに、f−eキャパシタ(またはフィルタ)は、それが用いられる態様と最も類似の態様で特性決定される。従って、f−e化合物または膜の特性決定する好適な方法は、マイクロストリップ共振器技術による方法である。
【0042】
共振回路を測定するために、ネットワークアナライザが好適な選択肢である。測定損失を最小化し、最も正確な測定を達成するために、DUTの損失が較正され、ネットワークアナライザの全2ポート較正(full two port calibration)を実行し、較正および測定の平均化が用いられる。
【0043】
デバイス取り付け、基板、放射、および測定誤差損失コンポーネントの最小化または消去によって、全損失は、
Ltot=Lgeom+Lmetal+Lf−e+ΔLmisc (4)
になる。
【0044】
Ltotは、所与の強誘電体キャパシタジオメトリーの全損失であり、LgeomおよびLmetalは、そのジオメトリの不可欠な部分(integral parts)である。これらの存在は、特定のデバイスの実損失を決定するために適切であるが、これらは、単に強誘電体材料に起因する損失を決定するために量子化および除去され得る。Lgeomは、強誘電体材料が損失を有さないと仮定して、回路の正確な電磁的シミュレーションから決定され得、Lmetalは、導電表面粗度(適切である場合)および表皮深さを仮定する、金属損失の式を用いて決定され得る。ΔLmiscは、他の損失メカニズムの不完全な除去とLgeom+Lmetalの有限境界との組み合わせを表す。
【0045】
(a)すべての損失メカニズムを説明する工程、および(b)これらの損失を消去および限度内にとどめる工程の2工程プロセスは、強誘電体損失の正確な決定を可能にするだけでなく、低損失チューニング可能コンポーネントの正確な設計ガイドラインを確立することを支援する。Lf−eを正確に知ることにより、検討中の膜が提示される用途に用いられ得るか否かを最初に決定することが可能である。Lf−eを正確に知ることにより、さらに、強誘電体膜を用いる任意のタイプの最適設計のために必要なベース線が提供される。この知識は、損失正接がチューニング可能性と有効にトレードオフされる場合に必要である。簡単に言えば、正確な製造および測定技術は、一貫した強誘電体膜の損失特性をもたらす。
【0046】
この損失解析に基づいて、低損失チューニング可能強誘電体コンポーネント、特に、チューニング可能強誘電体キャパシタが、多様なアプリケーションで設計、試験および実現され得る。(1)ギャップキャパシタ、(2)オーバーレイキャパシタ、および(3)インターデジタルキャパシタという3つの一般的なタイプのキャパシタに関する損失解析に
基づいた設計手順およびインプリメンテーションが後述される。
【0047】
強誘電体チューニング可能ギャップキャパシタ200は、図2に示される。ギャップキャパシタ200は、基板層202、強誘電体層204、およびキャパシタンス誘導ギャップ208を規定する金属層206を備える。以下の設計のインプリメンテーションは、他のソースからの損失を最小化し、強誘電体幕204に起因する損失の正確な決定を可能にする。これは無線ハンドセットのL帯域(1〜2GHz)における動作周波数を仮定するが、同じ方法が他の帯域で適用され得る。
【0048】
1インプリメンテーションにおいて、基板202は、20〜40ミルの範囲の厚さを有する、99.5%の純度のアルミナの層である。表面粗度は、約5μインチ rms以下である。強誘電体層204は、0.15〜2.0ミクロンの範囲の厚さを有するバリウムストロンチウムチタネート、BaxSr1−xTiO3(BSTO)の膜である。1.0μmより大きい膜厚さの使用は、キャパシタンスおよびチューニング範囲を最大化する。
【0049】
Ba/Srフラクションの調整、ドーピングまたはアニーリングは、好適には、最低tanδを提供する一方で、必要とされるチューニング範囲を提供するように選択される。1実施形態において、室温の動作の場合、x=0.5(BaxSr1−xTiO3)である。これに代わる強誘電体材料もまた用いられ得る。金属層206は、約2.5μmの厚さであり、これは、この金属層を電極アプリケーションのために適切にする。ギャップ208は、30〜80ミルの幅であり、エッジは、損失を最大限に低減するために丸くされる。ギャップ208によって示されるキャパシタンスは、0電圧DCバイアスで0.6pF〜1.5pFの範囲である。
【0050】
EMシミュレーションは、2GHzで約1pFのキャパシタンスの場合、ギャップキャパシタは、損失正接を0.002と仮定すると、700より大きいQを有し、損失正接を0.05と仮定すると、300より大きいQを有することを示す。図3は、ギャップ幅と強誘電体層厚さとキャパシタンスとの間の関係を示すテーブルである。このデータは、ギャップキャパシタ試験回路のターゲット設計のために非常に有用である。図3における結果は、0V DCバイアスで1000の誘電率を有する0.5ミクロンの厚さの強誘電体膜、99.5%の純度のアルミナの40ミル厚さの基板層、およびf−e膜の0.002の損失正接を想定する。
【0051】
本発明による強誘電体オーバーレイキャパシタ300は、図4に示される。キャパシタ300は、基板310、バイアスパッド層320、強誘電体層330およびキャパシタパッド層340を備える。バイアスパッド層320は、DCバイアスパッドを規定し、キャパシタパッド340は、キャパシタパッド342およびDCブロックキャパシタパッド344を規定する。
【0052】
1インプリメンテーションにおいて、ベース基板310は、20〜40ミルの範囲の厚さを有するアルミナである。バイアスパッド層320は、約100nmの厚さを有するプラチナの層によって被覆された約2.0ミクロンの厚さを有する銀のベース電極層を備える。プラチナ層は、強誘電体層が成長する間、銀の層が酸化することを防ぐ。層320には、DCバイアスを提供するために0.5〜1.0MΩの範囲の抵抗を接続するためのパッドが埋め込まれている。必要に応じて、より良好な接着を提供するために、薄い(10nm)クロム層がアルミナと銀との間に挿入され得る。強誘電体層330は、約1ミクロンの厚さを有するBSTOの薄膜である。キャパシタパッド342は、8.0×4.0ミルの最小面積を有し、かつ約4.0×4.0ミルの面積を有する金または銀の電極が上に載せられる。DCブロックキャパシタは、少なくとも150〜200pFのキャパシタンス、および約100×100ミクロンの面積を有する。接触パッド344の総面積は、最
小で7.0×8.0ミルである。
【0053】
オーバーレイキャパシタは、0.8〜1.5pFの範囲の最小キャパシタンスを有する。キャパシタ300の一部分の拡大である図5に見出され得るように、キャパシタ300の重なった領域は非常に小さい。1インプリメンテーションにおいて、重なった領域350は、0.3ミル×0.3ミルのサイズを有する。これは、0ボルトDCで約1000のBSTO誘電率、および約1.0ミクロンの膜厚さに基づく。パッド342および320は、キャパシタオーバーレイ領域350に向かって、およびこの領域からテーパーになる。テーパーは、1.0ミルの距離で4.0ミルから約0.25ミルになっている。
【0054】
キャパシタ300の損失ターゲットは、1.0pFの場合に2.0GHzで少なくとも350のQである。必要に応じて、強誘電体膜330は、ドーピング、アニーリング、またはバッファ層(単数または複数)の使用を介してさらに最適化され得る。最後に、キャパシタンスの変化は、0〜2.5ボルトのバイアス電圧の変化に対して、好適には2:1(50%)以上である。
【0055】
本発明の1局面は、上述のキャパシタ構造が1例である、チューニング可能強誘電体コンポーネントの最適構造および設計基準である。本発明の別の局面は、チューニング可能強誘電体コンポーネントにおける損失を正確に特性決定するための測定方法および装置である。これらの方法は、共振器および狭帯域共振回路の使用を含む。狭帯域測定は適切である。なぜなら、測定されているデバイスは、狭帯域の周波数で動作するように設計されるからである。狭帯域(共振)測定は、さらに、好適である。なぜなら、狭帯域測定は、小さい損失の測定を容易にする効果を当然強化し、かつ測定をより正確にするからである。前の方法は、狭帯域デバイスにとって不適切および不正確である広帯域測定を含んでいた。これらの試験共振回路の本発明の2つのインプリメンテーション、すなわち、2次狭帯域帯域通過フィルタ、およびマイクロストリップ共振器回路(半波長または1/4波長)が記載される。
【0056】
図6は、2つの強誘電体キャパシタ410および412を試験するように構成された共振狭帯域試験回路400を示す。これは2次平面コムラインフィルタである。キャパシタ410および412は、図1および図2に関して記載されたように構成され、損失コンポーネントを最小化するように実現される。試験回路400は、平面2次コムライン帯域通過フィルタを備え、強誘電体キャパシタ410および412とそれぞれ直列に結合された2つの共振器402および404を含む。DCバイアス電圧は、キャパシタ410および412に印加される。キャパシタ410および412は、一まとまりの素子としてか、または基板上に直接プリントすることによって試験するために製造および搭載され得る。DCブロックキャパシタ(約180pFと等しいキャパシタンス)は、図示されない。集中構成において、キャパシタは、はんだ付けされるか、銀ペイントまたはペーストを用いて取り付けられる。これは、多様なデバイスの使用を可能にするが、この搭載方法に起因する大きく、かつ予測不可能な損失がある。プリントは、はんだ付けまたはボンディングが必要とされず、かつ直接的に製造するために低損失であるという点で有利である。しかしながら、用いられ得る基板のタイプは、強誘電体膜が存在するために制限され得る。DCブロックキャパシタは図示されない。
【0057】
応答は、ネットワークアナライザに接続された入力および出力線406および408を通じて測定される。共振器の中心周波数f0の測定は、実キャパシタ値(上記の式(1)を参照)の決定を可能にし、f0での挿入損失は、キャパシタQを決定する。これらの測定値が取得された後、回路シミュレーションは、キャパシタンスおよびQ値を取得するために用いられ得、結果が比較され得る。
【0058】
本発明の試験法を用いて取得された試験結果と従来の試験法との劇的な差異を示すために、図7が参照される。図7におけるテーブルは、Kyocera Wireless Corporation(KWC)(本発明の譲受人)との契約の下でNaval Research Laboratory(NRL)、Washington DCにおいて製造された強誘電体インターデジタルキャパシタサンプルから取得された測定データを提供する。NRLにおいて従来の試験法(この場合、HP4291B インピーダンスアナライザおよびCascade Techマイクロ波プローブ)を用いて、インターデジタルキャパシタサンプルから得られたキャパシタンスおよびQ測定値は、KWCにおいて上述の新しい試験法を用いて、同じサンプルから得られた測定値と比較される。
【0059】
この実験の目的で、インターデジタルキャパシタは、0.5〜1.2pFの範囲のキャパシタンス、約5.0ミクロンのギャップ間隔、少なくとも150ミクロンのフィンガー幅、約0.5ミクロンの強誘電体膜厚さ、1.5〜2.5ミクロンの範囲の金属厚さ、および100ミクロン以下のフィンガー長さを有するように製造された。
【0060】
KWC試験回路は、回路400と同様の態様で構成される。これは、約1800MHzで共振するように構成された2次平面チェビシェフ型帯域通過フィルタ(planar Chebychev bandpass filter)である。インターデジタルキャパシタサンプル、一まとまりの素子キャパシタは、銀ペイントを用いて搭載および取り付けられた「フリップチップ」であった。バイアスは、通常C1≠C2であるという事実を補正するように印加され、ここで、C1およびC2は、フィルタの動作を補正するために必要とされる2つのコムライン帯域通過フィルタ負荷キャパシタである。C1がC2と等しいことが意図されるが、実際、C1=C2は、めったに達成されない。より一般的なC1≠C2の状態は、補正されない場合、帯域通過挿入損失を著しく増加させる(Q決定に関する限り)。
【0061】
0.6〜0.8pFの範囲の高いQATCおよびAVXチップキャパシタは、ベース線帯域通過挿入損失を確立するために用いられた。これらのチップキャパシタのQは、試験周波数では600〜800の範囲であった。実キャパシタンス、およびインターデジタルキャパシタのQを決定して、測定データと同じ共振周波数および帯域通過挿入損失を与えるためにEaglware回路シミュレータが用いられた。
【0062】
図7におけるデータは、実質的に最悪の場合のQデータである。なぜなら、すべての可能な損失コンポーネントを除去(較正)するための試みがなされなかったためである。このような1つの損失コンポーネントは、線およびインターデジタルキャパシタごとに異なるボンディング(取り付け)損失を含む。別のものは、生じた共振器長さの不整合、キャパシタの位置の下のマイクロストリップギャップオープンエンド効果、および基本的インターデジタルキャパシタジオメトリから生じる損失である。これは、従来の方法と本発明を用いて取得されたQ値の差異がなおさら著しい場合である。例えば、アルミナまたはMgO基板を用いるギャップキャパシタの直接的製造等のエラーソースのさらなる低減または消去のみがQデータを改善する。
【0063】
2次帯域通過フィルタの狭帯域共振試験回路としての使用は、いくつかの有利な点を有する。キャパシタデータは、動作周波数で抽出され得る。トポロジーは、単純、再現可能、および容易に製造される。測定値は、単純であり、測定値を得ることによって追加的エラーがほとんど存在しない。結果は、シミュレートされた結果と容易に比較され得る。留意されるべきいくつかの不利な点もある。上述のキャパシタンス値の差異の可能性は、増加した損失として測定データに表れ得る。しかしながら、バイアス電圧の1つをわずかに調整すると、この相違が補償され得る。さらに、浮遊キャパシタンスおよび結合は、取得されたF0およびQ値に影響を及ぼし得る。これらの効果は、さらに、EM場シミュレー
タを介して説明され得る。f−eキャパシタの不当な搭載は、2つの共振器の電気的長さのわずかな差異をもたらし、これはI.Lに直接的に追加される。f−eキャップの位置合わせ不良は、さらに、それ自体が低Qとして表れる追加的損失をもたらす。
【0064】
2次狭帯域共振試験回路450の別の実施形態は、図8に示される。試験回路450は、同軸共振チューニング可能フィルタの形態をとるが、モノブロック、ストリップ線またはマイクロストリップ等の他の共振器が用いられ得る。再び、強誘電体キャパシタ452および454は、一まとまりにされるかプリント化され得る。試験回路450は、さらに、同軸4分の1波長共振器462および464を備える。非強誘電体キャパシタ470(C2)は、共振器462と464との間に結合され、非強誘電体キャパシタ472と474(C1)との間は共振器の外側で結合される。この基本構造は、従来の固定的チューニング第2次上部容量性結合(fix−tuned 2nd order top capacitively coupled)BPFである。
【0065】
回路450を用いる測定技術は、以下の通りである。BPF性能は、最初、所定の位置でf−eキャパシタなしで測定され、その後、f−eキャパシタを用いて測定される。第1の実施例において、共振器中心周波数f01、およびフィルタの挿入損失IL1が、最初、強誘電体キャパシタなしで測定される。第2の実施例において、共振器中心周波数f02、およびフィルタの挿入損失IL2が、強誘電体キャパシタ452および454を用いて測定される。明らかに、共振器442および444が同じ長さである限り、f01は常にf02よりも大きく、IL2は、常にIL1よりも大きい。キャパシタンスCfeは、f01〜f02から決定され得、Q(Cfe)は、シミュレーションと高い精度で比較することによってIL1〜IL2から決定され得る。f−eキャパシタは、もとの回路に追加される必要がない。むしろ、基本の上部容量性結合(basic top capacity coupled)BPFは、f−eキャパシタを用いて製造され得ず、第2のBPFは、直接的にf−eキャパシタを用いて製造される。これは、最小の追加的損失チューニング可能試験回路をもたらす。なぜなら、これはf−eキャパシタの回路との直接的な製造を可能にするからである。
【0066】
代替的試験回路は、f−eキャパシタと共に用いられる場合、物理的により短い共振器442および444の使用を含む。これは、BPFを非f−eBPFと同じ共振周波数で、またはこれに近い共振周波数で共振させる。同じf−eキャパシタQ抽出法が用いられる。
【0067】
2次試験回路450は、2次試験回路400と比べていくつもの有利な点を有する。回路400および回路450の両方は、固有の狭帯域構造であるが、同軸共振器462および464は、非常に高いQを有し得、その結果、非常に低い挿入損失をもたらす。固有の遮蔽に起因する、ほんの少しの浮遊結合が含まれる。さらに、回路400に関するように、試験回路450は、試験回路であるだけでなく、実際の用途において帯域通過フィルタとして用いられ得る。しかしながら、回路450は、製造および試験が少し困難である。取り付けが決定的に影響し、かつ強誘電体キャパシタを追加することにより搭載に起因するさらなる損失がもたらされる。これは、C1およびC2を実現するために用いられ、かつ強誘電体キャパシタなしのさらなる回路を有する同じ回路上に強誘電体キャパシタを直接製造することによって克服され得る。
【0068】
試験回路および方法は、2つの共振器ではなく、むしろ単一の共振器を用いることによってさらに単純化され得る。これはキャパシタ不整合の問題を解消する。生じた回路は、よりロバストであり、モデル化がより容易であり、かつより一層エラーを起こし難い。図7に示される結果はインターデジタルキャパシタに関する試験の結果であるが、ギャップまたはオーバーレイキャパシタは、有利に用いられ得、これは、ギャップおよびオーバー
レイキャパシタの両方がインターデジタルキャパシタよりも高いQを有し得るからであることに留意されたい。
【0069】
最も単純な形態のギャップ結合マイクロストリップ共振器を備える試験回路500は、図9に示される。回路500は、低損失基板502、およびギャップ508によって入力線506から分離されたマイクロストリップ共振器504を備える。共振器薄膜は、ギャップ508において堆積されて、強誘電体ギャップキャパシタを生成する。従って、共振器604およびギャップキャパシタは、単一の一体型の構造として製造される。あるいは、強誘電体材料は、共振器504の下に堆積され得、チューニング可能共振器を生成する。
【0070】
基板502は、マグネシウム酸化物、99%より高い純度を有するアルミナおよびサファイア等の高品質低損失基板である。基板502は、さらに、低S.R(5.0μインチ)を有する。共振器504は、半波長(開回路)または1/4波長(短絡回路)共振器のどちらかであり得る。半波長共振器は、より長いが製造が容易である一方で、1/4波長共振器は、より短いがビアを必要とする。近い臨界結合のためにギャップ508の幅が選択される。
【0071】
ネットワークアナライザは、好適には、キャパシタンスおよびQ測定値のために用いられ得る。ギャップキャパシタンスのモデルおよび金属損失の式は、ここで、ベース基板のQと強誘電体薄膜のQとからの複合である誘電体のQを抽出するために用いられる。従って、ベース基板の損失を越える追加的損失は、強誘電体膜の損失を表す。最後に、S.toncichおよびR.E.Collinによる「Data Reduction Method for Q Measurements of Strip−Line Resonators」IEEE Transactions in MTT、No.9(1992年9月)1833〜1836ページ(参考のため、本明細書中に援用される)に概説されたデータ等の測定データの適切な解析がキャパシタアンダーテストのQまたは損失を正確に抽出することが必要とされる。
【0072】
ここで、図6〜図8に記載された2次狭帯域共振試験法および回路を、図9に記載されたギャップが結合された単一共振器試験法および回路と比較することが有用である。ギャップ結合単一共振器は、小型、単純、および製造が非常に容易であるという点で有利である。これは、入力および出力キャパシタC1の可能な不整合をチューニングすることを必要としない。しかしながら、強誘電体損失正接を基板全体および結合キャパシタ損失から抽出することはより困難である。他方、2次共振回路は、試験回路であることに加えて実際のデバイスであり得る。さらに、測定データと、シミュレーションデータ、または高Qを有する非強誘電体キャパシタを用いて取得されたデータのどちらかとの比較が非常に容易である。2次回路の不利な点は、これらがより大きく、より複雑な回路であること、および、最小挿入損失を取得するために必要とされ得る強誘電体キャパシタのチューニングがより多く必要とされ得ることである。
【0073】
図10aおよび図10bは、好適な共振試験回路600を示す。回路600は、単一共振器帯域通過フィルタの形態をとる。回路600の模式図である図10aを参照して、回路600は、共振器620に結合された強誘電体キャパシタ610を備える。キャパシタ630および640(C1)は、共振器を測定機器に接続する入力および出力キャパシタである。
【0074】
図10bは、平面化した回路600である。見出され得るように、キャパシタ610および共振器620は、一体型のコンポーネントとして製造される。強誘電体膜616は、低損失基板602上に堆積される。共振器620および導電パッド612は、ギャップ6
14によって強誘電体膜616を介して分離され、強誘電体ギャップキャパシタ610を規定する。DCバイアス電圧は、パッド612に印加され、かつバイアス抵抗器625を含み得る。DCブロックキャパシタ618は、パッド612とグラウンドとの間に接続される。キャパシタ630および640は、キャパシタギャップを形成するために共振器620から分離された基板602上に堆積された導電ストリップ632および642によって実現される。
【0075】
1インプリメンテーションにおいて、基板602は、99.5%の純度のアルミナから形成され、約40ミルの厚さおよび約5.0μインチのSRを有する。強誘電体膜616は、約1.0μmの厚さを有し、かつギャップキャパシタ610の領域においてのみ堆積される。マイクロストリップ612および620は、4〜6μmの厚さを有し、かつ約10μmの間隔が空けられ、ギャップ614を規定する。共振器620の長さは、構造全体(キャパシタ610および共振器620)が所望の周波数帯域で共振するように選択される。1インプリメンテーションにおいて、共振器620は、1/4波長共振器である。特定の共振周波数が所望または必要とされる場合、共振周波数を微調整するためにさらなる製造サイクルが用いられ得る。
【0076】
共振器620は、マイクロストリップ、同軸またはストリップ線共振器として構成され得る。平面マイクロストリップ構成は、回路600からのキャパシタンスおよびQ値の抽出をより容易にするので好適である。一体型のコンポーネント構造(すなわち、共振器620/キャパシタ610等の一体型のギャップキャパシタを有する共振器)は、別々の共振器および一まとまりの素子キャパシタを使用するよりも有利である。なぜなら、予測不可能であり、かつ一まとまりの素子キャパシタによって導入された損失およびエラーを測定することが困難なキャパシタが取り除かれるからである。
【0077】
回路600等の単一共振器通過帯域試験回路を用いる試験方法は、以下のように進行する。第1に、一体型のギャップキャパシタを有する単一共振器通過帯域フィルタ試験回路が上述のように製造される。正確な薄膜の製造および処理技術は、所望のジオメトリおよび特性が獲得されることを確実にするために用いられる。好適には、±0.5ミクロンの範囲の許容誤差の技術が用いられる。一旦回路が製造されると、中心周波数f0挿入損失IL0が測定される。好適には、これらの測定値は、フル2ポート較正によって、および平均化を用いて較正されるネットワークアナライザを用いて取得される。
【0078】
次に、同一の回路が、Sonnet、IE3DまたはMomentum等の電磁場シミュレーションツールで設計および分析される。最初に、シミュレーションは、強誘電体膜に起因する損失(すなわち、0の損失正接)を想定する。強誘電体誘電率が、その後、試験回路において測定されたものと同じ中心周波数f0を与えるようにギャップ領域において調整される。IL0は、その後、強誘電体ギャップキャパシタのみに関して計算される。この値は、その後、金属と関連した損失コンポーネントLmetalを説明するシミュレーションで用いられる。
【0079】
次に、別の回路シミュレーションが動作するが、今回は、非ゼロ損失正接を用いる。1インプリメンテーションにおいて、0.003の損失正接が用いられ、IL0が再計算される。この双方向プロセスは、試験回路から測定された挿入損失IL0が取得されるまで継続され、これにより、回路の損失正接の非常に正確な近似値が算出され、かつ特定の構造に基づく損失コンポーネントLgeomが試験される(この場合、ギャップキャパシタ)。
【0080】
SR−BPFのベースライン性能は、f−e膜を有しない回路を製造することによって確立され得る。生じた共振周波数は、当然、負荷キャパシタ610が小さくなると、より
高くなる。これにより、SR−BPFの形状および周波数応答全体に関する正確な情報が提供される。
【0081】
回路600は、強誘電体ギャップによって導入された損失を測定するための精密なメカニズムであるばかりでなく、無線ハンドセット等の幅広い用途において実装され得る低損失チューニング可能フィルタ用の基本構成単位でもある。本明細書中に教示されたように構成された狭帯域共振回路は、典型的なRFトランシーバの複数のコンピーネントの効率を強化し、かつこれにチューニング可能性を追加するために用いられ得る。本発明が実装されるRFコンポーネントの実施例は、デュープレクサ、アイソレータ、整合回路、電力増幅器、マルチプレクサ、帯域通過フィルタおよび低雑音増幅器を含み得るが、これらに限定されない。チューニング可能な各素子を用いて、複数の回路ブロックを用いて、マルチバンドモードを収容することが2つ用になる。必要に応じて、共振回路は、所望のフィルタおよびシステムを生成するために適切な態様でカスケード接続され得、コストおよびサイズを低減する一方で、システム性能を大幅に改善する。典型的な無線ハンドセットのコンポーネントの多くはチューニング可能性によって利益を得る。
【0082】
本明細書中に含まれる記載および図面は、本発明の特定の実施形態であり、本発明によって広く考えられる主題を表す。しかしながら、本発明は、当業者に明らかである他の実施形態を含む。したがって、本発明の範囲は、添付の請求項によってのみ制限される。
【図面の簡単な説明】
【0083】
【図1】図1は、薄い強誘電体膜で製造されたインターデジタルキャパシタの平面図である。
【図2】図2は、本発明のチューニング可能強誘電体ギャップキャパシタの断面図である。
【図3】図3は、ギャップ幅と強誘電体層厚さとキャパシタとの間の関係を示すテーブルである。
【図4】図4は、本発明による強誘電体オーバーレイキャパシタの平面図である。
【図5】図5は、図4のオーバーレイキャパシタの一部分の分解図である。
【図6】図6は、本発明による2次狭帯域共振試験回路である。
【図7】図7は、図6の試験回路を用いて取得されたデータを従来の試験法を用いて取得されたデータと比較するテーブルである。
【図8】図8は、本発明による2次狭帯域共振試験回路の別の実施形態である。
【図9】図9は、本発明による単一共振器狭帯域試験回路である。
【図10a】図10aは、本発明による単一共振器狭帯域試験回路の別の模式図である。
【図10b】図10bは、図10aの回路模式図の平面化である。
【技術分野】
【0001】
(関連出願)
本出願は、米国特許仮出願第60/283,093号(2001年4月11日)の利益を主張し、この出願は、参考のため、本明細書中に援用される。さらに、本出願は、米国特許出願「Tunable Ferro−electric Filter」(2001年7月13日出願)、および米国特許出願「Tunable Ferro−electric Multiplexer」(2001年7月24日出願)に関し、これらの出願は、参考のため、本明細書中に援用される。
【0002】
(発明の分野)
本発明の分野は、強誘電体チューニング可能電子デバイスおよびコンポーネントである。
【背景技術】
【0003】
(発明の背景)
キャパシタンスの変更によって異なった電子応答が取得され得るので、可変キャパシタが有利である。しかしながら、可変またはチューニング可能キャパシタを搭載するために現在用いられている構造は、性能および実用上の重大な制限を有する。可動の平行プレートは、無線チューニングするために可変のキャパシタンスを提供する間、かさ高く、損失が大きく、雑音があり、通常、制限された範囲にわたってのみ動作するか、または、いくつもの制限を有する。「損失が大きい」コンポーネントまたはデバイスは、高い挿入損失(IL)を有し、これは、負荷に送達された電力に対する、コンポーネントにおいて散逸された電力の比率である。電子バラクタは、印加された電圧に応答してキャパシタンスをチューニングする半導体デバイスである。バラクタは、通常、損失が大きく、かつ雑音があり、従って、通常、特に、200MHzより大きい、高周波数の用途に対しては有効でない。従って、バラクタは、特に符号分割多重接続(CDMA)が用いられている場合、無線アプリケーションでのフィルタおよびマルチプレクサ等の挿入損失臨界デバイスをチューニングするためには適切でない。可変キャパシタンスを提供する別のインプリメントは、微小電気機械システム(MENS)である。これは、付与された信号に応答して、異なったキャパシタを物理的に選択する小型のスイッチングデバイスである。しかしながら、MEMSは、通常、コストがかかり、信頼できず、実質的な制御電圧を必要とし、事前に選択されたキャパシタンス値の個別のセットのみをイネーブルにする。
【0004】
強誘電体材料は誘電率が可変であるので、チューニング可能キャパシタまたは他のチューニング可能コンポーネントを製造するための望ましい候補である。現在用いられている測定および特性決定技術の中で、チューニング可能強誘電体コンポーネントは、処理、ドーピング、または、その損失特性を改善するために用いられる他の技術に関係なく、一貫していて、実質的に損失が大きいという評価を得ている。従って、これらのコンポーネントは、一般に使用されていない。RFまたはマイクロ波領域において動作する強誘電体チューニング可能コンポーネントは、特に損失が大きいと考えられている。この所見は、例えば、最大チューニングが所望される場合に、高いRFまたはマイクロ波損失がバルク(厚さが約1.0mmよりも大きい)f−e材料のための従来の原則であるレーダー(RADAR)アプリケーションでの経験によって裏付けられる。一般に、損失を改善(低減)するための工程が採用されないならば、ほとんどのf−e材料は、損失が大きい。このような工程は、(1)事前または事後堆積アニーリング、あるいは、これらの両方でO2空孔を補償する工程、(2)バッファ層を用いて、表面応力を低減する工程、(3)他の材料を用いて合金にするか、またはバッファする工程、および(4)選択的ドーピング工程
を含むが、これらに限定されない。
【0005】
低電力コンポーネントを制限された範囲でチューニングすることへの需要が最近数年間に高まっているので、強誘電体材料への関心がバルク材料よりも薄膜を用いる方に向いている。しかしながら、高い強誘電体損失は、薄膜技術にも適用されることが仮定される。従来の広帯域測定技術は、バルクか薄膜かに関わらず、チューニング可能強誘電体コンポーネントが実質的損失を有するという仮定を強化してきた。
【0006】
強誘電体キャパシタのキャパシタンス値の広帯域測定は、通常、LRCメータ、インピーダンスアナライザまたはネットワークアナライザ等のデバイスを用いて取得される。電力測定から、キャパシタの損失(lossiness)が計算され得る。損失の逆数は、Q係数(「Q」)と呼ばれる。従って、損失が大きいデバイスは、低Qであり、より効率的なデバイスは高Qを有する。従来の測定技術を用いて取得された、1.8GHz〜2.0GHzの周波数範囲で動作する、約0.5pF〜1.0pFの範囲のキャパシタンスを有する強誘電体キャパシタのQ測定値は、通常、10〜50の範囲であると言われている。これは、許容し得ないほど非効率的であり、従って、強誘電体チューニング可能コンポーネントは、一般的な使用には好ましくない。無線通信において、例えば、80よりも大きい、好適には180より大きい、およびより好適には350よりも大きいQが約2GHzの周波数が必要とされる。
【0007】
後述されるように、従来の強誘電体コンポーネントは、不適切に製造、測定および特性決定されてきた。その結果、強誘電体チューニング可能コンポーネントは、L帯域における10〜50の範囲のQに関して非常に損失が大きいことが一般的に推定される。他の周波数帯域で動作する強誘電体チューニング可能デバイスは、さらに、ほとんどのアプリケーションにとって許容し得ないQを有すると言われてきた。
【発明の開示】
【課題を解決するための手段】
【0008】
(発明の要旨)
従来技術でのf−e膜の損失、またはその逆数のQを試験する方法には欠陥がある。従来技術の方法は、通常、広帯域試験法、および非一体型(non−integrated)コンポーネントを用いる。試験方法の損失メカニズムのすべて、およびデバイスアンダーテストは、通常、説明されない。これは、研究者が、f−e材料は損失が大きいと考えることにつながっている。
【0009】
本発明は、狭帯域試験法、およびコンポーネントの一体化を提供する。すべての損失メカニズムは、説明され、そして消去または最小化される。これにより、いくつかのf−e材料が事前に考えられたよりも損失の大きさがはるかに小さいことを示す、より正確な試験結果がもたらされる。
【0010】
この試験法を用いて、f−e材料が首尾良く検査され得、損失とチューニング可能性と他のパラメータとの間の理想的なトレードオフが見出される。低損失チューニング可能f−eデバイスが製造され得る。低損失f−eチューニング可能キャパシタが製作され得る。このようなキャパシタは、チューニング可能性が所望される複数の用途において、構成単位として用いられ得るが、低損失要件が任意の他のチューニング可能デバイスの使用を妨げてきた。例示的用途は、無線通信デバイスにおける用途である。
【0011】
本発明の詳細は、その構造および動作の両方に関して、添付の図面を検討することによって部分的に細かく調べられ得る。図面において、同様の参照符号は同様の部分を示す。
【発明を実施するための最良の形態】
【0012】
本発明は、用いられる周波数範囲、および用いられるトポロジーのチューニング可能強誘電体コンポーネントの効率を正確に測定、特性を決定する狭帯域共振回路を利用する試験法を提供する。これらの試験法および回路は、チューニング可能強誘電体コンポーネントが、事前に考えられていたほど一様に損失が大きくはなく、かつチューニング可能強誘電体コンポーネントは、有利にも、無線ハンドセット等の低損失アプリケーションおよびデバイスにおいて用いられ得ることを証明する。損失の正確な決定により、チューニング可能強誘電体コンポーネントは、適切に最適化および設計され得る。特定の損失メカニズムは、同定および消去されるか、またはそうでない場合、低減および限度内にとどめられ得る。
【0013】
チューニング可能強誘電体コンポーネント、特に、薄膜を用いるチューニング可能強誘電体コンポーネントは、多様な周波数に機敏な(agile)回路において用いられ得る。チューニング可能コンポーネントは、より小さいコンポーネントサイズおよび高さ、低い挿入損失、またはこの挿入損失に対する良好な拒絶、低コスト、ならびに1つ以上の周波数帯域にわたってチューニングする能力を提供し得るため望ましい。複数の帯域を覆い得るチューニング可能コンポーネントの能力は、複数の固定周波数コンポーネントが用いられた場合、必要な個別の帯域間で選択するために必要なスイッチ等の、必要なコンポーネントの数を潜在的に低減する。これらの有利な点は、特に、無線ハンドセットの設計において重要である。ここでは、向上した機能性と、より低いコストおよびサイズの必要性が矛盾した要件であると思われる。CDMAハンドセットにおいて、例えば、個々のコンポーネントの性能に重点が置かれる。誘電体材料は、さらに、無線デバイスのアンテナインターフェースユニット(AIU)等の、これまで縮小を拒んでいたRFコンポーネントの一体化もまた可能にし得る。
【0014】
例えば、AIUは、1つ以上のチューニング可能デュープレクサ(米国のデュアルバンド無線通信デバイスにおけるPCSおよびセルラー)、ダイプレクサ、PAおよびLNAを組み込み得る。これらのコンポーネントのいくつか、またはすべては、有利にも組み込まれ得、これらの全サイズまたはボリュームまたはこれらの両方が低減され、かつ電子性能が改善される。チューニング可能強誘電体コンポーネントのさらなる用途が、本明細書の後半部分において述べられる。
【0015】
任意の誘電体材料の場合のように、強誘電体材料は、2つの主な損失メカニズム、導電率損失、および誘電体における格子振動による減衰を有する。2つの効果の組み合わせは、材料の損失正接(tan(δ))と呼ばれる。RFまたはマイクロ波回路において考えられる強誘電体材料については、格子振動による減衰が支配的であり、自由な電荷キャリアがない。しかしながら、tan(δ)を測定する任意の方法は、存在する場合、有限導電性の効果を含む。これは、2つのメカニズムの損失効果は、rf/マイクロ波特性に関する限り、区別がつかないためである。
【0016】
RF回路における主なコンポーネントは、キャパシタである。ここで、f−eキャパシタのf−eチューニング可能性について述べられる。キャパシタの全損失は、チューニング可能か否かに関わらず、散逸エネルギーに対する蓄積エネルギーの比率として表されるQ係数(Q)によって与えられ、ここで、エネルギーは電界において蓄積され、抵抗において散逸される。一まとまりの素子キャパシタについては、無負荷Q(Qu)は
Qu=X/Rs=1/(ω*Rs*C) (1)
によって与えられ、ここで、ω=ラジアン周波数、Rs=キャパシタの直列抵抗、およびC=キャパシタの電気容量である。Rsは、測定され、かつ、Cおよびωが周知であると仮定して、Qが計算され得る。直列抵抗は、コンダクタ、および誘電体における散逸損失の両方から生じる(すなわちtan(δ))。
【0017】
チューニング可能キャパシタが共振回路に組み込まれた場合、システムの全Q(Qt)は、ここで、
1/Qt=1/Qc+1/Qd+1/Qr (2)
によって与えられ、ここで、QcはコンダクタQであり、Qdは誘電体Qであり、Qrは放射Qである。良好に設計された非放射システムについては、放射損失がない。従って、コンダクタ損失および誘電体損失が全損失を決定する。誘電体損失は、損失正接tan(δ)の効果であり、導電性損失が存在する場合、誘電体に起因する導電性損失を含む。従って、無負荷Qおよび全Qの両方について、tan(δ)の正確な測定は、チューニング可能デバイスが許容可能な損失特性で製造され得るか否かを判定する際に極めて重要である。
【0018】
空胴共振器法は、材料の誘電率および損失正接を測定するために従来用いられてきた。これらの方法は、特に、セルラー電話が動作する低いマイクロ波周波数(〜2GHz)の場合、空胴のサイズが非常に大きいために困難である。薄い強誘電体膜に対する空胴共振器法の使用は、より大きい問題を引き起こす。なぜなら、1ミクロンの範囲の厚さを有する構造から空胴に導入された摂動を測定することは非常に困難だからである。エラーが生じる可能性が高い。
【0019】
共振器法に問題があるために、インターデジタルキャパシタ(IDC)は、通常、強誘電体膜の質を測定するために用いられる。従来のマイクロストリップ構成における強誘電体インターデジタルキャパシタ(IDC)100が図1に示される。インターデジタルキャパシタ100は、ベース基板110、薄膜強誘電体層120、および第1のコンダクタ130および第2のコンダクタ140を備える。インターデジタルキャパシタは、通常、モノリシックマイクロ波集積回路(MMIC)等の用途、および0.1〜6pFの小型のフットプリントおよびキャパシタが必要とされる用途において用いられる。インターデジタルキャパシタにおいて、キャパシタンスは、構造における導電性平行線またはフィンガー間に生成される。
【0020】
ベース基板110は、通常、例えば、マグネシウム酸化物(MgO)、サファイアまたは高純度のアルミニウム等の低損失材料を含む。基板は、その固有の低損失正接、および、さらなるバッファ層なしで、広範囲のf−e膜の直接的堆積を許容する能力に基づいて選択される。薄い強誘電体膜120は、ベース基板110に堆積される。強誘電体膜120は、通常、0.15〜1.5ミクロンの範囲の厚さを有する。コンダクタ層は、その後、強誘電体膜120上に堆積される。接着層が必要とされこともある。導電層は、好適には、銅、金または銀等の金属材料である。これらの材料は、室温で比較的低損失であるために有利である。本明細書のために、室温は、ほとんどの市販のコンポーネントの通常の動作温度範囲を覆う−30℃〜+85℃の範囲であると規定される。導電層は、通常、0.5〜6.0ミクロンの範囲の厚さを有し、0.5〜1.5ミクロンの範囲の厚さが最も一般的である。厚さの要件は、周波数に基づいて変化する表皮深さに基づいて変化する。
【0021】
薄膜(約1.5mm未満のtf−e)f−e材料について記載されたが、薄膜f−e材料もまた用いられ得る。ここで、「厚膜」は、約1.5μmよりも大きく、約1.0mm未満のtf−eであると規定される。バルクは、約1.0mmよりも大きい。厚膜f−e材料の製造および用途は、薄膜f−e材料のものとかなり異なる。これは、上述の追加的厚さを生成するために、貼り付けまたはsol−gel技術、および、f−e材料を含む。追加の厚さ、および、特に、低減されたコストは、f−e性能がいくらか劣化されること、とりわけ、チューニング可能性が低減されるという代償を払って得られる。
【0022】
インターデジタルキャパシタ100は、その後、第1のコンダクタ130および第2の
コンダクタ140を形成するためにエッチバックまたはリフトバック(lift−back)技術を用いて製造される。第1のコンダクタ130は、フィンガー132および空間134を有し、これらは、第2のコンダクタ140のフィンガー142および空間144に隣接する。コンダクタは、第1のコンダクタ130のフィンガー132が第2のコンダクタ140の空間144に位置し、かつ、第2のコンダクタ140のフィンガー142が第1のコンダクタ130の空間134に位置するように構成される。これまで、f−e膜を製造し、特徴を決定するほとんどの研究者および他の個人経営者は、通常、フィンガーの幅が1〜5ミクロン、およびフィンガー間のギャップまたは空間が通常1〜5ミクロン幅のIDCを設計してきた。
【0023】
キャパシタンスは、主に、フィンガー132と142との間に生成される。高レベルのキャパシタンスを生成するために、小さいギャップサイズ(<5ミクロン)および長いフィンガーが必要とされる。強誘電体チューニングキャパシタとして用いられる場合、小さいギャップサイズでも、フィンガー間に大きいチューニングフィールドを生成することを支援する。これは、重大な意味がある。なぜなら、多くのチューニングフィールドがキャパシタ100の上の空気領域において失われるからである。
【0024】
この構成における最大損失コンポーネントは、フィンガー領域において生成された奇数モードである。平行線間の結合は、偶数モードおよび奇数モードによって表され得る。偶数モードは、2つの線が同相(通常ゼロとされる)で励起される場合に生じ、奇数モードは、線が、位相から180度ずれて励起される場合に生じる。マイクロストリップ回路において、偶数および奇数モードが伝播する速度は異なる。さらに、薄い導電層(1.5ミクロン未満)、狭いフィンガー幅およびギャップ間隔(どちらか、または両方が5ミクロン未満)、および鋭いコーナーが用いられた場合、損失はさらに大きくなる。
【0025】
薄い強誘電体膜損失をインターデジタルキャパシタを介して測定するための標準的手順が後述される。上述のように、約0.5ミクロンの強誘電体膜がマグネシウム酸化物等の低損失基板に堆積される。その後、可能な限り小さいサイズのインターデジタルキャパシタの製造を可能にするために、1ミクロン以下の厚さを有する導電層が堆積される。フィンガー幅およびギャップ間隔の両方は、通常、1〜5μmの範囲である。鋭いコーナーを有する幅が狭く長いフィンガーを形成するために、エッチバックまたはリフトバック技術が用いられる。生じたインターデジタルキャパシタは、LRCメータ、またはインピーダンス、またはキャパシタと接触するプローブチップを有するネットワークアナライザ等の広帯域測定ツールを用いて特性決定される。
【0026】
この手順を用いて、通常、0.2〜1.5pFの範囲のキャパシタが取得され、約500MHz〜約2GHzのいずれかの動作周波数で、10〜100の範囲のQが測定される。この損失は、通常、完全に強誘電体膜に起因する。これらのQ値は、非常に低いと考えられ、従って、強誘電体チューニング可能コンポーネントは、一般的に、多くの使用に対して高損失であり、許容され得ないとみなされる。無線通信において、例えば、100よりも大きく、好適には、250よりも大きいQは、1.0pF近辺のf−eキャパシタンスの場合に2GHzの範囲の周波数であることが必要である。しかしながら、後述されるように、従来の製造および損失測定技術は、強誘電体膜に起因する実損失について信頼できる表示をもたらさない。
【0027】
式(1)に示されるように、キャパシタ損失(チューニング可能か否かに関わらず)は、無線周波数(f>約500MHz)の場合の直列損失Rsに比例し、ここで、キャパシタンスをシャントする大きい並列抵抗の効果が無視され得る。キャパシタは、直列損失のソースが何であるかには拘らず、ソースがあることのみに拘る。例えば、2GHzの場合に許容可能な低さの損失(Qu=250)を有する1pFの強誘電体チューニング可能キ
ャパシタについては、直列損失は、わずか0.32オームでなければならない。直列損失は、キャパシタの使用から生じるすべてのソースからの全損失を含む。直列損失のソースを最小化または消去するために、存在する各損失メカニズムを最初に説明しなければならない。これは、特に、強誘電体膜に起因する損失のより正確な決定を可能にする。
【0028】
f−eデバイスについて、全損失は、各ソース寄与率の総和によって以下のように決定される。
【0029】
Lt=Lgeom+Lattach+Lmetal+Lsub+Lrad+Lmeas+Lf−eであり、ここで、
Lgeomは、キャパシタのトポロジーから導き出され、
Lattachは、デバイスの取り付けに起因する損失であり、
Lmetalは、全金属損失であり、
Lsubは、ベース基板損失(存在する場合)、
Lradは、放射損失(所望されるものおよび所望されないものの両方)であり、
Lmeasは、測定誤差から生じる全損失であり、
Lf−eは、f−e損失正接である。
【0030】
この損失配分は、f−eキャパシタが用いられる態様で、所望の動作周波数のLf−e(またはf−e tan δ)の正確な値を取得するために最初に用いられ得る。Lf−eを正確に導き出すために、上述の他の損失寄与ソースのすべてを消去または制限しなければならない。例えば、Lgeomは、トポロジーによって異なり、オーバーレイキャパシタの場合は最良であり、ギャップキャパシタの場合は不良であり、IDCキャパシタの場合は極めて不良である。この損失は、低減および制御され得るが、これは、デバイスに固有である。従って、所与のf−eキャパシタのトポロジーの選択は、f−eキャパシタによって達成可能な考えられ得る最良のQcに影響を及ぼす。電磁(EM)ソフトウェアは、f−e膜が損失を有さないと仮定して、所望のジオメトリのベース線損失を確立し得る。このベース線損失は、所与のジオメトリの最良(最低)の損失を表す。
【0031】
一般に、ギャップキャパシタは、最も容易に製造され得る。IDCは、次に容易であり、オーバーレイキャパシタは、これらの3つの中で最も困難である。IDCと比較して、ギャップキャパシタは、より良好なQを有するが、単位断面あたりのキャパシタンスが低い(図1aにおけるW)。IDCのキャパシタンスは、単位断面あたりに用いられるフィンガーの数が多いため、より大きい。しかしながら、複数の通信フィルタアプリケーションの場合、大きいキャパシタンス(C≧4.0pF)は必要とされない。従って、ギャップキャパシタは、多くの場合、適切なキャパシタンスを提供し得る。ほとんどのf−e膜に関して、この固有に高いKの値は、従来のギャップキャパシタと比較して、単位断面Wあたり比較的高いキャパシタンスを提供することを支援する。
【0032】
Lattachは、例えば、はんだ、銀ペイント、またはワイヤボンディングを含む、個別のデバイス取り付け技術から生じる。これらの取り付け損失は、大きく、かつ予測不可能であり得る。最低損失は、f−eキャパシタを共振器または他のRF回路に直接的に製造することによって達成され、従って、この損失コンポーネントが除去されない場合は、最小化される。
【0033】
スタンドアロンf−eキャパシタの固有損失は、あまり重要でない。はるかに重要なのは、f−eキャパシタを回路に取り付けることから生じる任意の追加的損失である。f−eキャパシタが損失を有しない場合であっても、大きい損失接続が用いられた場合、全体の効果は、損失が大きいf−eデバイスの効果である。例えば、250GHzでのQ≧250が1.0pFのキャパシタンスに対して所望された場合、直列抵抗Rs全体は、≦0
.32オームでなければならない。従って、任意の追加的損失は、このキャパシタのQをさらに低減する。この追加的損失が実際のキャパシタの外部であることは関係がない。マウントに起因するもの等、やむを得ない損失メカニズムであっても、例えば、システムへの効果という点からキャパシタの有効Qを低減する。
【0034】
最小の追加的損失について、f−eキャパシタと共振器との間の接続は、最低の追加的抵抗を提供する。従って、f−eキャパシタと関連する電流および電荷は、最小の追加的損失を見出す。はんだ、ワイヤボンディングまたは銀ペイントまたは貼り付け(しかしながら、これらに限定されない)従来のボンディングまたはマウント技術は、このような低損失の制御可能なボンディング(bond)を提供しない。
【0035】
このようなボンディング法の使用から生じる追加的な、予測不可能な損失は、f−eキャパシタが共振器をチューニングする目的で用いられるか、f−e膜の特性決定の目的で用いられるかに関わらず、実現されたQを劣化する。従って、最良の性能(最低の損失)のために、f−eキャパシタ構造は、チューニングすることが意図された共振器上、または、他の重要なRF回路上に直接的に製造されるべきである。直接的に製造することによってのみ、電磁(EM)ソース(電流)のf−eチューニング素子から共振器への最小損失接合部がもたらされ得る。f−eキャパシタの、共振器上への、または共振器との直接的な製造の所望の効果は、鋭いコーナーまたは接合部の不在によって強化され得る。
【0036】
Lmetalの係数は、金属の表面粗さ(SR)、表皮厚さδsと比較した金属厚さ、および導電率を含む。LおよびS帯域(1〜4GHz)の動作周波数において、SRが約10マイクロインチ平方二乗平均(rms)よりも小さい場合、SRは、係数として有効に消去され得る。厚さが1.5δs以上である場合、金属厚さは、係数として低減され得るか、または、厚さが>5δsである場合、有効に消去される。電極接点については、金属厚さ(tm)は、約1.5δsであり得る。進行波または定在波が支援されなければならず、すなわち、波長が検出可能なフラクション(約10%以上)において当該の金属が伸長する電磁共振器の場合については、約5δs以上の金属厚さにより近くなる。
【0037】
導電率は、金、銅および銀(Au、CuおよびAgそれぞれ)の場合に最良である。従って、Lmetalは、低減および制御され得るが、係数として消去され得ない。しかしながら、その効果は、当業者に周知の式によって、または、EaglewareまたはTouchstoneといった一般的に用いられる回路シミュレータにおいて利用可能な線計算ツールを用いることによって計算され得る。さらに、正確な製造の制御がLmetalのジオメトリの変更を限度内にとどめ得る。
【0038】
Lsubによって表される損失寄与率が、対象となる動作周波数で0.001未満、好適には、0.005未満の損失正接を有する低損失基板を選択することによって最小化され得る。適切な材料は、>99%の純アルミナを含み、損失/コスト利益の関して、現在の最良の選択である。サファイアまたはMgOは、低損失正接を有するという点でアルミナよりも良好であるが、より高価である。すべてのこれらの材料は、バッファ層を用いることなくf−e薄膜を許容し得、かつ、さらなる研磨を少しだけ用いるか、または用いずに許容可能である表面粗さを有する。半導体基板は、導電率が比較的高いため、好ましい選択ではない。損失正接の係数、表面粗さおよび価格に加えて、適切な基板は脆性であるべきでなく、より大口径のウェハとして製造され得、かつ広範囲の事前処理を行うことなく容易にメタライゼーションされ得る。
【0039】
合成基板(f−e膜と基板)の全損失からLsubを分離することは、EM場または回路シミュレーションソフトウェアを用いることによって達成され得る。例えば、Sonnet、MomentumまたはIE3Dが用いられ得る。従って、Lsubは、著しく低
減され、かつ正確に計算され得る。
【0040】
Lradは、適切な遮蔽および設計によって消去され得、従って、通常、係数ではない。多様なフィルタ、特に、コムラインまたはヘアピン等の平面フィルタは、放射カップリングに依存して所望の性能を達成することが留意されたい。これらの場合、不用な浮遊カップリングが除去されないとしても低減される。
【0041】
Lmeasは、回路損失誤差を著しく増加させ得る。なぜなら、わずかな追加的損失が、デバイスアンダーテスト(DUT)の測定されたQを低減するか、または、システムが、DUTの固有のQを不明瞭にするからである。材料における誘電率および損失正接を測定する従来の方法は、当業者に周知の空洞共振器摂動技術である。しかしながら、L帯域では、キャビティのサイズがかなり大きくなる。f−e膜等の薄膜が(バルクに対して)1.5μm未満の膜厚の特徴を示す場合、測定誤差が大きくなり得ると、問題は非常に難しくなる。さらに、f−eキャパシタ(またはフィルタ)は、それが用いられる態様と最も類似の態様で特性決定される。従って、f−e化合物または膜の特性決定する好適な方法は、マイクロストリップ共振器技術による方法である。
【0042】
共振回路を測定するために、ネットワークアナライザが好適な選択肢である。測定損失を最小化し、最も正確な測定を達成するために、DUTの損失が較正され、ネットワークアナライザの全2ポート較正(full two port calibration)を実行し、較正および測定の平均化が用いられる。
【0043】
デバイス取り付け、基板、放射、および測定誤差損失コンポーネントの最小化または消去によって、全損失は、
Ltot=Lgeom+Lmetal+Lf−e+ΔLmisc (4)
になる。
【0044】
Ltotは、所与の強誘電体キャパシタジオメトリーの全損失であり、LgeomおよびLmetalは、そのジオメトリの不可欠な部分(integral parts)である。これらの存在は、特定のデバイスの実損失を決定するために適切であるが、これらは、単に強誘電体材料に起因する損失を決定するために量子化および除去され得る。Lgeomは、強誘電体材料が損失を有さないと仮定して、回路の正確な電磁的シミュレーションから決定され得、Lmetalは、導電表面粗度(適切である場合)および表皮深さを仮定する、金属損失の式を用いて決定され得る。ΔLmiscは、他の損失メカニズムの不完全な除去とLgeom+Lmetalの有限境界との組み合わせを表す。
【0045】
(a)すべての損失メカニズムを説明する工程、および(b)これらの損失を消去および限度内にとどめる工程の2工程プロセスは、強誘電体損失の正確な決定を可能にするだけでなく、低損失チューニング可能コンポーネントの正確な設計ガイドラインを確立することを支援する。Lf−eを正確に知ることにより、検討中の膜が提示される用途に用いられ得るか否かを最初に決定することが可能である。Lf−eを正確に知ることにより、さらに、強誘電体膜を用いる任意のタイプの最適設計のために必要なベース線が提供される。この知識は、損失正接がチューニング可能性と有効にトレードオフされる場合に必要である。簡単に言えば、正確な製造および測定技術は、一貫した強誘電体膜の損失特性をもたらす。
【0046】
この損失解析に基づいて、低損失チューニング可能強誘電体コンポーネント、特に、チューニング可能強誘電体キャパシタが、多様なアプリケーションで設計、試験および実現され得る。(1)ギャップキャパシタ、(2)オーバーレイキャパシタ、および(3)インターデジタルキャパシタという3つの一般的なタイプのキャパシタに関する損失解析に
基づいた設計手順およびインプリメンテーションが後述される。
【0047】
強誘電体チューニング可能ギャップキャパシタ200は、図2に示される。ギャップキャパシタ200は、基板層202、強誘電体層204、およびキャパシタンス誘導ギャップ208を規定する金属層206を備える。以下の設計のインプリメンテーションは、他のソースからの損失を最小化し、強誘電体幕204に起因する損失の正確な決定を可能にする。これは無線ハンドセットのL帯域(1〜2GHz)における動作周波数を仮定するが、同じ方法が他の帯域で適用され得る。
【0048】
1インプリメンテーションにおいて、基板202は、20〜40ミルの範囲の厚さを有する、99.5%の純度のアルミナの層である。表面粗度は、約5μインチ rms以下である。強誘電体層204は、0.15〜2.0ミクロンの範囲の厚さを有するバリウムストロンチウムチタネート、BaxSr1−xTiO3(BSTO)の膜である。1.0μmより大きい膜厚さの使用は、キャパシタンスおよびチューニング範囲を最大化する。
【0049】
Ba/Srフラクションの調整、ドーピングまたはアニーリングは、好適には、最低tanδを提供する一方で、必要とされるチューニング範囲を提供するように選択される。1実施形態において、室温の動作の場合、x=0.5(BaxSr1−xTiO3)である。これに代わる強誘電体材料もまた用いられ得る。金属層206は、約2.5μmの厚さであり、これは、この金属層を電極アプリケーションのために適切にする。ギャップ208は、30〜80ミルの幅であり、エッジは、損失を最大限に低減するために丸くされる。ギャップ208によって示されるキャパシタンスは、0電圧DCバイアスで0.6pF〜1.5pFの範囲である。
【0050】
EMシミュレーションは、2GHzで約1pFのキャパシタンスの場合、ギャップキャパシタは、損失正接を0.002と仮定すると、700より大きいQを有し、損失正接を0.05と仮定すると、300より大きいQを有することを示す。図3は、ギャップ幅と強誘電体層厚さとキャパシタンスとの間の関係を示すテーブルである。このデータは、ギャップキャパシタ試験回路のターゲット設計のために非常に有用である。図3における結果は、0V DCバイアスで1000の誘電率を有する0.5ミクロンの厚さの強誘電体膜、99.5%の純度のアルミナの40ミル厚さの基板層、およびf−e膜の0.002の損失正接を想定する。
【0051】
本発明による強誘電体オーバーレイキャパシタ300は、図4に示される。キャパシタ300は、基板310、バイアスパッド層320、強誘電体層330およびキャパシタパッド層340を備える。バイアスパッド層320は、DCバイアスパッドを規定し、キャパシタパッド340は、キャパシタパッド342およびDCブロックキャパシタパッド344を規定する。
【0052】
1インプリメンテーションにおいて、ベース基板310は、20〜40ミルの範囲の厚さを有するアルミナである。バイアスパッド層320は、約100nmの厚さを有するプラチナの層によって被覆された約2.0ミクロンの厚さを有する銀のベース電極層を備える。プラチナ層は、強誘電体層が成長する間、銀の層が酸化することを防ぐ。層320には、DCバイアスを提供するために0.5〜1.0MΩの範囲の抵抗を接続するためのパッドが埋め込まれている。必要に応じて、より良好な接着を提供するために、薄い(10nm)クロム層がアルミナと銀との間に挿入され得る。強誘電体層330は、約1ミクロンの厚さを有するBSTOの薄膜である。キャパシタパッド342は、8.0×4.0ミルの最小面積を有し、かつ約4.0×4.0ミルの面積を有する金または銀の電極が上に載せられる。DCブロックキャパシタは、少なくとも150〜200pFのキャパシタンス、および約100×100ミクロンの面積を有する。接触パッド344の総面積は、最
小で7.0×8.0ミルである。
【0053】
オーバーレイキャパシタは、0.8〜1.5pFの範囲の最小キャパシタンスを有する。キャパシタ300の一部分の拡大である図5に見出され得るように、キャパシタ300の重なった領域は非常に小さい。1インプリメンテーションにおいて、重なった領域350は、0.3ミル×0.3ミルのサイズを有する。これは、0ボルトDCで約1000のBSTO誘電率、および約1.0ミクロンの膜厚さに基づく。パッド342および320は、キャパシタオーバーレイ領域350に向かって、およびこの領域からテーパーになる。テーパーは、1.0ミルの距離で4.0ミルから約0.25ミルになっている。
【0054】
キャパシタ300の損失ターゲットは、1.0pFの場合に2.0GHzで少なくとも350のQである。必要に応じて、強誘電体膜330は、ドーピング、アニーリング、またはバッファ層(単数または複数)の使用を介してさらに最適化され得る。最後に、キャパシタンスの変化は、0〜2.5ボルトのバイアス電圧の変化に対して、好適には2:1(50%)以上である。
【0055】
本発明の1局面は、上述のキャパシタ構造が1例である、チューニング可能強誘電体コンポーネントの最適構造および設計基準である。本発明の別の局面は、チューニング可能強誘電体コンポーネントにおける損失を正確に特性決定するための測定方法および装置である。これらの方法は、共振器および狭帯域共振回路の使用を含む。狭帯域測定は適切である。なぜなら、測定されているデバイスは、狭帯域の周波数で動作するように設計されるからである。狭帯域(共振)測定は、さらに、好適である。なぜなら、狭帯域測定は、小さい損失の測定を容易にする効果を当然強化し、かつ測定をより正確にするからである。前の方法は、狭帯域デバイスにとって不適切および不正確である広帯域測定を含んでいた。これらの試験共振回路の本発明の2つのインプリメンテーション、すなわち、2次狭帯域帯域通過フィルタ、およびマイクロストリップ共振器回路(半波長または1/4波長)が記載される。
【0056】
図6は、2つの強誘電体キャパシタ410および412を試験するように構成された共振狭帯域試験回路400を示す。これは2次平面コムラインフィルタである。キャパシタ410および412は、図1および図2に関して記載されたように構成され、損失コンポーネントを最小化するように実現される。試験回路400は、平面2次コムライン帯域通過フィルタを備え、強誘電体キャパシタ410および412とそれぞれ直列に結合された2つの共振器402および404を含む。DCバイアス電圧は、キャパシタ410および412に印加される。キャパシタ410および412は、一まとまりの素子としてか、または基板上に直接プリントすることによって試験するために製造および搭載され得る。DCブロックキャパシタ(約180pFと等しいキャパシタンス)は、図示されない。集中構成において、キャパシタは、はんだ付けされるか、銀ペイントまたはペーストを用いて取り付けられる。これは、多様なデバイスの使用を可能にするが、この搭載方法に起因する大きく、かつ予測不可能な損失がある。プリントは、はんだ付けまたはボンディングが必要とされず、かつ直接的に製造するために低損失であるという点で有利である。しかしながら、用いられ得る基板のタイプは、強誘電体膜が存在するために制限され得る。DCブロックキャパシタは図示されない。
【0057】
応答は、ネットワークアナライザに接続された入力および出力線406および408を通じて測定される。共振器の中心周波数f0の測定は、実キャパシタ値(上記の式(1)を参照)の決定を可能にし、f0での挿入損失は、キャパシタQを決定する。これらの測定値が取得された後、回路シミュレーションは、キャパシタンスおよびQ値を取得するために用いられ得、結果が比較され得る。
【0058】
本発明の試験法を用いて取得された試験結果と従来の試験法との劇的な差異を示すために、図7が参照される。図7におけるテーブルは、Kyocera Wireless Corporation(KWC)(本発明の譲受人)との契約の下でNaval Research Laboratory(NRL)、Washington DCにおいて製造された強誘電体インターデジタルキャパシタサンプルから取得された測定データを提供する。NRLにおいて従来の試験法(この場合、HP4291B インピーダンスアナライザおよびCascade Techマイクロ波プローブ)を用いて、インターデジタルキャパシタサンプルから得られたキャパシタンスおよびQ測定値は、KWCにおいて上述の新しい試験法を用いて、同じサンプルから得られた測定値と比較される。
【0059】
この実験の目的で、インターデジタルキャパシタは、0.5〜1.2pFの範囲のキャパシタンス、約5.0ミクロンのギャップ間隔、少なくとも150ミクロンのフィンガー幅、約0.5ミクロンの強誘電体膜厚さ、1.5〜2.5ミクロンの範囲の金属厚さ、および100ミクロン以下のフィンガー長さを有するように製造された。
【0060】
KWC試験回路は、回路400と同様の態様で構成される。これは、約1800MHzで共振するように構成された2次平面チェビシェフ型帯域通過フィルタ(planar Chebychev bandpass filter)である。インターデジタルキャパシタサンプル、一まとまりの素子キャパシタは、銀ペイントを用いて搭載および取り付けられた「フリップチップ」であった。バイアスは、通常C1≠C2であるという事実を補正するように印加され、ここで、C1およびC2は、フィルタの動作を補正するために必要とされる2つのコムライン帯域通過フィルタ負荷キャパシタである。C1がC2と等しいことが意図されるが、実際、C1=C2は、めったに達成されない。より一般的なC1≠C2の状態は、補正されない場合、帯域通過挿入損失を著しく増加させる(Q決定に関する限り)。
【0061】
0.6〜0.8pFの範囲の高いQATCおよびAVXチップキャパシタは、ベース線帯域通過挿入損失を確立するために用いられた。これらのチップキャパシタのQは、試験周波数では600〜800の範囲であった。実キャパシタンス、およびインターデジタルキャパシタのQを決定して、測定データと同じ共振周波数および帯域通過挿入損失を与えるためにEaglware回路シミュレータが用いられた。
【0062】
図7におけるデータは、実質的に最悪の場合のQデータである。なぜなら、すべての可能な損失コンポーネントを除去(較正)するための試みがなされなかったためである。このような1つの損失コンポーネントは、線およびインターデジタルキャパシタごとに異なるボンディング(取り付け)損失を含む。別のものは、生じた共振器長さの不整合、キャパシタの位置の下のマイクロストリップギャップオープンエンド効果、および基本的インターデジタルキャパシタジオメトリから生じる損失である。これは、従来の方法と本発明を用いて取得されたQ値の差異がなおさら著しい場合である。例えば、アルミナまたはMgO基板を用いるギャップキャパシタの直接的製造等のエラーソースのさらなる低減または消去のみがQデータを改善する。
【0063】
2次帯域通過フィルタの狭帯域共振試験回路としての使用は、いくつかの有利な点を有する。キャパシタデータは、動作周波数で抽出され得る。トポロジーは、単純、再現可能、および容易に製造される。測定値は、単純であり、測定値を得ることによって追加的エラーがほとんど存在しない。結果は、シミュレートされた結果と容易に比較され得る。留意されるべきいくつかの不利な点もある。上述のキャパシタンス値の差異の可能性は、増加した損失として測定データに表れ得る。しかしながら、バイアス電圧の1つをわずかに調整すると、この相違が補償され得る。さらに、浮遊キャパシタンスおよび結合は、取得されたF0およびQ値に影響を及ぼし得る。これらの効果は、さらに、EM場シミュレー
タを介して説明され得る。f−eキャパシタの不当な搭載は、2つの共振器の電気的長さのわずかな差異をもたらし、これはI.Lに直接的に追加される。f−eキャップの位置合わせ不良は、さらに、それ自体が低Qとして表れる追加的損失をもたらす。
【0064】
2次狭帯域共振試験回路450の別の実施形態は、図8に示される。試験回路450は、同軸共振チューニング可能フィルタの形態をとるが、モノブロック、ストリップ線またはマイクロストリップ等の他の共振器が用いられ得る。再び、強誘電体キャパシタ452および454は、一まとまりにされるかプリント化され得る。試験回路450は、さらに、同軸4分の1波長共振器462および464を備える。非強誘電体キャパシタ470(C2)は、共振器462と464との間に結合され、非強誘電体キャパシタ472と474(C1)との間は共振器の外側で結合される。この基本構造は、従来の固定的チューニング第2次上部容量性結合(fix−tuned 2nd order top capacitively coupled)BPFである。
【0065】
回路450を用いる測定技術は、以下の通りである。BPF性能は、最初、所定の位置でf−eキャパシタなしで測定され、その後、f−eキャパシタを用いて測定される。第1の実施例において、共振器中心周波数f01、およびフィルタの挿入損失IL1が、最初、強誘電体キャパシタなしで測定される。第2の実施例において、共振器中心周波数f02、およびフィルタの挿入損失IL2が、強誘電体キャパシタ452および454を用いて測定される。明らかに、共振器442および444が同じ長さである限り、f01は常にf02よりも大きく、IL2は、常にIL1よりも大きい。キャパシタンスCfeは、f01〜f02から決定され得、Q(Cfe)は、シミュレーションと高い精度で比較することによってIL1〜IL2から決定され得る。f−eキャパシタは、もとの回路に追加される必要がない。むしろ、基本の上部容量性結合(basic top capacity coupled)BPFは、f−eキャパシタを用いて製造され得ず、第2のBPFは、直接的にf−eキャパシタを用いて製造される。これは、最小の追加的損失チューニング可能試験回路をもたらす。なぜなら、これはf−eキャパシタの回路との直接的な製造を可能にするからである。
【0066】
代替的試験回路は、f−eキャパシタと共に用いられる場合、物理的により短い共振器442および444の使用を含む。これは、BPFを非f−eBPFと同じ共振周波数で、またはこれに近い共振周波数で共振させる。同じf−eキャパシタQ抽出法が用いられる。
【0067】
2次試験回路450は、2次試験回路400と比べていくつもの有利な点を有する。回路400および回路450の両方は、固有の狭帯域構造であるが、同軸共振器462および464は、非常に高いQを有し得、その結果、非常に低い挿入損失をもたらす。固有の遮蔽に起因する、ほんの少しの浮遊結合が含まれる。さらに、回路400に関するように、試験回路450は、試験回路であるだけでなく、実際の用途において帯域通過フィルタとして用いられ得る。しかしながら、回路450は、製造および試験が少し困難である。取り付けが決定的に影響し、かつ強誘電体キャパシタを追加することにより搭載に起因するさらなる損失がもたらされる。これは、C1およびC2を実現するために用いられ、かつ強誘電体キャパシタなしのさらなる回路を有する同じ回路上に強誘電体キャパシタを直接製造することによって克服され得る。
【0068】
試験回路および方法は、2つの共振器ではなく、むしろ単一の共振器を用いることによってさらに単純化され得る。これはキャパシタ不整合の問題を解消する。生じた回路は、よりロバストであり、モデル化がより容易であり、かつより一層エラーを起こし難い。図7に示される結果はインターデジタルキャパシタに関する試験の結果であるが、ギャップまたはオーバーレイキャパシタは、有利に用いられ得、これは、ギャップおよびオーバー
レイキャパシタの両方がインターデジタルキャパシタよりも高いQを有し得るからであることに留意されたい。
【0069】
最も単純な形態のギャップ結合マイクロストリップ共振器を備える試験回路500は、図9に示される。回路500は、低損失基板502、およびギャップ508によって入力線506から分離されたマイクロストリップ共振器504を備える。共振器薄膜は、ギャップ508において堆積されて、強誘電体ギャップキャパシタを生成する。従って、共振器604およびギャップキャパシタは、単一の一体型の構造として製造される。あるいは、強誘電体材料は、共振器504の下に堆積され得、チューニング可能共振器を生成する。
【0070】
基板502は、マグネシウム酸化物、99%より高い純度を有するアルミナおよびサファイア等の高品質低損失基板である。基板502は、さらに、低S.R(5.0μインチ)を有する。共振器504は、半波長(開回路)または1/4波長(短絡回路)共振器のどちらかであり得る。半波長共振器は、より長いが製造が容易である一方で、1/4波長共振器は、より短いがビアを必要とする。近い臨界結合のためにギャップ508の幅が選択される。
【0071】
ネットワークアナライザは、好適には、キャパシタンスおよびQ測定値のために用いられ得る。ギャップキャパシタンスのモデルおよび金属損失の式は、ここで、ベース基板のQと強誘電体薄膜のQとからの複合である誘電体のQを抽出するために用いられる。従って、ベース基板の損失を越える追加的損失は、強誘電体膜の損失を表す。最後に、S.toncichおよびR.E.Collinによる「Data Reduction Method for Q Measurements of Strip−Line Resonators」IEEE Transactions in MTT、No.9(1992年9月)1833〜1836ページ(参考のため、本明細書中に援用される)に概説されたデータ等の測定データの適切な解析がキャパシタアンダーテストのQまたは損失を正確に抽出することが必要とされる。
【0072】
ここで、図6〜図8に記載された2次狭帯域共振試験法および回路を、図9に記載されたギャップが結合された単一共振器試験法および回路と比較することが有用である。ギャップ結合単一共振器は、小型、単純、および製造が非常に容易であるという点で有利である。これは、入力および出力キャパシタC1の可能な不整合をチューニングすることを必要としない。しかしながら、強誘電体損失正接を基板全体および結合キャパシタ損失から抽出することはより困難である。他方、2次共振回路は、試験回路であることに加えて実際のデバイスであり得る。さらに、測定データと、シミュレーションデータ、または高Qを有する非強誘電体キャパシタを用いて取得されたデータのどちらかとの比較が非常に容易である。2次回路の不利な点は、これらがより大きく、より複雑な回路であること、および、最小挿入損失を取得するために必要とされ得る強誘電体キャパシタのチューニングがより多く必要とされ得ることである。
【0073】
図10aおよび図10bは、好適な共振試験回路600を示す。回路600は、単一共振器帯域通過フィルタの形態をとる。回路600の模式図である図10aを参照して、回路600は、共振器620に結合された強誘電体キャパシタ610を備える。キャパシタ630および640(C1)は、共振器を測定機器に接続する入力および出力キャパシタである。
【0074】
図10bは、平面化した回路600である。見出され得るように、キャパシタ610および共振器620は、一体型のコンポーネントとして製造される。強誘電体膜616は、低損失基板602上に堆積される。共振器620および導電パッド612は、ギャップ6
14によって強誘電体膜616を介して分離され、強誘電体ギャップキャパシタ610を規定する。DCバイアス電圧は、パッド612に印加され、かつバイアス抵抗器625を含み得る。DCブロックキャパシタ618は、パッド612とグラウンドとの間に接続される。キャパシタ630および640は、キャパシタギャップを形成するために共振器620から分離された基板602上に堆積された導電ストリップ632および642によって実現される。
【0075】
1インプリメンテーションにおいて、基板602は、99.5%の純度のアルミナから形成され、約40ミルの厚さおよび約5.0μインチのSRを有する。強誘電体膜616は、約1.0μmの厚さを有し、かつギャップキャパシタ610の領域においてのみ堆積される。マイクロストリップ612および620は、4〜6μmの厚さを有し、かつ約10μmの間隔が空けられ、ギャップ614を規定する。共振器620の長さは、構造全体(キャパシタ610および共振器620)が所望の周波数帯域で共振するように選択される。1インプリメンテーションにおいて、共振器620は、1/4波長共振器である。特定の共振周波数が所望または必要とされる場合、共振周波数を微調整するためにさらなる製造サイクルが用いられ得る。
【0076】
共振器620は、マイクロストリップ、同軸またはストリップ線共振器として構成され得る。平面マイクロストリップ構成は、回路600からのキャパシタンスおよびQ値の抽出をより容易にするので好適である。一体型のコンポーネント構造(すなわち、共振器620/キャパシタ610等の一体型のギャップキャパシタを有する共振器)は、別々の共振器および一まとまりの素子キャパシタを使用するよりも有利である。なぜなら、予測不可能であり、かつ一まとまりの素子キャパシタによって導入された損失およびエラーを測定することが困難なキャパシタが取り除かれるからである。
【0077】
回路600等の単一共振器通過帯域試験回路を用いる試験方法は、以下のように進行する。第1に、一体型のギャップキャパシタを有する単一共振器通過帯域フィルタ試験回路が上述のように製造される。正確な薄膜の製造および処理技術は、所望のジオメトリおよび特性が獲得されることを確実にするために用いられる。好適には、±0.5ミクロンの範囲の許容誤差の技術が用いられる。一旦回路が製造されると、中心周波数f0挿入損失IL0が測定される。好適には、これらの測定値は、フル2ポート較正によって、および平均化を用いて較正されるネットワークアナライザを用いて取得される。
【0078】
次に、同一の回路が、Sonnet、IE3DまたはMomentum等の電磁場シミュレーションツールで設計および分析される。最初に、シミュレーションは、強誘電体膜に起因する損失(すなわち、0の損失正接)を想定する。強誘電体誘電率が、その後、試験回路において測定されたものと同じ中心周波数f0を与えるようにギャップ領域において調整される。IL0は、その後、強誘電体ギャップキャパシタのみに関して計算される。この値は、その後、金属と関連した損失コンポーネントLmetalを説明するシミュレーションで用いられる。
【0079】
次に、別の回路シミュレーションが動作するが、今回は、非ゼロ損失正接を用いる。1インプリメンテーションにおいて、0.003の損失正接が用いられ、IL0が再計算される。この双方向プロセスは、試験回路から測定された挿入損失IL0が取得されるまで継続され、これにより、回路の損失正接の非常に正確な近似値が算出され、かつ特定の構造に基づく損失コンポーネントLgeomが試験される(この場合、ギャップキャパシタ)。
【0080】
SR−BPFのベースライン性能は、f−e膜を有しない回路を製造することによって確立され得る。生じた共振周波数は、当然、負荷キャパシタ610が小さくなると、より
高くなる。これにより、SR−BPFの形状および周波数応答全体に関する正確な情報が提供される。
【0081】
回路600は、強誘電体ギャップによって導入された損失を測定するための精密なメカニズムであるばかりでなく、無線ハンドセット等の幅広い用途において実装され得る低損失チューニング可能フィルタ用の基本構成単位でもある。本明細書中に教示されたように構成された狭帯域共振回路は、典型的なRFトランシーバの複数のコンピーネントの効率を強化し、かつこれにチューニング可能性を追加するために用いられ得る。本発明が実装されるRFコンポーネントの実施例は、デュープレクサ、アイソレータ、整合回路、電力増幅器、マルチプレクサ、帯域通過フィルタおよび低雑音増幅器を含み得るが、これらに限定されない。チューニング可能な各素子を用いて、複数の回路ブロックを用いて、マルチバンドモードを収容することが2つ用になる。必要に応じて、共振回路は、所望のフィルタおよびシステムを生成するために適切な態様でカスケード接続され得、コストおよびサイズを低減する一方で、システム性能を大幅に改善する。典型的な無線ハンドセットのコンポーネントの多くはチューニング可能性によって利益を得る。
【0082】
本明細書中に含まれる記載および図面は、本発明の特定の実施形態であり、本発明によって広く考えられる主題を表す。しかしながら、本発明は、当業者に明らかである他の実施形態を含む。したがって、本発明の範囲は、添付の請求項によってのみ制限される。
【図面の簡単な説明】
【0083】
【図1】図1は、薄い強誘電体膜で製造されたインターデジタルキャパシタの平面図である。
【図2】図2は、本発明のチューニング可能強誘電体ギャップキャパシタの断面図である。
【図3】図3は、ギャップ幅と強誘電体層厚さとキャパシタとの間の関係を示すテーブルである。
【図4】図4は、本発明による強誘電体オーバーレイキャパシタの平面図である。
【図5】図5は、図4のオーバーレイキャパシタの一部分の分解図である。
【図6】図6は、本発明による2次狭帯域共振試験回路である。
【図7】図7は、図6の試験回路を用いて取得されたデータを従来の試験法を用いて取得されたデータと比較するテーブルである。
【図8】図8は、本発明による2次狭帯域共振試験回路の別の実施形態である。
【図9】図9は、本発明による単一共振器狭帯域試験回路である。
【図10a】図10aは、本発明による単一共振器狭帯域試験回路の別の模式図である。
【図10b】図10bは、図10aの回路模式図の平面化である。
【特許請求の範囲】
【請求項1】
チューニング可能強誘電体コンポーネントの効率を測定する狭帯域共振回路であって、
該狭帯域共振回路は、チューニング可能強誘電体キャパシタ(100、200、300、410、412、452、454、610)を備え、
該チューニング可能強誘電体キャパシタは、
第1の導電層と、
第2の導電層であって、該第1の導電層および該第2の導電層はキャパシタを構成する、第2の導電層と、
該第1の導電層および該第2の導電層に近接する強誘電体材料と、
該強誘電体材料に結合された可変電圧線であって、該可変の電圧線に印加された電圧に応答した該強誘電体材料の誘電率の変化に応答し、該キャパシタのキャパシタンスを変化させる可変電圧線と
を備え、
該第1の導電層および該第2の導電層は、2〜3μmの範囲の厚さを有する金属ストリップである、狭帯域共振回路。
【請求項2】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.8GHz〜7.0GHzの周波数範囲で、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項3】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.25GHz〜2.5GHzの周波数範囲で、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項4】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.8GHz〜2.5GHzの周波数範囲で、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項5】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.25GHz〜7.0GHzの周波数範囲で、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項6】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.8GHz〜2.5GHzの周波数範囲で、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項7】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.3pF〜3.0pFの範囲のキャパシタンスに対して、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項8】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.5pF〜1.0pFの範囲のキャパシタンスに対して、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項9】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.3pF〜3.0pFの範囲のキャパシタンスに対して、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項10】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.5pF〜1.0pFの範囲のキャパシタンスに対して、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項11】
前記キャパシタは、前記強誘電体材料に0電圧が印加された場合、0.8〜1.5pFのキャパシタンスを有する、請求項1に記載の狭帯域共振回路。
【請求項12】
前記強誘電体材料は、バリウムストロンチウムチタネートを含む、請求項1に記載の狭帯域共振回路。
【請求項13】
前記強誘電体材料は、約1μmの厚さを有する膜を構成する、請求項1に記載の狭帯域共振回路。
【請求項14】
前記キャパシタは、マイクロストリップギャップキャパシタである、請求項1に記載の狭帯域共振回路。
【請求項15】
前記第1の導電層および前記第2の導電層は、約2.5μm幅のギャップによって分離される、請求項14に記載の狭帯域共振回路。
【請求項16】
前記キャパシタは、オーバーレイキャパシタである、請求項1に記載の狭帯域共振回路。
【請求項17】
前記第2の導電層は、金または銀を含む、請求項1に記載の狭帯域共振回路。
【請求項18】
強誘電体キャパシタボンディングパッドから前記チューニング可能強誘電体キャパシタ(100、200、300、410、412、452、454、610)への第1のテーパーは、25.4μmの距離にわたって101.6μm幅から2.54μm幅への前記第1の導電層の縮小を含み、
該チューニング可能強誘電体キャパシタ(100、200、300、410、412、452、454、610)からDCバイアスパッド領域への第2のテーパーは、25.4μmの距離にわたって2.54μm幅から101.6μm幅への前記第2の導電層の拡大を含む、請求項1に記載の狭帯域共振回路。
【請求項1】
チューニング可能強誘電体コンポーネントの効率を測定する狭帯域共振回路であって、
該狭帯域共振回路は、チューニング可能強誘電体キャパシタ(100、200、300、410、412、452、454、610)を備え、
該チューニング可能強誘電体キャパシタは、
第1の導電層と、
第2の導電層であって、該第1の導電層および該第2の導電層はキャパシタを構成する、第2の導電層と、
該第1の導電層および該第2の導電層に近接する強誘電体材料と、
該強誘電体材料に結合された可変電圧線であって、該可変の電圧線に印加された電圧に応答した該強誘電体材料の誘電率の変化に応答し、該キャパシタのキャパシタンスを変化させる可変電圧線と
を備え、
該第1の導電層および該第2の導電層は、2〜3μmの範囲の厚さを有する金属ストリップである、狭帯域共振回路。
【請求項2】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.8GHz〜7.0GHzの周波数範囲で、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項3】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.25GHz〜2.5GHzの周波数範囲で、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項4】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.8GHz〜2.5GHzの周波数範囲で、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項5】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.25GHz〜7.0GHzの周波数範囲で、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項6】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.8GHz〜2.5GHzの周波数範囲で、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項7】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.3pF〜3.0pFの範囲のキャパシタンスに対して、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項8】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.5pF〜1.0pFの範囲のキャパシタンスに対して、80よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項9】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.3pF〜3.0pFの範囲のキャパシタンスに対して、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項10】
−50℃〜100℃の範囲の温度で動作した場合、品質係数Qは、0.5pF〜1.0pFの範囲のキャパシタンスに対して、180よりも大きい、請求項1に記載の狭帯域共振回路。
【請求項11】
前記キャパシタは、前記強誘電体材料に0電圧が印加された場合、0.8〜1.5pFのキャパシタンスを有する、請求項1に記載の狭帯域共振回路。
【請求項12】
前記強誘電体材料は、バリウムストロンチウムチタネートを含む、請求項1に記載の狭帯域共振回路。
【請求項13】
前記強誘電体材料は、約1μmの厚さを有する膜を構成する、請求項1に記載の狭帯域共振回路。
【請求項14】
前記キャパシタは、マイクロストリップギャップキャパシタである、請求項1に記載の狭帯域共振回路。
【請求項15】
前記第1の導電層および前記第2の導電層は、約2.5μm幅のギャップによって分離される、請求項14に記載の狭帯域共振回路。
【請求項16】
前記キャパシタは、オーバーレイキャパシタである、請求項1に記載の狭帯域共振回路。
【請求項17】
前記第2の導電層は、金または銀を含む、請求項1に記載の狭帯域共振回路。
【請求項18】
強誘電体キャパシタボンディングパッドから前記チューニング可能強誘電体キャパシタ(100、200、300、410、412、452、454、610)への第1のテーパーは、25.4μmの距離にわたって101.6μm幅から2.54μm幅への前記第1の導電層の縮小を含み、
該チューニング可能強誘電体キャパシタ(100、200、300、410、412、452、454、610)からDCバイアスパッド領域への第2のテーパーは、25.4μmの距離にわたって2.54μm幅から101.6μm幅への前記第2の導電層の拡大を含む、請求項1に記載の狭帯域共振回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【公開番号】特開2008−219900(P2008−219900A)
【公開日】平成20年9月18日(2008.9.18)
【国際特許分類】
【出願番号】特願2008−54162(P2008−54162)
【出願日】平成20年3月4日(2008.3.4)
【分割の表示】特願2002−582012(P2002−582012)の分割
【原出願日】平成14年4月2日(2002.4.2)
【出願人】(503370192)キョウセラ ワイヤレス コープ. (93)
【Fターム(参考)】
【公開日】平成20年9月18日(2008.9.18)
【国際特許分類】
【出願日】平成20年3月4日(2008.3.4)
【分割の表示】特願2002−582012(P2002−582012)の分割
【原出願日】平成14年4月2日(2002.4.2)
【出願人】(503370192)キョウセラ ワイヤレス コープ. (93)
【Fターム(参考)】
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