半導体スイッチング素子の配線方法
【課題】制御端子の電圧変動や誘導起電力による半導体スイッチング素子の誤動作を防止することができる半導体スイッチング素子の配線方法を提供する。
【解決手段】複数の半導体スイッチング素子が配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続する一方、各半導体スイッチング素子をそれぞれ駆動制御する駆動素子を共通接続点から配線基板の他方の面に最短距離にて貫通する貫通配線を介して接続する。
【解決手段】複数の半導体スイッチング素子が配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続する一方、各半導体スイッチング素子をそれぞれ駆動制御する駆動素子を共通接続点から配線基板の他方の面に最短距離にて貫通する貫通配線を介して接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子の配線方法に係り、詳しくはスイッチング電源等における半導体スイッチング素子の誤作動を防止するに好適な半導体スイッチング素子の配線方法に関する。
【背景技術】
【０００２】
従来、入力された交流を所望の電圧の直流に変換して出力する電力変換回路が知られている（例えば、非特許文献１および特許文献１を参照）。これら文献に記載された電力変換回路は、プッシュプルコンバータと呼ばれ、例えば図５に示すような回路構成をとっている。
この図において、１は入力端子に接続された直流電源であり、入力コンデンサＣ１がこの直流電源１と並列に接続されている。また直流電源１の一端（図５では正極側）は、トランスＴの一次巻線ｔ１のセンタータップに接続される。このトランスＴの一次巻線ｔ１における他の二端子は、それぞれ半導体スイッチング素子（以下、ＭＯＳＦＥＴということがある）Ｑ１，Ｑ２のドレイン端子（主端子）に接続され、そのソース端子（基準端子）は、それぞれ直流電源１の他端（図５では負極側）に接続される。
これらのＭＯＳＦＥＴ（Ｑ１，Ｑ２）は、ゲート端子（制御端子）とソース端子（基準端子）との間に所定の駆動電圧を印加するゲート駆動回路２によって、ドレイン端子（主端子）とソース端子（基準端子）との間に流れる主電流が制御される。
一方、トランスＴの二次巻線ｔ２のセンタータップと二次巻線ｔ２の一端との間には、直流リアクトルＬと負荷４および整流ダイオードＤ１とで構成された直列回路が接続されている。また二次巻線ｔ２の他端には、整流ダイオードＤ２が接続されると共に、この整流ダイオードＤ２と整流ダイオードＤ１とのアノード同士が接続されて、整流回路３を構成する。また負荷４には、並列に平滑コンデンサＣ２が接続されて、直流リアクトルＬを介して脈流を抑えた直流電流が供給されるようになっている。
【０００３】
次に上述したように構成されたプッシュプルコンバータの動作について説明する。このコンバータは、ゲート駆動回路２によってＭＯＳＦＥＴ（Ｑ１，Ｑ２）を同一パルス幅で交互にオン／オフを繰り返させることで、直流電源１から入力された直流電圧を交流電圧に変換する。この交流電圧は、トランスＴの一次巻線ｔ１に与えられ、トランスＴの巻数比に応じた交流電圧に変換されて二次巻線ｔ２から出力される。
トランスＴの二次巻線ｔ２に生じた交流電圧は、整流回路３によって整流されて直流に変換され、さらに直流リアクトルＬおよび平滑コンデンサＣ２によって平滑されて負荷４に供給されるようになっている。
このようなプッシュプルコンバータを構成する各部品は、配線基板（以下、プリント基板ということがある）に実装される。ここで配線基板において各部品間を接続する配線パターンについて説明する。
例えば特許文献１に記載のプッシュプルコンバータは、その図１に示されるように複数の半導体スイッチング素子がプリント基板の一方の面上（例えば、表面上）の所定の位置にそれぞれ配置されて実装される。そして特に半導体スイッチング素子の主電流が流れる端子（例えば、ＭＯＳＦＥＴの場合はドレイン端子、ソース端子）が接続される配線パターンは、抵抗成分による損失を低減するために極力、その配線パターンの幅を太くしている。
【０００４】
より具体的に図６および図７を参照しながら説明する。図６は、プリント基板に実装されたゲート駆動回路２および半導体スイッチング素子Ｑ１，Ｑ２の配線パターンを模式的に示した図であり、図７は、その等価回路図である。なお、プリント基板５には図５に示した入力コンデンサＣ１、トランスＴ、整流回路３等も配置されているが、図６，７は、その記載を省略している。
ここでは半導体スイッチング素子Ｑ１，Ｑ２は、それぞれＭＯＳＦＥＴとし、このＭＯＳＦＥＴのゲート端子（Ｇ）とソース端子（Ｓ）との間に駆動電圧を印加するゲート駆動回路２が接続されている。なお、ここではゲート駆動回路２は、ＩＣ（integrated circuit 集積回路）としてパッケージ化されているものとする。
尚、図６ではＭＯＳＦＥＴ（Ｑ１，Ｑ２）およびゲート駆動回路２は、ＪＥＤＥＣ ＳＯ−８タイプのパッケージとして描いている。これらＭＯＳＦＥＴ（Ｑ１，Ｑ２）およびゲート駆動回路２は、ＳＯ−８タイプ以外のものでも勿論かまわないが、ここではこれらのパッケージを便宜的にＳＯ−８タイプとして説明する。
さて、ゲート駆動回路２は、二つのゲート駆動端子２ａ，２ｂを備え、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート端子６ａ，６ｂにそれぞれ配線パターン（以降、ゲート信号パターンという）７ａ，７ｂを介して接続される。またＭＯＳＦＥＴ（Ｑ１，Ｑ２）にそれぞれ三本ずつあるソース端子８ａ，８ｂは、別の配線パターン（以降、グラウンドパターンという）９を介してゲート駆動回路２の基準電位端子１１に接続されている。ちなみに、このグラウンドパターン９は、制御グランド（基準電位）の役割も担うものである。またＭＯＳＦＥＴ（Ｑ１，Ｑ２）がそれぞれ有する四本のドレイン端子１０ａ，１０ｂは、図示しない電源ラインの配線パターンに接続される。こうしてプッシュプルコンバータを構成する各部品は、プリント基板上に実装される。
【特許文献１】特開２００４−３３５８８７号公報
【非特許文献１】電気学会・半導体電力変換システム調査専門委員会編，「パワーエレクトロニクス回路」，第１版，株式会社オーム社，平成１２年１１月３０日，ｐ．２６９−２７１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したグラウンドパターン９、ゲート信号パターン７ａ，７ｂには、それぞれ配線パターンのインダクタンス成分（以下、配線インダクタンスと称する）Ｌ１，Ｌ２，Ｌ３が存在する。特にグラウンドパターン９には、ゲート駆動による電流に加えて、主回路電流Ｉも流れる。
このためグランドパターン９には、自身の配線インダクタンスＬ３によって起電力ＶＩが生ずる。するとゲート駆動回路２の基準電位端子１１の電位（以下、制御グラウンド電位Ｖｓｓという）とＭＯＳＦＥＴ（Ｑ１，Ｑ２）のソース電位（以下、主回路グラウンド電位という）との間には電位差（ＶＩ）が生ずる。
この電位差（ＶＩ）は、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート電圧をそれぞれ低下させるように作用する。それ故、上述したプッシュプルコンバータは、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）の導通損失およびスイッチング損失を増加させるという問題があった。即ち、ゲート電圧が低下すると、オン抵抗が低くなること、スイッチングスピードが遅くなるということである。更にこの電位差（ＶＩ）は、ゲート駆動回路２から出力されるゲート信号がオフであってもＭＯＳＦＥＴ（Ｑ１，Ｑ２）をオンさせるよう作用し、誤作動を起こすことがあった。この誤作動が起こると上述したプッシュプルコンバータは、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）が同時にオンし、短絡する。
【０００６】
ちなみに配線インダクタンスＬ３による起電力ＶＩは、主回路電流Ｉの大きさや周波数に比例して増減する。したがってこの影響は、特に配線パターンに流れる電流が大電流化し、更に高周波化が進むにつれて顕著になる。
より具体的に近時の半導体スイッチング素子は、高速化によってスイッチング速度が数ｎｓ程度にまで短縮されている。このため半導体スイッチング素子を高速でスイッチングさせた場合、配線インダクタンスが例え数ｎＨであったとしても誤動作を発生しうる起電力ＶＩを生じる懸念があった。しかもこの問題は、単に配線パターンを太くするだけでは解決することが困難である。
さらに配線パターンに流れる電流によって誘導ノイズが生じ、これによって半導体スイッチング素子が誤作動することもあった。これはＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート信号パターン７a，７ｂがそれぞれグラウンドパターン９と平行して配線された場合、グラウンドパターン９に流れる主回路電流Ｉによって発生する磁界Ｈがゲート信号パターン７ａ，７ｂに鎖交することによって生じるものである。
つまり主回路電流Ｉがグラウンドパターン９に流れることによってループ磁界Ｈが発生し、このループ磁界Ｈにゲート電流が貫通すると電磁誘導によって起電力（誘導起電力）が発生する。この誘導起電力によってＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート電圧が変化して誤作動することがある。この現象は、特に近接して平行に配線された平行配線パターンで顕著に発生することがよく知られている。
【０００７】
本発明は、このような課題を解決するためになされたもので、その目的とするところは、制御端子の電圧変動や誘導起電力による半導体スイッチング素子の誤動作を防止することができる半導体スイッチング素子の配線方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述した目的を達成するため、本発明の半導体スイッチング素子の配線方法は、主端子、基準端子および制御端子を有し、該制御端子と該基準端子との間に印加する駆動電圧によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、複数の前記半導体スイッチング素子の前記制御端子と前記基準端子との間にそれぞれ所定の前記駆動電圧を印加する駆動素子と、複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続して実装することを特徴としている。
或いは本発明の半導体スイッチング素子の配線方法は、主端子、基準端子および制御端子を有し、該制御端子から該基準端子に流入される駆動電流によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続して実装することを特徴としている。
【発明の効果】
【０００９】
上述した本発明の半導体スイッチング素子の配線方法によれば、複数の半導体スイッチング素子が配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続する一方、各半導体スイッチング素子をそれぞれ駆動制御する基準電圧端子を共通接続点から配線基板の他方の面に最短距離にて貫通する貫通配線を介して接続しているので、制御端子の電圧変動や誘導起電力による半導体スイッチング素子の誤動作を防止することが可能となる等の実用上多大なる効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施形態に係る半導体スイッチング素子の配線方法について図面を参照しながら説明する。尚、図１〜図３は、本発明の一実施形態に係る半導体スイッチング素子の配線方法を説明するための図であって、これらの図によって本発明が限定されるものではない。
また。図１〜図４は、本発明を実施する形態の一例であって、図中、図５〜図７と同一の符号を付した部分は同一物を表わし、基本的な構成は図に示す従来のものと同様であるので説明を省略する。
＜実施例１＞
図１は、本発明の実施例１に係る半導体スイッチング素子の配線方法を示す図であって図５に示したゲート駆動回路２と半導体スイッチング素子Ｑ１、Ｑ２を実装したプリント基板５の断面図である。この図における半導体スイッチング素子は、上述した従来例と同様にＭＯＳＦＥＴであり、プリント基板５に半導体スイッチング素子およびこれを駆動する駆動回路（駆動素子）であるものとして説明する。
なお、図１に示したプリント基板５には、図５にて示した入力コンデンサＣ１、トランスＴ、整流回路３等も配置されているが、ここでは理解をし易くするため、本発明が対象とする半導体スイッチング素子（ＭＯＳＦＥＴ）Ｑ１，Ｑ２とゲート駆動回路２の接続箇所だけを図示し、他の構成部品の図示を省略している。
【００１１】
さて、本発明の配線方法が従来のプッシュプルコンバータと異なるところは、プリント基板５の一方の面（図１においては、図面の上方側）にＭＯＳＦＥＴ（Ｑ１，Ｑ２）を実装し、かつ各ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のそれぞれのソース端子（基準端子）を近接するため各ソース端子同士を向かい合わせて接続した共通接続点を設けた点、さらにプリント基板５の他方の面（図１における図面の下方側）にゲート駆動回路２を配置し、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）の各ソース端子とゲート駆動回路２の基準電位端子１１との間をプリント基板５の両方の面を貫通して電気的に接続するスルーホール３０を用いて最短距離で接続した点にある。
より詳細に本発明の実施例１に係る半導体スイッチング素子の配線方法について図２を参照しながら説明する。この図は、プリント基板５の一方の面（表面５ａと称する）上に二つのＭＯＳＦＥＴ（Ｑ１，Ｑ２）が実装され（図２（ａ））、他方の面（裏面５ｂと称する）上にこれらＭＯＳＦＥＴ（Ｑ１，Ｑ２）を駆動するゲート駆動回路２が実装された様子を示している（図２（ｂ））。
まずプリント基板５の表面５ａ上には、二つのＭＯＳＦＥＴ（Ｑ１，Ｑ２）がそれぞれ備える三本のソース端子８ａ，８ｂを互いに近接するように向きを揃えて実装するためのグラウンドパターン９ａが設けられている。またこの表面５ａ上には、各ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート端子６ａ，６ｂを取り付ける、ゲート信号パターン７ｃ，７ｄが設けられている。尚、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）がそれぞれ備える四本のドレイン端子１０ａ，１０ｂの配線パターンは、ここではその図示を省略している。
【００１２】
一方、プリント基板５の裏面５ｂ上には、グラウンドパターン９ｂが設けられている。このグラウンドパターン９ｂは、ゲート駆動回路２の基準電位端子１１と接続されるとともに、プリント基板５の表面５ａに設けられたグラウンドパターン９ａとプリント基板５をその板厚方向に貫通するスルーホール３０によって最短距離にて電気的に接続される。
また、プリント基板５の裏面５ｂ上には、ゲート駆動回路２からＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート端子に駆動電圧を出力するゲート出力端子２ａ，２ｂを接続するゲート信号パターン７ａ，７ｂが設けられている。これらのゲート信号パターン７ａ，７ｂは、プリント基板５の表面５ａに設けられたゲート信号パターン７ｃ，７ｄとプリント基板５をその板厚方向に貫通するスルーホール３１ａ，３１ｂによってそれぞれ最短距離にて電気的に接続される。
このような特徴ある本発明の半導体スイッチング素子の接続方法は、上述した接続方法をとることによってＭＯＳＦＥＴ（Ｑ１，Ｑ２）の各ソース端子８ａ，８ｂと、ゲート駆動回路２の基準電位端子１１との配線長がプリント基板５の板厚相当という極めて短い距離でこれらの端子を接続することができる。このためゲート駆動回路２の配線パターン（グラウンドパターン９ａ，９ｂ）のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Ｖｓｓを一致させることができる。
【００１３】
また本発明の実施例１に係る半導体スイッチング素子の配線方法は、ゲート駆動回路２からＭＯＳＦＥＴ（Ｑ１，Ｑ２）に至るゲート信号パターン７ａ，７ｂ（裏面５ｂ）とゲート信号パターン７ｃ，７ｄ（表面５ａ）プリント基板５をその板厚方向に貫通するスルーホール３１ａ，３１ｂによって最短距離にて電気的に接続されているので、各ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄのインダクタンスがそれぞれ小さい。このため本発明の実施例１に係る半導体スイッチング素子の配線方法は、ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄに生じる起電力を抑えることができ、ゲート電圧の低下による半導体スイッチング素子の損失増加および半導体スイッチング素子の誤動作を防止することが可能となる。
また実施例１に係る半導体スイッチング素子の配線方法は、主回路電流が流れる経路をプリント基板５の板厚方向としているので、ゲート信号パターン７ａ，７ｂに流れる電流は、いかなる主回路電流の経路とも垂直に交わることになる。つまり主回路電流によって発生する磁界は、プリント基板５に設けられたゲート信号パターン７ａ，７ｂ，７ｃ，７ｄに流れる電流と鎖交することがない。
具体的に図３は、ゲート駆動電流と主回路電流およびこの主回路電流が発生する磁界の位置関係を模式的に表した図である。例えば、Ｘ軸方向に流れる主回路電流Ａ、Ｙ軸方向に流れる主回路電流Ｂに対し、Ｘ軸およびＹ軸に流れるゲート電流（制御電流）は、互いに直交する位置関係にある。このため主回路電流Ａ，Ｂによって生ずる磁界Ｈ１，Ｈ２のいずれもＺ軸方向に流れるゲート駆動電流と鎖交しない。したがって本発明の実施例１に係る半導体スイッチング素子の配線方法は、誘導ノイズによる半導体スイッチング素子の誤動作を防止することができる。
＜実施例２＞
次に本発明の実施例２に係る半導体スイッチング素子の配線方法について図４を参照しながら説明する。この実施例２が上述した実施例１と異なるところは、四つのＭＯＳＦＥＴ（Ｑ１〜Ｑ４）をプリント基板５の一方の面上に配置した点にある。より具体的には、これら四つのＭＯＳＦＥＴ（Ｑ１〜Ｑ４）をそれぞれ十文字状になるようにしてプリント基板５の一方の面（図４では表面５ａとする）に実装する。すなわち四つのＭＯＳＦＥＴ（Ｑ１〜Ｑ４）の各ソース端子（基準端子）は、それぞれ近接して配置されるように向きを揃えて実装するために設けられたグラウンドパターン９ａに接続する。
【００１４】
このグラウンドパターン９ａは、プリント基板５の裏面５ｂ上に設けられたグラウンドパターン９ｂとプリント基板５をその板厚方向に貫通するスルーホール３０によって最短距離にて電気的に接続される。そしてプリント基板５の裏面５ｂ上に設けられたグラウンドパターン９ｂは、ゲート駆動回路２の基準電位端子１１と接続される。
尚、ここではＭＯＳＦＥＴ（Ｑ１，Ｑ３）（またはＭＯＳＦＥＴ（Ｑ２，Ｑ４））のゲート信号は、同一のゲート駆動信号によって駆動されるものとし、ゲート駆動回路２からのゲート信号パターン７ａ（またはゲート信号パターン７ｂ）は、プリント基板の両面をそれぞれ貫通するスルーホール３１ａ，３１ｃ（またはスルーホール３１ｂ，３１ｄ）を介して、それぞれのＭＯＳＦＥＴ（Ｑ１，Ｑ３）（またはＭＯＳＦＥＴ（Ｑ２，Ｑ４））へと接続される。そしてプリント基板５の他方の面（図４では裏面５ｂ）には、ゲート駆動回路２を配置し、各半導体スイッチング素子Ｑ１〜Ｑ４の各ソース端子とゲート駆動回路２の基準電位端子１１とをスルーホール３０にて最短距離にて接続する。
このようにＭＯＳＦＥＴ（半導体スイッチング素子）が複数個ある場合であっても本発明の半導体スイッチング素子の配線方法は、ゲート駆動回路２の基準電位端子１１との配線長がプリント基板５の板厚相当という極めて短い距離でこれらの端子を接続することができゲート駆動回路２の配線パターン（グラウンドパターン９ａ，９ｂ）のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Ｖｓｓを一致させることができる。
【００１５】
また本発明の実施例２に係る半導体スイッチング素子の配線方法は、ゲート駆動回路２からＭＯＳＦＥＴ（Ｑ１，Ｑ２）に至るゲート信号パターン７ａ，７ｂ（裏面５ｂ）とゲート信号パターン７ｃ，７ｄ（表面５ａ）プリント基板５をその板厚方向に貫通するスルーホール３１ａ，３１ｂによって最短距離にて電気的に接続されているので、各ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄのインダクタンスがそれぞれ小さい。このため本発明の実施例１に係る半導体スイッチング素子の配線方法は、ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄに生じる起電力を抑えることができ、ゲート電圧の低下による半導体スイッチング素子の損失増加および半導体スイッチング素子の誤動作を防止することが可能となる。
尚、本発明の半導体スイッチング素子の配線方法は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもかまわない。例えば上述した実施例は、プッシュプルコンバータにおけるトランスの一次側に接続された半導体スイッチング素子の配線方法について述べたが、例えば図５に示されるトランスの二次側に接続された整流ダイオードＤ１，Ｄ２に替えて半導体スイッチング素子を配置する、いわゆる同期整流回路においても本発明の配線方法が適用できることはいうまでもない。勿論、本発明の半導体スイッチング素子の配線方法は、コンバータに限られることなく、半導体スイッチング素子を用いるインバータ等の電力変換装置に幅広く適用することが可能である。
【００１６】
また上述した本発明の半導体スイッチング素子の配線方法は、プリント基板５の両面に回路パターンを配線する例を示したが、両面基板に限定されず、例えば多層基板にも適用可能である。さらに本発明の半導体スイッチング素子の配線方法は、半導体スイッチング素子に関してはＭＯＳＦＥＴに限られるものではなく、バイポーラトランジスタやＩＧＢＴであって適用できる等の実用上多大なる効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係る半導体スイッチング素子の配線方法を適用したプリント基板における部品の実装状態を示す断面図。
【図２】図１にプリント基板の表面および裏面における実装形態を示す図。
【図３】主回路電流とゲート駆動電流との関係を示す図。
【図４】本発明の実施例２に係る半導体スイッチング素子の配線方法を適用したプリント基板の表面および裏面における実装形態を示す図。
【図５】プッシュプルコンバータの一例を示す回路図。
【図６】従来の半導体スイッチング素子が実装されたプリント基板における実装形態を示す図。
【図７】図６に示す半導体スイッチング素子が実装されたプリント基板の等価回路を示す図。
【符号の説明】
【００１８】
２ ゲート駆動回路
５ プリント基板
８ａ，８ｂ 各ソース端子
１０ａ，１０ｂ ドレイン
３０ スルーホール
Ｑ１，Ｑ２ 半導体スイッチング素子
【技術分野】
【０００１】
本発明は、半導体スイッチング素子の配線方法に係り、詳しくはスイッチング電源等における半導体スイッチング素子の誤作動を防止するに好適な半導体スイッチング素子の配線方法に関する。
【背景技術】
【０００２】
従来、入力された交流を所望の電圧の直流に変換して出力する電力変換回路が知られている（例えば、非特許文献１および特許文献１を参照）。これら文献に記載された電力変換回路は、プッシュプルコンバータと呼ばれ、例えば図５に示すような回路構成をとっている。
この図において、１は入力端子に接続された直流電源であり、入力コンデンサＣ１がこの直流電源１と並列に接続されている。また直流電源１の一端（図５では正極側）は、トランスＴの一次巻線ｔ１のセンタータップに接続される。このトランスＴの一次巻線ｔ１における他の二端子は、それぞれ半導体スイッチング素子（以下、ＭＯＳＦＥＴということがある）Ｑ１，Ｑ２のドレイン端子（主端子）に接続され、そのソース端子（基準端子）は、それぞれ直流電源１の他端（図５では負極側）に接続される。
これらのＭＯＳＦＥＴ（Ｑ１，Ｑ２）は、ゲート端子（制御端子）とソース端子（基準端子）との間に所定の駆動電圧を印加するゲート駆動回路２によって、ドレイン端子（主端子）とソース端子（基準端子）との間に流れる主電流が制御される。
一方、トランスＴの二次巻線ｔ２のセンタータップと二次巻線ｔ２の一端との間には、直流リアクトルＬと負荷４および整流ダイオードＤ１とで構成された直列回路が接続されている。また二次巻線ｔ２の他端には、整流ダイオードＤ２が接続されると共に、この整流ダイオードＤ２と整流ダイオードＤ１とのアノード同士が接続されて、整流回路３を構成する。また負荷４には、並列に平滑コンデンサＣ２が接続されて、直流リアクトルＬを介して脈流を抑えた直流電流が供給されるようになっている。
【０００３】
次に上述したように構成されたプッシュプルコンバータの動作について説明する。このコンバータは、ゲート駆動回路２によってＭＯＳＦＥＴ（Ｑ１，Ｑ２）を同一パルス幅で交互にオン／オフを繰り返させることで、直流電源１から入力された直流電圧を交流電圧に変換する。この交流電圧は、トランスＴの一次巻線ｔ１に与えられ、トランスＴの巻数比に応じた交流電圧に変換されて二次巻線ｔ２から出力される。
トランスＴの二次巻線ｔ２に生じた交流電圧は、整流回路３によって整流されて直流に変換され、さらに直流リアクトルＬおよび平滑コンデンサＣ２によって平滑されて負荷４に供給されるようになっている。
このようなプッシュプルコンバータを構成する各部品は、配線基板（以下、プリント基板ということがある）に実装される。ここで配線基板において各部品間を接続する配線パターンについて説明する。
例えば特許文献１に記載のプッシュプルコンバータは、その図１に示されるように複数の半導体スイッチング素子がプリント基板の一方の面上（例えば、表面上）の所定の位置にそれぞれ配置されて実装される。そして特に半導体スイッチング素子の主電流が流れる端子（例えば、ＭＯＳＦＥＴの場合はドレイン端子、ソース端子）が接続される配線パターンは、抵抗成分による損失を低減するために極力、その配線パターンの幅を太くしている。
【０００４】
より具体的に図６および図７を参照しながら説明する。図６は、プリント基板に実装されたゲート駆動回路２および半導体スイッチング素子Ｑ１，Ｑ２の配線パターンを模式的に示した図であり、図７は、その等価回路図である。なお、プリント基板５には図５に示した入力コンデンサＣ１、トランスＴ、整流回路３等も配置されているが、図６，７は、その記載を省略している。
ここでは半導体スイッチング素子Ｑ１，Ｑ２は、それぞれＭＯＳＦＥＴとし、このＭＯＳＦＥＴのゲート端子（Ｇ）とソース端子（Ｓ）との間に駆動電圧を印加するゲート駆動回路２が接続されている。なお、ここではゲート駆動回路２は、ＩＣ（integrated circuit 集積回路）としてパッケージ化されているものとする。
尚、図６ではＭＯＳＦＥＴ（Ｑ１，Ｑ２）およびゲート駆動回路２は、ＪＥＤＥＣ ＳＯ−８タイプのパッケージとして描いている。これらＭＯＳＦＥＴ（Ｑ１，Ｑ２）およびゲート駆動回路２は、ＳＯ−８タイプ以外のものでも勿論かまわないが、ここではこれらのパッケージを便宜的にＳＯ−８タイプとして説明する。
さて、ゲート駆動回路２は、二つのゲート駆動端子２ａ，２ｂを備え、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート端子６ａ，６ｂにそれぞれ配線パターン（以降、ゲート信号パターンという）７ａ，７ｂを介して接続される。またＭＯＳＦＥＴ（Ｑ１，Ｑ２）にそれぞれ三本ずつあるソース端子８ａ，８ｂは、別の配線パターン（以降、グラウンドパターンという）９を介してゲート駆動回路２の基準電位端子１１に接続されている。ちなみに、このグラウンドパターン９は、制御グランド（基準電位）の役割も担うものである。またＭＯＳＦＥＴ（Ｑ１，Ｑ２）がそれぞれ有する四本のドレイン端子１０ａ，１０ｂは、図示しない電源ラインの配線パターンに接続される。こうしてプッシュプルコンバータを構成する各部品は、プリント基板上に実装される。
【特許文献１】特開２００４−３３５８８７号公報
【非特許文献１】電気学会・半導体電力変換システム調査専門委員会編，「パワーエレクトロニクス回路」，第１版，株式会社オーム社，平成１２年１１月３０日，ｐ．２６９−２７１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したグラウンドパターン９、ゲート信号パターン７ａ，７ｂには、それぞれ配線パターンのインダクタンス成分（以下、配線インダクタンスと称する）Ｌ１，Ｌ２，Ｌ３が存在する。特にグラウンドパターン９には、ゲート駆動による電流に加えて、主回路電流Ｉも流れる。
このためグランドパターン９には、自身の配線インダクタンスＬ３によって起電力ＶＩが生ずる。するとゲート駆動回路２の基準電位端子１１の電位（以下、制御グラウンド電位Ｖｓｓという）とＭＯＳＦＥＴ（Ｑ１，Ｑ２）のソース電位（以下、主回路グラウンド電位という）との間には電位差（ＶＩ）が生ずる。
この電位差（ＶＩ）は、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート電圧をそれぞれ低下させるように作用する。それ故、上述したプッシュプルコンバータは、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）の導通損失およびスイッチング損失を増加させるという問題があった。即ち、ゲート電圧が低下すると、オン抵抗が低くなること、スイッチングスピードが遅くなるということである。更にこの電位差（ＶＩ）は、ゲート駆動回路２から出力されるゲート信号がオフであってもＭＯＳＦＥＴ（Ｑ１，Ｑ２）をオンさせるよう作用し、誤作動を起こすことがあった。この誤作動が起こると上述したプッシュプルコンバータは、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）が同時にオンし、短絡する。
【０００６】
ちなみに配線インダクタンスＬ３による起電力ＶＩは、主回路電流Ｉの大きさや周波数に比例して増減する。したがってこの影響は、特に配線パターンに流れる電流が大電流化し、更に高周波化が進むにつれて顕著になる。
より具体的に近時の半導体スイッチング素子は、高速化によってスイッチング速度が数ｎｓ程度にまで短縮されている。このため半導体スイッチング素子を高速でスイッチングさせた場合、配線インダクタンスが例え数ｎＨであったとしても誤動作を発生しうる起電力ＶＩを生じる懸念があった。しかもこの問題は、単に配線パターンを太くするだけでは解決することが困難である。
さらに配線パターンに流れる電流によって誘導ノイズが生じ、これによって半導体スイッチング素子が誤作動することもあった。これはＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート信号パターン７a，７ｂがそれぞれグラウンドパターン９と平行して配線された場合、グラウンドパターン９に流れる主回路電流Ｉによって発生する磁界Ｈがゲート信号パターン７ａ，７ｂに鎖交することによって生じるものである。
つまり主回路電流Ｉがグラウンドパターン９に流れることによってループ磁界Ｈが発生し、このループ磁界Ｈにゲート電流が貫通すると電磁誘導によって起電力（誘導起電力）が発生する。この誘導起電力によってＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート電圧が変化して誤作動することがある。この現象は、特に近接して平行に配線された平行配線パターンで顕著に発生することがよく知られている。
【０００７】
本発明は、このような課題を解決するためになされたもので、その目的とするところは、制御端子の電圧変動や誘導起電力による半導体スイッチング素子の誤動作を防止することができる半導体スイッチング素子の配線方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述した目的を達成するため、本発明の半導体スイッチング素子の配線方法は、主端子、基準端子および制御端子を有し、該制御端子と該基準端子との間に印加する駆動電圧によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、複数の前記半導体スイッチング素子の前記制御端子と前記基準端子との間にそれぞれ所定の前記駆動電圧を印加する駆動素子と、複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続して実装することを特徴としている。
或いは本発明の半導体スイッチング素子の配線方法は、主端子、基準端子および制御端子を有し、該制御端子から該基準端子に流入される駆動電流によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して実装し、前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続して実装することを特徴としている。
【発明の効果】
【０００９】
上述した本発明の半導体スイッチング素子の配線方法によれば、複数の半導体スイッチング素子が配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続する一方、各半導体スイッチング素子をそれぞれ駆動制御する基準電圧端子を共通接続点から配線基板の他方の面に最短距離にて貫通する貫通配線を介して接続しているので、制御端子の電圧変動や誘導起電力による半導体スイッチング素子の誤動作を防止することが可能となる等の実用上多大なる効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施形態に係る半導体スイッチング素子の配線方法について図面を参照しながら説明する。尚、図１〜図３は、本発明の一実施形態に係る半導体スイッチング素子の配線方法を説明するための図であって、これらの図によって本発明が限定されるものではない。
また。図１〜図４は、本発明を実施する形態の一例であって、図中、図５〜図７と同一の符号を付した部分は同一物を表わし、基本的な構成は図に示す従来のものと同様であるので説明を省略する。
＜実施例１＞
図１は、本発明の実施例１に係る半導体スイッチング素子の配線方法を示す図であって図５に示したゲート駆動回路２と半導体スイッチング素子Ｑ１、Ｑ２を実装したプリント基板５の断面図である。この図における半導体スイッチング素子は、上述した従来例と同様にＭＯＳＦＥＴであり、プリント基板５に半導体スイッチング素子およびこれを駆動する駆動回路（駆動素子）であるものとして説明する。
なお、図１に示したプリント基板５には、図５にて示した入力コンデンサＣ１、トランスＴ、整流回路３等も配置されているが、ここでは理解をし易くするため、本発明が対象とする半導体スイッチング素子（ＭＯＳＦＥＴ）Ｑ１，Ｑ２とゲート駆動回路２の接続箇所だけを図示し、他の構成部品の図示を省略している。
【００１１】
さて、本発明の配線方法が従来のプッシュプルコンバータと異なるところは、プリント基板５の一方の面（図１においては、図面の上方側）にＭＯＳＦＥＴ（Ｑ１，Ｑ２）を実装し、かつ各ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のそれぞれのソース端子（基準端子）を近接するため各ソース端子同士を向かい合わせて接続した共通接続点を設けた点、さらにプリント基板５の他方の面（図１における図面の下方側）にゲート駆動回路２を配置し、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）の各ソース端子とゲート駆動回路２の基準電位端子１１との間をプリント基板５の両方の面を貫通して電気的に接続するスルーホール３０を用いて最短距離で接続した点にある。
より詳細に本発明の実施例１に係る半導体スイッチング素子の配線方法について図２を参照しながら説明する。この図は、プリント基板５の一方の面（表面５ａと称する）上に二つのＭＯＳＦＥＴ（Ｑ１，Ｑ２）が実装され（図２（ａ））、他方の面（裏面５ｂと称する）上にこれらＭＯＳＦＥＴ（Ｑ１，Ｑ２）を駆動するゲート駆動回路２が実装された様子を示している（図２（ｂ））。
まずプリント基板５の表面５ａ上には、二つのＭＯＳＦＥＴ（Ｑ１，Ｑ２）がそれぞれ備える三本のソース端子８ａ，８ｂを互いに近接するように向きを揃えて実装するためのグラウンドパターン９ａが設けられている。またこの表面５ａ上には、各ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート端子６ａ，６ｂを取り付ける、ゲート信号パターン７ｃ，７ｄが設けられている。尚、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）がそれぞれ備える四本のドレイン端子１０ａ，１０ｂの配線パターンは、ここではその図示を省略している。
【００１２】
一方、プリント基板５の裏面５ｂ上には、グラウンドパターン９ｂが設けられている。このグラウンドパターン９ｂは、ゲート駆動回路２の基準電位端子１１と接続されるとともに、プリント基板５の表面５ａに設けられたグラウンドパターン９ａとプリント基板５をその板厚方向に貫通するスルーホール３０によって最短距離にて電気的に接続される。
また、プリント基板５の裏面５ｂ上には、ゲート駆動回路２からＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート端子に駆動電圧を出力するゲート出力端子２ａ，２ｂを接続するゲート信号パターン７ａ，７ｂが設けられている。これらのゲート信号パターン７ａ，７ｂは、プリント基板５の表面５ａに設けられたゲート信号パターン７ｃ，７ｄとプリント基板５をその板厚方向に貫通するスルーホール３１ａ，３１ｂによってそれぞれ最短距離にて電気的に接続される。
このような特徴ある本発明の半導体スイッチング素子の接続方法は、上述した接続方法をとることによってＭＯＳＦＥＴ（Ｑ１，Ｑ２）の各ソース端子８ａ，８ｂと、ゲート駆動回路２の基準電位端子１１との配線長がプリント基板５の板厚相当という極めて短い距離でこれらの端子を接続することができる。このためゲート駆動回路２の配線パターン（グラウンドパターン９ａ，９ｂ）のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Ｖｓｓを一致させることができる。
【００１３】
また本発明の実施例１に係る半導体スイッチング素子の配線方法は、ゲート駆動回路２からＭＯＳＦＥＴ（Ｑ１，Ｑ２）に至るゲート信号パターン７ａ，７ｂ（裏面５ｂ）とゲート信号パターン７ｃ，７ｄ（表面５ａ）プリント基板５をその板厚方向に貫通するスルーホール３１ａ，３１ｂによって最短距離にて電気的に接続されているので、各ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄのインダクタンスがそれぞれ小さい。このため本発明の実施例１に係る半導体スイッチング素子の配線方法は、ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄに生じる起電力を抑えることができ、ゲート電圧の低下による半導体スイッチング素子の損失増加および半導体スイッチング素子の誤動作を防止することが可能となる。
また実施例１に係る半導体スイッチング素子の配線方法は、主回路電流が流れる経路をプリント基板５の板厚方向としているので、ゲート信号パターン７ａ，７ｂに流れる電流は、いかなる主回路電流の経路とも垂直に交わることになる。つまり主回路電流によって発生する磁界は、プリント基板５に設けられたゲート信号パターン７ａ，７ｂ，７ｃ，７ｄに流れる電流と鎖交することがない。
具体的に図３は、ゲート駆動電流と主回路電流およびこの主回路電流が発生する磁界の位置関係を模式的に表した図である。例えば、Ｘ軸方向に流れる主回路電流Ａ、Ｙ軸方向に流れる主回路電流Ｂに対し、Ｘ軸およびＹ軸に流れるゲート電流（制御電流）は、互いに直交する位置関係にある。このため主回路電流Ａ，Ｂによって生ずる磁界Ｈ１，Ｈ２のいずれもＺ軸方向に流れるゲート駆動電流と鎖交しない。したがって本発明の実施例１に係る半導体スイッチング素子の配線方法は、誘導ノイズによる半導体スイッチング素子の誤動作を防止することができる。
＜実施例２＞
次に本発明の実施例２に係る半導体スイッチング素子の配線方法について図４を参照しながら説明する。この実施例２が上述した実施例１と異なるところは、四つのＭＯＳＦＥＴ（Ｑ１〜Ｑ４）をプリント基板５の一方の面上に配置した点にある。より具体的には、これら四つのＭＯＳＦＥＴ（Ｑ１〜Ｑ４）をそれぞれ十文字状になるようにしてプリント基板５の一方の面（図４では表面５ａとする）に実装する。すなわち四つのＭＯＳＦＥＴ（Ｑ１〜Ｑ４）の各ソース端子（基準端子）は、それぞれ近接して配置されるように向きを揃えて実装するために設けられたグラウンドパターン９ａに接続する。
【００１４】
このグラウンドパターン９ａは、プリント基板５の裏面５ｂ上に設けられたグラウンドパターン９ｂとプリント基板５をその板厚方向に貫通するスルーホール３０によって最短距離にて電気的に接続される。そしてプリント基板５の裏面５ｂ上に設けられたグラウンドパターン９ｂは、ゲート駆動回路２の基準電位端子１１と接続される。
尚、ここではＭＯＳＦＥＴ（Ｑ１，Ｑ３）（またはＭＯＳＦＥＴ（Ｑ２，Ｑ４））のゲート信号は、同一のゲート駆動信号によって駆動されるものとし、ゲート駆動回路２からのゲート信号パターン７ａ（またはゲート信号パターン７ｂ）は、プリント基板の両面をそれぞれ貫通するスルーホール３１ａ，３１ｃ（またはスルーホール３１ｂ，３１ｄ）を介して、それぞれのＭＯＳＦＥＴ（Ｑ１，Ｑ３）（またはＭＯＳＦＥＴ（Ｑ２，Ｑ４））へと接続される。そしてプリント基板５の他方の面（図４では裏面５ｂ）には、ゲート駆動回路２を配置し、各半導体スイッチング素子Ｑ１〜Ｑ４の各ソース端子とゲート駆動回路２の基準電位端子１１とをスルーホール３０にて最短距離にて接続する。
このようにＭＯＳＦＥＴ（半導体スイッチング素子）が複数個ある場合であっても本発明の半導体スイッチング素子の配線方法は、ゲート駆動回路２の基準電位端子１１との配線長がプリント基板５の板厚相当という極めて短い距離でこれらの端子を接続することができゲート駆動回路２の配線パターン（グラウンドパターン９ａ，９ｂ）のインダクタンスは、低減されて主回路グラウンド電位と制御グラウンド電位Ｖｓｓを一致させることができる。
【００１５】
また本発明の実施例２に係る半導体スイッチング素子の配線方法は、ゲート駆動回路２からＭＯＳＦＥＴ（Ｑ１，Ｑ２）に至るゲート信号パターン７ａ，７ｂ（裏面５ｂ）とゲート信号パターン７ｃ，７ｄ（表面５ａ）プリント基板５をその板厚方向に貫通するスルーホール３１ａ，３１ｂによって最短距離にて電気的に接続されているので、各ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄのインダクタンスがそれぞれ小さい。このため本発明の実施例１に係る半導体スイッチング素子の配線方法は、ゲート信号パターン７ａ，７ｂ，７ｃ，７ｄに生じる起電力を抑えることができ、ゲート電圧の低下による半導体スイッチング素子の損失増加および半導体スイッチング素子の誤動作を防止することが可能となる。
尚、本発明の半導体スイッチング素子の配線方法は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもかまわない。例えば上述した実施例は、プッシュプルコンバータにおけるトランスの一次側に接続された半導体スイッチング素子の配線方法について述べたが、例えば図５に示されるトランスの二次側に接続された整流ダイオードＤ１，Ｄ２に替えて半導体スイッチング素子を配置する、いわゆる同期整流回路においても本発明の配線方法が適用できることはいうまでもない。勿論、本発明の半導体スイッチング素子の配線方法は、コンバータに限られることなく、半導体スイッチング素子を用いるインバータ等の電力変換装置に幅広く適用することが可能である。
【００１６】
また上述した本発明の半導体スイッチング素子の配線方法は、プリント基板５の両面に回路パターンを配線する例を示したが、両面基板に限定されず、例えば多層基板にも適用可能である。さらに本発明の半導体スイッチング素子の配線方法は、半導体スイッチング素子に関してはＭＯＳＦＥＴに限られるものではなく、バイポーラトランジスタやＩＧＢＴであって適用できる等の実用上多大なる効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係る半導体スイッチング素子の配線方法を適用したプリント基板における部品の実装状態を示す断面図。
【図２】図１にプリント基板の表面および裏面における実装形態を示す図。
【図３】主回路電流とゲート駆動電流との関係を示す図。
【図４】本発明の実施例２に係る半導体スイッチング素子の配線方法を適用したプリント基板の表面および裏面における実装形態を示す図。
【図５】プッシュプルコンバータの一例を示す回路図。
【図６】従来の半導体スイッチング素子が実装されたプリント基板における実装形態を示す図。
【図７】図６に示す半導体スイッチング素子が実装されたプリント基板の等価回路を示す図。
【符号の説明】
【００１８】
２ ゲート駆動回路
５ プリント基板
８ａ，８ｂ 各ソース端子
１０ａ，１０ｂ ドレイン
３０ スルーホール
Ｑ１，Ｑ２ 半導体スイッチング素子
【特許請求の範囲】
【請求項１】
主端子、基準端子および制御端子を有し、この制御端子と前記基準端子との間に印加する駆動電圧によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、
複数の前記半導体スイッチング素子の前記制御端子と前記基準端子との間にそれぞれ所定の前記駆動電圧を印加する駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続する
ことを特徴とする半導体スイッチング素子の配線方法。
【請求項２】
主端子、基準端子および制御端子を有し、この制御端子から前記基準端子に流入される駆動電流によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、
複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続する
ことを特徴とする半導体スイッチング素子の配線方法。
【請求項１】
主端子、基準端子および制御端子を有し、この制御端子と前記基準端子との間に印加する駆動電圧によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、
複数の前記半導体スイッチング素子の前記制御端子と前記基準端子との間にそれぞれ所定の前記駆動電圧を印加する駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続する
ことを特徴とする半導体スイッチング素子の配線方法。
【請求項２】
主端子、基準端子および制御端子を有し、この制御端子から前記基準端子に流入される駆動電流によって前記主端子と前記基準端子との間の導通または遮断が制御される複数の半導体スイッチング素子と、
複数の前記半導体スイッチング素子の前記各制御端子から前記各基準端子にそれぞれ駆動電流を流入させる駆動素子と、
複数の前記半導体スイッチング素子がそれぞれ有する各基準端子を相互に接続し、前記駆動素子と共に所定の配線基板に実装される半導体スイッチング素子の配線方法であって、
複数の前記半導体スイッチング素子は、前記配線基板の一方の面上に設けられた共通接続点に各基準端子を近接して接続し、
前記駆動素子は、前記共通接続点から前記配線基板の他方の面に最短距離にて貫通する貫通配線を介して該駆動素子の基準電圧端子と接続する
ことを特徴とする半導体スイッチング素子の配線方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１７７０４０（Ｐ２００９−１７７０４０Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００８−１５７６２（Ｐ２００８−１５７６２）
【出願日】平成２０年１月２８日（２００８．１．２８）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２０年１月２８日（２００８．１．２８）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
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