半導体メモリ装置およびその駆動方法
【課題】従来のＤＲＡＭでは、ビット線をキャパシタとセルトランジスタの間に形成するため、構造が複雑であったり、回路の特性を犠牲にしたりする必要があり、集積化の面で大きな障害となっている。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極をセルトランジスタのドレインに接続する。また、セルトランジスタのソースは、ソース線に接続される。この結果、例えば、スタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線は、半導体基板上に形成された不純物領域や、ワード線に平行な配線を用いることができるので、構造が単純となる。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極をセルトランジスタのドレインに接続する。また、セルトランジスタのソースは、ソース線に接続される。この結果、例えば、スタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線は、半導体基板上に形成された不純物領域や、ワード線に平行な配線を用いることができるので、構造が単純となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
１つのトランジスタと１つのキャパシタを用いてメモリセルを形成するＤＲＡＭは、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルのキャパシタに電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデータを読み出す（特許文献１乃至６および非特許文献１参照）。
【０００３】
ＤＲＡＭは、そのビット線とメモリセルの配置方式によりフォールデッドビット線型とオープンビット線型に分類される。フォールデッドビット線型では、１つのメモリセルの面積（セル面積）の最小値が８Ｆ２（ＦはＦｅａｔｕｒｅ Ｓｉｚｅ）であるのに対し、オープンビット線型ではプレーナ型のトランジスタを用いた場合には６Ｆ２、垂直型のトランジスタを用いた場合には４Ｆ２まで縮小できるとされる。したがって、集積度の向上のために、オープンビット線型が採用されている。
【０００４】
図２（Ａ）に従来のＤＲＡＭのメモリセルの回路図を示す。メモリセル２０１は、セルトランジスタ２０２、キャパシタ２０３を有し、セルトランジスタ２０２のゲートはワード線２０４ａに接続する。また、セルトランジスタ２０２のドレインはビット線２０５に、ソースはキャパシタ２０３の第１の電極（キャパシタ電極）に接続し、キャパシタ２０３の第２の電極はソース線２０６に接続する。
【０００５】
同じようなメモリセルがマトリクス状に形成され、メモリセル２０１に隣接するメモリセルのセルトランジスタのゲートはワード線２０４ａに隣接するワード線２０４ｂに接続する。ワード線２０４ａおよびワード線２０４ｂとビット線２０５は交差する。
【０００６】
メモリセル２０１にデータを書き込むには、ワード線２０４ａの電位を制御して、セルトランジスタ２０２をオンとし、ビット線２０５の電位をデータに応じた値とすることにより、キャパシタ２０３を充電する。その後、ワード線２０４ａの電位を制御して、セルトランジスタ２０２をオフとする。このとき、セルトランジスタ２０２のソースとキャパシタ２０３の第１の電極の接続点（ストレージノードＳＮ）の電位はデータに応じた値となる。
【０００７】
また、メモリセル２０１からデータを読み出すには、ワード線２０４ａの電位を制御して、セルトランジスタ２０２をオンとし、キャパシタ２０３に蓄積されていた電荷を、フローティング状態のビット線２０５に開放する。この際、ビット線２０５の電位がキャパシタ２０３に蓄積されていた電荷に応じて変動する。この変動を増幅することによりデータを読み出せる。
【０００８】
読み出し時のエラーを防ぐために、キャパシタ２０３の容量をセルトランジスタ２０２のゲート容量よりも十分に大きくすることが求められる。読み出し時には、ビット線２０５はフローティング状態となっているが、この状態でセルトランジスタ２０２をオンとするとセルトランジスタ２０２のゲート容量を介して、ワード線２０４ａとビット線２０５が容量結合し、ビット線２０５の電位が変動する。
【０００９】
この電位の変動は、キャパシタ２０３の容量がセルトランジスタ２０２のゲート容量に比較して小さい場合に顕著で、特に、キャパシタ２０３の容量がセルトランジスタ２０２のゲート容量の１０倍以下の場合では、データの読み出しのマージンが小さくなり、エラーの原因となる。
【００１０】
図２（Ｂ）は、スタック型キャパシタを有するＤＲＡＭの断面を示す。ＤＲＡＭは、基板２１１表面に設けられた素子分離領域２１２、不純物領域２１３ａ乃至不純物領域２１３ｃ、ワード線２０４ａ、ワード線２０４ｂ、ビット線２０５、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂ、ソース線２０６（セルプレートとも言う）を有する。なお、ワード線２０４ａ／ワード線２０４ｂとソース線２０６の間には層間絶縁物２１６を設ける。
【００１１】
ビット線２０５、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂと不純物領域２１３ｂ、不純物領域２１３ａ、不純物領域２１３ｃとは、それぞれ、接続電極２１４ｂ、接続電極２１４ａ、接続電極２１４ｃを介して接続する。また、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂはソース線２０６との間でスタック型キャパシタを形成する。
【００１２】
図２（Ａ）に示す回路を採用すると、キャパシタ２０３とビット線２０５をともにワード線２０４ａおよびワード線２０４ｂの上方（基板と逆方向）に設ける必要があり、かつ、ビット線２０５はワード線２０４ａおよびワード線２０４ｂと交差する必要がある。一方、ビット線２０５はキャパシタとぶつからないように配置されなければならない。
【００１３】
そのため、オープンビット線型の構造を有する場合には、ビット線は、特許文献３に記載されているように、スタック型キャパシタに接続する接続電極２１４ａや接続電極２１４ｃの間を縫うように設ける必要がある。
【００１４】
それでも、フォールデッドビット線型では、セル面積が大きいため、ビット線の配置は容易であったが、オープンビット線型の構造を有する場合には、セル面積が小さい分、ビット線を配置するためのキャパシタとキャパシタとの間隔も１Ｆまで狭まり、通常の回路配置法ではビット線の配置が困難である。
【００１５】
例えば、プレーナ型トランジスタを用いる場合では、ビット線と素子形成領域のなす角度約２９°というような設定しにくい角度で配置することが求められる。それでも、セル面積は理想的な下限の６Ｆ２ではなく、６．２Ｆ２程度までしか縮小できていない。
【００１６】
また、垂直型のトランジスタを用いる場合には、ビット線を基板に埋め込む（すなわち、基板に形成した不純物領域やその上に形成されたシリサイド等をビット線に使用する）が、このようにして形成されたビット線は抵抗が高いため信号遅延や発熱が問題となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第５４３０６７２号明細書
【特許文献２】米国特許第５６１０８６８号明細書
【特許文献３】米国特許第５８０２０００号明細書
【特許文献４】米国特許第５７６４５６２号明細書
【特許文献５】米国特許第５３５３２５５号明細書
【特許文献６】米国特許第５４９５４４０号明細書
【非特許文献】
【００１８】
【非特許文献１】ｈｔｔｐ：／／ｔｅｃｈｏｎ．ｎｉｋｋｅｉｂｐ．ｃｏ．ｊｐ／ａｒｔｉｃｌｅ／ＨＯＮＳＨＩ／２００７１２１９／１４４３９９／
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の一態様は、従来よりも構造が単純なＤＲＡＭその他の半導体装置とそのための駆動方法を提供することを課題とする。また、本発明の一態様は、従来よりも集積度を高めることのできるＤＲＡＭその他の半導体装置とそのための駆動方法を提供することを課題とする。また、本発明の一態様は、従来よりも作製工程の過程の少ないＤＲＡＭその他の半導体装置とそのための駆動方法を提供することを課題とする。
【００２０】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはその駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００２１】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２２】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００２３】
本発明の一態様は、１以上のビット線と１以上のワード線と１以上のメモリセルを有する半導体メモリ装置であって、各メモリセルは、１以上のセルトランジスタと１以上のスタック型のキャパシタを有し、各メモリセルのセルトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一とキャパシタの一の電極の一とソース線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置である。
【００２４】
また、本発明の一態様は、１以上のビット線と１以上のワード線と１以上のメモリセルを有する半導体メモリ装置であって、各メモリセルは、１以上のセルトランジスタと１以上のスタック型のキャパシタを有し、各メモリセルのセルトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一、キャパシタの一の電極の一、ソース線に接続し、キャパシタの一の電極の他はビット線の一に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置である。
【００２５】
上記において、ソース線はワード線と平行に形成されていてもよい。その際、ソース線はビット線に平行な配線と接続してもよい。また、上記において、１つのビット線に接続するメモリセル数は２０乃至１０００としてもよい。
【００２６】
上記において、メモリセルのキャパシタの容量は、セルトランジスタのゲート容量の１倍乃至１０倍としてもよい。その際には、セルトランジスタのオフ抵抗は１×１０１８Ω以上とすることが好ましい。
【００２７】
また、本発明の一態様は、上記の半導体メモリ装置において、ソース線の電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法である。
【００２８】
また、本発明の一態様は、上記の半導体メモリ装置において、一のデータの書き込み直後と他のデータの書き込み直後とでセルトランジスタの一のドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法である。
【発明の効果】
【００２９】
本発明の一態様の半導体メモリ装置の例とその駆動方法を説明することにより本発明の効果を説明する。なお、本発明の効果は、実施の形態でより詳細に説明される。
【００３０】
本発明の一態様の半導体メモリ装置のメモリセルの回路図の一例は、図１（Ａ）に示される。すなわち、メモリセル１０１は、１つのセルトランジスタ１０２と１つのキャパシタ１０３とを有し、セルトランジスタ１０２のゲートはワード線１０４ａに接続し、セルトランジスタのソースはソース線１０６に接続する。また、キャパシタ１０３の第１の電極はセルトランジスタ１０２のドレインと接続する。このノードをストレージノードＳＮという。また、キャパシタ１０３の第２の電極はビット線１０５と接続する。
【００３１】
メモリセル１０１に隣接するメモリセルも同様な構造を有し、そのセルトランジスタのゲートはワード線１０４ａに隣接するワード線１０４ｂに接続する。また、図１（Ａ）では、ソース線１０６がビット線１０５と平行に配置されているが、それに限らず、回路配置の都合でワード線１０４ａに平行に配置してもよい。
【００３２】
実際のメモリセルにおいては、キャパシタ１０３以外に寄生容量が存在する。このうち本発明で重要なものは、図１（Ｂ）に示すように、ビット線１０５に接続する第１の寄生容量１０７と、ストレージノードＳＮに接続する第２の寄生容量１０８である。キャパシタ１０３、第１の寄生容量１０７、第２の寄生容量１０８の容量をそれぞれＣ１、Ｃ２、Ｃ３とする。これらの詳細について以下に検討する。
【００３３】
図３は、ビット線１０５に複数のメモリセルが接続している状態を示す。図３ではトランジスタがオンであるときには、トランジスタの記号に○印を重ねて表記し、オフであるときには×印を重ねて表記する。セルトランジスタがオンであるメモリセルでは、第２の寄生容量は回路に現れない。
【００３４】
一方、その他のメモリセルでは、セルトランジスタはオフであるので、キャパシタと第２の寄生容量の直列の寄生容量が回路上に現れる。１つのメモリセルでは、その合成容量がＣ１＊Ｃ３／（Ｃ１＋Ｃ３）である。Ｃ３＜＜Ｃ１であれば、この合成容量はＣ３と近似できる。
【００３５】
キャパシタの構造にもよるが、スタック型キャパシタの場合、第２の寄生容量の大きな要因はキャパシタ１０３間に生じる容量である。そして、キャパシタが高くなると、対向する面積も比例して大きくなるので、一般に、第２の寄生容量の容量Ｃ３はキャパシタ１０３の容量Ｃ１に比例する。通常、隣接するキャパシタ１０３間に生じる容量はキャパシタ１０３の容量Ｃ１の１％乃至１０％である。
【００３６】
なお、上記の合成容量を１つのビット線で総計するとその影響を無視できない場合もある。１つのビット線にｎ個のメモリセルが接続しているとすれば、ビット線１０５に現れる容量は、第１の寄生容量を含めて
Ｃ４＝Ｃ２＋（ｎ−１）＊Ｃ１＊Ｃ３／（Ｃ１＋Ｃ３）（式１）
である。例えば、ｎ＝１０００、Ｃ１がＣ３の５０倍である場合には、この式の第２項は、Ｃ１の約２０倍となるので、十分な考慮が必要である。これは、データの読み出しの際のビット線電位の変動に関わるからである。
【００３７】
従来のＤＲＡＭの場合と同様に、本発明の一態様の半導体メモリ装置においても、データの読み出しはビット線の電位の変動を利用する。そして、その変動は、上記の容量Ｃ１と容量Ｃ４の比率Ｃ１／Ｃ４が大きいほど大きくなる。一般に、比率Ｃ１／Ｃ４が１／１０より小さくなると、読み出し時にエラーが発生する。
【００３８】
本発明の一態様では、容量Ｃ１と容量Ｃ３の比率Ｃ１／Ｃ３によって１つのビット線に接続できるメモリセルの数の上限を設定できる。例えば、比率Ｃ１／Ｃ３が５０であれば、式１の第２項は
１／５１＊（ｎ−１）＊Ｃ１（式２）
である。式２がＣ１の１０倍以下であることが必要であるので、ｎは５１１以下であることが最低限求められる。Ｃ２の値によってはｎはより小さくなる。
【００３９】
次に、図４を用いて図１（Ｂ）の回路構成を有するメモリセル１０１の書き込み方法、読み出し方法の例について簡単に説明する。なお、理解を容易にするため、以下では電位等について具体的な数値を例示するが本発明はそれらに限定されるものではない。
【００４０】
ここでは、データ”１”のときには、ビット線１０５の電位を＋１Ｖ、データ”０”のときには、０Ｖとする。また、セルトランジスタ１０２のソース（ソース線１０６に接続している）の電位は＋１Ｖに固定されているものとする。
【００４１】
第１の寄生容量１０７の容量Ｃ２と第２の寄生容量１０８のＣ３の合成容量Ｃ４は、キャパシタ１０３の容量Ｃ１の４倍であるとする。なお、メモリセル１０１の第２の寄生容量１０８の容量Ｃ３は、キャパシタ１０３の容量Ｃ１に比べて十分に小さいとする。そのため、ストレージノードＳＮの変動にほとんど関与しないので、ここでは表示しない。
【００４２】
最初に、ワード線１０４ａの電位を制御して、セルトランジスタ１０２をオンとする。また、ビット線１０５の電位を０Ｖとする。ストレージノードＳＮの電位は＋１Ｖである。キャパシタ１０３の電極間に電位差が生じるため、キャパシタ１０３の第１の電極には、それに応じた電荷が保持される（図４（Ａ）参照）。
【００４３】
その後、ワード線１０４ａの電位を制御して、セルトランジスタ１０２をオフとする。キャパシタ１０３の第１の電極に保持されていた電荷はストレージノードＳＮに保持される。以上により書き込みが終了する。この状態でたとえば、ビット線１０５の電位を０Ｖから＋１Ｖに１Ｖだけ上昇させると、キャパシタ１０３を介して容量結合するため、ストレージノードＳＮの電位は１Ｖだけ上昇して＋２Ｖとなる（図４（Ｂ）参照）。
【００４４】
同様に、ビット線１０５の電位が＋０．５Ｖ（すなわち、書き込み時のビット線の電位より０．５Ｖ高い電位）とすると、ストレージノードＳＮの電位は＋１．５Ｖとなる（図４（Ｃ）参照）。
【００４５】
その後、ビット線１０５をフローティングとする。さらに、ワード線１０４ａの電位を制御して、セルトランジスタ１０２をオンとすると、ストレージノードＳＮの電位は＋１．５Ｖから＋１Ｖに低下する。すると、キャパシタ１０３を介して容量結合しているビット線１０５の電位も＋０．５Ｖから変動する。
【００４６】
この場合、ビット線１０５には、第１の寄生容量１０７の容量Ｃ２と第２の寄生容量１０８の容量Ｃ３の合成容量Ｃ４も接続しているため、ストレージノードＳＮの電位変動の一部がビット線１０５の電位変動となる。容量Ｃ４がキャパシタ１０３の容量Ｃ１の４倍であることから、ビット線１０５の電位は、０．１Ｖ低下して、＋０．４Ｖとなる。この電位の変動を増幅してデータを読み出せる。
【００４７】
以上は、データ”０”の書き込みと、その読み出しの場合であるが、データ”１”の書き込みと読み出しであっても同様におこなうことができる。すなわち、従来のＤＲＡＭと同様に読み出しや書き込みをおこなうことができる。また、以上では、メモリセル１０１の第２の寄生容量１０８を無視したが、容量Ｃ３がキャパシタ１０３の容量Ｃ１の１０％以下であれば、書き込み、読み出しにおいて何ら問題を生じない。
【００４８】
また、例えば、読み出しの際に、ビット線１０５がフローティングになるが、その状態において、セルトランジスタ１０２をオンとしても、ビット線１０５のノードとセルトランジスタ１０２のドレインとは間にキャパシタ１０３が介在し、また、ストレージノードＳＮは定電位に固定されているため、読み出し時にビット線１０５の電位がワード線１０４ａの電位の影響を受けることは原理的にはあり得ない。そのため、読み出し時のエラーが低減できる。
【００４９】
特に、キャパシタ１０３の容量Ｃ１が、セルトランジスタ１０２のゲート容量の１倍乃至１０倍というような容量の場合には、従来のＤＲＡＭでは得られない読み出し精度を実現できる。キャパシタ１０３の容量を小さくすることは、書き込み時間を短縮する上で効果がある。
【００５０】
なお、キャパシタ１０３（あるいはストレージノードＳＮ）に蓄積された電荷が放出し終わるまでの時間は容量に比例し、セルトランジスタ１０２のオフ抵抗に比例する。したがって、キャパシタ１０３の容量が小さな場合には、セルトランジスタ１０２のオフ抵抗をそれに応じて高くし、好ましくは１×１０１８Ω以上とすることが好ましい。例えば、オフ抵抗を１×１０２４Ω、キャパシタ１０３の容量Ｃ１を１ｆＦとすると１年以上、データを書き換える必要がない。
【００５１】
なお、例えば、スタック型キャパシタを採用する場合、本発明の一態様では、従来のＤＲＡＭのメモリセルのソース線（例えば、図２のソース線２０６）に相当する配線をビット線として採用することができる。該当する配線はワード線のはるか上方にあるので、これをワード線と交差するように配置することは容易である。
【００５２】
また、本発明の一態様では、従来のＤＲＡＭのメモリセルのビット線（例えば、図２のビット線２０５）をソース線として採用することができる。しかし、上記の説明でも明らかなように、本発明の一態様では、ソース線の電位は、ワード線やビット線と何ら同期する必要は無いので、ソース線はワード線やビット線と交差することが求められるわけではない。そのためソース線の配置は自由となる。たとえば、ソース線をワード線に平行に配置することも可能である。そのため、回路設計の自由度が向上し、より集積化が可能である。
【００５３】
なお、ソース線をワード線に平行に配置する場合には、ソース線の電位をワード線の電位と同期させること、ワード線の電位に応じて、ソース線の電位を変動させることがあってもよい。
【００５４】
なお、ソース線の電位の変動が極めて小さいのであれば、ソース線の単位長さあたりの抵抗はビット線やワード線のより高くても差し支えない。例えば、ソース線の電位を固定するのであれば、上記の駆動方法から明らかなように、ソース線を移動する電荷は、主としてメモリセルのストレージノードに保持される電荷である。これに対し、ビット線を移動する電荷はメモリセルのストレージノードに保持される電荷に加えて、ビット線の寄生容量に蓄積される電荷も加わり、前者の数倍乃至１０倍となる。
【００５５】
そのため、ソース線にはタングステンのように比較的、抵抗率の高い材料を用いることもできる。また、一定の長さごとに、電位を供給する配線と接続してもよい。ここで用いる電位を供給する配線はビット線と平行であると、集積度を上げることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体メモリ装置の例を示す回路図である。
【図２】従来の半導体メモリ装置（ＤＲＡＭ）の例を示す図である。
【図３】本発明の半導体メモリ装置の例を説明する回路図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の例を説明する図である。
【図６】本発明の半導体メモリ装置の例を説明する図である。
【図７】本発明の半導体メモリ装置の例を説明する図である。
【図８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図９】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１０】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１１】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１２】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１３】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１４】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１５】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１６】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１７】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１９】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図２０】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図２１】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図２２】本発明の半導体メモリ装置の作製工程の例を示す図である。
【発明を実施するための形態】
【００５７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００５８】
（実施の形態１）
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図５を用いて説明する。図５（Ａ）は半導体メモリ装置の一断面である。半導体メモリ装置は基板１１１表面に設けられた素子分離領域１１２、不純物領域１１３ａ乃至不純物領域１１３ｃ、ワード線１０４ａ、ワード線１０４ｂ、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂ、ビット線１０５、ソース線１０６を有する。なお、ビット線１０５はワード線１０４ａおよびワード線１０４ｂと交差するように形成する。また、ワード線１０４ａ／ワード線１０４ｂとビット線１０５の間には層間絶縁物１１６を設ける。
【００５９】
キャパシタ電極１１５ａと不純物領域１１３ａ、ソース線１０６と不純物領域１１３ｂ、キャパシタ電極１１５ｂと不純物領域１１３ｃは、それぞれ、接続電極１１４ａ、接続電極１１４ｂ、接続電極１１４ｃを介して接続する。また、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂはビット線１０５との間でスタック型キャパシタを形成する。また、不純物領域１１３ｂは、接続電極１１４ｂを介して、ソース線１０６と接続する。ソース線１０６はワード線１０４ａ、ワード線１０４ｂと平行して設けるとよい。
【００６０】
図２（Ｂ）と図５（Ａ）を比較すれば明らかであるが、従来のＤＲＡＭで必要とされていたビット線２０５を設ける必要がないため、構造が単純化され、また、その結果、歩留まりや生産性が向上する。また、ビット線１０５はワード線１０４ａ、ワード線１０４ｂのはるか上方にあり、ビット線１０５と１０４ａ、ワード線１０４ｂ（あるいはソース線１０６）との寄生容量を低減することができる。
【００６１】
図２に示すＤＲＡＭではワード線２０４ａ、ワード線２０４ｂと交差し、かつ、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂの下にある配線（ビット線２０５）を配置するため、接続電極２１４ａ、接続電極２１４ｂ、接続電極２１４ｃを高く設ける（すなわち、アスペクト比を高める）必要がある。
【００６２】
しかしながら、図５に示す半導体メモリ装置では、ワード線１０４ａ、ワード線１０４ｂと交差し、かつ、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂの下にある配線が存在しないため、接続電極１１４ａ、接続電極１１４ｂ、接続電極１１４ｃをより低く設けることができ（すなわち、アスペクト比を低下させることができ）、歩留まりが向上する。
【００６３】
なお、図２に示すＤＲＡＭのビット線２０５に相当する配線層には、ワード線１０４ａ、ワード線１０４ｂに平行に配置されたソース線１０６が設けられる。これらの要因により、本実施の形態の半導体メモリ装置のセル面積は最小で６Ｆ２とできる。
【００６４】
図５（Ａ）に示される半導体メモリ装置を、図５（Ａ）の一点鎖線Ａ−Ｂで切断した断面の模式図を図５（Ｂ）に示す。メモリセル１０１は不純物領域１１３ａを有し、接続電極１１４ａが設けられる。また、不純物領域１１３ａと不純物領域１１３ｂの間にはワード線１０４ａが設けられる。
【００６５】
なお、メモリセル１０１に隣接するメモリセルは不純物領域１１３ｃを有し、接続電極１１４ｃが設けられ、不純物領域１１３ｂと不純物領域１１３ｃの間にはワード線１０４ｂが設けられる。さらに、ワード線１０４ａとワード線１０４ｂの間には、不純物領域１１３ｂに接続するソース線１０６が設けられる。
【００６６】
なお、ソース線１０６は上述のようにビット線に比べると抵抗が低くてもよい。配線の抵抗が低いと、その電位を安定させる時間が短縮でき、書き込みや読み出しの操作を高速化できる。ソース線１０６の抵抗を十分に低くするためには、例えば、図６に示すような回路構成を採用するとよい。
【００６７】
図６はワード線１０４＿１乃至ワード線１０４＿４とビット線１０５＿１乃至ビット線１０５＿６、およびワード線に平行に設けられたソース線１０６＿１／２およびソース線１０６＿３／４を有する半導体メモリ装置の回路図である。
【００６８】
この回路において、ビット線に平行な電位供給配線１０９＿１および電位供給配線１０９＿２を設ける。図６に示すように、ここでは、ビット線４本に１本の比率で設けるが、その比率はこれに限られない。電位供給配線１０９＿１および電位供給配線１０９＿２は、単位長さあたりの抵抗がビット線と同程度あるいはそれ以下であることが好ましい。
【００６９】
そして、電位供給配線１０９＿１および電位供給配線１０９＿２は、ソース線１０６＿１／２およびソース線１０６＿３／４と接続し、適切な固定電位に保たれる。その結果、ソース線１０６＿１／２およびソース線１０６＿３／４の電位を速やかに安定させることができる。
【００７０】
（実施の形態２）
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図７を用いて説明する。図７（Ａ）は半導体メモリ装置の一断面である。半導体メモリ装置は基板１１１表面に設けられた素子分離領域１１２、不純物領域１１３ａ乃至不純物領域１１３ｃ、ワード線１０４ａ、ワード線１０４ｂ、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂ、ビット線１０５を有する。なお、ビット線１０５はワード線１０４ａおよびワード線１０４ｂと交差するように形成する。また、ワード線１０４ａ／ワード線１０４ｂとビット線１０５の間には層間絶縁物１１６を設ける。
【００７１】
キャパシタ電極１１５ａと不純物領域１１３ａ、キャパシタ電極１１５ｂと不純物領域１１３ｃは、それぞれ、接続電極１１４ａ、接続電極１１４ｃを介して接続する。また、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂはビット線１０５との間でスタック型キャパシタを形成する。また、不純物領域１１３ｂはソース線としても機能する。
【００７２】
図２（Ｂ）と図７（Ａ）を比較すれば明らかであるが、従来のＤＲＡＭで必要とされていたビット線２０５および接続電極２１４ｂを設ける必要がないため、構造が単純化され、また、その結果、作製工程も少なくなり、生産性が向上する。また、本実施の形態の半導体メモリ装置のセル面積は最小で６Ｆ２とできる。
【００７３】
本実施の形態の半導体メモリ装置は図５に示す半導体メモリ装置のソース線１０６を取り払い、構造を単純化したものである。特に、ワード線１０４ａとワード線１０４ｂの間のソース線１０６がなくなったため、ワード線１０４ａおよびワード線１０４ｂの寄生容量が減少する。
【００７４】
図７（Ａ）に示される半導体メモリ装置を、図７（Ａ）の一点鎖線Ａ−Ｂで切断した断面の模式図を図７（Ｂ）に示す。メモリセル１０１は不純物領域１１３ａを有し、接続電極１１４ａが設けられる。また、不純物領域１１３ａと不純物領域１１３ｂの間にはワード線１０４ａが設けられる。
【００７５】
なお、メモリセル１０１に隣接するメモリセルは不純物領域１１３ｃを有し、接続電極１１４ｃが設けられ、不純物領域１１３ｂと不純物領域１１３ｃの間にはワード線１０４ｂが設けられる。不純物領域１１３ｂはワード線１０４ａおよびワード線１０４ｂと平行な方向に延在する。
【００７６】
不純物領域１１３ｂをソース線として用いるため、より抵抗が低いほうが好ましい。そのために、不純物領域１１３ｂの表面には、公知のサリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）技術を用いてシリサイドを形成するとよい。
【００７７】
また、図６で示したビット線と平行に形成される電位供給配線と一定間隔で接続する構造としてもよい。なお、本実施の形態で示す構造を実施の形態１で示す構造と組み合わせてもよく、その場合には、ソース線１０６（あるいはそれに相当する配線）の抵抗をより低減できる。
【００７８】
（実施の形態３）
本実施の形態では、縦チャネル型トランジスタを用いて、セル面積を４Ｆ２（Ｆは最小加工寸法）とした半導体メモリ装置の作製について、図８乃至図１２を用いて概略を説明する。なお、図８（Ａ）は４つのメモリセルとその周辺を上方より見た様子を、図８（Ｂ）は図８（Ａ）の一点鎖線Ｃ−Ｄでの断面を、図８（Ｃ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示す。また、図８（Ｄ）は、周辺回路部のトランジスタの断面を示す。図９乃至図１１においても同様である。また、図１２（Ａ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示し、図１２（Ｂ）は図８（Ａ）の一点鎖線Ｃ−Ｄでの断面を示し、図１２（Ｃ）は周辺回路部のトランジスタの断面を示す。
【００７９】
＜図８＞
シリコン等の半導体よりなる基板３０１の表面に素子分離領域３０２を形成する。この後、基板３０１を深くエッチングする必要から、素子分離領域３０２は、通常の半導体装置の場合よりも深く形成することが求められる。さらに、マスク３０３を形成する。
【００８０】
＜図９＞
基板３０１および素子分離領域３０２をエッチングする。この結果、マスク３０３で覆われていた部分はピラー３０４となる。なお、このエッチング工程では、基板３０１および素子分離領域３０２のエッチングレートが異なるため、図に示すように、その境界付近では段差が生じることがある。
【００８１】
＜図１０＞
ゲート絶縁物３０５を形成し、周辺回路部にゲート配線３０６を形成し（図１０（Ｄ）参照）、ドーピングをおこなう。この結果、メモリセルにおいて、ピラー３０４の頂上部に上部不純物領域３０７ａが、ピラー３０４以外の部分に下部不純物領域３０７ｂが、周辺回路部に周辺回路不純物領域３０７ｃが形成される。
【００８２】
＜図１１＞
ワード線として機能する第１配線３０８を形成する。図では第１配線３０８を素子分離領域３０２（すなわち、下部不純物領域３０７ｂ）と交差するように設けるが、その他の方向に設けてもよい。例えば、素子分離領域３０２と平行に設けてもよい。
【００８３】
＜図１２＞
層間絶縁物３１１中あるいはその上に接続電極３０９、キャパシタ３１０、第２配線３１２ａ、第２配線３１２ｂ等を形成する。第２配線３１２ｂは周辺回路部の配線となる。第２配線３１２ａは、第１配線３０８と交差するように形成するとビット線として機能させることができる。その際には、下部不純物領域３０７ｂをソース線として機能させればよい。
【００８４】
本実施の形態では、ソース線として機能する下部不純物領域３０７ｂがビット線として機能する第２配線３１２ａと平行に配置される。そのため、理想的には、特許文献２に記載されているように、第２配線３１２ａの電位にあわせて、下部不純物領域３０７ｂの電位を変動させることもできる。しかしながら、下部不純物領域３０７ｂは線幅も十分でなく、抵抗率も金属材料に比較すると高いため、現実的にはそのような駆動方法は実現できない。
【００８５】
（実施の形態４）
本実施の形態では、半導体メモリ装置の作製について、図１３乃至図１７を用いて概略を説明する。なお、図１３（Ａ）は４つのメモリセルとその周辺を上方より見た様子を、図１３（Ｂ）は図１３（Ａ）の一点鎖線Ｃ−Ｄでの断面を、図１３（Ｃ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示す。また、図１３（Ｄ）は、周辺回路部のトランジスタの断面を示す。図１４乃至図１６においても同様である。また、図１７（Ａ）は図１３（Ａ）の一点鎖線Ａ−Ｂでの断面を示し、図１７（Ｂ）は図１３（Ａ）の一点鎖線Ｃ−Ｄでの断面を示し、図１７（Ｃ）は周辺回路部のトランジスタの断面を示す。
【００８６】
＜図１３＞
シリコン等の半導体よりなる基板３０１の表面に素子分離領域３０２を形成する。素子分離領域３０２は本実施の形態では、通常の半導体装置の場合と同程度の深さに形成すればよい。また、メモリセル領域には形成しなくてもよい。さらに、マスク３０３を形成する。マスク３０３は周辺回路部のほとんどの部分を覆うように形成するとよい。
【００８７】
＜図１４＞
基板３０１をエッチングする。この結果、メモリセル領域のマスク３０３で覆われていた部分はピラー３０４となる。なお、メモリセル領域には素子分離領域３０２はなく、また周辺回路部はマスク３０３で覆われているためエッチングされないので、実施の形態３のような段差が生じにくい。このため、絶縁膜（特にゲート絶縁物）の絶縁不良を防ぐことができる。
【００８８】
＜図１５＞
ゲート絶縁物３０５を形成した後、第１配線３０８ａおよび第１配線３０８ｂを形成する。これらは同一材料で同一工程で形成するとよい。第１配線３０８ａはワード線として機能し、第１配線３０８ｂは周辺回路部のゲート配線として機能する。実施の形態３と異なり、周辺回路部のゲート配線とワード線を同時に形成できるので作製工程が少なくなる。
【００８９】
＜図１６＞
ドーピングをおこなう。この結果、メモリセルにおいて、ピラー３０４の頂上部に上部不純物領域３０７ａが、ピラー３０４以外の部分に下部不純物領域３０７ｂが、周辺回路部に周辺回路不純物領域３０７ｃが形成される。下部不純物領域３０７ｂはソース線として用いることができる。なお、図から明らかなように、ソース線（下部不純物領域３０７ｂ）はワード線（第１配線３０８ａ）と平行に形成される。
【００９０】
実施の形態３の下部不純物領域は、ピラーの部分で幅が狭められている部分があったが、本実施の形態の下部不純物領域３０７ｂは幅が一定であり、ソース線として使用した場合の抵抗を下げることができる。
【００９１】
これらの不純物領域のうち、下部不純物領域３０７ｂおよび周辺回路不純物領域３０７ｃは、第１配線３０８ａおよび第１配線３０８ｂによって自己整合的に形成できる。そのため、実施の形態３よりも第１配線と下部不純物領域の重なりが小さくなる。第１配線がトランジスタのゲートであるので、トランジスタのチャネルを長くすることができ、短チャネル効果を抑制して、トランジスタの特性を向上させることができる。
【００９２】
＜図１７＞
層間絶縁物３１１中あるいはその上に接続電極３０９、キャパシタ３１０、第２配線３１２ａ、第２配線３１２ｂ等を形成する。第２配線３１２ｂは周辺回路部の配線となる。第２配線３１２ａは、第１配線３０８ａと交差するように形成し、ビット線として機能させる。
【００９３】
（実施の形態５）
本実施の形態では、半導体メモリ装置の作製について、図１８乃至図２２を用いて概略を説明する。なお、図１８（Ａ）は４つのメモリセルとその周辺を上方より見た様子を、図１８（Ｂ）は図１８（Ａ）の一点鎖線Ｃ−Ｄでの断面を、図１８（Ｃ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示す。また、図１８（Ｄ）は、周辺回路部のトランジスタの断面を示す。図１９乃至図２１においても同様である。また、図２２（Ａ）は図１８（Ａ）の一点鎖線Ａ−Ｂでの断面を示し、図２２（Ｂ）は図１８（Ａ）の一点鎖線Ｃ−Ｄでの断面を示し、図２２（Ｃ）は周辺回路部のトランジスタの断面を示す。
【００９４】
＜図１８＞
シリコン等の半導体よりなる基板３０１の表面に素子分離領域３０２を形成する。素子分離領域３０２は本実施の形態では、通常の半導体装置の場合と同程度の深さに形成すればよい。また、メモリセル領域には形成しなくてもよい。さらに、マスク３０３を形成する。マスク３０３は周辺回路部のほとんどの部分を覆うように形成するとよい。
【００９５】
＜図１９＞
基板３０１および素子分離領域３０２をエッチングする。この結果、メモリセル領域のマスク３０３で覆われていた部分はピラー３０４となる。なお、メモリセル領域には素子分離領域３０２はなく、また周辺回路部はマスク３０３で覆われているためエッチングされないので、実施の形態３のような段差が生じにくい。
【００９６】
＜図２０＞
ゲート絶縁物３０５と周辺回路部にゲート配線３０６を形成した後、ドーピングをおこなう。この結果、メモリセルにおいて、ピラー３０４の頂上部に上部不純物領域３０７ａが、ピラー３０４以外の部分に下部不純物領域３０７ｂが、周辺回路部に周辺回路不純物領域３０７ｃが形成される。下部不純物領域３０７ｂはソース線として用いることができる。実施の形態３あるいは実施の形態４と異なり、本実施の形態の下部不純物領域３０７ｂは縦横に広がっているため十分に抵抗が低い。
【００９７】
＜図２１＞
ワード線として機能する第１配線３０８を形成する。
【００９８】
＜図２２＞
層間絶縁物３１１中あるいはその上に接続電極３０９、キャパシタ３１０、第２配線３１２ａ、第２配線３１２ｂ等を形成する。第２配線３１２ｂは周辺回路部の配線となる。
第２配線３１２ａは、第１配線３０８ａと交差するように形成し、ビット線として機能させる。
【符号の説明】
【００９９】
１０１ メモリセル
１０２ セルトランジスタ
１０３ キャパシタ
１０４ ワード線
１０４ａ ワード線
１０４ｂ ワード線
１０５ ビット線
１０６ ソース線
１０７ 第１の寄生容量
１０８ 第２の寄生容量
１０９ 電位供給配線
１１１ 基板
１１２ 素子分離領域
１１３ａ 不純物領域
１１３ｂ 不純物領域
１１３ｃ 不純物領域
１１４ａ 接続電極
１１４ｂ 接続電極
１１４ｃ 接続電極
１１５ａ キャパシタ電極
１１５ｂ キャパシタ電極
１１６ 層間絶縁物
２０１ メモリセル
２０２ セルトランジスタ
２０３ キャパシタ
２０４ａ ワード線
２０４ｂ ワード線
２０５ ビット線
２０６ ソース線
２１１ 基板
２１２ 素子分離領域
２１３ａ 不純物領域
２１３ｂ 不純物領域
２１３ｃ 不純物領域
２１４ａ 接続電極
２１４ｂ 接続電極
２１４ｃ 接続電極
２１５ａ キャパシタ電極
２１５ｂ キャパシタ電極
２１６ 層間絶縁物
３０１ 基板
３０２ 素子分離領域
３０３ マスク
３０４ ピラー
３０５ ゲート絶縁物
３０６ ゲート配線
３０７ａ 上部不純物領域
３０７ｂ 下部不純物領域
３０７ｃ 周辺回路不純物領域
３０８ 第１配線
３０８ａ 第１配線
３０８ｂ 第１配線
３０９ 接続電極
３１０ キャパシタ
３１１ 層間絶縁物
３１２ａ 第２配線
３１２ｂ 第２配線
ＳＮ ストレージノード
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
１つのトランジスタと１つのキャパシタを用いてメモリセルを形成するＤＲＡＭは、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルのキャパシタに電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデータを読み出す（特許文献１乃至６および非特許文献１参照）。
【０００３】
ＤＲＡＭは、そのビット線とメモリセルの配置方式によりフォールデッドビット線型とオープンビット線型に分類される。フォールデッドビット線型では、１つのメモリセルの面積（セル面積）の最小値が８Ｆ２（ＦはＦｅａｔｕｒｅ Ｓｉｚｅ）であるのに対し、オープンビット線型ではプレーナ型のトランジスタを用いた場合には６Ｆ２、垂直型のトランジスタを用いた場合には４Ｆ２まで縮小できるとされる。したがって、集積度の向上のために、オープンビット線型が採用されている。
【０００４】
図２（Ａ）に従来のＤＲＡＭのメモリセルの回路図を示す。メモリセル２０１は、セルトランジスタ２０２、キャパシタ２０３を有し、セルトランジスタ２０２のゲートはワード線２０４ａに接続する。また、セルトランジスタ２０２のドレインはビット線２０５に、ソースはキャパシタ２０３の第１の電極（キャパシタ電極）に接続し、キャパシタ２０３の第２の電極はソース線２０６に接続する。
【０００５】
同じようなメモリセルがマトリクス状に形成され、メモリセル２０１に隣接するメモリセルのセルトランジスタのゲートはワード線２０４ａに隣接するワード線２０４ｂに接続する。ワード線２０４ａおよびワード線２０４ｂとビット線２０５は交差する。
【０００６】
メモリセル２０１にデータを書き込むには、ワード線２０４ａの電位を制御して、セルトランジスタ２０２をオンとし、ビット線２０５の電位をデータに応じた値とすることにより、キャパシタ２０３を充電する。その後、ワード線２０４ａの電位を制御して、セルトランジスタ２０２をオフとする。このとき、セルトランジスタ２０２のソースとキャパシタ２０３の第１の電極の接続点（ストレージノードＳＮ）の電位はデータに応じた値となる。
【０００７】
また、メモリセル２０１からデータを読み出すには、ワード線２０４ａの電位を制御して、セルトランジスタ２０２をオンとし、キャパシタ２０３に蓄積されていた電荷を、フローティング状態のビット線２０５に開放する。この際、ビット線２０５の電位がキャパシタ２０３に蓄積されていた電荷に応じて変動する。この変動を増幅することによりデータを読み出せる。
【０００８】
読み出し時のエラーを防ぐために、キャパシタ２０３の容量をセルトランジスタ２０２のゲート容量よりも十分に大きくすることが求められる。読み出し時には、ビット線２０５はフローティング状態となっているが、この状態でセルトランジスタ２０２をオンとするとセルトランジスタ２０２のゲート容量を介して、ワード線２０４ａとビット線２０５が容量結合し、ビット線２０５の電位が変動する。
【０００９】
この電位の変動は、キャパシタ２０３の容量がセルトランジスタ２０２のゲート容量に比較して小さい場合に顕著で、特に、キャパシタ２０３の容量がセルトランジスタ２０２のゲート容量の１０倍以下の場合では、データの読み出しのマージンが小さくなり、エラーの原因となる。
【００１０】
図２（Ｂ）は、スタック型キャパシタを有するＤＲＡＭの断面を示す。ＤＲＡＭは、基板２１１表面に設けられた素子分離領域２１２、不純物領域２１３ａ乃至不純物領域２１３ｃ、ワード線２０４ａ、ワード線２０４ｂ、ビット線２０５、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂ、ソース線２０６（セルプレートとも言う）を有する。なお、ワード線２０４ａ／ワード線２０４ｂとソース線２０６の間には層間絶縁物２１６を設ける。
【００１１】
ビット線２０５、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂと不純物領域２１３ｂ、不純物領域２１３ａ、不純物領域２１３ｃとは、それぞれ、接続電極２１４ｂ、接続電極２１４ａ、接続電極２１４ｃを介して接続する。また、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂはソース線２０６との間でスタック型キャパシタを形成する。
【００１２】
図２（Ａ）に示す回路を採用すると、キャパシタ２０３とビット線２０５をともにワード線２０４ａおよびワード線２０４ｂの上方（基板と逆方向）に設ける必要があり、かつ、ビット線２０５はワード線２０４ａおよびワード線２０４ｂと交差する必要がある。一方、ビット線２０５はキャパシタとぶつからないように配置されなければならない。
【００１３】
そのため、オープンビット線型の構造を有する場合には、ビット線は、特許文献３に記載されているように、スタック型キャパシタに接続する接続電極２１４ａや接続電極２１４ｃの間を縫うように設ける必要がある。
【００１４】
それでも、フォールデッドビット線型では、セル面積が大きいため、ビット線の配置は容易であったが、オープンビット線型の構造を有する場合には、セル面積が小さい分、ビット線を配置するためのキャパシタとキャパシタとの間隔も１Ｆまで狭まり、通常の回路配置法ではビット線の配置が困難である。
【００１５】
例えば、プレーナ型トランジスタを用いる場合では、ビット線と素子形成領域のなす角度約２９°というような設定しにくい角度で配置することが求められる。それでも、セル面積は理想的な下限の６Ｆ２ではなく、６．２Ｆ２程度までしか縮小できていない。
【００１６】
また、垂直型のトランジスタを用いる場合には、ビット線を基板に埋め込む（すなわち、基板に形成した不純物領域やその上に形成されたシリサイド等をビット線に使用する）が、このようにして形成されたビット線は抵抗が高いため信号遅延や発熱が問題となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第５４３０６７２号明細書
【特許文献２】米国特許第５６１０８６８号明細書
【特許文献３】米国特許第５８０２０００号明細書
【特許文献４】米国特許第５７６４５６２号明細書
【特許文献５】米国特許第５３５３２５５号明細書
【特許文献６】米国特許第５４９５４４０号明細書
【非特許文献】
【００１８】
【非特許文献１】ｈｔｔｐ：／／ｔｅｃｈｏｎ．ｎｉｋｋｅｉｂｐ．ｃｏ．ｊｐ／ａｒｔｉｃｌｅ／ＨＯＮＳＨＩ／２００７１２１９／１４４３９９／
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の一態様は、従来よりも構造が単純なＤＲＡＭその他の半導体装置とそのための駆動方法を提供することを課題とする。また、本発明の一態様は、従来よりも集積度を高めることのできるＤＲＡＭその他の半導体装置とそのための駆動方法を提供することを課題とする。また、本発明の一態様は、従来よりも作製工程の過程の少ないＤＲＡＭその他の半導体装置とそのための駆動方法を提供することを課題とする。
【００２０】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはその駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００２１】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２２】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００２３】
本発明の一態様は、１以上のビット線と１以上のワード線と１以上のメモリセルを有する半導体メモリ装置であって、各メモリセルは、１以上のセルトランジスタと１以上のスタック型のキャパシタを有し、各メモリセルのセルトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一とキャパシタの一の電極の一とソース線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置である。
【００２４】
また、本発明の一態様は、１以上のビット線と１以上のワード線と１以上のメモリセルを有する半導体メモリ装置であって、各メモリセルは、１以上のセルトランジスタと１以上のスタック型のキャパシタを有し、各メモリセルのセルトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一、キャパシタの一の電極の一、ソース線に接続し、キャパシタの一の電極の他はビット線の一に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置である。
【００２５】
上記において、ソース線はワード線と平行に形成されていてもよい。その際、ソース線はビット線に平行な配線と接続してもよい。また、上記において、１つのビット線に接続するメモリセル数は２０乃至１０００としてもよい。
【００２６】
上記において、メモリセルのキャパシタの容量は、セルトランジスタのゲート容量の１倍乃至１０倍としてもよい。その際には、セルトランジスタのオフ抵抗は１×１０１８Ω以上とすることが好ましい。
【００２７】
また、本発明の一態様は、上記の半導体メモリ装置において、ソース線の電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法である。
【００２８】
また、本発明の一態様は、上記の半導体メモリ装置において、一のデータの書き込み直後と他のデータの書き込み直後とでセルトランジスタの一のドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法である。
【発明の効果】
【００２９】
本発明の一態様の半導体メモリ装置の例とその駆動方法を説明することにより本発明の効果を説明する。なお、本発明の効果は、実施の形態でより詳細に説明される。
【００３０】
本発明の一態様の半導体メモリ装置のメモリセルの回路図の一例は、図１（Ａ）に示される。すなわち、メモリセル１０１は、１つのセルトランジスタ１０２と１つのキャパシタ１０３とを有し、セルトランジスタ１０２のゲートはワード線１０４ａに接続し、セルトランジスタのソースはソース線１０６に接続する。また、キャパシタ１０３の第１の電極はセルトランジスタ１０２のドレインと接続する。このノードをストレージノードＳＮという。また、キャパシタ１０３の第２の電極はビット線１０５と接続する。
【００３１】
メモリセル１０１に隣接するメモリセルも同様な構造を有し、そのセルトランジスタのゲートはワード線１０４ａに隣接するワード線１０４ｂに接続する。また、図１（Ａ）では、ソース線１０６がビット線１０５と平行に配置されているが、それに限らず、回路配置の都合でワード線１０４ａに平行に配置してもよい。
【００３２】
実際のメモリセルにおいては、キャパシタ１０３以外に寄生容量が存在する。このうち本発明で重要なものは、図１（Ｂ）に示すように、ビット線１０５に接続する第１の寄生容量１０７と、ストレージノードＳＮに接続する第２の寄生容量１０８である。キャパシタ１０３、第１の寄生容量１０７、第２の寄生容量１０８の容量をそれぞれＣ１、Ｃ２、Ｃ３とする。これらの詳細について以下に検討する。
【００３３】
図３は、ビット線１０５に複数のメモリセルが接続している状態を示す。図３ではトランジスタがオンであるときには、トランジスタの記号に○印を重ねて表記し、オフであるときには×印を重ねて表記する。セルトランジスタがオンであるメモリセルでは、第２の寄生容量は回路に現れない。
【００３４】
一方、その他のメモリセルでは、セルトランジスタはオフであるので、キャパシタと第２の寄生容量の直列の寄生容量が回路上に現れる。１つのメモリセルでは、その合成容量がＣ１＊Ｃ３／（Ｃ１＋Ｃ３）である。Ｃ３＜＜Ｃ１であれば、この合成容量はＣ３と近似できる。
【００３５】
キャパシタの構造にもよるが、スタック型キャパシタの場合、第２の寄生容量の大きな要因はキャパシタ１０３間に生じる容量である。そして、キャパシタが高くなると、対向する面積も比例して大きくなるので、一般に、第２の寄生容量の容量Ｃ３はキャパシタ１０３の容量Ｃ１に比例する。通常、隣接するキャパシタ１０３間に生じる容量はキャパシタ１０３の容量Ｃ１の１％乃至１０％である。
【００３６】
なお、上記の合成容量を１つのビット線で総計するとその影響を無視できない場合もある。１つのビット線にｎ個のメモリセルが接続しているとすれば、ビット線１０５に現れる容量は、第１の寄生容量を含めて
Ｃ４＝Ｃ２＋（ｎ−１）＊Ｃ１＊Ｃ３／（Ｃ１＋Ｃ３）（式１）
である。例えば、ｎ＝１０００、Ｃ１がＣ３の５０倍である場合には、この式の第２項は、Ｃ１の約２０倍となるので、十分な考慮が必要である。これは、データの読み出しの際のビット線電位の変動に関わるからである。
【００３７】
従来のＤＲＡＭの場合と同様に、本発明の一態様の半導体メモリ装置においても、データの読み出しはビット線の電位の変動を利用する。そして、その変動は、上記の容量Ｃ１と容量Ｃ４の比率Ｃ１／Ｃ４が大きいほど大きくなる。一般に、比率Ｃ１／Ｃ４が１／１０より小さくなると、読み出し時にエラーが発生する。
【００３８】
本発明の一態様では、容量Ｃ１と容量Ｃ３の比率Ｃ１／Ｃ３によって１つのビット線に接続できるメモリセルの数の上限を設定できる。例えば、比率Ｃ１／Ｃ３が５０であれば、式１の第２項は
１／５１＊（ｎ−１）＊Ｃ１（式２）
である。式２がＣ１の１０倍以下であることが必要であるので、ｎは５１１以下であることが最低限求められる。Ｃ２の値によってはｎはより小さくなる。
【００３９】
次に、図４を用いて図１（Ｂ）の回路構成を有するメモリセル１０１の書き込み方法、読み出し方法の例について簡単に説明する。なお、理解を容易にするため、以下では電位等について具体的な数値を例示するが本発明はそれらに限定されるものではない。
【００４０】
ここでは、データ”１”のときには、ビット線１０５の電位を＋１Ｖ、データ”０”のときには、０Ｖとする。また、セルトランジスタ１０２のソース（ソース線１０６に接続している）の電位は＋１Ｖに固定されているものとする。
【００４１】
第１の寄生容量１０７の容量Ｃ２と第２の寄生容量１０８のＣ３の合成容量Ｃ４は、キャパシタ１０３の容量Ｃ１の４倍であるとする。なお、メモリセル１０１の第２の寄生容量１０８の容量Ｃ３は、キャパシタ１０３の容量Ｃ１に比べて十分に小さいとする。そのため、ストレージノードＳＮの変動にほとんど関与しないので、ここでは表示しない。
【００４２】
最初に、ワード線１０４ａの電位を制御して、セルトランジスタ１０２をオンとする。また、ビット線１０５の電位を０Ｖとする。ストレージノードＳＮの電位は＋１Ｖである。キャパシタ１０３の電極間に電位差が生じるため、キャパシタ１０３の第１の電極には、それに応じた電荷が保持される（図４（Ａ）参照）。
【００４３】
その後、ワード線１０４ａの電位を制御して、セルトランジスタ１０２をオフとする。キャパシタ１０３の第１の電極に保持されていた電荷はストレージノードＳＮに保持される。以上により書き込みが終了する。この状態でたとえば、ビット線１０５の電位を０Ｖから＋１Ｖに１Ｖだけ上昇させると、キャパシタ１０３を介して容量結合するため、ストレージノードＳＮの電位は１Ｖだけ上昇して＋２Ｖとなる（図４（Ｂ）参照）。
【００４４】
同様に、ビット線１０５の電位が＋０．５Ｖ（すなわち、書き込み時のビット線の電位より０．５Ｖ高い電位）とすると、ストレージノードＳＮの電位は＋１．５Ｖとなる（図４（Ｃ）参照）。
【００４５】
その後、ビット線１０５をフローティングとする。さらに、ワード線１０４ａの電位を制御して、セルトランジスタ１０２をオンとすると、ストレージノードＳＮの電位は＋１．５Ｖから＋１Ｖに低下する。すると、キャパシタ１０３を介して容量結合しているビット線１０５の電位も＋０．５Ｖから変動する。
【００４６】
この場合、ビット線１０５には、第１の寄生容量１０７の容量Ｃ２と第２の寄生容量１０８の容量Ｃ３の合成容量Ｃ４も接続しているため、ストレージノードＳＮの電位変動の一部がビット線１０５の電位変動となる。容量Ｃ４がキャパシタ１０３の容量Ｃ１の４倍であることから、ビット線１０５の電位は、０．１Ｖ低下して、＋０．４Ｖとなる。この電位の変動を増幅してデータを読み出せる。
【００４７】
以上は、データ”０”の書き込みと、その読み出しの場合であるが、データ”１”の書き込みと読み出しであっても同様におこなうことができる。すなわち、従来のＤＲＡＭと同様に読み出しや書き込みをおこなうことができる。また、以上では、メモリセル１０１の第２の寄生容量１０８を無視したが、容量Ｃ３がキャパシタ１０３の容量Ｃ１の１０％以下であれば、書き込み、読み出しにおいて何ら問題を生じない。
【００４８】
また、例えば、読み出しの際に、ビット線１０５がフローティングになるが、その状態において、セルトランジスタ１０２をオンとしても、ビット線１０５のノードとセルトランジスタ１０２のドレインとは間にキャパシタ１０３が介在し、また、ストレージノードＳＮは定電位に固定されているため、読み出し時にビット線１０５の電位がワード線１０４ａの電位の影響を受けることは原理的にはあり得ない。そのため、読み出し時のエラーが低減できる。
【００４９】
特に、キャパシタ１０３の容量Ｃ１が、セルトランジスタ１０２のゲート容量の１倍乃至１０倍というような容量の場合には、従来のＤＲＡＭでは得られない読み出し精度を実現できる。キャパシタ１０３の容量を小さくすることは、書き込み時間を短縮する上で効果がある。
【００５０】
なお、キャパシタ１０３（あるいはストレージノードＳＮ）に蓄積された電荷が放出し終わるまでの時間は容量に比例し、セルトランジスタ１０２のオフ抵抗に比例する。したがって、キャパシタ１０３の容量が小さな場合には、セルトランジスタ１０２のオフ抵抗をそれに応じて高くし、好ましくは１×１０１８Ω以上とすることが好ましい。例えば、オフ抵抗を１×１０２４Ω、キャパシタ１０３の容量Ｃ１を１ｆＦとすると１年以上、データを書き換える必要がない。
【００５１】
なお、例えば、スタック型キャパシタを採用する場合、本発明の一態様では、従来のＤＲＡＭのメモリセルのソース線（例えば、図２のソース線２０６）に相当する配線をビット線として採用することができる。該当する配線はワード線のはるか上方にあるので、これをワード線と交差するように配置することは容易である。
【００５２】
また、本発明の一態様では、従来のＤＲＡＭのメモリセルのビット線（例えば、図２のビット線２０５）をソース線として採用することができる。しかし、上記の説明でも明らかなように、本発明の一態様では、ソース線の電位は、ワード線やビット線と何ら同期する必要は無いので、ソース線はワード線やビット線と交差することが求められるわけではない。そのためソース線の配置は自由となる。たとえば、ソース線をワード線に平行に配置することも可能である。そのため、回路設計の自由度が向上し、より集積化が可能である。
【００５３】
なお、ソース線をワード線に平行に配置する場合には、ソース線の電位をワード線の電位と同期させること、ワード線の電位に応じて、ソース線の電位を変動させることがあってもよい。
【００５４】
なお、ソース線の電位の変動が極めて小さいのであれば、ソース線の単位長さあたりの抵抗はビット線やワード線のより高くても差し支えない。例えば、ソース線の電位を固定するのであれば、上記の駆動方法から明らかなように、ソース線を移動する電荷は、主としてメモリセルのストレージノードに保持される電荷である。これに対し、ビット線を移動する電荷はメモリセルのストレージノードに保持される電荷に加えて、ビット線の寄生容量に蓄積される電荷も加わり、前者の数倍乃至１０倍となる。
【００５５】
そのため、ソース線にはタングステンのように比較的、抵抗率の高い材料を用いることもできる。また、一定の長さごとに、電位を供給する配線と接続してもよい。ここで用いる電位を供給する配線はビット線と平行であると、集積度を上げることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体メモリ装置の例を示す回路図である。
【図２】従来の半導体メモリ装置（ＤＲＡＭ）の例を示す図である。
【図３】本発明の半導体メモリ装置の例を説明する回路図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の例を説明する図である。
【図６】本発明の半導体メモリ装置の例を説明する図である。
【図７】本発明の半導体メモリ装置の例を説明する図である。
【図８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図９】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１０】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１１】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１２】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１３】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１４】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１５】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１６】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１７】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１９】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図２０】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図２１】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図２２】本発明の半導体メモリ装置の作製工程の例を示す図である。
【発明を実施するための形態】
【００５７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００５８】
（実施の形態１）
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図５を用いて説明する。図５（Ａ）は半導体メモリ装置の一断面である。半導体メモリ装置は基板１１１表面に設けられた素子分離領域１１２、不純物領域１１３ａ乃至不純物領域１１３ｃ、ワード線１０４ａ、ワード線１０４ｂ、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂ、ビット線１０５、ソース線１０６を有する。なお、ビット線１０５はワード線１０４ａおよびワード線１０４ｂと交差するように形成する。また、ワード線１０４ａ／ワード線１０４ｂとビット線１０５の間には層間絶縁物１１６を設ける。
【００５９】
キャパシタ電極１１５ａと不純物領域１１３ａ、ソース線１０６と不純物領域１１３ｂ、キャパシタ電極１１５ｂと不純物領域１１３ｃは、それぞれ、接続電極１１４ａ、接続電極１１４ｂ、接続電極１１４ｃを介して接続する。また、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂはビット線１０５との間でスタック型キャパシタを形成する。また、不純物領域１１３ｂは、接続電極１１４ｂを介して、ソース線１０６と接続する。ソース線１０６はワード線１０４ａ、ワード線１０４ｂと平行して設けるとよい。
【００６０】
図２（Ｂ）と図５（Ａ）を比較すれば明らかであるが、従来のＤＲＡＭで必要とされていたビット線２０５を設ける必要がないため、構造が単純化され、また、その結果、歩留まりや生産性が向上する。また、ビット線１０５はワード線１０４ａ、ワード線１０４ｂのはるか上方にあり、ビット線１０５と１０４ａ、ワード線１０４ｂ（あるいはソース線１０６）との寄生容量を低減することができる。
【００６１】
図２に示すＤＲＡＭではワード線２０４ａ、ワード線２０４ｂと交差し、かつ、キャパシタ電極２１５ａ、キャパシタ電極２１５ｂの下にある配線（ビット線２０５）を配置するため、接続電極２１４ａ、接続電極２１４ｂ、接続電極２１４ｃを高く設ける（すなわち、アスペクト比を高める）必要がある。
【００６２】
しかしながら、図５に示す半導体メモリ装置では、ワード線１０４ａ、ワード線１０４ｂと交差し、かつ、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂの下にある配線が存在しないため、接続電極１１４ａ、接続電極１１４ｂ、接続電極１１４ｃをより低く設けることができ（すなわち、アスペクト比を低下させることができ）、歩留まりが向上する。
【００６３】
なお、図２に示すＤＲＡＭのビット線２０５に相当する配線層には、ワード線１０４ａ、ワード線１０４ｂに平行に配置されたソース線１０６が設けられる。これらの要因により、本実施の形態の半導体メモリ装置のセル面積は最小で６Ｆ２とできる。
【００６４】
図５（Ａ）に示される半導体メモリ装置を、図５（Ａ）の一点鎖線Ａ−Ｂで切断した断面の模式図を図５（Ｂ）に示す。メモリセル１０１は不純物領域１１３ａを有し、接続電極１１４ａが設けられる。また、不純物領域１１３ａと不純物領域１１３ｂの間にはワード線１０４ａが設けられる。
【００６５】
なお、メモリセル１０１に隣接するメモリセルは不純物領域１１３ｃを有し、接続電極１１４ｃが設けられ、不純物領域１１３ｂと不純物領域１１３ｃの間にはワード線１０４ｂが設けられる。さらに、ワード線１０４ａとワード線１０４ｂの間には、不純物領域１１３ｂに接続するソース線１０６が設けられる。
【００６６】
なお、ソース線１０６は上述のようにビット線に比べると抵抗が低くてもよい。配線の抵抗が低いと、その電位を安定させる時間が短縮でき、書き込みや読み出しの操作を高速化できる。ソース線１０６の抵抗を十分に低くするためには、例えば、図６に示すような回路構成を採用するとよい。
【００６７】
図６はワード線１０４＿１乃至ワード線１０４＿４とビット線１０５＿１乃至ビット線１０５＿６、およびワード線に平行に設けられたソース線１０６＿１／２およびソース線１０６＿３／４を有する半導体メモリ装置の回路図である。
【００６８】
この回路において、ビット線に平行な電位供給配線１０９＿１および電位供給配線１０９＿２を設ける。図６に示すように、ここでは、ビット線４本に１本の比率で設けるが、その比率はこれに限られない。電位供給配線１０９＿１および電位供給配線１０９＿２は、単位長さあたりの抵抗がビット線と同程度あるいはそれ以下であることが好ましい。
【００６９】
そして、電位供給配線１０９＿１および電位供給配線１０９＿２は、ソース線１０６＿１／２およびソース線１０６＿３／４と接続し、適切な固定電位に保たれる。その結果、ソース線１０６＿１／２およびソース線１０６＿３／４の電位を速やかに安定させることができる。
【００７０】
（実施の形態２）
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図７を用いて説明する。図７（Ａ）は半導体メモリ装置の一断面である。半導体メモリ装置は基板１１１表面に設けられた素子分離領域１１２、不純物領域１１３ａ乃至不純物領域１１３ｃ、ワード線１０４ａ、ワード線１０４ｂ、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂ、ビット線１０５を有する。なお、ビット線１０５はワード線１０４ａおよびワード線１０４ｂと交差するように形成する。また、ワード線１０４ａ／ワード線１０４ｂとビット線１０５の間には層間絶縁物１１６を設ける。
【００７１】
キャパシタ電極１１５ａと不純物領域１１３ａ、キャパシタ電極１１５ｂと不純物領域１１３ｃは、それぞれ、接続電極１１４ａ、接続電極１１４ｃを介して接続する。また、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂはビット線１０５との間でスタック型キャパシタを形成する。また、不純物領域１１３ｂはソース線としても機能する。
【００７２】
図２（Ｂ）と図７（Ａ）を比較すれば明らかであるが、従来のＤＲＡＭで必要とされていたビット線２０５および接続電極２１４ｂを設ける必要がないため、構造が単純化され、また、その結果、作製工程も少なくなり、生産性が向上する。また、本実施の形態の半導体メモリ装置のセル面積は最小で６Ｆ２とできる。
【００７３】
本実施の形態の半導体メモリ装置は図５に示す半導体メモリ装置のソース線１０６を取り払い、構造を単純化したものである。特に、ワード線１０４ａとワード線１０４ｂの間のソース線１０６がなくなったため、ワード線１０４ａおよびワード線１０４ｂの寄生容量が減少する。
【００７４】
図７（Ａ）に示される半導体メモリ装置を、図７（Ａ）の一点鎖線Ａ−Ｂで切断した断面の模式図を図７（Ｂ）に示す。メモリセル１０１は不純物領域１１３ａを有し、接続電極１１４ａが設けられる。また、不純物領域１１３ａと不純物領域１１３ｂの間にはワード線１０４ａが設けられる。
【００７５】
なお、メモリセル１０１に隣接するメモリセルは不純物領域１１３ｃを有し、接続電極１１４ｃが設けられ、不純物領域１１３ｂと不純物領域１１３ｃの間にはワード線１０４ｂが設けられる。不純物領域１１３ｂはワード線１０４ａおよびワード線１０４ｂと平行な方向に延在する。
【００７６】
不純物領域１１３ｂをソース線として用いるため、より抵抗が低いほうが好ましい。そのために、不純物領域１１３ｂの表面には、公知のサリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）技術を用いてシリサイドを形成するとよい。
【００７７】
また、図６で示したビット線と平行に形成される電位供給配線と一定間隔で接続する構造としてもよい。なお、本実施の形態で示す構造を実施の形態１で示す構造と組み合わせてもよく、その場合には、ソース線１０６（あるいはそれに相当する配線）の抵抗をより低減できる。
【００７８】
（実施の形態３）
本実施の形態では、縦チャネル型トランジスタを用いて、セル面積を４Ｆ２（Ｆは最小加工寸法）とした半導体メモリ装置の作製について、図８乃至図１２を用いて概略を説明する。なお、図８（Ａ）は４つのメモリセルとその周辺を上方より見た様子を、図８（Ｂ）は図８（Ａ）の一点鎖線Ｃ−Ｄでの断面を、図８（Ｃ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示す。また、図８（Ｄ）は、周辺回路部のトランジスタの断面を示す。図９乃至図１１においても同様である。また、図１２（Ａ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示し、図１２（Ｂ）は図８（Ａ）の一点鎖線Ｃ−Ｄでの断面を示し、図１２（Ｃ）は周辺回路部のトランジスタの断面を示す。
【００７９】
＜図８＞
シリコン等の半導体よりなる基板３０１の表面に素子分離領域３０２を形成する。この後、基板３０１を深くエッチングする必要から、素子分離領域３０２は、通常の半導体装置の場合よりも深く形成することが求められる。さらに、マスク３０３を形成する。
【００８０】
＜図９＞
基板３０１および素子分離領域３０２をエッチングする。この結果、マスク３０３で覆われていた部分はピラー３０４となる。なお、このエッチング工程では、基板３０１および素子分離領域３０２のエッチングレートが異なるため、図に示すように、その境界付近では段差が生じることがある。
【００８１】
＜図１０＞
ゲート絶縁物３０５を形成し、周辺回路部にゲート配線３０６を形成し（図１０（Ｄ）参照）、ドーピングをおこなう。この結果、メモリセルにおいて、ピラー３０４の頂上部に上部不純物領域３０７ａが、ピラー３０４以外の部分に下部不純物領域３０７ｂが、周辺回路部に周辺回路不純物領域３０７ｃが形成される。
【００８２】
＜図１１＞
ワード線として機能する第１配線３０８を形成する。図では第１配線３０８を素子分離領域３０２（すなわち、下部不純物領域３０７ｂ）と交差するように設けるが、その他の方向に設けてもよい。例えば、素子分離領域３０２と平行に設けてもよい。
【００８３】
＜図１２＞
層間絶縁物３１１中あるいはその上に接続電極３０９、キャパシタ３１０、第２配線３１２ａ、第２配線３１２ｂ等を形成する。第２配線３１２ｂは周辺回路部の配線となる。第２配線３１２ａは、第１配線３０８と交差するように形成するとビット線として機能させることができる。その際には、下部不純物領域３０７ｂをソース線として機能させればよい。
【００８４】
本実施の形態では、ソース線として機能する下部不純物領域３０７ｂがビット線として機能する第２配線３１２ａと平行に配置される。そのため、理想的には、特許文献２に記載されているように、第２配線３１２ａの電位にあわせて、下部不純物領域３０７ｂの電位を変動させることもできる。しかしながら、下部不純物領域３０７ｂは線幅も十分でなく、抵抗率も金属材料に比較すると高いため、現実的にはそのような駆動方法は実現できない。
【００８５】
（実施の形態４）
本実施の形態では、半導体メモリ装置の作製について、図１３乃至図１７を用いて概略を説明する。なお、図１３（Ａ）は４つのメモリセルとその周辺を上方より見た様子を、図１３（Ｂ）は図１３（Ａ）の一点鎖線Ｃ−Ｄでの断面を、図１３（Ｃ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示す。また、図１３（Ｄ）は、周辺回路部のトランジスタの断面を示す。図１４乃至図１６においても同様である。また、図１７（Ａ）は図１３（Ａ）の一点鎖線Ａ−Ｂでの断面を示し、図１７（Ｂ）は図１３（Ａ）の一点鎖線Ｃ−Ｄでの断面を示し、図１７（Ｃ）は周辺回路部のトランジスタの断面を示す。
【００８６】
＜図１３＞
シリコン等の半導体よりなる基板３０１の表面に素子分離領域３０２を形成する。素子分離領域３０２は本実施の形態では、通常の半導体装置の場合と同程度の深さに形成すればよい。また、メモリセル領域には形成しなくてもよい。さらに、マスク３０３を形成する。マスク３０３は周辺回路部のほとんどの部分を覆うように形成するとよい。
【００８７】
＜図１４＞
基板３０１をエッチングする。この結果、メモリセル領域のマスク３０３で覆われていた部分はピラー３０４となる。なお、メモリセル領域には素子分離領域３０２はなく、また周辺回路部はマスク３０３で覆われているためエッチングされないので、実施の形態３のような段差が生じにくい。このため、絶縁膜（特にゲート絶縁物）の絶縁不良を防ぐことができる。
【００８８】
＜図１５＞
ゲート絶縁物３０５を形成した後、第１配線３０８ａおよび第１配線３０８ｂを形成する。これらは同一材料で同一工程で形成するとよい。第１配線３０８ａはワード線として機能し、第１配線３０８ｂは周辺回路部のゲート配線として機能する。実施の形態３と異なり、周辺回路部のゲート配線とワード線を同時に形成できるので作製工程が少なくなる。
【００８９】
＜図１６＞
ドーピングをおこなう。この結果、メモリセルにおいて、ピラー３０４の頂上部に上部不純物領域３０７ａが、ピラー３０４以外の部分に下部不純物領域３０７ｂが、周辺回路部に周辺回路不純物領域３０７ｃが形成される。下部不純物領域３０７ｂはソース線として用いることができる。なお、図から明らかなように、ソース線（下部不純物領域３０７ｂ）はワード線（第１配線３０８ａ）と平行に形成される。
【００９０】
実施の形態３の下部不純物領域は、ピラーの部分で幅が狭められている部分があったが、本実施の形態の下部不純物領域３０７ｂは幅が一定であり、ソース線として使用した場合の抵抗を下げることができる。
【００９１】
これらの不純物領域のうち、下部不純物領域３０７ｂおよび周辺回路不純物領域３０７ｃは、第１配線３０８ａおよび第１配線３０８ｂによって自己整合的に形成できる。そのため、実施の形態３よりも第１配線と下部不純物領域の重なりが小さくなる。第１配線がトランジスタのゲートであるので、トランジスタのチャネルを長くすることができ、短チャネル効果を抑制して、トランジスタの特性を向上させることができる。
【００９２】
＜図１７＞
層間絶縁物３１１中あるいはその上に接続電極３０９、キャパシタ３１０、第２配線３１２ａ、第２配線３１２ｂ等を形成する。第２配線３１２ｂは周辺回路部の配線となる。第２配線３１２ａは、第１配線３０８ａと交差するように形成し、ビット線として機能させる。
【００９３】
（実施の形態５）
本実施の形態では、半導体メモリ装置の作製について、図１８乃至図２２を用いて概略を説明する。なお、図１８（Ａ）は４つのメモリセルとその周辺を上方より見た様子を、図１８（Ｂ）は図１８（Ａ）の一点鎖線Ｃ−Ｄでの断面を、図１８（Ｃ）は図８（Ａ）の一点鎖線Ａ−Ｂでの断面を示す。また、図１８（Ｄ）は、周辺回路部のトランジスタの断面を示す。図１９乃至図２１においても同様である。また、図２２（Ａ）は図１８（Ａ）の一点鎖線Ａ−Ｂでの断面を示し、図２２（Ｂ）は図１８（Ａ）の一点鎖線Ｃ−Ｄでの断面を示し、図２２（Ｃ）は周辺回路部のトランジスタの断面を示す。
【００９４】
＜図１８＞
シリコン等の半導体よりなる基板３０１の表面に素子分離領域３０２を形成する。素子分離領域３０２は本実施の形態では、通常の半導体装置の場合と同程度の深さに形成すればよい。また、メモリセル領域には形成しなくてもよい。さらに、マスク３０３を形成する。マスク３０３は周辺回路部のほとんどの部分を覆うように形成するとよい。
【００９５】
＜図１９＞
基板３０１および素子分離領域３０２をエッチングする。この結果、メモリセル領域のマスク３０３で覆われていた部分はピラー３０４となる。なお、メモリセル領域には素子分離領域３０２はなく、また周辺回路部はマスク３０３で覆われているためエッチングされないので、実施の形態３のような段差が生じにくい。
【００９６】
＜図２０＞
ゲート絶縁物３０５と周辺回路部にゲート配線３０６を形成した後、ドーピングをおこなう。この結果、メモリセルにおいて、ピラー３０４の頂上部に上部不純物領域３０７ａが、ピラー３０４以外の部分に下部不純物領域３０７ｂが、周辺回路部に周辺回路不純物領域３０７ｃが形成される。下部不純物領域３０７ｂはソース線として用いることができる。実施の形態３あるいは実施の形態４と異なり、本実施の形態の下部不純物領域３０７ｂは縦横に広がっているため十分に抵抗が低い。
【００９７】
＜図２１＞
ワード線として機能する第１配線３０８を形成する。
【００９８】
＜図２２＞
層間絶縁物３１１中あるいはその上に接続電極３０９、キャパシタ３１０、第２配線３１２ａ、第２配線３１２ｂ等を形成する。第２配線３１２ｂは周辺回路部の配線となる。
第２配線３１２ａは、第１配線３０８ａと交差するように形成し、ビット線として機能させる。
【符号の説明】
【００９９】
１０１ メモリセル
１０２ セルトランジスタ
１０３ キャパシタ
１０４ ワード線
１０４ａ ワード線
１０４ｂ ワード線
１０５ ビット線
１０６ ソース線
１０７ 第１の寄生容量
１０８ 第２の寄生容量
１０９ 電位供給配線
１１１ 基板
１１２ 素子分離領域
１１３ａ 不純物領域
１１３ｂ 不純物領域
１１３ｃ 不純物領域
１１４ａ 接続電極
１１４ｂ 接続電極
１１４ｃ 接続電極
１１５ａ キャパシタ電極
１１５ｂ キャパシタ電極
１１６ 層間絶縁物
２０１ メモリセル
２０２ セルトランジスタ
２０３ キャパシタ
２０４ａ ワード線
２０４ｂ ワード線
２０５ ビット線
２０６ ソース線
２１１ 基板
２１２ 素子分離領域
２１３ａ 不純物領域
２１３ｂ 不純物領域
２１３ｃ 不純物領域
２１４ａ 接続電極
２１４ｂ 接続電極
２１４ｃ 接続電極
２１５ａ キャパシタ電極
２１５ｂ キャパシタ電極
２１６ 層間絶縁物
３０１ 基板
３０２ 素子分離領域
３０３ マスク
３０４ ピラー
３０５ ゲート絶縁物
３０６ ゲート配線
３０７ａ 上部不純物領域
３０７ｂ 下部不純物領域
３０７ｃ 周辺回路不純物領域
３０８ 第１配線
３０８ａ 第１配線
３０８ｂ 第１配線
３０９ 接続電極
３１０ キャパシタ
３１１ 層間絶縁物
３１２ａ 第２配線
３１２ｂ 第２配線
ＳＮ ストレージノード
【特許請求の範囲】
【請求項１】
ビット線とワード線とソース線とメモリセルを有し、前記メモリセルは、セルトランジスタとスタック型のキャパシタを有し、前記セルトランジスタのゲートとドレインとソースは、それぞれ、前記ワード線と前記キャパシタの電極の一と前記ソース線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置。
【請求項２】
ビット線とワード線とソース線とメモリセルを有し、前記メモリセルは、セルトランジスタとスタック型のキャパシタを有し、前記セルトランジスタのゲートとドレインとソースは、それぞれ、ワード線、前記キャパシタの電極の一、ソース線に接続し、前記キャパシタの電極の他はビット線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置。
【請求項３】
請求項１あるいは請求項２のいずれかにおいて、前記ソース線は前記ワード線と平行に形成されている半導体メモリ装置。
【請求項４】
請求項３において、前記ソース線は前記ビット線に平行な配線と接続している半導体メモリ装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記キャパシタの容量は、前記セルトランジスタのゲート容量の１倍乃至１０倍である半導体メモリ装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記セルトランジスタのオフ抵抗は１×１０１８Ω以上である半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、前記ソース線の全てにおいてその電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法。
【請求項８】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、一のデータの書き込み直後と他のデータの書き込み直後とで前記セルトランジスタのドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法。
【請求項１】
ビット線とワード線とソース線とメモリセルを有し、前記メモリセルは、セルトランジスタとスタック型のキャパシタを有し、前記セルトランジスタのゲートとドレインとソースは、それぞれ、前記ワード線と前記キャパシタの電極の一と前記ソース線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置。
【請求項２】
ビット線とワード線とソース線とメモリセルを有し、前記メモリセルは、セルトランジスタとスタック型のキャパシタを有し、前記セルトランジスタのゲートとドレインとソースは、それぞれ、ワード線、前記キャパシタの電極の一、ソース線に接続し、前記キャパシタの電極の他はビット線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置。
【請求項３】
請求項１あるいは請求項２のいずれかにおいて、前記ソース線は前記ワード線と平行に形成されている半導体メモリ装置。
【請求項４】
請求項３において、前記ソース線は前記ビット線に平行な配線と接続している半導体メモリ装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記キャパシタの容量は、前記セルトランジスタのゲート容量の１倍乃至１０倍である半導体メモリ装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記セルトランジスタのオフ抵抗は１×１０１８Ω以上である半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、前記ソース線の全てにおいてその電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法。
【請求項８】
請求項１乃至請求項６のいずれか一に記載の半導体メモリ装置において、一のデータの書き込み直後と他のデータの書き込み直後とで前記セルトランジスタのドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−２３８８５２（Ｐ２０１２−２３８８５２Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−９９９６３（Ｐ２０１２−９９９６３）
【出願日】平成２４年４月２５日（２０１２．４．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２４年４月２５日（２０１２．４．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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