半導体装置の製造方法
【課題】ＩＧＢＴの耐圧及びリーク電流を改善する。
【解決手段】半導体装置７０では、Ｎ＋バッファ層２上のＮ−高抵抗層３の表面領域にＰベース層４、Ｐ＋コンタクト層５、Ｎ＋ソース層６を形成し、Ｎ−高抵抗層３上にゲート絶縁膜７及びゲート電極８を積層形成する。ゲート電極８上に絶縁膜９を形成後、Ｎ＋バッファ層２の裏面に第１のレーザを照射して裏面を平坦化する。次に、Ｎ＋バッファ層２の裏面にイオン注入と第２のレーザ照射によりＰ＋ドレイン層１を形成する。
【解決手段】半導体装置７０では、Ｎ＋バッファ層２上のＮ−高抵抗層３の表面領域にＰベース層４、Ｐ＋コンタクト層５、Ｎ＋ソース層６を形成し、Ｎ−高抵抗層３上にゲート絶縁膜７及びゲート電極８を積層形成する。ゲート電極８上に絶縁膜９を形成後、Ｎ＋バッファ層２の裏面に第１のレーザを照射して裏面を平坦化する。次に、Ｎ＋バッファ層２の裏面にイオン注入と第２のレーザ照射によりＰ＋ドレイン層１を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置或いは半導体集積回路装置では、ウェハ表面に素子を形成する半導体製造工程が終了すると裏面研磨処理が行われる。裏面研磨後、裏面の面粗さを改善するために裏面の鏡面化処理やレーザ照射による平坦化が行われる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるレーザ照射による裏面の平坦化はダイシング直前に行われる。一方、パワーデバイスであるＩＧＢＴ（insulated gate bipolar transistor）では、表面側にベース層、ソース層、及びゲートを形成後に裏面研磨して所定の耐圧に対応するようにウェハ厚さを調整している。裏面研磨後、裏面側に高濃度バッファ層や高濃度ドレイン層を形成している。このため、ＩＧＢＴでの裏面研磨工程で発生するマイクロクラックや凹凸等がＩＧＢＴの電気特性の劣化を引き起こすという問題点がある。また、高濃度バッファ層の裏面研磨後、裏面側に高濃度ドレイン層を形成する場合、高濃度バッファ層と高濃度ドレイン層の間の逆方向耐圧が低下するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−４５８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、耐圧及びリーク電流を改善する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置の製造方法は、第１導電型の高抵抗層の裏面領域に設けられた、前記高抵抗層よりも不純物濃度が高い第１導電型のバッファ層と、前記高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、前記バッファ層の裏面を研磨する工程と、研磨された前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、平坦化された前記バッファ層の裏面に第２導電型の不純物イオンをイオン注入する工程と、前記バッファ層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記バッファ層の裏面にドレイン層を形成する工程とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置の製造方法は、第１導電型の第１のバッファ層表面に設けられ、前記第１のバッファ層よりも不純物濃度が低い第１の導電型の高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、前記第１のバッファ層の裏面を研磨する工程と、研磨された前記第１のバッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、研磨された前記第１のバッファ層の裏面に第１導電型の第１の不純物イオンと第２導電型の第２の不純物イオンをイオン注入する工程と、前記第１のバッファ層の裏面に第２のレーザを照射して前記第１及び第２の不純物イオンを活性化し、前記第１のバッファ層の裏面に前記第１のバッファ層よりも不純物濃度が高い第１導電型の第２のバッファ層を形成し、前記第２のバッファ層の裏面に第２導電型のドレイン層を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、耐圧及びリーク電流を改善する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】図１のＡ−Ａ線に沿う半導体装置の不純物プロファイル。
【図３】本発明の実施例１に係る比較例の半導体装置の不純物プロファイル。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係るダブルパルスレーザ照射を説明する図。
【図７】本発明の実施例１に係るラップ率を説明する図。
【図８】本発明の実施例１に係るオーバーラップしたダブルパルスレーザ照射を説明する図。
【図９】本発明の実施例１に係るパルスレーザ照射前後でのＮ＋バッファ層の不純物プロファイルの変化を示す図。
【図１０】本発明の実施例１に係る半導体装置の裏面の平坦性を示す図。
【図１１】本発明の実施例１に係る半導体装置を示す断面図。
【図１２】本発明の実施例１に係る半導体装置を示す断面図。
【図１３】本発明の実施例１に係るＮ＋バッファ層とＰ＋ドレイン層の接合部の電気的特性を示す図。
【図１４】本発明の実施例２に係る半導体装置を示す断面図。
【図１５】図１２のＢ−Ｂ線に沿う半導体装置の不純物プロファイル。
【図１６】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１７】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１８】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す断面図である。図２は図１のＡ−Ａ線に沿う半導体装置の不純物プロファイルである。図３は比較例の半導体装置の不純物プロファイルである。本実施例では、裏面研磨後にパルスレーザを照射して裏面を平坦化している。
【００１２】
図１に示すように、半導体装置７０はパンチスルー型プレーナＩＧＢＴ（insulated gate bipolar transistor）である。プレーナＩＧＢＴでは、ゲート電極８が半導体基板上にゲート絶縁膜７を介して設けられる。
【００１３】
半導体装置７０は、Ｐ＋ドレイン層１の第１主面（表面）にＮ＋バッファ層２が設けられる。Ｎ＋バッファ層２の第１主面（表面）に不純物濃度が低いＮ−高抵抗層３が設けられる。Ｎ−高抵抗層３の第１主面領域（表面領域）には、Ｐベース層４が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、Ｎ＋ソース層６が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、端部がＮ＋ソース層６と接し、Ｎ＋ソース層６よりも深いＰ＋コンタクト層５が設けられる。本実施例では、ＩＧＢＴでドレイン、ソースという名称を採用しているが、ドレインをコレクタ或いはアノードとも呼称される。ソースはエミッタ或いはカソードとも呼称される。
【００１４】
Ｎ−高抵抗層３、Ｐベース層４、及びＮ＋ソース層６の第１主面（表面）上にゲート絶縁膜７を介してゲート電極８が設けられる。ゲート絶縁膜７及びゲート電極８の側面及び上面には、絶縁膜９が設けられる。
【００１５】
Ｎ＋ソース層６、Ｐ＋コンタクト層５、及び絶縁膜９上には、Ｎ＋ソース層６及びＰ＋コンタクト層５と電気的に接続されるソース電極１０が設けられる。Ｐ＋ドレイン層１の第１主面（表面）と相対向する第２主面（裏面）上には、Ｐ＋ドレイン層１と電気的に接続されるドレイン電極１１が設けられる。
【００１６】
図２に示すように、パンチスルー型プレーナＩＧＢＴである半導体装置７０では、Ｐ＋ドレイン層１は、ソース電極１０側の不純物濃度が高く、Ｎ＋バッファ層２側になるほど不純物濃度が低く設定される。例えば、Ｐ＋ドレイン層１は膜厚が０．３μｍ、ソース電極１０と接する部分の不純物濃度が３×１０１８／ｃｍ３、Ｎ＋バッファ層２と接する部分の不純物濃度が１×１０１７／ｃｍ３に設定される。Ｎ＋バッファ層２は、Ｐ＋ドレイン層１近傍の層中の不純物濃度が高く、Ｐ＋ドレイン層１側になるほど不純物濃度が低く設定され、Ｎ−高抵抗層３側になるほど不純物濃度が低く設定される。Ｎ＋バッファ層２は、例えば膜厚が３μｍ、Ｐ＋ドレイン層１と接する部分の不純物濃度が１×１０１７／ｃｍ３、Ｐ＋ドレイン層１近傍の層中の不純物濃度が１×１０１８／ｃｍ３に設定され、Ｎ−高抵抗層３と接する部分の不純物濃度が１×１０１４／ｃｍ３に設定される。
【００１７】
Ｐ＋ドレイン層１のネットの不純物濃度は、１×１０１５／ｃｍ２以下に設定され、急峻なプロファイルを有しているのでアノードからのキャリアの注入効率を下げることができ、ライフタイム制御をすることがなくパンチスルー型プレーナＩＧＢＴである半導体装置７０の高速化を達成できる。
【００１８】
Ｎ＋バッファ層２は、Ｐ＋ドレイン層１と接する部分が比較的低濃度に設定され、Ｎ−高抵抗層３側になるほど不純物濃度が徐々に低下するプロファイルを有しているので、逆バイアス印加時での逆方向耐圧や順方向特性を十分確保でき、印加電圧に応じて徐々に空乏化させることができる。
【００１９】
図３に示すように、パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、Ｐ＋ドレイン層は、ソース電極側の不純物濃度が高く、Ｎ＋バッファ層側になるほど不純物濃度が低く設定される。例えば、Ｐ＋ドレイン層は膜厚が０．３μｍ、ソース電極と接する部分の不純物濃度が３×１０１８／ｃｍ３、Ｎ＋バッファ層と接する部分の不純物濃度が１×１０１８／ｃｍ３に設定される。Ｎ＋バッファ層は、Ｐ＋ドレイン層近傍の層中の不純物濃度が高く、Ｐ＋ドレイン層側になるほど不純物濃度が低く設定され、Ｎ−高抵抗層側になるほど不純物濃度が低く設定される。Ｎ＋バッファ層は、例えば膜厚が３μｍ、Ｐ＋ドレイン層と接する部分の不純物濃度が１×１０１８／ｃｍ３、Ｐ＋ドレイン層近傍の層中の不純物濃度がそれよりも高く設定され、Ｎ−高抵抗層と接する部分の不純物濃度が１×１０１４／ｃｍ３に設定される。
【００２０】
パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、Ｎ＋バッファ層とＰ＋ドレイン層が接する部分の濃度がパンチスルー型プレーナＩＧＢＴである半導体装置７０（図２に示す）よりも高く設定される。このため、逆バイアス印加時での逆方向耐圧や順方向特性がパンチスルー型プレーナＩＧＢＴである半導体装置７０よりも劣化する。
【００２１】
なお、パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、Ｎ＋バッファ層の裏面研磨後に、平坦化処理を行わずＰ＋ドレイン層を形成している。このため、裏面研磨後に発生する裏面の凹凸やキズが半導体装置の電気的特性に大きな影響を与える。これについては詳細を後述する。
【００２２】
次に、半導体装置の製造方法について図４乃至図１２を参照して説明する。図４及び図５は半導体装置の製造工程を示す断面図である。図６はダブルパルスレーザ照射を説明する図である。図７はラップ率を説明する図である。図８はオーバーラップしたダブルパルスレーザ照射を説明する図である。図９はパルスレーザ照射前後でのＮ＋バッファ層の不純物プロファイルの変化を示す図である。図１０は半導体装置の裏面の平坦性を示す図である。図１１及び図１２は半導体装置の製造工程を示す断面図である。なお、図４、図５、図１１、及び図１２では、図中上側を裏面側にしている。
【００２３】
図４に示すように、Ｎ型不純物が均一に低濃度にドープされたシリコン基板であるＮ−高抵抗層３の第１主面（表面）にＮ＋バッファ層２を形成する。なお、Ｎ＋バッファ層２がＮ−高抵抗層３に形成されたシリコン基板（シリコンウェハ）を予め用意してもよい。
【００２４】
Ｎ−高抵抗層３の第１主面領域（表面領域）にＰ型不純物がドープされたＰベース層４を形成する。Ｐベース層４を形成後、ゲート絶縁膜７及びゲート電極８を選択的に積層形成する。Ｐベース層４の第１主面領域（表面領域）に、端部がゲート絶縁膜７及びゲート電極８とオーバーラップしたＮ＋ソース層６を形成する。Ｐベース層４の第１主面領域（表面領域）に、端部がＮ＋ソース層６と接するＰ型不純物がドープされるＰ＋コンタクト層５を形成する。ここで、ゲート電極８直下のＰベース層４がパンチスルー型プレーナＩＧＢＴである半導体装置７０のチャネル領域となる。Ｐ＋コンタクト層５、Ｎ＋ソース層６、及びゲート電極８の第１主面（表面）上に絶縁膜９を形成する。
【００２５】
次に、図５に示すように、パンチスルー型プレーナＩＧＢＴである半導体装置７０の要求される特性に対応するためにＮ＋バッファ層２の第２主面（裏面）を所定の厚さ分だけ、裏面研磨する。裏面研磨後、Ｎ＋バッファ層２の第２主面（裏面）に第１のレーザを照射して裏面を溶融して凹凸やキズを消失させ、裏面を平坦化する。
【００２６】
具体的には、第１のレーザには図６に示す第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。第１のパルスレーザビームと第２のパルスレーザビームが１ショットとして裏面の所定領域に照射される。第１のパルスレーザビームと第２のパルスレーザビームのパルス間隔ＰＫ１は、例えば７００ｎｓに、１ショットが１μｓにそれぞれ設定される。ショット間隔ＳＫ１は、例えば０．３ｍｓから１ｍｓの範囲に設定され、被対象物であるシリコンの構造変化（溶融及び固化）が終了する期間よりも長い。つまり、構造変化後に新たなレーザが照射されるということである。
【００２７】
第１及び第２のパルスレーザビームのレーザ波長（λ）は５３２ｎｍである。ここでは、Ｎｂ；ＹＡＧレーザの第２高調波を使用しているがＮｂ；ＹＬＦレーザやＮｂ；ＹＶＯ４レーザなどを用いてもよい。第１のパルスレーザビームは、レーザ光強度ＬＫ１が１．６Ｊ／ｃｍ２、パルス幅ＰＷ１が１３０ｎｓに設定される。第２のパルスレーザビームは、レーザ光強度ＬＫ２が１．６Ｊ／ｃｍ２、パルス幅ＰＷ１が１３０ｎｓに設定される。
【００２８】
第１のレーザに使用されるダブルパルスレーザは、ラップ率が、例えば６６．７％に設定される。ラップ率とは、図７に示すように、中心位置をずらしながらレーザスキャンして目標照射領域（１ショット領域）に複数回レーザ照射を行うことをいう。例えばラップ率５０％とは目標照射箇所に４回レーザ照射を行い、ラップ率６６．７％とは目標照射箇所に９回レーザ照射を行うことをいう。ラップ率が大きいほどレーザ光強度が大きくなり裏面のシリコンの溶融が促進される。
【００２９】
なお、図８に示すように、ダブルパルスレーザにパルス間隔（ＰＫ１）を設ける代わりにオーバーラップを設けてもよい。ここでは、オーバーラップ率６６％に設定している。オーバーラップされたダブルパルスレーザを用いるとレーザ光強度が大きくなり裏面のシリコンの溶融が促進される。なお、レーザ波長（λ）、レーザ光強度ＬＫ１、レーザ光強度ＬＫ２、パルス幅ＰＷ１、パルス幅ＰＷ２、ショット間隔ＳＫ１は図６と同一条件である。
【００３０】
裏面に第１のレーザを照射すると、図９に示すように裏面から所定の深さの領域が高温度となり溶融される。同時に裏面から所定の深さの領域でのＮ＋バッファ層２が外方拡散され、Ｎ＋バッファ層２の不純物プロファイルが裏面側になるほど急激に低下する。ここでは、第１のレーザ照射条件をＮ＋バッファ層２が一番高濃度の領域から裏面までの領域が溶融及び拡散するように設定される。
【００３１】
図１０に示すように、パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、裏面研磨後、裏面の平坦度が、例えば１μｍ乃至３０μｍ（平均値１０μｍ）であり、裏面に凹凸やマイクロクラックなどのキズ等が多発する。
【００３２】
一方、パンチスルー型プレーナＩＧＢＴである半導体装置７０では、第１のレーザ照射を照射するので、裏面が溶融、固化されて裏面の平坦度が、例えば１０ｎｍ乃至３０ｎｍ（平均値２０ｎｍ）と大きく改善され、裏面の凹凸やキズが消失される。
【００３３】
ここでは、第１のパルスレーザビームと第２のパルスレーザビームのレーザ光強度とパルス幅を同一に設定しているが、必ずしも同一に設定しなくともよい。例えば第１のパルスレーザビームのレーザ光強度を第２のパルスレーザビームのレーザ光強度よりも大きくしてもよい。また、裏面の溶融時間及び溶融深さを変更するために、レーザ光強度やラップ率などを適宜変更してもよい。
【００３４】
続いて、図１１に示すように、平坦化されたＮ＋バッファ層２の第２主面（裏面）にＰ型不純物であるボロンをイオン注入する。このとき、例えばレーザアニール後のネットの不純物量が１×１０１５／ｃｍ２以下になるようにイオン注入量を設定し、ピーク位置がＮ＋バッファ層２の第２主面（裏面）近傍になるように加速電圧を比較的小さな値に設定する。
【００３５】
そして、図１２に示すように、ボロンがイオン注入された裏面のイオン注入層２１に、第２のレーザを照射してイオン注入層２１を活性化させてＮ＋バッファ層２の第２主面領域（裏面領域）にＰ＋ドレイン層１を形成する。
【００３６】
具体的には、第２のレーザの照射条件は、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。第１及び第２のパルスレーザビームのレーザ波長（λ）は５３２ｎｍである。ここでは、イオン注入層２１を活性化させるだけ（溶融化させない）なので、第２のレーザでの第１のパルスレーザビームと第２のパルスレーザビームのレーザ光強度を第１のレーザの場合よりも小さく設定している。また、第２のレーザでの第１のパルスレーザビームと第２のパルスレーザビームのパルス幅も第１のレーザの場合よりも小さく設定している。また、ラップ率なども第１のレーザの場合よりも小さな値に設定している。この設定によりＮ＋バッファ層２の不純物プロファイルの変化が少なく、且つ急峻なプロファイルを有するＰ＋ドレイン層１が得られる。
【００３７】
これ以降は、周知な技術を用いて、コンタクト開口、ソース電極１０、ドレイン電極１１などが形成され、パンチスルー型プレーナＩＧＢＴである半導体装置７０が完成する。
【００３８】
次に、製造された半導体装置の電気的特性について図１３を参照して説明する。図１３はＮ＋バッファ層とＰ＋ドレイン層の接合部の電気的特性を示す図である。
【００３９】
破線に示すパンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、裏面に発生した凹凸やキズの影響と、Ｐ＋ドレイン層とＮ＋バッファ層の接合部が比較的高不純物濃度である点とにより、Ｐ＋ドレイン層とＮ＋バッファ層の接合部での電気的特性が低下する。具体的には、逆方向耐圧の劣化や逆方向リーク電流が増大し、順方向リーク電流が増大する。
【００４０】
一方、パンチスルー型プレーナＩＧＢＴである半導体装置７０では、裏面が平坦化されて裏面の凹凸やキズ等が消失され、Ｐ＋ドレイン１層とＮ＋バッファ層２の接合部が比較的低不純物濃度であるので、Ｐ＋ドレイン層１とＮ＋バッファ層２の接合部での電気的特性が比較例よりも大幅に向上する。具体的には、逆方向耐圧が向上し、逆方向リーク電流が大幅に低減され、順方向リーク電流が大幅に低減される。
【００４１】
上述したように、本実施例の半導体装置の製造方法では、裏面研磨後に第１のレーザ照射により裏面を平坦化し、裏面側のＮ＋バッファ層２の不純物プロファイルを低減化している。裏面平坦後に、イオン注入と第２のレーザ照射により急峻なプロファイルを有するＰ＋ドレイン層１を形成している。
【００４２】
このため、電気的特性の優れたパンチスルー型プレーナＩＧＢＴを提供することができる。
【００４３】
なお、本実施例では、裏面平坦化用に使用する第１のレーザとイオン注入層の活性化用に使用する第２のレーザをダブルパルスレーザを用いているが、代わりにシングルパルスレーザや偏光渦ビームを用いた光渦レーザなどを用いてもよい。
【実施例２】
【００４４】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図１４は半導体装置を示す断面図である。図１５は図１４のＢ−Ｂ線に沿う半導体装置の不純物プロファイルである。本実施例では、第１のレーザを照射して裏面平坦後、Ｎバッファ層の裏面にＮ＋バッファインプラ及びコレクタインプラを行い、第２のレーザを照射してイオン注入層を活性化している。
【００４５】
図１４に示すように、半導体装置７１はパンチスルー型トレンチＩＧＢＴである。トレンチＩＧＢＴでは、ゲート電極８が半導体基板に設けられたトレンチ３２にゲート絶縁膜７を介して埋設される。
【００４６】
半導体装置７１は、Ｐ＋ドレイン層１の第１主面（表面）にＮ＋バッファ層２ａが設けられる。Ｎ＋バッファ層２ａの第１主面（表面）に不純物濃度が低いＮバッファ層３１が設けられる。Ｎバッファ層３１の第１主面（表面）に不純物濃度が低いＮ−高抵抗層３が設けられる。Ｎ−高抵抗層３の第１主面領域（表面領域）には、Ｐベース層４が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、Ｎ＋ソース層６が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、端部がＮ＋ソース層６と接するＰ＋コンタクト層５が設けられる。
【００４７】
Ｎ＋ソース層６及びＰベース層４を貫通し、Ｎ−高抵抗層３表面に達するトレンチ３２が設けられる。トレンチ３２には、ゲート絶縁膜７ａを介してゲート電極８ａが埋設される。ここでは、ゲート電極８ａの上端がＮ＋ソース層６の上端よりも突き出た構造となっている。ゲート絶縁膜７及びゲート電極８の側面及び上面には、絶縁膜９が設けられる。
【００４８】
Ｎ＋ソース層６、Ｐ＋コンタクト層５、及び絶縁膜９上には、Ｎ＋ソース層６及びＰ＋コンタクト層５と電気的に接続されるソース電極１０が設けられる。Ｐ＋ドレイン層１の第１主面（表面）と相対向する第２主面（裏面）上には、Ｐ＋ドレイン層１と電気的に接続されるドレイン電極１１が設けられる。
【００４９】
図１５に示すように、パンチスルー型トレンチＩＧＢＴである半導体装置７１では、Ｐ＋ドレイン層１は、ソース電極１０側の不純物濃度が高く、Ｎ＋バッファ層２ａ側になるほど不純物濃度が低く設定される。例えば、Ｐ＋ドレイン層１は膜厚が０．３μｍ、ソース電極１０と接する部分の不純物濃度が３×１０１８／ｃｍ３、Ｎ＋バッファ層２ａと接する部分の不純物濃度が１×１０１７／ｃｍ３に設定される。Ｎ＋バッファ層２ａは、Ｐ＋ドレイン層１とＮバッファ層３１の中間部での不純物濃度が高く、Ｐ＋ドレイン層１側になるほど不純物濃度が低く設定され、Ｎバッファ層３１側になるほど不純物濃度が低く設定される。Ｎ＋バッファ層２ａは、例えば膜厚が１．５μｍ、Ｐ＋ドレイン層１と接する部分の不純物濃度が１×１０１７／ｃｍ３に設定される。Ｎバッファ層３１は、Ｎ＋バッファ層２ａと接する部分の不純物濃度が一番高く、Ｎ−高抵抗層３側になるほど徐々に不純物濃度が低く設定される。
【００５０】
Ｎバッファ層３１を設けることにより、実施例１よりも逆バイアス時での耐圧を十分確保することができる。なお、Ｐ＋ドレイン層１の不純物プロファイルは実施例１と同様に設定される。
【００５１】
次に、半導体装置の製造方法について図１６乃至１８を参照して説明する。図１６乃至１８は、半導体装置の製造工程を示す断面図である。なお、図１６乃至１８では、図中上側を裏面側にしている。
【００５２】
図１６に示すように、Ｎ型不純物が均一に低濃度にドープされたシリコン基板であるＮ−高抵抗層３の第２主面（裏面）にＮバッファ層３１が形成されたシリコン基板（例えばＯＳＬ one side lap ウェハ）を用意する。
【００５３】
Ｎ−高抵抗層３の第１主面領域（表面領域）にＰ型不純物がドープされたＰベース層４を形成する。Ｐベース層４を形成後、Ｐベース層４の第１主面領域（表面領域）に、Ｎ＋ソース層６、端部がＮ＋ソース層６と接するＰ型不純物がドープされるＰ＋コンタクト層５を形成する。
【００５４】
Ｎ＋ソース層６及びＰベース層４を貫通し、Ｎ−高抵抗層３の表面に達するトレンチ３２を形成する。トレンチ３２の側面及び底面にゲート絶縁膜７ａを形成後、ゲート絶縁膜７ａを介してトレンチ３２にゲート電極８ａを埋設する。パンチスルー型トレンチＩＧＢＴである半導体装置７１の要求される特性に対応するためにＮバッファ層３１の第２主面（裏面）を所定の厚さ分だけ、裏面研磨する。裏面研磨後、Ｎバッファ層３１の第２主面（裏面）に第１のレーザを照射して裏面を溶融して凹凸やキズを消失させ、裏面を平坦化する。
【００５５】
具体的には、第１のレーザの照射は、実施例１と同様に、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。ここで、Ｎバッファ層３１は低濃度で、且つブロードな不純物プロファイルを有しているので、第１のレーザ照射による外方拡散が少なく、裏面側の不純物プロファイルの低下が比較的少ない。
【００５６】
次に、図１７に示すように、平坦化されたＮバッファ層３１の第２主面（裏面）に、例えばＮ型不純物であるリンとＰ型不純物であるボロンをイオン注入する。このとき、リンのイオン注入は、レーザアニール後に図１３に示すＮ＋バッファ層２ａの不純物プロファイルとなるようにイオン注入量と加速電圧が適切な値に設定される。ボロンのイオン注入は、実施例１と同様な条件が選択される。
【００５７】
続いて、図１８に示すように、裏面のリン及びボロンがイオン注入されたイオン注入層２２に、第２のレーザを照射してイオン注入層２２を活性化させてＮバッファ層３１の第２主面領域（裏面領域）にＮ＋バッファ層２ａを形成し、Ｎ＋バッファ層２ａの第２主面領域（裏面領域）にＰ＋ドレイン層１を形成する。
【００５８】
具体的には、第２のレーザの照射は、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを実施例１と同様に用いる。
【００５９】
これ以降は、周知な技術を用いて、コンタクト開口、ソース電極１０、ドレイン電極１１などが形成され、パンチスルー型トレンチＩＧＢＴである半導体装置７１が完成する。
【００６０】
パンチスルー型トレンチＩＧＢＴである半導体装置７１では、裏面の凹凸やキズが消失され、裏面が平坦化され、Ｐ＋ドレイン層１とＮ＋バッファ層２ａの接合部が比較的低不純物濃度であるので、Ｐ＋ドレイン層１とＮ＋バッファ層２ａの接合部での電気的特性が大幅に向上する。具体的には、逆方向耐圧が向上し、逆方向リーク電流が大幅に低減され、順方向リーク電流が大幅に低減される。
【００６１】
このため、電気的特性の優れたパンチスルー型トレンチＩＧＢＴを提供することができる。
【実施例３】
【００６２】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図１９は半導体装置の製造工程を示す断面図である。本実施例では、裏面研磨を行わずレーザ照射による裏面平坦化を実施している。
【００６３】
図１９に示すように、パンチスルー型トレンチＩＧＢＴである半導体装置７２の製造方法では、Ｎ型不純物が均一に低濃度にドープされたシリコン基板であるＮ−高抵抗層３の第２主面（裏面）にＮバッファ層４１が形成されたシリコン基板（例えばＯＳＬ one side lap ウェハ）を用意する。このシリコン基板の厚さは、電鉄用等に使用される高耐圧ＩＧＢＴの耐圧に対応できるように予め膜厚を、例えば４５０μｍに設定されている（ウェハ薄化）。この設定により、裏面研磨する必要がない。
【００６４】
ここで、Ｐベース層４からゲート形成までの工程は、実施例２と同様に行われるが、表裏の判別や製造工程でのウェハ搬送でのすべり防止用として裏面に凹凸面を形成している。なお、ＣＶＤ等の堆積工程やＲＩＥ（Reactive Ion Etching）等のエッチング工程で裏面の凹凸が増加する。
【００６５】
Ｎバッファ層４１の第２主面（裏面）に第１のレーザを照射して裏面を溶融して凹凸やキズを消失させ、裏面を平坦化する。
【００６６】
具体的には、第１のレーザの照射は、実施例１と同様に、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。ここで、Ｎバッファ層４１は低濃度で、且つブロードな不純物プロファイルを有しているので、第１のレーザ照射による外方拡散が少なく、裏面側の不純物プロファイルの低下が比較的少ない。
【００６７】
次に、平坦化されたＮバッファ層４１の第２主面（裏面）に、例えばＮ型不純物であるリンとＰ型不純物であるボロンを実施例２と同様にイオン注入する。
【００６８】
続いて、裏面のリン及びボロンがイオン注入されたイオン注入層に、第２のレーザを実施例２と同様に照射してイオン注入層を活性化させてＮバッファ層４１の第２主面領域（裏面領域）にＮ＋バッファ層を形成し、Ｎ＋バッファ層の第２主面領域（裏面領域）にＰ＋ドレイン層を形成する。
【００６９】
これ以降は、周知な技術を用いて、コンタクト開口、ソース電極、ドレイン電極などが形成され、パンチスルー型トレンチＩＧＢＴである半導体装置７２が完成する。
【００７０】
パンチスルー型トレンチＩＧＢＴである半導体装置７２では、裏面の凹凸やキズが消失され、裏面が平坦化され、Ｐ＋ドレイン層とＮ＋バッファ層の接合部が比較的低不純物濃度であるので、Ｐ＋ドレイン層とＮ＋バッファ層の接合部での電気的特性が大幅に向上する。具体的には、逆方向耐圧が向上し、逆方向リーク電流が大幅に低減され、順方向リーク電流が大幅に低減される。また、シリコン基板厚を所定の耐圧に適合するように予め薄化しているので、裏面研磨する必要がない。
【００７１】
このため、電気的特性の優れたパンチスルー型トレンチＩＧＢＴを提供することができる。
【００７２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７３】
実施例では、パンチスルー型ＩＧＢＴに適用したが、Ｎ＋バッファ層が設けられないノンパンチスルー型ＩＧＢＴにも適用することができる。ノンパンチスルー型ＩＧＢＴでは、逆方向耐圧及び逆方向リーク電流が改善する。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１導電型の高抵抗層の裏面領域に前記高抵抗層よりも不純物濃度が高い第１導電型のバッファ層を形成する工程と、前記高抵抗層の表面領域に第２導電型のベース層を形成する工程と、前記ベース層の表面領域に第１導電型のソース層を形成する工程と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極を形成する工程と、前記ゲート電極上に絶縁膜を堆積後、前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、平坦化された前記バッファ層の裏面に第２導電型の不純物イオンをイオン注入する工程と、前記バッファ層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記バッファ層の裏面にドレイン層を形成する工程とを具備する半導体装置の製造方法。
【００７５】
（付記２） 第１導電型の高抵抗層の表面領域に第２導電型のベース層を形成する工程と、前記ベース層の表面領域に第１導電型のソース層を形成する工程と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極を形成する工程と、前記高抵抗層の裏面を研磨する工程と、研磨された前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、平坦化された前記高抵抗層の裏面に第２導電型の不純物イオンをイオン注入する工程と、前記高抵抗層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記高抵抗層の裏面にドレイン層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【符号の説明】
【００７６】
１ Ｐ＋ドレイン層
２、２ａ Ｎ＋バッファ層
３ Ｎ−高抵抗層
４ Ｐベース層
５ Ｐ＋コンタクト層
６ Ｎ＋ソース層
７、７ａ ゲート絶縁膜
８、８ａ ゲート電極
９ 絶縁膜
１０ ソース電極
１１ ドレイン電極
２1、２２ イオン注入層
３１、４１ Ｎバッファ層
３２ トレンチ
７０〜７２ 半導体装置
ＤＬ１ ディレイ（遅れ）
ＬＫ１、ＬＫ２ レーザ光強度
ＯＢ１ オーバーラップ率
ＰＫ１ パルス間隔
ＰＷ１、ＰＷ２ パルス幅
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置或いは半導体集積回路装置では、ウェハ表面に素子を形成する半導体製造工程が終了すると裏面研磨処理が行われる。裏面研磨後、裏面の面粗さを改善するために裏面の鏡面化処理やレーザ照射による平坦化が行われる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるレーザ照射による裏面の平坦化はダイシング直前に行われる。一方、パワーデバイスであるＩＧＢＴ（insulated gate bipolar transistor）では、表面側にベース層、ソース層、及びゲートを形成後に裏面研磨して所定の耐圧に対応するようにウェハ厚さを調整している。裏面研磨後、裏面側に高濃度バッファ層や高濃度ドレイン層を形成している。このため、ＩＧＢＴでの裏面研磨工程で発生するマイクロクラックや凹凸等がＩＧＢＴの電気特性の劣化を引き起こすという問題点がある。また、高濃度バッファ層の裏面研磨後、裏面側に高濃度ドレイン層を形成する場合、高濃度バッファ層と高濃度ドレイン層の間の逆方向耐圧が低下するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−４５８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、耐圧及びリーク電流を改善する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置の製造方法は、第１導電型の高抵抗層の裏面領域に設けられた、前記高抵抗層よりも不純物濃度が高い第１導電型のバッファ層と、前記高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、前記バッファ層の裏面を研磨する工程と、研磨された前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、平坦化された前記バッファ層の裏面に第２導電型の不純物イオンをイオン注入する工程と、前記バッファ層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記バッファ層の裏面にドレイン層を形成する工程とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体装置の製造方法は、第１導電型の第１のバッファ層表面に設けられ、前記第１のバッファ層よりも不純物濃度が低い第１の導電型の高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、前記第１のバッファ層の裏面を研磨する工程と、研磨された前記第１のバッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、研磨された前記第１のバッファ層の裏面に第１導電型の第１の不純物イオンと第２導電型の第２の不純物イオンをイオン注入する工程と、前記第１のバッファ層の裏面に第２のレーザを照射して前記第１及び第２の不純物イオンを活性化し、前記第１のバッファ層の裏面に前記第１のバッファ層よりも不純物濃度が高い第１導電型の第２のバッファ層を形成し、前記第２のバッファ層の裏面に第２導電型のドレイン層を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、耐圧及びリーク電流を改善する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】図１のＡ−Ａ線に沿う半導体装置の不純物プロファイル。
【図３】本発明の実施例１に係る比較例の半導体装置の不純物プロファイル。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係るダブルパルスレーザ照射を説明する図。
【図７】本発明の実施例１に係るラップ率を説明する図。
【図８】本発明の実施例１に係るオーバーラップしたダブルパルスレーザ照射を説明する図。
【図９】本発明の実施例１に係るパルスレーザ照射前後でのＮ＋バッファ層の不純物プロファイルの変化を示す図。
【図１０】本発明の実施例１に係る半導体装置の裏面の平坦性を示す図。
【図１１】本発明の実施例１に係る半導体装置を示す断面図。
【図１２】本発明の実施例１に係る半導体装置を示す断面図。
【図１３】本発明の実施例１に係るＮ＋バッファ層とＰ＋ドレイン層の接合部の電気的特性を示す図。
【図１４】本発明の実施例２に係る半導体装置を示す断面図。
【図１５】図１２のＢ−Ｂ線に沿う半導体装置の不純物プロファイル。
【図１６】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１７】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１８】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す断面図である。図２は図１のＡ−Ａ線に沿う半導体装置の不純物プロファイルである。図３は比較例の半導体装置の不純物プロファイルである。本実施例では、裏面研磨後にパルスレーザを照射して裏面を平坦化している。
【００１２】
図１に示すように、半導体装置７０はパンチスルー型プレーナＩＧＢＴ（insulated gate bipolar transistor）である。プレーナＩＧＢＴでは、ゲート電極８が半導体基板上にゲート絶縁膜７を介して設けられる。
【００１３】
半導体装置７０は、Ｐ＋ドレイン層１の第１主面（表面）にＮ＋バッファ層２が設けられる。Ｎ＋バッファ層２の第１主面（表面）に不純物濃度が低いＮ−高抵抗層３が設けられる。Ｎ−高抵抗層３の第１主面領域（表面領域）には、Ｐベース層４が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、Ｎ＋ソース層６が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、端部がＮ＋ソース層６と接し、Ｎ＋ソース層６よりも深いＰ＋コンタクト層５が設けられる。本実施例では、ＩＧＢＴでドレイン、ソースという名称を採用しているが、ドレインをコレクタ或いはアノードとも呼称される。ソースはエミッタ或いはカソードとも呼称される。
【００１４】
Ｎ−高抵抗層３、Ｐベース層４、及びＮ＋ソース層６の第１主面（表面）上にゲート絶縁膜７を介してゲート電極８が設けられる。ゲート絶縁膜７及びゲート電極８の側面及び上面には、絶縁膜９が設けられる。
【００１５】
Ｎ＋ソース層６、Ｐ＋コンタクト層５、及び絶縁膜９上には、Ｎ＋ソース層６及びＰ＋コンタクト層５と電気的に接続されるソース電極１０が設けられる。Ｐ＋ドレイン層１の第１主面（表面）と相対向する第２主面（裏面）上には、Ｐ＋ドレイン層１と電気的に接続されるドレイン電極１１が設けられる。
【００１６】
図２に示すように、パンチスルー型プレーナＩＧＢＴである半導体装置７０では、Ｐ＋ドレイン層１は、ソース電極１０側の不純物濃度が高く、Ｎ＋バッファ層２側になるほど不純物濃度が低く設定される。例えば、Ｐ＋ドレイン層１は膜厚が０．３μｍ、ソース電極１０と接する部分の不純物濃度が３×１０１８／ｃｍ３、Ｎ＋バッファ層２と接する部分の不純物濃度が１×１０１７／ｃｍ３に設定される。Ｎ＋バッファ層２は、Ｐ＋ドレイン層１近傍の層中の不純物濃度が高く、Ｐ＋ドレイン層１側になるほど不純物濃度が低く設定され、Ｎ−高抵抗層３側になるほど不純物濃度が低く設定される。Ｎ＋バッファ層２は、例えば膜厚が３μｍ、Ｐ＋ドレイン層１と接する部分の不純物濃度が１×１０１７／ｃｍ３、Ｐ＋ドレイン層１近傍の層中の不純物濃度が１×１０１８／ｃｍ３に設定され、Ｎ−高抵抗層３と接する部分の不純物濃度が１×１０１４／ｃｍ３に設定される。
【００１７】
Ｐ＋ドレイン層１のネットの不純物濃度は、１×１０１５／ｃｍ２以下に設定され、急峻なプロファイルを有しているのでアノードからのキャリアの注入効率を下げることができ、ライフタイム制御をすることがなくパンチスルー型プレーナＩＧＢＴである半導体装置７０の高速化を達成できる。
【００１８】
Ｎ＋バッファ層２は、Ｐ＋ドレイン層１と接する部分が比較的低濃度に設定され、Ｎ−高抵抗層３側になるほど不純物濃度が徐々に低下するプロファイルを有しているので、逆バイアス印加時での逆方向耐圧や順方向特性を十分確保でき、印加電圧に応じて徐々に空乏化させることができる。
【００１９】
図３に示すように、パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、Ｐ＋ドレイン層は、ソース電極側の不純物濃度が高く、Ｎ＋バッファ層側になるほど不純物濃度が低く設定される。例えば、Ｐ＋ドレイン層は膜厚が０．３μｍ、ソース電極と接する部分の不純物濃度が３×１０１８／ｃｍ３、Ｎ＋バッファ層と接する部分の不純物濃度が１×１０１８／ｃｍ３に設定される。Ｎ＋バッファ層は、Ｐ＋ドレイン層近傍の層中の不純物濃度が高く、Ｐ＋ドレイン層側になるほど不純物濃度が低く設定され、Ｎ−高抵抗層側になるほど不純物濃度が低く設定される。Ｎ＋バッファ層は、例えば膜厚が３μｍ、Ｐ＋ドレイン層と接する部分の不純物濃度が１×１０１８／ｃｍ３、Ｐ＋ドレイン層近傍の層中の不純物濃度がそれよりも高く設定され、Ｎ−高抵抗層と接する部分の不純物濃度が１×１０１４／ｃｍ３に設定される。
【００２０】
パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、Ｎ＋バッファ層とＰ＋ドレイン層が接する部分の濃度がパンチスルー型プレーナＩＧＢＴである半導体装置７０（図２に示す）よりも高く設定される。このため、逆バイアス印加時での逆方向耐圧や順方向特性がパンチスルー型プレーナＩＧＢＴである半導体装置７０よりも劣化する。
【００２１】
なお、パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、Ｎ＋バッファ層の裏面研磨後に、平坦化処理を行わずＰ＋ドレイン層を形成している。このため、裏面研磨後に発生する裏面の凹凸やキズが半導体装置の電気的特性に大きな影響を与える。これについては詳細を後述する。
【００２２】
次に、半導体装置の製造方法について図４乃至図１２を参照して説明する。図４及び図５は半導体装置の製造工程を示す断面図である。図６はダブルパルスレーザ照射を説明する図である。図７はラップ率を説明する図である。図８はオーバーラップしたダブルパルスレーザ照射を説明する図である。図９はパルスレーザ照射前後でのＮ＋バッファ層の不純物プロファイルの変化を示す図である。図１０は半導体装置の裏面の平坦性を示す図である。図１１及び図１２は半導体装置の製造工程を示す断面図である。なお、図４、図５、図１１、及び図１２では、図中上側を裏面側にしている。
【００２３】
図４に示すように、Ｎ型不純物が均一に低濃度にドープされたシリコン基板であるＮ−高抵抗層３の第１主面（表面）にＮ＋バッファ層２を形成する。なお、Ｎ＋バッファ層２がＮ−高抵抗層３に形成されたシリコン基板（シリコンウェハ）を予め用意してもよい。
【００２４】
Ｎ−高抵抗層３の第１主面領域（表面領域）にＰ型不純物がドープされたＰベース層４を形成する。Ｐベース層４を形成後、ゲート絶縁膜７及びゲート電極８を選択的に積層形成する。Ｐベース層４の第１主面領域（表面領域）に、端部がゲート絶縁膜７及びゲート電極８とオーバーラップしたＮ＋ソース層６を形成する。Ｐベース層４の第１主面領域（表面領域）に、端部がＮ＋ソース層６と接するＰ型不純物がドープされるＰ＋コンタクト層５を形成する。ここで、ゲート電極８直下のＰベース層４がパンチスルー型プレーナＩＧＢＴである半導体装置７０のチャネル領域となる。Ｐ＋コンタクト層５、Ｎ＋ソース層６、及びゲート電極８の第１主面（表面）上に絶縁膜９を形成する。
【００２５】
次に、図５に示すように、パンチスルー型プレーナＩＧＢＴである半導体装置７０の要求される特性に対応するためにＮ＋バッファ層２の第２主面（裏面）を所定の厚さ分だけ、裏面研磨する。裏面研磨後、Ｎ＋バッファ層２の第２主面（裏面）に第１のレーザを照射して裏面を溶融して凹凸やキズを消失させ、裏面を平坦化する。
【００２６】
具体的には、第１のレーザには図６に示す第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。第１のパルスレーザビームと第２のパルスレーザビームが１ショットとして裏面の所定領域に照射される。第１のパルスレーザビームと第２のパルスレーザビームのパルス間隔ＰＫ１は、例えば７００ｎｓに、１ショットが１μｓにそれぞれ設定される。ショット間隔ＳＫ１は、例えば０．３ｍｓから１ｍｓの範囲に設定され、被対象物であるシリコンの構造変化（溶融及び固化）が終了する期間よりも長い。つまり、構造変化後に新たなレーザが照射されるということである。
【００２７】
第１及び第２のパルスレーザビームのレーザ波長（λ）は５３２ｎｍである。ここでは、Ｎｂ；ＹＡＧレーザの第２高調波を使用しているがＮｂ；ＹＬＦレーザやＮｂ；ＹＶＯ４レーザなどを用いてもよい。第１のパルスレーザビームは、レーザ光強度ＬＫ１が１．６Ｊ／ｃｍ２、パルス幅ＰＷ１が１３０ｎｓに設定される。第２のパルスレーザビームは、レーザ光強度ＬＫ２が１．６Ｊ／ｃｍ２、パルス幅ＰＷ１が１３０ｎｓに設定される。
【００２８】
第１のレーザに使用されるダブルパルスレーザは、ラップ率が、例えば６６．７％に設定される。ラップ率とは、図７に示すように、中心位置をずらしながらレーザスキャンして目標照射領域（１ショット領域）に複数回レーザ照射を行うことをいう。例えばラップ率５０％とは目標照射箇所に４回レーザ照射を行い、ラップ率６６．７％とは目標照射箇所に９回レーザ照射を行うことをいう。ラップ率が大きいほどレーザ光強度が大きくなり裏面のシリコンの溶融が促進される。
【００２９】
なお、図８に示すように、ダブルパルスレーザにパルス間隔（ＰＫ１）を設ける代わりにオーバーラップを設けてもよい。ここでは、オーバーラップ率６６％に設定している。オーバーラップされたダブルパルスレーザを用いるとレーザ光強度が大きくなり裏面のシリコンの溶融が促進される。なお、レーザ波長（λ）、レーザ光強度ＬＫ１、レーザ光強度ＬＫ２、パルス幅ＰＷ１、パルス幅ＰＷ２、ショット間隔ＳＫ１は図６と同一条件である。
【００３０】
裏面に第１のレーザを照射すると、図９に示すように裏面から所定の深さの領域が高温度となり溶融される。同時に裏面から所定の深さの領域でのＮ＋バッファ層２が外方拡散され、Ｎ＋バッファ層２の不純物プロファイルが裏面側になるほど急激に低下する。ここでは、第１のレーザ照射条件をＮ＋バッファ層２が一番高濃度の領域から裏面までの領域が溶融及び拡散するように設定される。
【００３１】
図１０に示すように、パンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、裏面研磨後、裏面の平坦度が、例えば１μｍ乃至３０μｍ（平均値１０μｍ）であり、裏面に凹凸やマイクロクラックなどのキズ等が多発する。
【００３２】
一方、パンチスルー型プレーナＩＧＢＴである半導体装置７０では、第１のレーザ照射を照射するので、裏面が溶融、固化されて裏面の平坦度が、例えば１０ｎｍ乃至３０ｎｍ（平均値２０ｎｍ）と大きく改善され、裏面の凹凸やキズが消失される。
【００３３】
ここでは、第１のパルスレーザビームと第２のパルスレーザビームのレーザ光強度とパルス幅を同一に設定しているが、必ずしも同一に設定しなくともよい。例えば第１のパルスレーザビームのレーザ光強度を第２のパルスレーザビームのレーザ光強度よりも大きくしてもよい。また、裏面の溶融時間及び溶融深さを変更するために、レーザ光強度やラップ率などを適宜変更してもよい。
【００３４】
続いて、図１１に示すように、平坦化されたＮ＋バッファ層２の第２主面（裏面）にＰ型不純物であるボロンをイオン注入する。このとき、例えばレーザアニール後のネットの不純物量が１×１０１５／ｃｍ２以下になるようにイオン注入量を設定し、ピーク位置がＮ＋バッファ層２の第２主面（裏面）近傍になるように加速電圧を比較的小さな値に設定する。
【００３５】
そして、図１２に示すように、ボロンがイオン注入された裏面のイオン注入層２１に、第２のレーザを照射してイオン注入層２１を活性化させてＮ＋バッファ層２の第２主面領域（裏面領域）にＰ＋ドレイン層１を形成する。
【００３６】
具体的には、第２のレーザの照射条件は、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。第１及び第２のパルスレーザビームのレーザ波長（λ）は５３２ｎｍである。ここでは、イオン注入層２１を活性化させるだけ（溶融化させない）なので、第２のレーザでの第１のパルスレーザビームと第２のパルスレーザビームのレーザ光強度を第１のレーザの場合よりも小さく設定している。また、第２のレーザでの第１のパルスレーザビームと第２のパルスレーザビームのパルス幅も第１のレーザの場合よりも小さく設定している。また、ラップ率なども第１のレーザの場合よりも小さな値に設定している。この設定によりＮ＋バッファ層２の不純物プロファイルの変化が少なく、且つ急峻なプロファイルを有するＰ＋ドレイン層１が得られる。
【００３７】
これ以降は、周知な技術を用いて、コンタクト開口、ソース電極１０、ドレイン電極１１などが形成され、パンチスルー型プレーナＩＧＢＴである半導体装置７０が完成する。
【００３８】
次に、製造された半導体装置の電気的特性について図１３を参照して説明する。図１３はＮ＋バッファ層とＰ＋ドレイン層の接合部の電気的特性を示す図である。
【００３９】
破線に示すパンチスルー型プレーナＩＧＢＴである比較例の半導体装置では、裏面に発生した凹凸やキズの影響と、Ｐ＋ドレイン層とＮ＋バッファ層の接合部が比較的高不純物濃度である点とにより、Ｐ＋ドレイン層とＮ＋バッファ層の接合部での電気的特性が低下する。具体的には、逆方向耐圧の劣化や逆方向リーク電流が増大し、順方向リーク電流が増大する。
【００４０】
一方、パンチスルー型プレーナＩＧＢＴである半導体装置７０では、裏面が平坦化されて裏面の凹凸やキズ等が消失され、Ｐ＋ドレイン１層とＮ＋バッファ層２の接合部が比較的低不純物濃度であるので、Ｐ＋ドレイン層１とＮ＋バッファ層２の接合部での電気的特性が比較例よりも大幅に向上する。具体的には、逆方向耐圧が向上し、逆方向リーク電流が大幅に低減され、順方向リーク電流が大幅に低減される。
【００４１】
上述したように、本実施例の半導体装置の製造方法では、裏面研磨後に第１のレーザ照射により裏面を平坦化し、裏面側のＮ＋バッファ層２の不純物プロファイルを低減化している。裏面平坦後に、イオン注入と第２のレーザ照射により急峻なプロファイルを有するＰ＋ドレイン層１を形成している。
【００４２】
このため、電気的特性の優れたパンチスルー型プレーナＩＧＢＴを提供することができる。
【００４３】
なお、本実施例では、裏面平坦化用に使用する第１のレーザとイオン注入層の活性化用に使用する第２のレーザをダブルパルスレーザを用いているが、代わりにシングルパルスレーザや偏光渦ビームを用いた光渦レーザなどを用いてもよい。
【実施例２】
【００４４】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図１４は半導体装置を示す断面図である。図１５は図１４のＢ−Ｂ線に沿う半導体装置の不純物プロファイルである。本実施例では、第１のレーザを照射して裏面平坦後、Ｎバッファ層の裏面にＮ＋バッファインプラ及びコレクタインプラを行い、第２のレーザを照射してイオン注入層を活性化している。
【００４５】
図１４に示すように、半導体装置７１はパンチスルー型トレンチＩＧＢＴである。トレンチＩＧＢＴでは、ゲート電極８が半導体基板に設けられたトレンチ３２にゲート絶縁膜７を介して埋設される。
【００４６】
半導体装置７１は、Ｐ＋ドレイン層１の第１主面（表面）にＮ＋バッファ層２ａが設けられる。Ｎ＋バッファ層２ａの第１主面（表面）に不純物濃度が低いＮバッファ層３１が設けられる。Ｎバッファ層３１の第１主面（表面）に不純物濃度が低いＮ−高抵抗層３が設けられる。Ｎ−高抵抗層３の第１主面領域（表面領域）には、Ｐベース層４が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、Ｎ＋ソース層６が選択的に設けられる。Ｐベース層４の第１主面領域（表面領域）には、端部がＮ＋ソース層６と接するＰ＋コンタクト層５が設けられる。
【００４７】
Ｎ＋ソース層６及びＰベース層４を貫通し、Ｎ−高抵抗層３表面に達するトレンチ３２が設けられる。トレンチ３２には、ゲート絶縁膜７ａを介してゲート電極８ａが埋設される。ここでは、ゲート電極８ａの上端がＮ＋ソース層６の上端よりも突き出た構造となっている。ゲート絶縁膜７及びゲート電極８の側面及び上面には、絶縁膜９が設けられる。
【００４８】
Ｎ＋ソース層６、Ｐ＋コンタクト層５、及び絶縁膜９上には、Ｎ＋ソース層６及びＰ＋コンタクト層５と電気的に接続されるソース電極１０が設けられる。Ｐ＋ドレイン層１の第１主面（表面）と相対向する第２主面（裏面）上には、Ｐ＋ドレイン層１と電気的に接続されるドレイン電極１１が設けられる。
【００４９】
図１５に示すように、パンチスルー型トレンチＩＧＢＴである半導体装置７１では、Ｐ＋ドレイン層１は、ソース電極１０側の不純物濃度が高く、Ｎ＋バッファ層２ａ側になるほど不純物濃度が低く設定される。例えば、Ｐ＋ドレイン層１は膜厚が０．３μｍ、ソース電極１０と接する部分の不純物濃度が３×１０１８／ｃｍ３、Ｎ＋バッファ層２ａと接する部分の不純物濃度が１×１０１７／ｃｍ３に設定される。Ｎ＋バッファ層２ａは、Ｐ＋ドレイン層１とＮバッファ層３１の中間部での不純物濃度が高く、Ｐ＋ドレイン層１側になるほど不純物濃度が低く設定され、Ｎバッファ層３１側になるほど不純物濃度が低く設定される。Ｎ＋バッファ層２ａは、例えば膜厚が１．５μｍ、Ｐ＋ドレイン層１と接する部分の不純物濃度が１×１０１７／ｃｍ３に設定される。Ｎバッファ層３１は、Ｎ＋バッファ層２ａと接する部分の不純物濃度が一番高く、Ｎ−高抵抗層３側になるほど徐々に不純物濃度が低く設定される。
【００５０】
Ｎバッファ層３１を設けることにより、実施例１よりも逆バイアス時での耐圧を十分確保することができる。なお、Ｐ＋ドレイン層１の不純物プロファイルは実施例１と同様に設定される。
【００５１】
次に、半導体装置の製造方法について図１６乃至１８を参照して説明する。図１６乃至１８は、半導体装置の製造工程を示す断面図である。なお、図１６乃至１８では、図中上側を裏面側にしている。
【００５２】
図１６に示すように、Ｎ型不純物が均一に低濃度にドープされたシリコン基板であるＮ−高抵抗層３の第２主面（裏面）にＮバッファ層３１が形成されたシリコン基板（例えばＯＳＬ one side lap ウェハ）を用意する。
【００５３】
Ｎ−高抵抗層３の第１主面領域（表面領域）にＰ型不純物がドープされたＰベース層４を形成する。Ｐベース層４を形成後、Ｐベース層４の第１主面領域（表面領域）に、Ｎ＋ソース層６、端部がＮ＋ソース層６と接するＰ型不純物がドープされるＰ＋コンタクト層５を形成する。
【００５４】
Ｎ＋ソース層６及びＰベース層４を貫通し、Ｎ−高抵抗層３の表面に達するトレンチ３２を形成する。トレンチ３２の側面及び底面にゲート絶縁膜７ａを形成後、ゲート絶縁膜７ａを介してトレンチ３２にゲート電極８ａを埋設する。パンチスルー型トレンチＩＧＢＴである半導体装置７１の要求される特性に対応するためにＮバッファ層３１の第２主面（裏面）を所定の厚さ分だけ、裏面研磨する。裏面研磨後、Ｎバッファ層３１の第２主面（裏面）に第１のレーザを照射して裏面を溶融して凹凸やキズを消失させ、裏面を平坦化する。
【００５５】
具体的には、第１のレーザの照射は、実施例１と同様に、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。ここで、Ｎバッファ層３１は低濃度で、且つブロードな不純物プロファイルを有しているので、第１のレーザ照射による外方拡散が少なく、裏面側の不純物プロファイルの低下が比較的少ない。
【００５６】
次に、図１７に示すように、平坦化されたＮバッファ層３１の第２主面（裏面）に、例えばＮ型不純物であるリンとＰ型不純物であるボロンをイオン注入する。このとき、リンのイオン注入は、レーザアニール後に図１３に示すＮ＋バッファ層２ａの不純物プロファイルとなるようにイオン注入量と加速電圧が適切な値に設定される。ボロンのイオン注入は、実施例１と同様な条件が選択される。
【００５７】
続いて、図１８に示すように、裏面のリン及びボロンがイオン注入されたイオン注入層２２に、第２のレーザを照射してイオン注入層２２を活性化させてＮバッファ層３１の第２主面領域（裏面領域）にＮ＋バッファ層２ａを形成し、Ｎ＋バッファ層２ａの第２主面領域（裏面領域）にＰ＋ドレイン層１を形成する。
【００５８】
具体的には、第２のレーザの照射は、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを実施例１と同様に用いる。
【００５９】
これ以降は、周知な技術を用いて、コンタクト開口、ソース電極１０、ドレイン電極１１などが形成され、パンチスルー型トレンチＩＧＢＴである半導体装置７１が完成する。
【００６０】
パンチスルー型トレンチＩＧＢＴである半導体装置７１では、裏面の凹凸やキズが消失され、裏面が平坦化され、Ｐ＋ドレイン層１とＮ＋バッファ層２ａの接合部が比較的低不純物濃度であるので、Ｐ＋ドレイン層１とＮ＋バッファ層２ａの接合部での電気的特性が大幅に向上する。具体的には、逆方向耐圧が向上し、逆方向リーク電流が大幅に低減され、順方向リーク電流が大幅に低減される。
【００６１】
このため、電気的特性の優れたパンチスルー型トレンチＩＧＢＴを提供することができる。
【実施例３】
【００６２】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図１９は半導体装置の製造工程を示す断面図である。本実施例では、裏面研磨を行わずレーザ照射による裏面平坦化を実施している。
【００６３】
図１９に示すように、パンチスルー型トレンチＩＧＢＴである半導体装置７２の製造方法では、Ｎ型不純物が均一に低濃度にドープされたシリコン基板であるＮ−高抵抗層３の第２主面（裏面）にＮバッファ層４１が形成されたシリコン基板（例えばＯＳＬ one side lap ウェハ）を用意する。このシリコン基板の厚さは、電鉄用等に使用される高耐圧ＩＧＢＴの耐圧に対応できるように予め膜厚を、例えば４５０μｍに設定されている（ウェハ薄化）。この設定により、裏面研磨する必要がない。
【００６４】
ここで、Ｐベース層４からゲート形成までの工程は、実施例２と同様に行われるが、表裏の判別や製造工程でのウェハ搬送でのすべり防止用として裏面に凹凸面を形成している。なお、ＣＶＤ等の堆積工程やＲＩＥ（Reactive Ion Etching）等のエッチング工程で裏面の凹凸が増加する。
【００６５】
Ｎバッファ層４１の第２主面（裏面）に第１のレーザを照射して裏面を溶融して凹凸やキズを消失させ、裏面を平坦化する。
【００６６】
具体的には、第１のレーザの照射は、実施例１と同様に、例えば第１のパルスレーザビームと第２のパルスレーザビームから構成されるダブルパルスレーザを用いる。ここで、Ｎバッファ層４１は低濃度で、且つブロードな不純物プロファイルを有しているので、第１のレーザ照射による外方拡散が少なく、裏面側の不純物プロファイルの低下が比較的少ない。
【００６７】
次に、平坦化されたＮバッファ層４１の第２主面（裏面）に、例えばＮ型不純物であるリンとＰ型不純物であるボロンを実施例２と同様にイオン注入する。
【００６８】
続いて、裏面のリン及びボロンがイオン注入されたイオン注入層に、第２のレーザを実施例２と同様に照射してイオン注入層を活性化させてＮバッファ層４１の第２主面領域（裏面領域）にＮ＋バッファ層を形成し、Ｎ＋バッファ層の第２主面領域（裏面領域）にＰ＋ドレイン層を形成する。
【００６９】
これ以降は、周知な技術を用いて、コンタクト開口、ソース電極、ドレイン電極などが形成され、パンチスルー型トレンチＩＧＢＴである半導体装置７２が完成する。
【００７０】
パンチスルー型トレンチＩＧＢＴである半導体装置７２では、裏面の凹凸やキズが消失され、裏面が平坦化され、Ｐ＋ドレイン層とＮ＋バッファ層の接合部が比較的低不純物濃度であるので、Ｐ＋ドレイン層とＮ＋バッファ層の接合部での電気的特性が大幅に向上する。具体的には、逆方向耐圧が向上し、逆方向リーク電流が大幅に低減され、順方向リーク電流が大幅に低減される。また、シリコン基板厚を所定の耐圧に適合するように予め薄化しているので、裏面研磨する必要がない。
【００７１】
このため、電気的特性の優れたパンチスルー型トレンチＩＧＢＴを提供することができる。
【００７２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７３】
実施例では、パンチスルー型ＩＧＢＴに適用したが、Ｎ＋バッファ層が設けられないノンパンチスルー型ＩＧＢＴにも適用することができる。ノンパンチスルー型ＩＧＢＴでは、逆方向耐圧及び逆方向リーク電流が改善する。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１導電型の高抵抗層の裏面領域に前記高抵抗層よりも不純物濃度が高い第１導電型のバッファ層を形成する工程と、前記高抵抗層の表面領域に第２導電型のベース層を形成する工程と、前記ベース層の表面領域に第１導電型のソース層を形成する工程と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極を形成する工程と、前記ゲート電極上に絶縁膜を堆積後、前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、平坦化された前記バッファ層の裏面に第２導電型の不純物イオンをイオン注入する工程と、前記バッファ層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記バッファ層の裏面にドレイン層を形成する工程とを具備する半導体装置の製造方法。
【００７５】
（付記２） 第１導電型の高抵抗層の表面領域に第２導電型のベース層を形成する工程と、前記ベース層の表面領域に第１導電型のソース層を形成する工程と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極を形成する工程と、前記高抵抗層の裏面を研磨する工程と、研磨された前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、平坦化された前記高抵抗層の裏面に第２導電型の不純物イオンをイオン注入する工程と、前記高抵抗層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記高抵抗層の裏面にドレイン層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【符号の説明】
【００７６】
１ Ｐ＋ドレイン層
２、２ａ Ｎ＋バッファ層
３ Ｎ−高抵抗層
４ Ｐベース層
５ Ｐ＋コンタクト層
６ Ｎ＋ソース層
７、７ａ ゲート絶縁膜
８、８ａ ゲート電極
９ 絶縁膜
１０ ソース電極
１１ ドレイン電極
２1、２２ イオン注入層
３１、４１ Ｎバッファ層
３２ トレンチ
７０〜７２ 半導体装置
ＤＬ１ ディレイ（遅れ）
ＬＫ１、ＬＫ２ レーザ光強度
ＯＢ１ オーバーラップ率
ＰＫ１ パルス間隔
ＰＷ１、ＰＷ２ パルス幅
【特許請求の範囲】
【請求項１】
第１導電型の高抵抗層の裏面領域に設けられた、前記高抵抗層よりも不純物濃度が高い第１導電型のバッファ層と、前記高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、
前記バッファ層の裏面を研磨する工程と、
研磨された前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、
平坦化された前記バッファ層の裏面に第２導電型の不純物イオンをイオン注入する工程と、
前記バッファ層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記バッファ層の裏面にドレイン層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の第１のバッファ層表面に設けられ、前記第１のバッファ層よりも不純物濃度が低い第１の導電型の高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、
前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、
前記第１のバッファ層の裏面を研磨する工程と、
研磨された前記第１のバッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、
研磨された前記第１のバッファ層の裏面に第１導電型の第１の不純物イオンと第２導電型の第２の不純物イオンをイオン注入する工程と、
前記第１のバッファ層の裏面に第２のレーザを照射して前記第１及び第２の不純物イオンを活性化し、前記第１のバッファ層の裏面に前記第１のバッファ層よりも不純物濃度が高い第１導電型の第２のバッファ層を形成し、前記第２のバッファ層の裏面に第２導電型のドレイン層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の第１のバッファ層表面に設けられ、前記第１のバッファ層よりも不純物濃度が低い第１の導電型の高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、
前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、
前記ゲート電極上に絶縁膜を堆積後、前記第１のバッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、
平坦化された前記第１のバッファ層の裏面に第１導電型の第１の不純物イオンと第２導電型の第２の不純物イオンをイオン注入する工程と、
前記第１のバッファ層の裏面に第２のレーザを照射して前記第１及び第２の不純物イオンを活性化し、前記第１のバッファ層の裏面に前記第１のバッファ層よりも不純物濃度が高い第１導電型の第２のバッファ層を形成し、前記第２のバッファ層の裏面に第２導電型のドレイン層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体装置は、ノンパンチスルー型プレーナＩＧＢＴ或いはノンパンチスルー型トレンチＩＧＢＴであることを特徴とする請求項１乃至３のいずれか１項
に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のレーザは、所定のショット間隔を有するダブルパルスレーザ或いはシングルパルスレーザであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
第１導電型の高抵抗層の裏面領域に設けられた、前記高抵抗層よりも不純物濃度が高い第１導電型のバッファ層と、前記高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、
前記バッファ層の裏面を研磨する工程と、
研磨された前記バッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、
平坦化された前記バッファ層の裏面に第２導電型の不純物イオンをイオン注入する工程と、
前記バッファ層の裏面に第２のレーザを照射して、前記不純物イオンを活性化して前記バッファ層の裏面にドレイン層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の第１のバッファ層表面に設けられ、前記第１のバッファ層よりも不純物濃度が低い第１の導電型の高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、
前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、
前記第１のバッファ層の裏面を研磨する工程と、
研磨された前記第１のバッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、
研磨された前記第１のバッファ層の裏面に第１導電型の第１の不純物イオンと第２導電型の第２の不純物イオンをイオン注入する工程と、
前記第１のバッファ層の裏面に第２のレーザを照射して前記第１及び第２の不純物イオンを活性化し、前記第１のバッファ層の裏面に前記第１のバッファ層よりも不純物濃度が高い第１導電型の第２のバッファ層を形成し、前記第２のバッファ層の裏面に第２導電型のドレイン層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の第１のバッファ層表面に設けられ、前記第１のバッファ層よりも不純物濃度が低い第１の導電型の高抵抗層の表面領域に設けられた第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のソース層と、
前記高抵抗層、前記ベース層、及び前記ソース層からゲート絶縁膜により絶縁されたゲート電極とを備える半導体装置の製造方法であって、
前記ゲート電極上に絶縁膜を堆積後、前記第１のバッファ層の裏面に第１のレーザを照射して、裏面を平坦化する工程と、
平坦化された前記第１のバッファ層の裏面に第１導電型の第１の不純物イオンと第２導電型の第２の不純物イオンをイオン注入する工程と、
前記第１のバッファ層の裏面に第２のレーザを照射して前記第１及び第２の不純物イオンを活性化し、前記第１のバッファ層の裏面に前記第１のバッファ層よりも不純物濃度が高い第１導電型の第２のバッファ層を形成し、前記第２のバッファ層の裏面に第２導電型のドレイン層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体装置は、ノンパンチスルー型プレーナＩＧＢＴ或いはノンパンチスルー型トレンチＩＧＢＴであることを特徴とする請求項１乃至３のいずれか１項
に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のレーザは、所定のショット間隔を有するダブルパルスレーザ或いはシングルパルスレーザであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１８７７５３（Ｐ２０１１−１８７７５３Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５２４４８（Ｐ２０１０−５２４４８）
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]