半導体装置の製造方法
【課題】実施形態によれば、リソグラフィの解像限界以下の微細なラインパターンを本数の選択自由度を高めて形成できる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、複数のラインパターン２３ａを形成する工程と、それぞれのラインパターン２３ａの側壁に側壁膜２６ａを形成し、複数のラインパターン２３ａおよび複数の側壁膜２６ａを含むパターン列５０を形成する工程と、隣り合う側壁膜２６ａ間およびパターン列５０の端の側壁膜２６ａの横の領域６０に、スペーサ膜２７ａ、２７ｂを形成する工程と、領域６０に形成されたスペーサ膜２７ｂをラインアンドスペースパターンに加工するとともに、側壁膜２６ａを除去し、ラインパターン２３ａおよびスペーサ膜２７ａ、２７ｂ１、２７ｂ２を残す工程とを備えている。
【解決手段】実施形態によれば、半導体装置の製造方法は、複数のラインパターン２３ａを形成する工程と、それぞれのラインパターン２３ａの側壁に側壁膜２６ａを形成し、複数のラインパターン２３ａおよび複数の側壁膜２６ａを含むパターン列５０を形成する工程と、隣り合う側壁膜２６ａ間およびパターン列５０の端の側壁膜２６ａの横の領域６０に、スペーサ膜２７ａ、２７ｂを形成する工程と、領域６０に形成されたスペーサ膜２７ｂをラインアンドスペースパターンに加工するとともに、側壁膜２６ａを除去し、ラインパターン２３ａおよびスペーサ膜２７ａ、２７ｂ１、２７ｂ２を残す工程とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むのに伴い、リソグラフィの解像限界以下の微細な配線パターンの形成が求められている。これを実現する方法として、リソグラフィで形成された犠牲膜または芯材の側壁に側壁膜を形成した後、犠牲膜を除去して側壁膜を残すいわゆる側壁プロセスが知られている。この方法によれば、リソグラフィの解像限界の制限を受けるピッチの１／２倍ピッチのラインアンドスペースを形成することが可能になる。また、側壁プロセスを繰り返して、リソグラフィの解像限界の制限を受けるピッチの１／４倍ピッチのラインアンドスペースを形成する方法も提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態によれば、リソグラフィの解像限界以下の微細なラインパターンを本数の選択自由度を高めて形成できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置の製造方法は、複数のラインパターンを形成する工程と、それぞれの前記ラインパターンの側壁に側壁膜を形成し、複数の前記ラインパターンおよび複数の前記側壁膜を含むパターン列を形成する工程と、隣り合う前記側壁膜間および前記パターン列の端の側壁膜の横の領域に、スペーサ膜を形成する工程と、前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記側壁膜間に形成された前記スペーサ膜とは異なる幅のラインパターンを含むラインアンドスペースパターンに加工するとともに、前記側壁膜を除去する工程と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式平面図。
【図２】図１におけるＡ−Ａ’断面図。
【図３】実施形態の半導体装置の製造方法を示す模式平面図。
【図４】実施形態の半導体装置の製造方法を示す模式平面図。
【図５】実施形態の半導体装置の製造方法を示す模式平面図。
【図６】実施形態の半導体装置の製造方法を示す模式平面図。
【図７】実施形態の半導体装置の製造方法を示す模式平面図。
【図８】実施形態の半導体装置の製造方法を示す模式平面図。
【図９】実施形態の半導体装置の製造方法を示す模式平面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の他の製造方法を示す模式平面図。
【図１５】実施形態の半導体装置の他の製造方法を示す模式平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体装置における主な要素の平面レイアウトを表す模式平面図である。
図２は、図１におけるＡ−Ａ’断面に対応する模式断面図である。
【０００９】
本実施形態では、半導体装置として、例えば浮遊ゲート構造を有する不揮発性半導体記憶装置を一例に挙げて説明する。
【００１０】
図２は、半導体基板８の表面付近の断面を表す。半導体基板８の表面にはアクティブ領域１０が形成されている。アクティブ領域１０は、第１導電形のチャネル領域と、第２導電形のソース領域及びドレイン領域を有する。
【００１１】
アクティブ領域１０は、第１の方向Ｘに延びている。また、図１に示すように、複数のアクティブ領域１０が、第１の方向Ｘに対して直交する第２の方向Ｙに並んで形成されている。第２の方向Ｙで隣り合うアクティブ領域１０どうしは、半導体基板８に埋め込まれた絶縁膜により絶縁分離されている。
【００１２】
図２に示すように、アクティブ領域１０上には、第１の絶縁膜１１が設けられている。第１の絶縁膜１１は、第１の方向Ｘに延び、また、第２の方向Ｙに複数に分断されている。
【００１３】
第１の絶縁膜１１上には、複数の浮遊ゲートＦＧが設けられている。複数の浮遊ゲートＦＧは第１の方向Ｘに分断されている。また、複数の浮遊ゲートＦＧは、第２の方向Ｙにも分断されている。
【００１４】
浮遊ゲートＦＧの上には、第２の絶縁膜１３が設けられている。第２の絶縁膜１３は、第１の方向Ｘに複数に分断されている。また、第２の絶縁膜１３は、第２の方向Ｙに延び、第２の方向Ｙには分断されていない。
【００１５】
第２の絶縁膜１３上には、制御ゲートＣＧが設けられている。制御ゲートＣＧは、第１の方向Ｘに複数に分断されている。また、制御ゲートＣＧは、第２の方向Ｙに延び、第２の方向Ｙには分断されていない。
【００１６】
第１の方向Ｘで隣り合う浮遊ゲートＦＧ間には、絶縁層１７が設けられている。第２の方向Ｙで隣り合う浮遊ゲートＦＧ間は、半導体基板８に埋め込まれた図示しない絶縁膜により絶縁分離されている。
【００１７】
浮遊ゲートＦＧは、平面視にて制御ゲートＣＧとアクティブ領域１０との交差部に位置する。すなわち、半導体基板８上に、複数のメモリセルＭＣがマトリクス状にレイアウトされている。１つのメモリセルＭＣは、そのまわりが絶縁された１つの浮遊ゲートＦＧを含む。
【００１８】
すなわち、浮遊ゲートＦＧは、電気的にどこにも接続されていない。そのため、電源を切っても、浮遊ゲートＦＧ内に蓄積された電子は浮遊ゲートＦＧから漏れ出さず、また新たに入ることもない。すなわち、本実施形態の半導体装置は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
【００１９】
複数のメモリセルＭＣは、第１の方向Ｘに直列接続され、セル列を構成する。さらに、セル列の第１の方向Ｘの両端には、選択トランジスタが接続されている。セル列及び選択トランジスタは、図２に示すソース線ＳＬとビット線ＢＬとの間に直列接続され、メモリストリングを構成する。隣接するメモリセルＭＣ間及び両端の各メモリセルＭＣと隣接する選択トランジスタ間における半導体基板８の表面には、図示しないソース領域及びドレイン領域が形成されている。
【００２０】
ソース線ＳＬは、ソース線コンタクトＣＳＬ及びコンタクト領域１９ａを介して、アクティブ領域１０に接続されている。コンタクト領域１９ａは、セル列の一方の端から第１の方向Ｘに延在した部分のアクティブ領域１０の表面に形成されている。ソース線コンタクトＣＳＬは、コンタクト領域１９ａ上に設けられ、コンタクト領域１９ａと電気的に接続されている。
【００２１】
セル列とコンタクト領域１９ａとの間に、ソース側選択トランジスタが設けられている。ソース側選択トランジスタは、ソース側選択ゲートＳＧＳを有する。ソース側選択ゲートＳＧＳは、セル列の第１の方向Ｘにおける外側で、第１の絶縁膜１１を介してアクティブ領域１０上に設けられている。
【００２２】
ソース側選択ゲートＳＧＳはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とソース側選択ゲートＳＧＳとの間には絶縁層１７が設けられている。セル列の最も端のメモリセルＭＣとソース側選択ゲートＳＧＳとの間の距離は、メモリセルＭＣ間の距離よりも大きい。
【００２３】
コンタクト領域１９ａを第１の方向Ｘに挟んで一対のソース側選択ゲートＳＧＳが設けられ、それぞれのソース側選択ゲートＳＧＳは、それぞれ異なるセル列をソース線ＳＬと接続可能にする。すなわち、複数のメモリストリング間でソース線ＳＬを共有している。
【００２４】
ビット線ＢＬは、ビット線コンタクトＣＢＬ及びコンタクト領域１９ｂを介して、アクティブ領域１０に接続されている。コンタクト領域１９ｂは、セル列の他方の端から第１の方向Ｘに延在した部分のアクティブ領域１０の表面に形成されている。ビット線コンタクトＣＢＬは、コンタクト領域１９ｂ上に設けられ、コンタクト領域１９ｂと電気的に接続されている。
【００２５】
セル列とコンタクト領域１９ｂとの間に、ドレイン側選択トランジスタが設けられている。ドレイン側選択トランジスタは、ドレイン側選択ゲートＳＧＤを有する。ドレイン側選択ゲートＳＧＤは、セル列の第１の方向Ｘにおける外側で、第１の絶縁膜１１を介してアクティブ領域１０上に設けられている。
【００２６】
ドレイン側選択ゲートＳＧＤはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とドレイン側選択ゲートＳＧＤとの間には絶縁層１７が設けられている。セル列の最も端のメモリセルＭＣとドレイン側選択ゲートＳＧＤとの間の距離は、メモリセルＭＣ間の距離よりも大きい。
【００２７】
コンタクト領域１９ｂを第１の方向Ｘに挟んで一対のドレイン側選択ゲートＳＧＤが設けられ、それぞれのドレイン側選択ゲートＳＧＤは、それぞれ異なるセル列をビット線ＢＬと接続可能にする。すなわち、複数のメモリストリング間でビット線ＢＬを共有している。
【００２８】
図１に示すように、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびソース線コンタクトＣＳＬは、第２の方向Ｙに延びている。ソース線ＳＬ（図１では省略）は、第２の方向Ｙに並ぶ複数のアクティブ領域１０を横切ってレイアウトされ、複数のアクティブ領域１０が共通のソース線ＳＬに接続可能である。ビット線ＢＬは、図２に示すように、第１の方向Ｘに延びている。第２の方向Ｙに並ぶ複数のアクティブ領域１０の本数に対応して、複数本のビット線ＢＬが設けられている。
【００２９】
図２に示すように、制御ゲートＣＧ上、ソース側選択ゲートＳＧＳ上およびドレイン側選択ゲートＳＧＤ上には、層間絶縁膜１５が設けられ、その層間絶縁膜１５上にビット線ＢＬが設けられている。ソース線ＳＬは、層間絶縁膜１５に覆われ、ビット線ＢＬ及びソース側選択ゲートＳＧＳに対して絶縁されている。
【００３０】
次に、実施形態の半導体装置の製造方法について説明する。
【００３１】
図３（ａ）〜図９（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図である。図１０（ａ）〜図１３（ｃ）は、実施形態の半導体装置の製造方法を示す模式断面図である。
【００３２】
図３（ａ）〜図１３（ｃ）に示すプロセスにより、図９（ｂ）及び図１３（ｃ）に示すラインアンドスペースパターンが形成される。図１３（ｃ）の断面は、図９（ｂ）におけるＢ−Ｂ’断面に対応する。
【００３３】
図９（ｂ）及び図１３（ｃ）に示すラインパターン２２ａ〜２２ｃは、例えば、図２における浮遊ゲートＦＧ、第２の絶縁膜１３及び制御ゲートＣＧを含むゲート構造（スタックゲート構造）に対応する。あるいは、ラインパターン２２ａ〜２２ｃをマスクにして、ゲート構造が加工される。
【００３４】
また、図９（ｂ）及び図１３（ｃ）に示すラインパターン２２ｄは、例えば、図２におけるドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳに対応する。あるいは、ラインパターン２２ｄをマスクにして、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳが加工される。
【００３５】
図１０（ａ）は本実施形態のプロセスが適用される積層体の断面を、図３（ａ）はその積層体の上面を表す。この積層体は、基板２１と、基板２１上に形成された被加工膜２２と、被加工膜２２上に形成されたハードマスク２３と、ハードマスク２３上に形成されたレジスト２４とを含む。被加工膜２２は、単層構造、あるいは複数層の積層構造である。
【００３６】
レジスト２４は、図示しないマスク（レチクル）を用いて、選択的に露光される。レジスト２４はその露光光に対して感光性を有し、レジスト２４における露光部または未露光部が現像液に対して可溶となる。
【００３７】
露光後のレジスト２４の現像により、図１０（ｂ）及び図３（ｂ）に示すように、ラインパターンである複数の犠牲膜２４ａがハードマスク２３上に形成される。
【００３８】
なお、犠牲膜２４ａは、リソグラフィ法によって形成されたレジストパターンに限らず、そのレジストパターンをマスクにしてさらに加工されたシリコン酸化膜等のハードマスクパターンであってもよい。
【００３９】
次に、犠牲膜２４ａに対して等方性エッチングを行い、図１０（ｃ）及び図４（ａ）に示すように、犠牲膜２４ａの幅を縮小させる（スリミングする）。犠牲膜２４ａの幅は、図１０（ｂ）及び図３（ｂ）に示すスリミング前に比べて約１／２に縮小され、犠牲膜２４ａ間の間隔は約３／２倍に広がる。
【００４０】
次に、図１０（ｄ）に示すように、ハードマスク２３上に第１の側壁膜２５を形成する。第１の側壁膜２５は、犠牲膜２４ａの側壁及び上面を覆う。第１の側壁膜２５は、犠牲膜２４ａの側壁及び上面に沿ってコンフォーマルに形成される。第１の側壁膜２５における犠牲膜２４ａの側壁を被覆する部分の膜厚は、犠牲膜２４ａの幅と同じまたは近くなるように制御される。
【００４１】
第１の側壁膜２５は、犠牲膜２４ａとは異なる材料からなる。例えば、レジストまたはシリコン酸化膜である犠牲膜２４ａに対して、第１の側壁膜２５はシリコン窒化膜である。
【００４２】
次に、第１の側壁膜２５に対して異方性エッチング（例えばＲＩＥ（Reactive Ion Etching））を行う。これにより、犠牲膜２４ａの上面上の第１の側壁膜２５が除去され、図１１（ａ）に示すように、犠牲膜２４ａの側壁に第１の側壁膜２５ａが残される。犠牲膜２４ａの上面は露出する。
【００４３】
また、隣り合う第１の側壁膜２５ａ間には、犠牲膜２４ａの幅と同じまたは近い幅のスペースが形成される。そのスペースには、ハードマスク２３の上面が露出する。すなわち、図４（ｂ）に示すように、複数の犠牲膜２４ａのそれぞれの幅方向の両側の側壁に、ラインパターンである第１の側壁膜２５ａが形成される。
【００４４】
次に、異方性エッチングまたは等方性エッチングにより、図１１（ｂ）及び図５（ａ）に示すように、犠牲膜２４ａを除去する。このエッチングは、第１の側壁膜２５ａに対して犠牲膜２４ａが選択的にエッチングされる条件で行われる。したがって、ハードマスク２３上には、ラインパターンである複数の第１の側壁膜２５ａが残される。第１の側壁膜２５ａの幅は、第１の側壁膜２５ａ間スペースの幅と、ほぼ同じである。
【００４５】
次に、第１の側壁膜２５ａをマスクにした異方性エッチングにより、ハードマスク２３を加工する。この後、第１の側壁膜２５ａを除去する。ハードマスク２３は、図１１（ｃ）及び図５（ｂ）に示すように、複数のラインパターン２３ａに加工される。ラインパターン２３ａは、ハードマスク２３における第１の側壁膜２５ａの下に残された部分であり、第１の側壁膜２５ａとほぼ同じ幅及びピッチで配列されている。
【００４６】
ハードマスク２３、すなわちラインパターン２３ａは、第１の側壁膜２５ａとは異なる材料からなる。例えば、シリコン窒化膜である第１の側壁膜２５ａに対して、ハードマスク２３及びラインパターン２３ａは、シリコン酸化物を主に含むＴＥＯＳ（tetraethoxysilane）膜である。
【００４７】
次に、ラインパターン２３ａに対して等方性エッチングを行い、図１１（ｄ）及び図６（ａ）に示すように、ラインパターン２３ａの幅を縮小させる（スリミングする）。ラインパターン２３ａの幅は、図１１（ｃ）及び図５（ｂ）に示すスリミング前に比べて約１／２に縮小され、ラインパターン２３ａ間の間隔は約３／２倍に広がる。
【００４８】
また、スリミング後のラインパターン２３ａの幅は、リソグラフィによって形成された図１０（ｂ）及び図３（ｂ）に示す犠牲膜２４ａの幅の約１／４になり、ラインパターン２３ａの本数は犠牲膜２４ａの本数の２倍である。
【００４９】
次に、図１２（ａ）に示すように、被加工膜２２上に第２の側壁膜２６を形成する。第２の側壁膜２６は、ラインパターン２３ａの側壁及び上面を覆う。第２の側壁膜２６は、ラインパターン２３ａの側壁及び上面に沿ってコンフォーマルに形成される。第２の側壁膜２６におけるラインパターン２３ａの側壁を被覆する部分の膜厚は、ラインパターン２３ａの幅と同じまたは近くなるように制御される。
【００５０】
第２の側壁膜２６は、ラインパターン２３ａとは異なる材料からなる。例えば、ＴＥＯＳ膜であるラインパターン２３ａに対して、第２の側壁膜２６はシリコン窒化膜である。
【００５１】
次に、第２の側壁膜２６に対して異方性エッチング（例えばＲＩＥ）を行う。これにより、ラインパターン２３ａの上面上の第２の側壁膜２６が除去され、図１２（ｂ）に示すように、ラインパターン２３ａの側壁に第２の側壁膜２６ａが残される。ラインパターン２３ａの上面は露出する。
【００５２】
また、隣り合う第２の側壁膜２６ａ間には、ラインパターン２３ａの幅と同じまたは近い幅のスペースが形成される。そのスペースには、被加工膜２２の上面が露出する。すなわち、図６（ｂ）に示すように、複数のラインパターン２３ａのそれぞれの幅方向の両側の側壁に、ラインパターンである第２の側壁膜２６ａが形成され、複数のラインパターン２３ａ及び複数の第２の側壁膜２６ａを含むパターン列５０が形成される。
【００５３】
次に、図１２（ｃ）及び図７（ａ）に示すように、パターン列５０における隣り合う第２の側壁膜２６ａ間に、スペーサ膜２７ａを形成する。スペーサ膜２７ａは、隣り合う第２の側壁膜２６ａ間のスペースに埋め込まれる。さらに、パターン列５０の端の第２の側壁膜２６ａの横の領域６０にも、スペーサ膜２７ｂを形成する。
【００５４】
スペーサ膜２７ａ及び２７ｂは、同じ材料であり、同時に形成される。スペーサ膜２７ａ及び２７ｂは、第２の側壁膜２６ａとは異なる材料からなる。例えば、シリコン窒化膜である第２の側壁膜２６ａに対して、スペーサ膜２７ａ及び２７ｂはシリコン酸化膜である。例えば、ＣＶＤ（chemical vapor deposition）法により形成するＴＥＯＳ膜を、スペーサ膜２７ａ及び２７ｂとして用いることができる。
【００５５】
あるいは、塗布法によって、シリコン酸化膜（ＳｉＯ）を、スペーサ膜２７ａ及び２７ｂとして形成してもよい。この場合、第２の側壁膜２６ａ間スペースへの埋め込み性に優れる。
【００５６】
次に、パターン列５０の上及びその横の領域６０に形成されたスペーサ膜２７ｂの上に、図７（ｂ）に示すように、マスク４０を選択的に形成する。図７（ｂ）においてマスク４０を太線で表す。
【００５７】
マスク４０は、スペーサ膜２７ｂとは異なる材料からなる。例えば、シリコン酸化膜であるスペーサ膜２７ｂに対して、マスク４０は有機膜（レジスト膜）である。マスク４０は、リソグラフィによってパターニングされる。
【００５８】
マスク４０は、パターン列５０のすべてを覆う。パターン列５０における隣り合う第２の側壁膜２６ａ間に埋め込まれたスペーサ膜２７ａも、マスク４０によって覆われる。また、マスク４０は、パターン列５０の横の領域６０に形成されたスペーサ膜２７ｂの一部を覆う。領域６０に形成されたスペーサ膜２７ｂの他の一部は、マスク４０で覆われずに露出する。
【００５９】
パターン列５０における第２の側壁膜２６ａ間のスペースが狭い、もしくはアスペクト比が高いと、そのスペースへのマスク４０の充填不良により段差が形成され、マスク４０をパターニングするリソグラフィを困難にする懸念がある。しかし、本実施形態では、パターン列５０における第２の側壁膜２６ａ間にはスペーサ膜２７ａが埋め込まれ、パターン列５０の上面はほぼ平坦である。したがって、マスク４０を高精度にパターニングできる。
【００６０】
そして、マスク４０を使って、例えばＲＩＥ法で、スペーサ膜２７ｂを選択的にエッチングする。これにより、図１３（ａ）及び図８（ａ）に示すように、パターン列５０の横の領域６０でマスク４０から露出されていたスペーサ膜２７ｂが選択的に除去される。図１３（ａ）においては、マスク４０を２点鎖線で表している。
【００６１】
なおここで、ラインパターン２３ａと第２の側壁膜２６ａにおいて長手方向の両側に形成されている図示しないループ状の部分をマスク４０から露出させ、マスク４０を使ったエッチングにより、それらループ状の部分をカットしてもよい。
【００６２】
その後、マスク４０を除去する（図８（ｂ））。マスク４０を使った上記エッチングにより、パターン列５０の横の領域６０に形成されていたスペーサ膜２７ｂが、第１のラインパターン２７ｂ１と第２のラインパターン２７ｂ２とを含むラインアンドスペースパターンに加工される。
【００６３】
第１のラインパターン２７ｂ１は、パターン列５０の端の第２の側壁膜２６ａの側壁に形成されている。第２のラインパターン２７ｂ２は、第１のラインパターン２７ｂ１に対してスペースを隔てて離間している。第２のラインパターン２７ｂ２は、第１のラインパターン２７ｂ１の幅、ラインパターン２３ａの幅、第２の側壁膜２６ａの幅、および第２の側壁膜２６ａ間のスペーサ膜２７ａの幅よりも大きな幅を有する。
【００６４】
次に、異方性エッチングまたは等方性エッチングにより、図１３（ｂ）及び図９（ａ）に示すように、第２の側壁膜２６ａを除去する。このエッチングは、ラインパターン２３ａ、スペーサ膜２７ａ、このスペーサ膜２７ａと同じ材料である第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２に対して第２の側壁膜２６ａが選択的にエッチングされる条件で行われる。ラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２はシリコン酸化物系材料からなり、第２の側壁膜２６ａはシリコン窒化物系材料からなる。したがって、シリコン酸化物系材料に対して選択性を持ってシリコン窒化物系材料がエッチングされる条件が設定される。
【００６５】
第２の側壁膜２６ａの選択的除去により、被加工膜２２上には、ラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２が残される。これらは、互いに平行なラインパターンとして形成されている。
【００６６】
そして、それらラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２をマスクにした異方性エッチングにより、被加工膜２２を加工する。被加工膜２２は、図１３（ｃ）及び図９（ｂ）に示すように、ラインパターン２２ａ〜２２ｄを含むラインアンドスペースパターンに加工される。
【００６７】
ラインパターン２２ａはスペーサ膜２７ａの下に残された部分であり、ラインパターン２２ｂはラインパターン２３ａの下に残された部分であり、ラインパターン２２ｃはスペーサ膜２７ｂの第１のラインパターン２７ｂ１の下に残された部分であり、ラインパターン２２ｄはスペーサ膜２７ｂの第２のラインパターン２７ｂ２の下に残された部分である。
【００６８】
ラインパターン２２ａ及び２２ｂは、ほぼ同じ幅及びピッチで配列されている。ラインパターン２２ａとラインパターン２２ｂとの間のスペース、およびラインパターン２２ｃとラインパターン２２ｂとの間のスペースは、共に第２の側壁膜２６ａが除去されて形成されたスペースである。したがって、ラインパターン２２ａとラインパターン２２ｂとの間のスペースの幅と、ラインパターン２２ｃとラインパターン２２ｂとの間のスペースの幅とはほぼ同じである。
【００６９】
ラインパターン２２ｂは、１回目の側壁プロセスで形成された第１の側壁膜２５ａと同じピッチを有する。すなわち、ラインパターン２２ｂは、リソグラフィの解像限界の制限を受けるピッチの１／２倍のピッチを有する。
【００７０】
ラインパターン２２ａは、隣り合うラインパターン２２ｂ間における、幅方向の中間位置に形成されている。したがって、ラインパターン２２ｂ及びラインパターン２２ａは、リソグラフィの解像限界の制限を受けるピッチの１／４倍のピッチで配列されている。
【００７１】
一方、ラインパターン２２ｃの幅およびラインパターン２２ｄの幅は、図７（ｂ）に示すマスク４０の設計によって任意に調整でき、側壁プロセスに依存しない。
【００７２】
ラインパターン２２ｄは、例えば、図２に示すドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳ（以下、これらをまとめて単に選択ゲートとも言う）に対応するパターンであり、メモリセルＭＣのゲート構造に対応するラインパターン２２ａ及び２２ｂの幅よりも大きな幅で形成されている。
【００７３】
ラインパターン２２ｃは、セル列における端に形成されている。一般に、セル列の端に形成されたセルは、選択ゲート、特にドレイン側選択ゲートＳＧＤからの電気的影響を考慮して、メモリセルＭＣとして使われないことがある。したがって、ラインパターン２２ｃは、メモリセルＭＣとして使われないダミーセルのゲート構造のパターンに対応し、その幅はメモリセルＭＣのゲート構造の幅と同じであっても同じでなくてもよい。前述したように、マスク４０を使ったスペーサ膜２７ｂのパターニングを経て形成されるラインパターン２２ｃの幅は、側壁プロセスを経て形成されるラインパターン２２ａ及び２２ｂの幅に依存せず、任意に設定できる。
【００７４】
また、ラインパターン２２ｃとラインパターン２２ｄとの間のスペースは、側壁プロセスで形成されるスペースを含まない。すなわち、マスク４０を使って、セル列の端のダミーセルに対応する第１のラインパターン２７ｂ１と、選択ゲートに対応する第２のラインパターン２７ｂ２と、それらの間のスペースとが形成される。したがって、側壁プロセスの複数回の繰り返しにより発生するスペース寸法のばらつきが、ダミーセルのゲート構造と選択ゲート間のスペース寸法に含まれない。
【００７５】
ここで、側壁プロセスを利用して、例えば、メモリセルＭＣとして使われる６４個のゲート構造を含むセル列の端にダミーセルのゲート構造を付加して形成する場合を考える。
【００７６】
側壁プロセスを１回しか行わない場合、リソグラフィで３３本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去することで、６６本の側壁膜をラインパターンとして得ることができる。この場合、リソグラフィの解像限界の制限を受けるピッチの１／２倍ピッチで、メモリセルＭＣとして使われる６４個のゲート構造と、その両端に形成される２つのダミーセルのゲート構造と対応する６６本のラインパターンを得ることができる。
【００７７】
次に、側壁プロセスを２回繰り返し、リソグラフィの解像限界の制限を受けるピッチの１／４倍ピッチで配列されたラインパターンを得る場合を考える。
【００７８】
リソグラフィで最初に１６本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去すると、３２本の側壁膜をラインパターンとして得ることができる。さらに、３２本の側壁膜、あるいはその側壁膜をマスクに加工された３２本のラインパターンを第２の犠牲膜として、それぞれの第２の犠牲膜の幅方向の両側の側壁に第２の側壁膜を形成し、第２の犠牲膜を除去すると、６４本の第２の側壁膜をラインパターンとして得ることができる。しかしながら、メモリセルＭＣとして使われる６４個のゲート構造を形成する場合に、ダミーセルのゲート構造と対応するラインパターンを得ることはできない。
【００７９】
一方、リソグラフィで最初に１７本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去すると、３４本の側壁膜をラインパターンとして得ることができる。さらに、３４本の側壁膜、あるいはその側壁膜をマスクに加工された３４本のパターンを第２の犠牲膜として、それぞれの第２の犠牲膜の幅方向の両側の側壁に第２の側壁膜を形成し、第２の犠牲膜を除去すると、６８本の第２の側壁膜をラインパターンとして得ることができる。しかしながら、メモリセルＭＣとして使われる６４個のゲート構造を得たい場合には、ダミーセルのゲート構造と対応するラインパターンの本数が余剰となる。
【００８０】
これに対して、本実施形態では、犠牲膜（または芯材）の側壁に側壁膜を形成する側壁プロセスを２回行って得られるパターン列５０の横の領域６０にスペーサ膜２７ｂを形成し、そのスペーサ膜２７ｂをマスク４０を用いてラインアンドスペースパターンに加工する。したがって、側壁プロセスの回数に制限を受けずに、側壁プロセスによって形成されるパターン列５０に対して任意の本数のラインパターンを追加して形成することができる。典型的には、側壁プロセスをｎ回繰り返す場合に、リソグラフィの解像限界の制限を受けるピッチの１／２ｎ倍ピッチで配列されたメモリセルＭＣとして使われるゲート構造と対応するラインパターンと、その端にスペーサ膜２７ｂを用いて形成されるダミーセルのゲート構造と対応する少なくとも１本のラインパターンとを得ることができる。すなわち、本実施形態によれば、リソグラフィの解像限界以下の微細なラインパターンを本数の選択自由度を高めて形成できる。
【００８１】
なお、パターン列５０の横の領域６０に形成されたスペーサ膜２７ｂをラインアンドスペースパターンに加工する工程は、第２の側壁膜２６ａを除去した後に行ってもよい。
【００８２】
すなわち、図７（ａ）に示すスペーサ膜２７ａ及び２７ｂを形成した後、図１４（ａ）に示すように、第２の側壁膜２６ａを除去する。
【００８３】
その後、図１４（ｂ）に示すように、マスク４０を形成し、そのマスク４０を用いたエッチングにより、図１５（ａ）に示すように、スペーサ膜２７ｂを選択的に除去する。また、ラインパターン２３ａの長手方向の両側に形成されている図示しないループ状の部分についても、マスク４０を用いたエッチングによりカットすることができる。
【００８４】
そして、マスク４０を除去することで、図１５（ｂ）に示すように、ラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２が得られる。
【００８５】
側壁プロセスの回数は、前述した実施形態に限定されない。図６（ａ）に示すラインパターン２３ａは、１回の側壁プロセスによって得られ、リソグラフィによって形成された図３（ｂ）に示す犠牲膜２４ａの１／２倍のピッチで配列されるものとしたが、２回の側壁プロセスによって得られ、リソグラフィによって形成されたラインパターンの１／４倍のピッチで配列されるラインパターンであってもよい。あるいは、ラインパターン２３ａは、３回以上の側壁プロセスによって得られたラインパターンであってもよい。
【００８６】
また、ラインパターン２３ａに対してではなく、リソグラフィ及びスリミングによって形成された図４（ａ）に示す犠牲膜２４ａに対して、図６（ｂ）以降のプロセスを進めてもよい。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
２１…基板、２２…被加工膜、２３…ハードマスク、２３ａ…ラインパターン、２４…レジスト、２４ａ…犠牲膜、２５，２５ａ…第１の側壁膜、２６，２６ａ…第２の側壁膜、２７ａ，２７ｂ…スペーサ膜、２７ｂ１…スペーサ膜の第１のラインパターン、２７ｂ２…スペーサ膜の第２のラインパターン、４０…マスク、５０…パターン列
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むのに伴い、リソグラフィの解像限界以下の微細な配線パターンの形成が求められている。これを実現する方法として、リソグラフィで形成された犠牲膜または芯材の側壁に側壁膜を形成した後、犠牲膜を除去して側壁膜を残すいわゆる側壁プロセスが知られている。この方法によれば、リソグラフィの解像限界の制限を受けるピッチの１／２倍ピッチのラインアンドスペースを形成することが可能になる。また、側壁プロセスを繰り返して、リソグラフィの解像限界の制限を受けるピッチの１／４倍ピッチのラインアンドスペースを形成する方法も提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態によれば、リソグラフィの解像限界以下の微細なラインパターンを本数の選択自由度を高めて形成できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置の製造方法は、複数のラインパターンを形成する工程と、それぞれの前記ラインパターンの側壁に側壁膜を形成し、複数の前記ラインパターンおよび複数の前記側壁膜を含むパターン列を形成する工程と、隣り合う前記側壁膜間および前記パターン列の端の側壁膜の横の領域に、スペーサ膜を形成する工程と、前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記側壁膜間に形成された前記スペーサ膜とは異なる幅のラインパターンを含むラインアンドスペースパターンに加工するとともに、前記側壁膜を除去する工程と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式平面図。
【図２】図１におけるＡ−Ａ’断面図。
【図３】実施形態の半導体装置の製造方法を示す模式平面図。
【図４】実施形態の半導体装置の製造方法を示す模式平面図。
【図５】実施形態の半導体装置の製造方法を示す模式平面図。
【図６】実施形態の半導体装置の製造方法を示す模式平面図。
【図７】実施形態の半導体装置の製造方法を示す模式平面図。
【図８】実施形態の半導体装置の製造方法を示す模式平面図。
【図９】実施形態の半導体装置の製造方法を示す模式平面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の他の製造方法を示す模式平面図。
【図１５】実施形態の半導体装置の他の製造方法を示す模式平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体装置における主な要素の平面レイアウトを表す模式平面図である。
図２は、図１におけるＡ−Ａ’断面に対応する模式断面図である。
【０００９】
本実施形態では、半導体装置として、例えば浮遊ゲート構造を有する不揮発性半導体記憶装置を一例に挙げて説明する。
【００１０】
図２は、半導体基板８の表面付近の断面を表す。半導体基板８の表面にはアクティブ領域１０が形成されている。アクティブ領域１０は、第１導電形のチャネル領域と、第２導電形のソース領域及びドレイン領域を有する。
【００１１】
アクティブ領域１０は、第１の方向Ｘに延びている。また、図１に示すように、複数のアクティブ領域１０が、第１の方向Ｘに対して直交する第２の方向Ｙに並んで形成されている。第２の方向Ｙで隣り合うアクティブ領域１０どうしは、半導体基板８に埋め込まれた絶縁膜により絶縁分離されている。
【００１２】
図２に示すように、アクティブ領域１０上には、第１の絶縁膜１１が設けられている。第１の絶縁膜１１は、第１の方向Ｘに延び、また、第２の方向Ｙに複数に分断されている。
【００１３】
第１の絶縁膜１１上には、複数の浮遊ゲートＦＧが設けられている。複数の浮遊ゲートＦＧは第１の方向Ｘに分断されている。また、複数の浮遊ゲートＦＧは、第２の方向Ｙにも分断されている。
【００１４】
浮遊ゲートＦＧの上には、第２の絶縁膜１３が設けられている。第２の絶縁膜１３は、第１の方向Ｘに複数に分断されている。また、第２の絶縁膜１３は、第２の方向Ｙに延び、第２の方向Ｙには分断されていない。
【００１５】
第２の絶縁膜１３上には、制御ゲートＣＧが設けられている。制御ゲートＣＧは、第１の方向Ｘに複数に分断されている。また、制御ゲートＣＧは、第２の方向Ｙに延び、第２の方向Ｙには分断されていない。
【００１６】
第１の方向Ｘで隣り合う浮遊ゲートＦＧ間には、絶縁層１７が設けられている。第２の方向Ｙで隣り合う浮遊ゲートＦＧ間は、半導体基板８に埋め込まれた図示しない絶縁膜により絶縁分離されている。
【００１７】
浮遊ゲートＦＧは、平面視にて制御ゲートＣＧとアクティブ領域１０との交差部に位置する。すなわち、半導体基板８上に、複数のメモリセルＭＣがマトリクス状にレイアウトされている。１つのメモリセルＭＣは、そのまわりが絶縁された１つの浮遊ゲートＦＧを含む。
【００１８】
すなわち、浮遊ゲートＦＧは、電気的にどこにも接続されていない。そのため、電源を切っても、浮遊ゲートＦＧ内に蓄積された電子は浮遊ゲートＦＧから漏れ出さず、また新たに入ることもない。すなわち、本実施形態の半導体装置は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
【００１９】
複数のメモリセルＭＣは、第１の方向Ｘに直列接続され、セル列を構成する。さらに、セル列の第１の方向Ｘの両端には、選択トランジスタが接続されている。セル列及び選択トランジスタは、図２に示すソース線ＳＬとビット線ＢＬとの間に直列接続され、メモリストリングを構成する。隣接するメモリセルＭＣ間及び両端の各メモリセルＭＣと隣接する選択トランジスタ間における半導体基板８の表面には、図示しないソース領域及びドレイン領域が形成されている。
【００２０】
ソース線ＳＬは、ソース線コンタクトＣＳＬ及びコンタクト領域１９ａを介して、アクティブ領域１０に接続されている。コンタクト領域１９ａは、セル列の一方の端から第１の方向Ｘに延在した部分のアクティブ領域１０の表面に形成されている。ソース線コンタクトＣＳＬは、コンタクト領域１９ａ上に設けられ、コンタクト領域１９ａと電気的に接続されている。
【００２１】
セル列とコンタクト領域１９ａとの間に、ソース側選択トランジスタが設けられている。ソース側選択トランジスタは、ソース側選択ゲートＳＧＳを有する。ソース側選択ゲートＳＧＳは、セル列の第１の方向Ｘにおける外側で、第１の絶縁膜１１を介してアクティブ領域１０上に設けられている。
【００２２】
ソース側選択ゲートＳＧＳはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とソース側選択ゲートＳＧＳとの間には絶縁層１７が設けられている。セル列の最も端のメモリセルＭＣとソース側選択ゲートＳＧＳとの間の距離は、メモリセルＭＣ間の距離よりも大きい。
【００２３】
コンタクト領域１９ａを第１の方向Ｘに挟んで一対のソース側選択ゲートＳＧＳが設けられ、それぞれのソース側選択ゲートＳＧＳは、それぞれ異なるセル列をソース線ＳＬと接続可能にする。すなわち、複数のメモリストリング間でソース線ＳＬを共有している。
【００２４】
ビット線ＢＬは、ビット線コンタクトＣＢＬ及びコンタクト領域１９ｂを介して、アクティブ領域１０に接続されている。コンタクト領域１９ｂは、セル列の他方の端から第１の方向Ｘに延在した部分のアクティブ領域１０の表面に形成されている。ビット線コンタクトＣＢＬは、コンタクト領域１９ｂ上に設けられ、コンタクト領域１９ｂと電気的に接続されている。
【００２５】
セル列とコンタクト領域１９ｂとの間に、ドレイン側選択トランジスタが設けられている。ドレイン側選択トランジスタは、ドレイン側選択ゲートＳＧＤを有する。ドレイン側選択ゲートＳＧＤは、セル列の第１の方向Ｘにおける外側で、第１の絶縁膜１１を介してアクティブ領域１０上に設けられている。
【００２６】
ドレイン側選択ゲートＳＧＤはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とドレイン側選択ゲートＳＧＤとの間には絶縁層１７が設けられている。セル列の最も端のメモリセルＭＣとドレイン側選択ゲートＳＧＤとの間の距離は、メモリセルＭＣ間の距離よりも大きい。
【００２７】
コンタクト領域１９ｂを第１の方向Ｘに挟んで一対のドレイン側選択ゲートＳＧＤが設けられ、それぞれのドレイン側選択ゲートＳＧＤは、それぞれ異なるセル列をビット線ＢＬと接続可能にする。すなわち、複数のメモリストリング間でビット線ＢＬを共有している。
【００２８】
図１に示すように、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびソース線コンタクトＣＳＬは、第２の方向Ｙに延びている。ソース線ＳＬ（図１では省略）は、第２の方向Ｙに並ぶ複数のアクティブ領域１０を横切ってレイアウトされ、複数のアクティブ領域１０が共通のソース線ＳＬに接続可能である。ビット線ＢＬは、図２に示すように、第１の方向Ｘに延びている。第２の方向Ｙに並ぶ複数のアクティブ領域１０の本数に対応して、複数本のビット線ＢＬが設けられている。
【００２９】
図２に示すように、制御ゲートＣＧ上、ソース側選択ゲートＳＧＳ上およびドレイン側選択ゲートＳＧＤ上には、層間絶縁膜１５が設けられ、その層間絶縁膜１５上にビット線ＢＬが設けられている。ソース線ＳＬは、層間絶縁膜１５に覆われ、ビット線ＢＬ及びソース側選択ゲートＳＧＳに対して絶縁されている。
【００３０】
次に、実施形態の半導体装置の製造方法について説明する。
【００３１】
図３（ａ）〜図９（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図である。図１０（ａ）〜図１３（ｃ）は、実施形態の半導体装置の製造方法を示す模式断面図である。
【００３２】
図３（ａ）〜図１３（ｃ）に示すプロセスにより、図９（ｂ）及び図１３（ｃ）に示すラインアンドスペースパターンが形成される。図１３（ｃ）の断面は、図９（ｂ）におけるＢ−Ｂ’断面に対応する。
【００３３】
図９（ｂ）及び図１３（ｃ）に示すラインパターン２２ａ〜２２ｃは、例えば、図２における浮遊ゲートＦＧ、第２の絶縁膜１３及び制御ゲートＣＧを含むゲート構造（スタックゲート構造）に対応する。あるいは、ラインパターン２２ａ〜２２ｃをマスクにして、ゲート構造が加工される。
【００３４】
また、図９（ｂ）及び図１３（ｃ）に示すラインパターン２２ｄは、例えば、図２におけるドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳに対応する。あるいは、ラインパターン２２ｄをマスクにして、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳが加工される。
【００３５】
図１０（ａ）は本実施形態のプロセスが適用される積層体の断面を、図３（ａ）はその積層体の上面を表す。この積層体は、基板２１と、基板２１上に形成された被加工膜２２と、被加工膜２２上に形成されたハードマスク２３と、ハードマスク２３上に形成されたレジスト２４とを含む。被加工膜２２は、単層構造、あるいは複数層の積層構造である。
【００３６】
レジスト２４は、図示しないマスク（レチクル）を用いて、選択的に露光される。レジスト２４はその露光光に対して感光性を有し、レジスト２４における露光部または未露光部が現像液に対して可溶となる。
【００３７】
露光後のレジスト２４の現像により、図１０（ｂ）及び図３（ｂ）に示すように、ラインパターンである複数の犠牲膜２４ａがハードマスク２３上に形成される。
【００３８】
なお、犠牲膜２４ａは、リソグラフィ法によって形成されたレジストパターンに限らず、そのレジストパターンをマスクにしてさらに加工されたシリコン酸化膜等のハードマスクパターンであってもよい。
【００３９】
次に、犠牲膜２４ａに対して等方性エッチングを行い、図１０（ｃ）及び図４（ａ）に示すように、犠牲膜２４ａの幅を縮小させる（スリミングする）。犠牲膜２４ａの幅は、図１０（ｂ）及び図３（ｂ）に示すスリミング前に比べて約１／２に縮小され、犠牲膜２４ａ間の間隔は約３／２倍に広がる。
【００４０】
次に、図１０（ｄ）に示すように、ハードマスク２３上に第１の側壁膜２５を形成する。第１の側壁膜２５は、犠牲膜２４ａの側壁及び上面を覆う。第１の側壁膜２５は、犠牲膜２４ａの側壁及び上面に沿ってコンフォーマルに形成される。第１の側壁膜２５における犠牲膜２４ａの側壁を被覆する部分の膜厚は、犠牲膜２４ａの幅と同じまたは近くなるように制御される。
【００４１】
第１の側壁膜２５は、犠牲膜２４ａとは異なる材料からなる。例えば、レジストまたはシリコン酸化膜である犠牲膜２４ａに対して、第１の側壁膜２５はシリコン窒化膜である。
【００４２】
次に、第１の側壁膜２５に対して異方性エッチング（例えばＲＩＥ（Reactive Ion Etching））を行う。これにより、犠牲膜２４ａの上面上の第１の側壁膜２５が除去され、図１１（ａ）に示すように、犠牲膜２４ａの側壁に第１の側壁膜２５ａが残される。犠牲膜２４ａの上面は露出する。
【００４３】
また、隣り合う第１の側壁膜２５ａ間には、犠牲膜２４ａの幅と同じまたは近い幅のスペースが形成される。そのスペースには、ハードマスク２３の上面が露出する。すなわち、図４（ｂ）に示すように、複数の犠牲膜２４ａのそれぞれの幅方向の両側の側壁に、ラインパターンである第１の側壁膜２５ａが形成される。
【００４４】
次に、異方性エッチングまたは等方性エッチングにより、図１１（ｂ）及び図５（ａ）に示すように、犠牲膜２４ａを除去する。このエッチングは、第１の側壁膜２５ａに対して犠牲膜２４ａが選択的にエッチングされる条件で行われる。したがって、ハードマスク２３上には、ラインパターンである複数の第１の側壁膜２５ａが残される。第１の側壁膜２５ａの幅は、第１の側壁膜２５ａ間スペースの幅と、ほぼ同じである。
【００４５】
次に、第１の側壁膜２５ａをマスクにした異方性エッチングにより、ハードマスク２３を加工する。この後、第１の側壁膜２５ａを除去する。ハードマスク２３は、図１１（ｃ）及び図５（ｂ）に示すように、複数のラインパターン２３ａに加工される。ラインパターン２３ａは、ハードマスク２３における第１の側壁膜２５ａの下に残された部分であり、第１の側壁膜２５ａとほぼ同じ幅及びピッチで配列されている。
【００４６】
ハードマスク２３、すなわちラインパターン２３ａは、第１の側壁膜２５ａとは異なる材料からなる。例えば、シリコン窒化膜である第１の側壁膜２５ａに対して、ハードマスク２３及びラインパターン２３ａは、シリコン酸化物を主に含むＴＥＯＳ（tetraethoxysilane）膜である。
【００４７】
次に、ラインパターン２３ａに対して等方性エッチングを行い、図１１（ｄ）及び図６（ａ）に示すように、ラインパターン２３ａの幅を縮小させる（スリミングする）。ラインパターン２３ａの幅は、図１１（ｃ）及び図５（ｂ）に示すスリミング前に比べて約１／２に縮小され、ラインパターン２３ａ間の間隔は約３／２倍に広がる。
【００４８】
また、スリミング後のラインパターン２３ａの幅は、リソグラフィによって形成された図１０（ｂ）及び図３（ｂ）に示す犠牲膜２４ａの幅の約１／４になり、ラインパターン２３ａの本数は犠牲膜２４ａの本数の２倍である。
【００４９】
次に、図１２（ａ）に示すように、被加工膜２２上に第２の側壁膜２６を形成する。第２の側壁膜２６は、ラインパターン２３ａの側壁及び上面を覆う。第２の側壁膜２６は、ラインパターン２３ａの側壁及び上面に沿ってコンフォーマルに形成される。第２の側壁膜２６におけるラインパターン２３ａの側壁を被覆する部分の膜厚は、ラインパターン２３ａの幅と同じまたは近くなるように制御される。
【００５０】
第２の側壁膜２６は、ラインパターン２３ａとは異なる材料からなる。例えば、ＴＥＯＳ膜であるラインパターン２３ａに対して、第２の側壁膜２６はシリコン窒化膜である。
【００５１】
次に、第２の側壁膜２６に対して異方性エッチング（例えばＲＩＥ）を行う。これにより、ラインパターン２３ａの上面上の第２の側壁膜２６が除去され、図１２（ｂ）に示すように、ラインパターン２３ａの側壁に第２の側壁膜２６ａが残される。ラインパターン２３ａの上面は露出する。
【００５２】
また、隣り合う第２の側壁膜２６ａ間には、ラインパターン２３ａの幅と同じまたは近い幅のスペースが形成される。そのスペースには、被加工膜２２の上面が露出する。すなわち、図６（ｂ）に示すように、複数のラインパターン２３ａのそれぞれの幅方向の両側の側壁に、ラインパターンである第２の側壁膜２６ａが形成され、複数のラインパターン２３ａ及び複数の第２の側壁膜２６ａを含むパターン列５０が形成される。
【００５３】
次に、図１２（ｃ）及び図７（ａ）に示すように、パターン列５０における隣り合う第２の側壁膜２６ａ間に、スペーサ膜２７ａを形成する。スペーサ膜２７ａは、隣り合う第２の側壁膜２６ａ間のスペースに埋め込まれる。さらに、パターン列５０の端の第２の側壁膜２６ａの横の領域６０にも、スペーサ膜２７ｂを形成する。
【００５４】
スペーサ膜２７ａ及び２７ｂは、同じ材料であり、同時に形成される。スペーサ膜２７ａ及び２７ｂは、第２の側壁膜２６ａとは異なる材料からなる。例えば、シリコン窒化膜である第２の側壁膜２６ａに対して、スペーサ膜２７ａ及び２７ｂはシリコン酸化膜である。例えば、ＣＶＤ（chemical vapor deposition）法により形成するＴＥＯＳ膜を、スペーサ膜２７ａ及び２７ｂとして用いることができる。
【００５５】
あるいは、塗布法によって、シリコン酸化膜（ＳｉＯ）を、スペーサ膜２７ａ及び２７ｂとして形成してもよい。この場合、第２の側壁膜２６ａ間スペースへの埋め込み性に優れる。
【００５６】
次に、パターン列５０の上及びその横の領域６０に形成されたスペーサ膜２７ｂの上に、図７（ｂ）に示すように、マスク４０を選択的に形成する。図７（ｂ）においてマスク４０を太線で表す。
【００５７】
マスク４０は、スペーサ膜２７ｂとは異なる材料からなる。例えば、シリコン酸化膜であるスペーサ膜２７ｂに対して、マスク４０は有機膜（レジスト膜）である。マスク４０は、リソグラフィによってパターニングされる。
【００５８】
マスク４０は、パターン列５０のすべてを覆う。パターン列５０における隣り合う第２の側壁膜２６ａ間に埋め込まれたスペーサ膜２７ａも、マスク４０によって覆われる。また、マスク４０は、パターン列５０の横の領域６０に形成されたスペーサ膜２７ｂの一部を覆う。領域６０に形成されたスペーサ膜２７ｂの他の一部は、マスク４０で覆われずに露出する。
【００５９】
パターン列５０における第２の側壁膜２６ａ間のスペースが狭い、もしくはアスペクト比が高いと、そのスペースへのマスク４０の充填不良により段差が形成され、マスク４０をパターニングするリソグラフィを困難にする懸念がある。しかし、本実施形態では、パターン列５０における第２の側壁膜２６ａ間にはスペーサ膜２７ａが埋め込まれ、パターン列５０の上面はほぼ平坦である。したがって、マスク４０を高精度にパターニングできる。
【００６０】
そして、マスク４０を使って、例えばＲＩＥ法で、スペーサ膜２７ｂを選択的にエッチングする。これにより、図１３（ａ）及び図８（ａ）に示すように、パターン列５０の横の領域６０でマスク４０から露出されていたスペーサ膜２７ｂが選択的に除去される。図１３（ａ）においては、マスク４０を２点鎖線で表している。
【００６１】
なおここで、ラインパターン２３ａと第２の側壁膜２６ａにおいて長手方向の両側に形成されている図示しないループ状の部分をマスク４０から露出させ、マスク４０を使ったエッチングにより、それらループ状の部分をカットしてもよい。
【００６２】
その後、マスク４０を除去する（図８（ｂ））。マスク４０を使った上記エッチングにより、パターン列５０の横の領域６０に形成されていたスペーサ膜２７ｂが、第１のラインパターン２７ｂ１と第２のラインパターン２７ｂ２とを含むラインアンドスペースパターンに加工される。
【００６３】
第１のラインパターン２７ｂ１は、パターン列５０の端の第２の側壁膜２６ａの側壁に形成されている。第２のラインパターン２７ｂ２は、第１のラインパターン２７ｂ１に対してスペースを隔てて離間している。第２のラインパターン２７ｂ２は、第１のラインパターン２７ｂ１の幅、ラインパターン２３ａの幅、第２の側壁膜２６ａの幅、および第２の側壁膜２６ａ間のスペーサ膜２７ａの幅よりも大きな幅を有する。
【００６４】
次に、異方性エッチングまたは等方性エッチングにより、図１３（ｂ）及び図９（ａ）に示すように、第２の側壁膜２６ａを除去する。このエッチングは、ラインパターン２３ａ、スペーサ膜２７ａ、このスペーサ膜２７ａと同じ材料である第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２に対して第２の側壁膜２６ａが選択的にエッチングされる条件で行われる。ラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２はシリコン酸化物系材料からなり、第２の側壁膜２６ａはシリコン窒化物系材料からなる。したがって、シリコン酸化物系材料に対して選択性を持ってシリコン窒化物系材料がエッチングされる条件が設定される。
【００６５】
第２の側壁膜２６ａの選択的除去により、被加工膜２２上には、ラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２が残される。これらは、互いに平行なラインパターンとして形成されている。
【００６６】
そして、それらラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２をマスクにした異方性エッチングにより、被加工膜２２を加工する。被加工膜２２は、図１３（ｃ）及び図９（ｂ）に示すように、ラインパターン２２ａ〜２２ｄを含むラインアンドスペースパターンに加工される。
【００６７】
ラインパターン２２ａはスペーサ膜２７ａの下に残された部分であり、ラインパターン２２ｂはラインパターン２３ａの下に残された部分であり、ラインパターン２２ｃはスペーサ膜２７ｂの第１のラインパターン２７ｂ１の下に残された部分であり、ラインパターン２２ｄはスペーサ膜２７ｂの第２のラインパターン２７ｂ２の下に残された部分である。
【００６８】
ラインパターン２２ａ及び２２ｂは、ほぼ同じ幅及びピッチで配列されている。ラインパターン２２ａとラインパターン２２ｂとの間のスペース、およびラインパターン２２ｃとラインパターン２２ｂとの間のスペースは、共に第２の側壁膜２６ａが除去されて形成されたスペースである。したがって、ラインパターン２２ａとラインパターン２２ｂとの間のスペースの幅と、ラインパターン２２ｃとラインパターン２２ｂとの間のスペースの幅とはほぼ同じである。
【００６９】
ラインパターン２２ｂは、１回目の側壁プロセスで形成された第１の側壁膜２５ａと同じピッチを有する。すなわち、ラインパターン２２ｂは、リソグラフィの解像限界の制限を受けるピッチの１／２倍のピッチを有する。
【００７０】
ラインパターン２２ａは、隣り合うラインパターン２２ｂ間における、幅方向の中間位置に形成されている。したがって、ラインパターン２２ｂ及びラインパターン２２ａは、リソグラフィの解像限界の制限を受けるピッチの１／４倍のピッチで配列されている。
【００７１】
一方、ラインパターン２２ｃの幅およびラインパターン２２ｄの幅は、図７（ｂ）に示すマスク４０の設計によって任意に調整でき、側壁プロセスに依存しない。
【００７２】
ラインパターン２２ｄは、例えば、図２に示すドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳ（以下、これらをまとめて単に選択ゲートとも言う）に対応するパターンであり、メモリセルＭＣのゲート構造に対応するラインパターン２２ａ及び２２ｂの幅よりも大きな幅で形成されている。
【００７３】
ラインパターン２２ｃは、セル列における端に形成されている。一般に、セル列の端に形成されたセルは、選択ゲート、特にドレイン側選択ゲートＳＧＤからの電気的影響を考慮して、メモリセルＭＣとして使われないことがある。したがって、ラインパターン２２ｃは、メモリセルＭＣとして使われないダミーセルのゲート構造のパターンに対応し、その幅はメモリセルＭＣのゲート構造の幅と同じであっても同じでなくてもよい。前述したように、マスク４０を使ったスペーサ膜２７ｂのパターニングを経て形成されるラインパターン２２ｃの幅は、側壁プロセスを経て形成されるラインパターン２２ａ及び２２ｂの幅に依存せず、任意に設定できる。
【００７４】
また、ラインパターン２２ｃとラインパターン２２ｄとの間のスペースは、側壁プロセスで形成されるスペースを含まない。すなわち、マスク４０を使って、セル列の端のダミーセルに対応する第１のラインパターン２７ｂ１と、選択ゲートに対応する第２のラインパターン２７ｂ２と、それらの間のスペースとが形成される。したがって、側壁プロセスの複数回の繰り返しにより発生するスペース寸法のばらつきが、ダミーセルのゲート構造と選択ゲート間のスペース寸法に含まれない。
【００７５】
ここで、側壁プロセスを利用して、例えば、メモリセルＭＣとして使われる６４個のゲート構造を含むセル列の端にダミーセルのゲート構造を付加して形成する場合を考える。
【００７６】
側壁プロセスを１回しか行わない場合、リソグラフィで３３本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去することで、６６本の側壁膜をラインパターンとして得ることができる。この場合、リソグラフィの解像限界の制限を受けるピッチの１／２倍ピッチで、メモリセルＭＣとして使われる６４個のゲート構造と、その両端に形成される２つのダミーセルのゲート構造と対応する６６本のラインパターンを得ることができる。
【００７７】
次に、側壁プロセスを２回繰り返し、リソグラフィの解像限界の制限を受けるピッチの１／４倍ピッチで配列されたラインパターンを得る場合を考える。
【００７８】
リソグラフィで最初に１６本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去すると、３２本の側壁膜をラインパターンとして得ることができる。さらに、３２本の側壁膜、あるいはその側壁膜をマスクに加工された３２本のラインパターンを第２の犠牲膜として、それぞれの第２の犠牲膜の幅方向の両側の側壁に第２の側壁膜を形成し、第２の犠牲膜を除去すると、６４本の第２の側壁膜をラインパターンとして得ることができる。しかしながら、メモリセルＭＣとして使われる６４個のゲート構造を形成する場合に、ダミーセルのゲート構造と対応するラインパターンを得ることはできない。
【００７９】
一方、リソグラフィで最初に１７本のラインパターンを犠牲膜として形成し、それぞれの犠牲膜の幅方向の両側の側壁に側壁膜を形成し、犠牲膜を除去すると、３４本の側壁膜をラインパターンとして得ることができる。さらに、３４本の側壁膜、あるいはその側壁膜をマスクに加工された３４本のパターンを第２の犠牲膜として、それぞれの第２の犠牲膜の幅方向の両側の側壁に第２の側壁膜を形成し、第２の犠牲膜を除去すると、６８本の第２の側壁膜をラインパターンとして得ることができる。しかしながら、メモリセルＭＣとして使われる６４個のゲート構造を得たい場合には、ダミーセルのゲート構造と対応するラインパターンの本数が余剰となる。
【００８０】
これに対して、本実施形態では、犠牲膜（または芯材）の側壁に側壁膜を形成する側壁プロセスを２回行って得られるパターン列５０の横の領域６０にスペーサ膜２７ｂを形成し、そのスペーサ膜２７ｂをマスク４０を用いてラインアンドスペースパターンに加工する。したがって、側壁プロセスの回数に制限を受けずに、側壁プロセスによって形成されるパターン列５０に対して任意の本数のラインパターンを追加して形成することができる。典型的には、側壁プロセスをｎ回繰り返す場合に、リソグラフィの解像限界の制限を受けるピッチの１／２ｎ倍ピッチで配列されたメモリセルＭＣとして使われるゲート構造と対応するラインパターンと、その端にスペーサ膜２７ｂを用いて形成されるダミーセルのゲート構造と対応する少なくとも１本のラインパターンとを得ることができる。すなわち、本実施形態によれば、リソグラフィの解像限界以下の微細なラインパターンを本数の選択自由度を高めて形成できる。
【００８１】
なお、パターン列５０の横の領域６０に形成されたスペーサ膜２７ｂをラインアンドスペースパターンに加工する工程は、第２の側壁膜２６ａを除去した後に行ってもよい。
【００８２】
すなわち、図７（ａ）に示すスペーサ膜２７ａ及び２７ｂを形成した後、図１４（ａ）に示すように、第２の側壁膜２６ａを除去する。
【００８３】
その後、図１４（ｂ）に示すように、マスク４０を形成し、そのマスク４０を用いたエッチングにより、図１５（ａ）に示すように、スペーサ膜２７ｂを選択的に除去する。また、ラインパターン２３ａの長手方向の両側に形成されている図示しないループ状の部分についても、マスク４０を用いたエッチングによりカットすることができる。
【００８４】
そして、マスク４０を除去することで、図１５（ｂ）に示すように、ラインパターン２３ａ、スペーサ膜２７ａ、第１のラインパターン２７ｂ１および第２のラインパターン２７ｂ２が得られる。
【００８５】
側壁プロセスの回数は、前述した実施形態に限定されない。図６（ａ）に示すラインパターン２３ａは、１回の側壁プロセスによって得られ、リソグラフィによって形成された図３（ｂ）に示す犠牲膜２４ａの１／２倍のピッチで配列されるものとしたが、２回の側壁プロセスによって得られ、リソグラフィによって形成されたラインパターンの１／４倍のピッチで配列されるラインパターンであってもよい。あるいは、ラインパターン２３ａは、３回以上の側壁プロセスによって得られたラインパターンであってもよい。
【００８６】
また、ラインパターン２３ａに対してではなく、リソグラフィ及びスリミングによって形成された図４（ａ）に示す犠牲膜２４ａに対して、図６（ｂ）以降のプロセスを進めてもよい。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
２１…基板、２２…被加工膜、２３…ハードマスク、２３ａ…ラインパターン、２４…レジスト、２４ａ…犠牲膜、２５，２５ａ…第１の側壁膜、２６，２６ａ…第２の側壁膜、２７ａ，２７ｂ…スペーサ膜、２７ｂ１…スペーサ膜の第１のラインパターン、２７ｂ２…スペーサ膜の第２のラインパターン、４０…マスク、５０…パターン列
【特許請求の範囲】
【請求項１】
犠牲膜の側壁に第１の側壁膜を形成した後、前記犠牲膜を除去し、残された前記第１の側壁膜をマスクにしたエッチングにより、前記第１の側壁膜の下に設けられた膜をパターン加工し、パターン加工した前記膜のパターン幅を縮小させることで複数のラインパターンを形成する工程と、
それぞれの前記ラインパターンの側壁に第２の側壁膜を形成し、複数の前記ラインパターンおよび複数の前記第２の側壁膜を含むパターン列を形成する工程と、
隣り合う前記第２の側壁膜間および前記パターン列の端の第２の側壁膜の横の領域に、スペーサ膜を形成する工程と、
前記端の第２の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記端の第２の側壁膜の側壁に形成される第１のラインパターンと、前記第１のラインパターンに対してスペースを隔てて離間し、前記複数のラインパターンの幅よりも大きな幅の第２のラインパターンとを有するラインアンドスペースパターンに加工するとともに、前記第２の側壁膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
複数のラインパターンを形成する工程と、
それぞれの前記ラインパターンの側壁に側壁膜を形成し、複数の前記ラインパターンおよび複数の前記側壁膜を含むパターン列を形成する工程と、
隣り合う前記側壁膜間および前記パターン列の端の側壁膜の横の領域に、スペーサ膜を形成する工程と、
前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記側壁間に形成された前記スペーサ膜とは異なる幅のラインパターンを含むラインアンドスペースパターンに加工するとともに、前記側壁膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記ラインパターンを形成する工程は、
犠牲膜の側壁に第１の側壁膜を形成する工程と、
前記犠牲膜を除去し、前記第１の側壁膜を残す工程と、
を有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ラインパターンを形成する工程は、
前記犠牲膜を除去した後に残された前記第１の側壁膜をマスクにしたエッチングにより、前記第１の側壁膜の下に設けられた膜をパターン加工する工程と、
パターン加工した前記膜のパターン幅を縮小させる工程と、
をさらに有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を前記ラインアンドスペースパターンに加工した後に、前記側壁膜を除去することを特徴とする請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
犠牲膜の側壁に第１の側壁膜を形成した後、前記犠牲膜を除去し、残された前記第１の側壁膜をマスクにしたエッチングにより、前記第１の側壁膜の下に設けられた膜をパターン加工し、パターン加工した前記膜のパターン幅を縮小させることで複数のラインパターンを形成する工程と、
それぞれの前記ラインパターンの側壁に第２の側壁膜を形成し、複数の前記ラインパターンおよび複数の前記第２の側壁膜を含むパターン列を形成する工程と、
隣り合う前記第２の側壁膜間および前記パターン列の端の第２の側壁膜の横の領域に、スペーサ膜を形成する工程と、
前記端の第２の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記端の第２の側壁膜の側壁に形成される第１のラインパターンと、前記第１のラインパターンに対してスペースを隔てて離間し、前記複数のラインパターンの幅よりも大きな幅の第２のラインパターンとを有するラインアンドスペースパターンに加工するとともに、前記第２の側壁膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
複数のラインパターンを形成する工程と、
それぞれの前記ラインパターンの側壁に側壁膜を形成し、複数の前記ラインパターンおよび複数の前記側壁膜を含むパターン列を形成する工程と、
隣り合う前記側壁膜間および前記パターン列の端の側壁膜の横の領域に、スペーサ膜を形成する工程と、
前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を、前記側壁間に形成された前記スペーサ膜とは異なる幅のラインパターンを含むラインアンドスペースパターンに加工するとともに、前記側壁膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記ラインパターンを形成する工程は、
犠牲膜の側壁に第１の側壁膜を形成する工程と、
前記犠牲膜を除去し、前記第１の側壁膜を残す工程と、
を有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ラインパターンを形成する工程は、
前記犠牲膜を除去した後に残された前記第１の側壁膜をマスクにしたエッチングにより、前記第１の側壁膜の下に設けられた膜をパターン加工する工程と、
パターン加工した前記膜のパターン幅を縮小させる工程と、
をさらに有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記端の側壁膜の横の前記領域に形成された前記スペーサ膜を前記ラインアンドスペースパターンに加工した後に、前記側壁膜を除去することを特徴とする請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−２１０１３（Ｐ２０１３−２１０１３Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５０８８７（Ｐ２０１１−１５０８８７）
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月７日（２０１１．７．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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