半導体装置
【課題】ストライプ型のSJ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供する。
【解決手段】半導体装置は、半導体素子が形成される素子領域100及びその素子領域100を囲う終端領域200を有する。半導体装置は、n型ドリフト層4内にその平面と平行なY軸方向を長手方向としてストライプ状に且つY軸方向と直交するX軸方向において周期的に形成されたp型ピラー1と、終端領域200において素子領域100を取り囲むように同心環状に形成された複数のフィールドプレート電極2とを備える。p型ピラー層1におけるY軸方向の端部は、素子領域100と終端領域200の境界を超えて形成されている。フィールドプレート電極200は、p型ピラー層1のY軸方向の両端近傍を通るように形成されている。
【解決手段】半導体装置は、半導体素子が形成される素子領域100及びその素子領域100を囲う終端領域200を有する。半導体装置は、n型ドリフト層4内にその平面と平行なY軸方向を長手方向としてストライプ状に且つY軸方向と直交するX軸方向において周期的に形成されたp型ピラー1と、終端領域200において素子領域100を取り囲むように同心環状に形成された複数のフィールドプレート電極2とを備える。p型ピラー層1におけるY軸方向の端部は、素子領域100と終端領域200の境界を超えて形成されている。フィールドプレート電極200は、p型ピラー層1のY軸方向の両端近傍を通るように形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置に関する。
【背景技術】
【0002】
従来、MOSFET等において、素子耐圧とオン抵抗とのトレードオフに関する問題を解消するスーパージャンクション構造が知られている(例えば、特許文献1参照)。
【0003】
スーパージャンクション(以下、SJ)構造をドリフト層に持つMOSFETにおいて、セル構造と下地のSJ構造をストライプ型に設計する場合がある。ストライプ型以外には、正方形、長方形、六角形の各メッシュ型などがあり、低ゲート抵抗や低オン抵抗等の特定面では、ストライプ型よりも有利である。
【0004】
しかし、メッシュ型では、ゲート容量の増大やFETセルの局所的な仕上がりのバラツキによる破壊耐量低下が生じやすいなど、不利な点もあり、近年ではストライプ型を採用するケースが増えている。
【0005】
一般的に、終端領域は、チップにおける縦方向及び横方向で同一構造である。しかしながら、ストライプ型のSJ構造になると、終端領域は、チップにおける縦方向及び横方向で同一構造とはならない。また、ストライプ型のSJ構造になると、電界分布、電位分布も、その方向により異なった状態になる。
【0006】
上記問題を引き起こすストライプ型のSJ構造について具体的に説明する。ストライプ型のSJ構造において、n型ドリフト層の間にストライプ状にp型ピラー層が繰り返し形成されている方向を第1方向、各p型ピラー層のストライプ形状の長手方向を第2方向とする。ここで、ドリフト層が素子領域から終端領域へ向かって第1方向に空乏化するとき、各p型ピラー層及びその間のn型ドリフト層が内から外へと順番に空乏化する。一方、ドリフト層が素子領域から終端領域へ向かって第2方向に空乏化するとき、隣接するp型ピラー層とn型ドリフト層との間で一斉に空乏化が起こる。したがって、第1方向の空乏化に合わせるようにストライプ構造を設計した場合、第2方向においては、設計耐圧よりも十分低い電圧で空乏化してしまうという問題がある。
【0007】
つまり、従来のストライプ型のSJ構造は、上記のような問題を有するため、両方向に対して各々、耐圧や耐量といった特性を満足する設計が必要となる。また、製造上の仕上がりが、ばらついた時の振る舞いも両方向で異なり、いずれかの方向で耐圧の低下を招くなどの問題が発生する。
【特許文献1】特開2003−273355号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、ストライプ型のSJ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、第1導電型の第1半導体層と、前記第1半導体層の上面側に形成され、前記第1半導体層の上面と平行な第1方向を長手方向としてストライプ状に且つ前記第1方向と直交する前記第1半導体層の上面と平行な第2方向に交互に周期的に形成された、第1導電型の第1ピラー領域および第2導電型の第2ピラー領域と、前記素子領域において前記第2ピラー領域の表面に選択的に形成された第2導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第1導電型の半導体領域と、前記第1半導体層に接合するように形成された第1主電極と、前記半導体ベース層と前記半導体領域に接合するように形成された第2主電極と、前記半導体ベース層、前記半導体領域、及び前記第1ピラー領域に接するように絶縁膜を介して形成された制御電極と、前記終端領域において前記素子領域を取り囲むように同心環状に形成された複数のフィールドプレート電極とを備え、前記第2ピラー領域における前記第1方向の端部は、前記素子領域と前記終端領域の境界を超えて形成され、前記複数のフィールドプレート電極は、前記第2ピラー領域の前記第1方向の両端近傍を通るように形成されていることを特徴とする。
【発明の効果】
【0010】
この発明によれば、ストライプ型のSJ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の一実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第1導電型をn型、第2導電型をp型としたMOSFETを例にとって説明する。なお、以下において、記載「p++」は、記載「p+」よりも不純物濃度が大であり、記載「p+」は、記載「p」よりも不純物濃度が大であることを示す。また、同様に、記載「n++」は、記載「n+」よりも不純物濃度が大であり、記載「n+」は、記載「n」よりも不純物濃度が大であることを示す。
【0012】
[第1実施形態]
はじめに、図1〜図4を参照して、本発明の第1実施形態に係る半導体装置について説明する。本発明の第1実施形態に係る半導体装置は、一例として、縦型パワーMOSFETである。図1は、本発明の第1実施形態に係るパワーMOSFETのp型ピラー層(第1ピラー層)1、フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。図2は、図1のA−A’断面図であり、図3は、図1のB−B’断面図である。
【0013】
先ず、図1を参照して、本実施形態の特徴であるp型ピラー層1及びフィールドプレート電極2について説明する。
【0014】
図1に示すように、本発明の第1実施形態に係る半導体装置は、主として、半導体素子(ここでは、MOSトランジスタ)が形成される素子領域100と、素子領域100を囲う終端領域200とにより構成されている。なお、本実施形態における素子領域100と終端領域200との境界は、一例として、後述する最外周のp型ベース層5の中心(図2参照)であるものとする(図2〜図4参照)。
【0015】
図1に示すように、本発明の第1実施形態に係る半導体装置は、複数のp型ピラー層1を素子領域100内に有している。複数のp型ピラー層1は、平面方向の一方向であるY軸方向を長手方向とするストライプ形状に形成され且つ周期的に配置されている(SJ構造)。なお、複数のp型ピラー層1によって、それらp型ピラー層の間には、n型ピラー層が形成される。また、この半導体装置は、素子領域100を取り囲むように同心環状に形成された複数のフィールドプレート電極2を有している。
【0016】
各p型ピラー層1は、X軸方向に直交する素子領域100の表面に平行なY軸方向の素子領域100と終端領域200との境界を超えて形成されている。
【0017】
複数のフィールドプレート電極2は、p型ピラー層1のY軸方向の両端近傍上を通るように形成されている。また、これらフィールドプレート電極2は、各々異なる固定電位に接続されている。また、フィールドプレート電極2は、金属により形成されている。
【0018】
次に、図2〜図4を参照して、図1のA−A’、B−B’,C−C’の断面構造について説明する。図2〜図4に示すように、本実施形態に係る半導体装置は、ドレイン層として機能するn++型基板3上に形成されている。そして、n++型基板3上に、n型ドリフト層4が形成されている。
【0019】
素子領域100のn型ドリフト層4の表面には、ストライプ形状であって、図2の紙面垂直方向(Y方向)を長手方向としてp型ベース層5が選択的に形成されている。更にこのp型ベース層5の表面には、p+型コンタクト層6及びn型ソース拡散層7が図2の紙面垂直方向(Y軸方向)を長手方向とするストライプ状に選択的に形成されている。そして、p型ベース層5のZ軸方向下方に前述のp型ピラー層1が周期的に形成されている。
【0020】
n型ソース拡散層7、p型ベース層5、及びn型ドリフト層4(p型ピラー層1間のn型ピラー層)の上には、ゲート絶縁膜8を介してY軸方向にストライプ状に直線状に延びるゲート電極9が、周期的にX軸方向に形成されている。ゲート絶縁膜8及びゲート電極9は、図2に示すように、隣接する2つのp型ベース層5に共通に形成されている。
【0021】
p+型コンタクト層6及びn型ソース拡散層7上には、ソース電極Sが形成されている。ソース電極Sは、ゲート絶縁膜8等により、ゲート電極9と絶縁されている。一方、n型ドリフト層4とは反対側のn++型基板3の面には、ドレイン主電極Dが設けられている。
【0022】
終端領域200における素子領域100との境界付近には、素子領域100のゲート絶縁膜8及びゲート電極9と同様の形状を有するゲート絶縁膜8’及びゲート電極9’が形成されている。なお、これらゲート絶縁膜8’及びゲート電極9’は、実質的にその直下にn型ソース拡散層7が形成されていないため、ゲートとして機能しない。また、これらゲート絶縁膜8’及びゲート電極9’のさらに外周側に、素子領域100を取り囲む環状の第1p型ガードリング層11がn型ドリフト層4の表面に形成されており、この第1p型ガードリング層11の表面には、第1p+型コンタクト層12が形成されている(図1参照)。
【0023】
ソース電極Sのさらに外周側には、n型ドリフト層4の表面に絶縁膜8’’を介してゲート電極9’’が設けられている。ゲート電極9’’には、素子領域100のMOSトランジスタをオン/オフするためのゲート信号が入力される。このゲート電極9’’上にゲート主電極Gが設けられている。これら絶縁膜8’’、ゲート電極9’’、及びゲート主電極Gは、ソース電極Sの外周を取り囲むように環状に形成されている。なお、上述したゲート電極9、9’、9’’は、各々ゲート主電極Gに接続されている。
【0024】
ゲート主電極Gのさらに外周側には、前述のフィールドプレート電極2が、n型ドリフト層4の表面に設けられている。フィールドプレート電極2とn型ドリフト層4との間には、絶縁膜8aが形成されており、フィールドプレート電極2とn型ドリフト層4とは、絶縁膜8aに形成されたコンタクトを介して接続されている。
【0025】
終端領域200の外方端部(チップ端部)には、n型ドリフト層4の表面にp型フィールドストップ層13が設けられている。そのp型フィールドストップ層13の表面には、n型フィールドストップ層14が設けられている。また、p型フィールドストップ層13及びn型フィールドストップ層14の一部表面上には、絶縁膜8bが形成されており、絶縁膜8b内には、電極15が設けられている。さらに、p型フィールドストップ層13及び電極15に接するようにフィールドストップ電極16が設けられている。このフィールドストップ電極16は、ゲート電極G又はソース電極Sと接続されている。
【0026】
上記のように本発明の第1実施形態に係る半導体装置によれば、素子領域100を取り囲むように同心環状の複数のフィールドプレート電極2が形成され、複数のフィールドプレート電極2は、各々固有の固定電位に設定されている。したがって、フィールドプレート電極2により、半導体装置の終端領域200の上面に素子領域100を取り囲むように同心環状の電位を与えることができる。これにより、空乏層は、X方向及びY方向に印加電圧の変化に対して均等に等しい速度で形成されていくので、半導体装置のX方向及びY方向における耐圧特性は等しいものとなる。つまり、本実施形態によれば、ストライプ型のSJ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保することができる。
【0027】
[第2実施形態]
次に、図5〜図7を参照して、本発明の第2実施形態に係る半導体装置について説明する。なお、第1実施形態と同様の構成は、同一の符号を付し、その説明を省略する。
【0028】
第2実施形態に係る半導体装置は、第1実施形態と同様のp型ピラー層1及びフィールドプレート電極2を有する。第2実施形態において、p型ピラー層1及びフィールドプレート電極2に係る上面図は、第1実施形態にて参照した図1と同様である。つまり、第2実施形態は、p型ピラー層1及びフィールドプレート電極2以外の構成が、第1実施形態と異なる。図5は、図1のA−A’断面図であり、図6は、図1のB−B’断面図、図7は、図1のC−C’断面図である。
【0029】
第2実施形態に係る半導体装置は、第1実施形態と異なり、各フィールドプレート電極2の下方に第2p型ガードリング層17及び第2p+型コンタクト層18が形成されている。これら第2p型ガードリング層17及び第2p+型コンタクト層18は、素子領域100を囲むように同心環状に形成されている。
【0030】
上記のような構成を有しているので、第2実施形態に係る半導体装置は、第1実施形態と同様の効果を得ることができる。さらに、第2実施形態に係る半導体装置においては、第2p型ガードリング層17及び第2p+型コンタクト層18により、終端領域200に広がる等電位線が、滑らかになるので、安定した高耐圧が得られる。
【0031】
[第3実施形態]
次に、図8〜図11を参照して、本発明の第3実施形態に係る半導体装置について説明する。なお、第1実施形態と同様の構成は、同一の符号を付し、その説明を省略する。図8は、本発明の第3実施形態に係わる半導体装置のp型ピラー層1、1’、フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。図9は、図8のD−D’断面図であり、図10は、図8のE−E’断面図、図11は、図8のF−F’断面図である。
【0032】
第3実施形態に係る半導体装置は、第1実施形態と同様のp型ピラー層1及びフィールドプレート電極2を有する。そして、第3実施形態に係る半導体装置は、第1及び第2実施形態とは異なり、X軸方向に素子領域100を超えて、終端領域200にp型ピラー層1’(第2ピラー層)を有している。p型ピラー層1’は、X軸方向端部の各フィールドプレート電極2の下方に形成されている。
【0033】
上記のような構成を有しているので、第3実施形態に係る半導体装置は、p型ピラー層1’にフィールドプレート電極2からの電位を伝えることができる。よって、第1及び第2実施形態の効果をさらに高めることが可能となる。
【0034】
[第4実施形態]
次に、図12〜図14を参照して、本発明の第4実施形態に係る半導体装置について説明する。なお、第3実施形態と同様の構成は、同一の符号を付し、その説明を省略する。第4実施形態に係る半導体装置の平面は、図8と同様の形状に形成されている。図12は、図8のD−D’断面図であり、図13は、図8のE−E’断面図、図14は、図8のF−F’断面図である。
【0035】
第4実施形態に係る半導体装置は、第3実施形態と同様のp型ピラー層1、1’及びフィールドプレート電極2を有する。第4実施形態において、p型ピラー層1、1’及びフィールドプレート電極2に係る上面図は、第3実施形態にて参照した図8と同様である。第4実施形態は、p型ピラー層1、1’及びフィールドプレート電極2以外の構成が、第3実施形態と異なる。図12は、図8のD−D’断面図であり、図13は、図8のE−E’断面図、図14は、図8のF−F’断面図である。
【0036】
第4実施形態に係る半導体装置においては、第3実施形態の構成に加え、第2実施形態と同様に、各フィールドプレート電極2の下方に第2p型ガードリング層17及び第2p+型コンタクト層18が形成されている。この点で、第4実施形態は、第3実施形態と異なる。
【0037】
したがって、第4実施形態に係る半導体装置は、第2実施形態及び第3実施形態と同様の効果を有する。
【0038】
[第5実施形態]
次に、図15〜図17を参照して、本発明の第5実施形態に係る半導体装置について説明する。なお、第1〜第4実施形態と同様の構成は、同一の符号を付し、その説明を省略する。第5実施形態に係る半導体装置の平面は、図8と同様の形状に形成されている。図15は、図8のD−D’断面図であり、図16は、図8のE−E’断面図、図17は、図8のF−F’断面図である。
【0039】
第5実施形態に係る半導体装置は、絶縁膜8c及びフィールドプレート電極2’を有する構成で第3実施形態と異なる。
【0040】
第5実施形態に係る半導体装置は、第1〜第4実施形態の絶縁膜8’’、8a、8bが一続きに一体形成された絶縁膜8cを有している。絶縁膜8c内には、第1〜第4実施形態の金属からなるフィールドプレート電極2に代わって、ポリシリコン(Poly Si)からなるフィールドプレート電極2’が形成されている。
【0041】
上記第5実施形態に係る半導体装置は、第3実施形態と同様の効果を奏する。
【0042】
以上、本発明の第1乃至第5実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第1の導電型をn型、第2の導電型をp型として説明をしたが、第1の導電型をp型、第2の導電型をn型としても実施可能である。また、第5実施形態に係る絶縁膜8c及びフィールドプレート電極2’の構成は、第1、第2、第4実施形態の構成についても適応可能であり、1チップ上に金属のフィールドプレート電極2及びPolySiのフィールドプレート電極2’を共に形成してもよい。また、本発明に係る半導体装置は、MOSFETに限られることはなく、IGBTなどであってもよい。
【図面の簡単な説明】
【0043】
【図1】本発明の第1実施形態及び第2実施形態に係る半導体装置のp型ピラー層1、フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。
【図2】本発明の第1実施形態に係る図1のA−A’断面図である。
【図3】本発明の第1実施形態に係る図1のB−B’断面図である。
【図4】本発明の第1実施形態に係る図1のC−C’断面図である。
【図5】本発明の第2実施形態に係る図1のA−A’断面図である。
【図6】本発明の第2実施形態に係る図1のB−B’断面図である。
【図7】本発明の第2実施形態に係る図1のC−C’断面図である。
【図8】本発明の第3、第4実及び第5施形態に係る半導体装置のp型ピラー層1、1’フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。
【図9】本発明の第3実施形態に係る図8のD−D’断面図である。
【図10】本発明の第3実施形態に係る図8のE−E’断面図である。
【図11】本発明の第3実施形態に係る図8のF−F’断面図である。
【図12】本発明の第4実施形態に係る図8のD−D’断面図である。
【図13】本発明の第4実施形態に係る図8のE−E’断面図である。
【図14】本発明の第4実施形態に係る図8のF−F’断面図である。
【図15】本発明の第5実施形態に係る図8のD−D’断面図である。
【図16】本発明の第5実施形態に係る図8のE−E’断面図である。
【図17】本発明の第5実施形態に係る図8のF−F’断面図である。
【符号の説明】
【0044】
1,1’…p型ピラー層、2,2’…フィールドプレート層、3…n++型基板、4…n型ドリフト層、5…p型ベース層、6…p+型コンタクト層、7…n型ソース拡散層、8、8’、8’’…ゲート絶縁膜、9、9’、9’’…ゲート電極、11…第1p型ガードリング層、12…第1p+型コンタクト層、13…p型フィールドストップ層、14…n型フィールドストップ層、15…電極、16…フィールドストップ電極、17…第2p型ガードリング層、18…第2p+型コンタクト層、100…素子領域、200…終端領域、D…ドレイン主電極、G…ゲート主電極、S…ソース電極。
【技術分野】
【0001】
本発明は、半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置に関する。
【背景技術】
【0002】
従来、MOSFET等において、素子耐圧とオン抵抗とのトレードオフに関する問題を解消するスーパージャンクション構造が知られている(例えば、特許文献1参照)。
【0003】
スーパージャンクション(以下、SJ)構造をドリフト層に持つMOSFETにおいて、セル構造と下地のSJ構造をストライプ型に設計する場合がある。ストライプ型以外には、正方形、長方形、六角形の各メッシュ型などがあり、低ゲート抵抗や低オン抵抗等の特定面では、ストライプ型よりも有利である。
【0004】
しかし、メッシュ型では、ゲート容量の増大やFETセルの局所的な仕上がりのバラツキによる破壊耐量低下が生じやすいなど、不利な点もあり、近年ではストライプ型を採用するケースが増えている。
【0005】
一般的に、終端領域は、チップにおける縦方向及び横方向で同一構造である。しかしながら、ストライプ型のSJ構造になると、終端領域は、チップにおける縦方向及び横方向で同一構造とはならない。また、ストライプ型のSJ構造になると、電界分布、電位分布も、その方向により異なった状態になる。
【0006】
上記問題を引き起こすストライプ型のSJ構造について具体的に説明する。ストライプ型のSJ構造において、n型ドリフト層の間にストライプ状にp型ピラー層が繰り返し形成されている方向を第1方向、各p型ピラー層のストライプ形状の長手方向を第2方向とする。ここで、ドリフト層が素子領域から終端領域へ向かって第1方向に空乏化するとき、各p型ピラー層及びその間のn型ドリフト層が内から外へと順番に空乏化する。一方、ドリフト層が素子領域から終端領域へ向かって第2方向に空乏化するとき、隣接するp型ピラー層とn型ドリフト層との間で一斉に空乏化が起こる。したがって、第1方向の空乏化に合わせるようにストライプ構造を設計した場合、第2方向においては、設計耐圧よりも十分低い電圧で空乏化してしまうという問題がある。
【0007】
つまり、従来のストライプ型のSJ構造は、上記のような問題を有するため、両方向に対して各々、耐圧や耐量といった特性を満足する設計が必要となる。また、製造上の仕上がりが、ばらついた時の振る舞いも両方向で異なり、いずれかの方向で耐圧の低下を招くなどの問題が発生する。
【特許文献1】特開2003−273355号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、ストライプ型のSJ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、第1導電型の第1半導体層と、前記第1半導体層の上面側に形成され、前記第1半導体層の上面と平行な第1方向を長手方向としてストライプ状に且つ前記第1方向と直交する前記第1半導体層の上面と平行な第2方向に交互に周期的に形成された、第1導電型の第1ピラー領域および第2導電型の第2ピラー領域と、前記素子領域において前記第2ピラー領域の表面に選択的に形成された第2導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第1導電型の半導体領域と、前記第1半導体層に接合するように形成された第1主電極と、前記半導体ベース層と前記半導体領域に接合するように形成された第2主電極と、前記半導体ベース層、前記半導体領域、及び前記第1ピラー領域に接するように絶縁膜を介して形成された制御電極と、前記終端領域において前記素子領域を取り囲むように同心環状に形成された複数のフィールドプレート電極とを備え、前記第2ピラー領域における前記第1方向の端部は、前記素子領域と前記終端領域の境界を超えて形成され、前記複数のフィールドプレート電極は、前記第2ピラー領域の前記第1方向の両端近傍を通るように形成されていることを特徴とする。
【発明の効果】
【0010】
この発明によれば、ストライプ型のSJ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保できる半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の一実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第1導電型をn型、第2導電型をp型としたMOSFETを例にとって説明する。なお、以下において、記載「p++」は、記載「p+」よりも不純物濃度が大であり、記載「p+」は、記載「p」よりも不純物濃度が大であることを示す。また、同様に、記載「n++」は、記載「n+」よりも不純物濃度が大であり、記載「n+」は、記載「n」よりも不純物濃度が大であることを示す。
【0012】
[第1実施形態]
はじめに、図1〜図4を参照して、本発明の第1実施形態に係る半導体装置について説明する。本発明の第1実施形態に係る半導体装置は、一例として、縦型パワーMOSFETである。図1は、本発明の第1実施形態に係るパワーMOSFETのp型ピラー層(第1ピラー層)1、フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。図2は、図1のA−A’断面図であり、図3は、図1のB−B’断面図である。
【0013】
先ず、図1を参照して、本実施形態の特徴であるp型ピラー層1及びフィールドプレート電極2について説明する。
【0014】
図1に示すように、本発明の第1実施形態に係る半導体装置は、主として、半導体素子(ここでは、MOSトランジスタ)が形成される素子領域100と、素子領域100を囲う終端領域200とにより構成されている。なお、本実施形態における素子領域100と終端領域200との境界は、一例として、後述する最外周のp型ベース層5の中心(図2参照)であるものとする(図2〜図4参照)。
【0015】
図1に示すように、本発明の第1実施形態に係る半導体装置は、複数のp型ピラー層1を素子領域100内に有している。複数のp型ピラー層1は、平面方向の一方向であるY軸方向を長手方向とするストライプ形状に形成され且つ周期的に配置されている(SJ構造)。なお、複数のp型ピラー層1によって、それらp型ピラー層の間には、n型ピラー層が形成される。また、この半導体装置は、素子領域100を取り囲むように同心環状に形成された複数のフィールドプレート電極2を有している。
【0016】
各p型ピラー層1は、X軸方向に直交する素子領域100の表面に平行なY軸方向の素子領域100と終端領域200との境界を超えて形成されている。
【0017】
複数のフィールドプレート電極2は、p型ピラー層1のY軸方向の両端近傍上を通るように形成されている。また、これらフィールドプレート電極2は、各々異なる固定電位に接続されている。また、フィールドプレート電極2は、金属により形成されている。
【0018】
次に、図2〜図4を参照して、図1のA−A’、B−B’,C−C’の断面構造について説明する。図2〜図4に示すように、本実施形態に係る半導体装置は、ドレイン層として機能するn++型基板3上に形成されている。そして、n++型基板3上に、n型ドリフト層4が形成されている。
【0019】
素子領域100のn型ドリフト層4の表面には、ストライプ形状であって、図2の紙面垂直方向(Y方向)を長手方向としてp型ベース層5が選択的に形成されている。更にこのp型ベース層5の表面には、p+型コンタクト層6及びn型ソース拡散層7が図2の紙面垂直方向(Y軸方向)を長手方向とするストライプ状に選択的に形成されている。そして、p型ベース層5のZ軸方向下方に前述のp型ピラー層1が周期的に形成されている。
【0020】
n型ソース拡散層7、p型ベース層5、及びn型ドリフト層4(p型ピラー層1間のn型ピラー層)の上には、ゲート絶縁膜8を介してY軸方向にストライプ状に直線状に延びるゲート電極9が、周期的にX軸方向に形成されている。ゲート絶縁膜8及びゲート電極9は、図2に示すように、隣接する2つのp型ベース層5に共通に形成されている。
【0021】
p+型コンタクト層6及びn型ソース拡散層7上には、ソース電極Sが形成されている。ソース電極Sは、ゲート絶縁膜8等により、ゲート電極9と絶縁されている。一方、n型ドリフト層4とは反対側のn++型基板3の面には、ドレイン主電極Dが設けられている。
【0022】
終端領域200における素子領域100との境界付近には、素子領域100のゲート絶縁膜8及びゲート電極9と同様の形状を有するゲート絶縁膜8’及びゲート電極9’が形成されている。なお、これらゲート絶縁膜8’及びゲート電極9’は、実質的にその直下にn型ソース拡散層7が形成されていないため、ゲートとして機能しない。また、これらゲート絶縁膜8’及びゲート電極9’のさらに外周側に、素子領域100を取り囲む環状の第1p型ガードリング層11がn型ドリフト層4の表面に形成されており、この第1p型ガードリング層11の表面には、第1p+型コンタクト層12が形成されている(図1参照)。
【0023】
ソース電極Sのさらに外周側には、n型ドリフト層4の表面に絶縁膜8’’を介してゲート電極9’’が設けられている。ゲート電極9’’には、素子領域100のMOSトランジスタをオン/オフするためのゲート信号が入力される。このゲート電極9’’上にゲート主電極Gが設けられている。これら絶縁膜8’’、ゲート電極9’’、及びゲート主電極Gは、ソース電極Sの外周を取り囲むように環状に形成されている。なお、上述したゲート電極9、9’、9’’は、各々ゲート主電極Gに接続されている。
【0024】
ゲート主電極Gのさらに外周側には、前述のフィールドプレート電極2が、n型ドリフト層4の表面に設けられている。フィールドプレート電極2とn型ドリフト層4との間には、絶縁膜8aが形成されており、フィールドプレート電極2とn型ドリフト層4とは、絶縁膜8aに形成されたコンタクトを介して接続されている。
【0025】
終端領域200の外方端部(チップ端部)には、n型ドリフト層4の表面にp型フィールドストップ層13が設けられている。そのp型フィールドストップ層13の表面には、n型フィールドストップ層14が設けられている。また、p型フィールドストップ層13及びn型フィールドストップ層14の一部表面上には、絶縁膜8bが形成されており、絶縁膜8b内には、電極15が設けられている。さらに、p型フィールドストップ層13及び電極15に接するようにフィールドストップ電極16が設けられている。このフィールドストップ電極16は、ゲート電極G又はソース電極Sと接続されている。
【0026】
上記のように本発明の第1実施形態に係る半導体装置によれば、素子領域100を取り囲むように同心環状の複数のフィールドプレート電極2が形成され、複数のフィールドプレート電極2は、各々固有の固定電位に設定されている。したがって、フィールドプレート電極2により、半導体装置の終端領域200の上面に素子領域100を取り囲むように同心環状の電位を与えることができる。これにより、空乏層は、X方向及びY方向に印加電圧の変化に対して均等に等しい速度で形成されていくので、半導体装置のX方向及びY方向における耐圧特性は等しいものとなる。つまり、本実施形態によれば、ストライプ型のSJ構造のドリフト層であっても、両方向の電位分布の差を生じさせず安定した耐圧を確保することができる。
【0027】
[第2実施形態]
次に、図5〜図7を参照して、本発明の第2実施形態に係る半導体装置について説明する。なお、第1実施形態と同様の構成は、同一の符号を付し、その説明を省略する。
【0028】
第2実施形態に係る半導体装置は、第1実施形態と同様のp型ピラー層1及びフィールドプレート電極2を有する。第2実施形態において、p型ピラー層1及びフィールドプレート電極2に係る上面図は、第1実施形態にて参照した図1と同様である。つまり、第2実施形態は、p型ピラー層1及びフィールドプレート電極2以外の構成が、第1実施形態と異なる。図5は、図1のA−A’断面図であり、図6は、図1のB−B’断面図、図7は、図1のC−C’断面図である。
【0029】
第2実施形態に係る半導体装置は、第1実施形態と異なり、各フィールドプレート電極2の下方に第2p型ガードリング層17及び第2p+型コンタクト層18が形成されている。これら第2p型ガードリング層17及び第2p+型コンタクト層18は、素子領域100を囲むように同心環状に形成されている。
【0030】
上記のような構成を有しているので、第2実施形態に係る半導体装置は、第1実施形態と同様の効果を得ることができる。さらに、第2実施形態に係る半導体装置においては、第2p型ガードリング層17及び第2p+型コンタクト層18により、終端領域200に広がる等電位線が、滑らかになるので、安定した高耐圧が得られる。
【0031】
[第3実施形態]
次に、図8〜図11を参照して、本発明の第3実施形態に係る半導体装置について説明する。なお、第1実施形態と同様の構成は、同一の符号を付し、その説明を省略する。図8は、本発明の第3実施形態に係わる半導体装置のp型ピラー層1、1’、フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。図9は、図8のD−D’断面図であり、図10は、図8のE−E’断面図、図11は、図8のF−F’断面図である。
【0032】
第3実施形態に係る半導体装置は、第1実施形態と同様のp型ピラー層1及びフィールドプレート電極2を有する。そして、第3実施形態に係る半導体装置は、第1及び第2実施形態とは異なり、X軸方向に素子領域100を超えて、終端領域200にp型ピラー層1’(第2ピラー層)を有している。p型ピラー層1’は、X軸方向端部の各フィールドプレート電極2の下方に形成されている。
【0033】
上記のような構成を有しているので、第3実施形態に係る半導体装置は、p型ピラー層1’にフィールドプレート電極2からの電位を伝えることができる。よって、第1及び第2実施形態の効果をさらに高めることが可能となる。
【0034】
[第4実施形態]
次に、図12〜図14を参照して、本発明の第4実施形態に係る半導体装置について説明する。なお、第3実施形態と同様の構成は、同一の符号を付し、その説明を省略する。第4実施形態に係る半導体装置の平面は、図8と同様の形状に形成されている。図12は、図8のD−D’断面図であり、図13は、図8のE−E’断面図、図14は、図8のF−F’断面図である。
【0035】
第4実施形態に係る半導体装置は、第3実施形態と同様のp型ピラー層1、1’及びフィールドプレート電極2を有する。第4実施形態において、p型ピラー層1、1’及びフィールドプレート電極2に係る上面図は、第3実施形態にて参照した図8と同様である。第4実施形態は、p型ピラー層1、1’及びフィールドプレート電極2以外の構成が、第3実施形態と異なる。図12は、図8のD−D’断面図であり、図13は、図8のE−E’断面図、図14は、図8のF−F’断面図である。
【0036】
第4実施形態に係る半導体装置においては、第3実施形態の構成に加え、第2実施形態と同様に、各フィールドプレート電極2の下方に第2p型ガードリング層17及び第2p+型コンタクト層18が形成されている。この点で、第4実施形態は、第3実施形態と異なる。
【0037】
したがって、第4実施形態に係る半導体装置は、第2実施形態及び第3実施形態と同様の効果を有する。
【0038】
[第5実施形態]
次に、図15〜図17を参照して、本発明の第5実施形態に係る半導体装置について説明する。なお、第1〜第4実施形態と同様の構成は、同一の符号を付し、その説明を省略する。第5実施形態に係る半導体装置の平面は、図8と同様の形状に形成されている。図15は、図8のD−D’断面図であり、図16は、図8のE−E’断面図、図17は、図8のF−F’断面図である。
【0039】
第5実施形態に係る半導体装置は、絶縁膜8c及びフィールドプレート電極2’を有する構成で第3実施形態と異なる。
【0040】
第5実施形態に係る半導体装置は、第1〜第4実施形態の絶縁膜8’’、8a、8bが一続きに一体形成された絶縁膜8cを有している。絶縁膜8c内には、第1〜第4実施形態の金属からなるフィールドプレート電極2に代わって、ポリシリコン(Poly Si)からなるフィールドプレート電極2’が形成されている。
【0041】
上記第5実施形態に係る半導体装置は、第3実施形態と同様の効果を奏する。
【0042】
以上、本発明の第1乃至第5実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第1の導電型をn型、第2の導電型をp型として説明をしたが、第1の導電型をp型、第2の導電型をn型としても実施可能である。また、第5実施形態に係る絶縁膜8c及びフィールドプレート電極2’の構成は、第1、第2、第4実施形態の構成についても適応可能であり、1チップ上に金属のフィールドプレート電極2及びPolySiのフィールドプレート電極2’を共に形成してもよい。また、本発明に係る半導体装置は、MOSFETに限られることはなく、IGBTなどであってもよい。
【図面の簡単な説明】
【0043】
【図1】本発明の第1実施形態及び第2実施形態に係る半導体装置のp型ピラー層1、フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。
【図2】本発明の第1実施形態に係る図1のA−A’断面図である。
【図3】本発明の第1実施形態に係る図1のB−B’断面図である。
【図4】本発明の第1実施形態に係る図1のC−C’断面図である。
【図5】本発明の第2実施形態に係る図1のA−A’断面図である。
【図6】本発明の第2実施形態に係る図1のB−B’断面図である。
【図7】本発明の第2実施形態に係る図1のC−C’断面図である。
【図8】本発明の第3、第4実及び第5施形態に係る半導体装置のp型ピラー層1、1’フィールドプレート電極2、第1p型ガードリング層11及び第1p+型コンタクト層12の構成を模式的に示す上面図である。
【図9】本発明の第3実施形態に係る図8のD−D’断面図である。
【図10】本発明の第3実施形態に係る図8のE−E’断面図である。
【図11】本発明の第3実施形態に係る図8のF−F’断面図である。
【図12】本発明の第4実施形態に係る図8のD−D’断面図である。
【図13】本発明の第4実施形態に係る図8のE−E’断面図である。
【図14】本発明の第4実施形態に係る図8のF−F’断面図である。
【図15】本発明の第5実施形態に係る図8のD−D’断面図である。
【図16】本発明の第5実施形態に係る図8のE−E’断面図である。
【図17】本発明の第5実施形態に係る図8のF−F’断面図である。
【符号の説明】
【0044】
1,1’…p型ピラー層、2,2’…フィールドプレート層、3…n++型基板、4…n型ドリフト層、5…p型ベース層、6…p+型コンタクト層、7…n型ソース拡散層、8、8’、8’’…ゲート絶縁膜、9、9’、9’’…ゲート電極、11…第1p型ガードリング層、12…第1p+型コンタクト層、13…p型フィールドストップ層、14…n型フィールドストップ層、15…電極、16…フィールドストップ電極、17…第2p型ガードリング層、18…第2p+型コンタクト層、100…素子領域、200…終端領域、D…ドレイン主電極、G…ゲート主電極、S…ソース電極。
【特許請求の範囲】
【請求項1】
半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、
第1導電型の第1半導体層と、
前記第1半導体層の上面側に形成され、前記第1半導体層の上面と平行な第1方向を長手方向としてストライプ状に且つ前記第1方向と直交する前記第1半導体層の上面と平行な第2方向に交互に周期的に形成された、第1導電型の第1ピラー領域および第2導電型の第2ピラー領域と、
前記素子領域において前記第2ピラー領域の表面に選択的に形成された第2導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第1導電型の半導体領域と、
前記第1半導体層に接合するように形成された第1主電極と、
前記半導体ベース層と前記半導体領域に接合するように形成された第2主電極と、
前記半導体ベース層、前記半導体領域、及び前記第1ピラー領域に接するように絶縁膜を介して形成された制御電極と、
前記終端領域において前記素子領域を取り囲むように同心環状に形成された複数のフィールドプレート電極と
を備え、
前記第2ピラー領域における前記第1方向の端部は、前記素子領域と前記終端領域の境界を超えて形成され、
前記複数のフィールドプレート電極は、前記第2ピラー領域の前記第1方向の両端近傍を通るように形成されている
ことを特徴とする半導体装置。
【請求項2】
前記終端領域において、前記複数のフィールドプレート電極の下方に形成されたガードリング層
を備えることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第2ピラー領域は、前記第2方向の前記素子領域と前記終端領域の境界を超えて前記終端領域にストライプ状に周期的に配置され、その一部が前記フィールドプレート電極の下方に形成されている
ことを特徴とする請求項1又は請求項2記載の半導体装置。
【請求項4】
前記フィールドプレート電極は、金属により形成されることを特徴とする請求項1乃至請求項3のいずれか1項記載の半導体装置。
【請求項5】
前記フィールドプレート電極は、ポリシリコンにより形成されることを特徴とする請求項1乃至請求項3のいずれか1項記載の半導体装置。
【請求項1】
半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、
第1導電型の第1半導体層と、
前記第1半導体層の上面側に形成され、前記第1半導体層の上面と平行な第1方向を長手方向としてストライプ状に且つ前記第1方向と直交する前記第1半導体層の上面と平行な第2方向に交互に周期的に形成された、第1導電型の第1ピラー領域および第2導電型の第2ピラー領域と、
前記素子領域において前記第2ピラー領域の表面に選択的に形成された第2導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第1導電型の半導体領域と、
前記第1半導体層に接合するように形成された第1主電極と、
前記半導体ベース層と前記半導体領域に接合するように形成された第2主電極と、
前記半導体ベース層、前記半導体領域、及び前記第1ピラー領域に接するように絶縁膜を介して形成された制御電極と、
前記終端領域において前記素子領域を取り囲むように同心環状に形成された複数のフィールドプレート電極と
を備え、
前記第2ピラー領域における前記第1方向の端部は、前記素子領域と前記終端領域の境界を超えて形成され、
前記複数のフィールドプレート電極は、前記第2ピラー領域の前記第1方向の両端近傍を通るように形成されている
ことを特徴とする半導体装置。
【請求項2】
前記終端領域において、前記複数のフィールドプレート電極の下方に形成されたガードリング層
を備えることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第2ピラー領域は、前記第2方向の前記素子領域と前記終端領域の境界を超えて前記終端領域にストライプ状に周期的に配置され、その一部が前記フィールドプレート電極の下方に形成されている
ことを特徴とする請求項1又は請求項2記載の半導体装置。
【請求項4】
前記フィールドプレート電極は、金属により形成されることを特徴とする請求項1乃至請求項3のいずれか1項記載の半導体装置。
【請求項5】
前記フィールドプレート電極は、ポリシリコンにより形成されることを特徴とする請求項1乃至請求項3のいずれか1項記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
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【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2009−4681(P2009−4681A)
【公開日】平成21年1月8日(2009.1.8)
【国際特許分類】
【出願番号】特願2007−166086(P2007−166086)
【出願日】平成19年6月25日(2007.6.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年1月8日(2009.1.8)
【国際特許分類】
【出願日】平成19年6月25日(2007.6.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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