半導体装置
【課題】位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。
【解決手段】半導体装置のデジタル補償型位相同期回路200において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器104を含む位相同期回路100と、入力される位相差に応じて電圧制御型発振器104の発振ノードの容量を可変に制御するデジタル補償回路201とを有する。従来方式の印加電圧によって利得が決定される電圧制御型発振器104を、デジタル補償回路201の制御信号によって利得を離散的に変化させる。デジタル補償回路201は、電圧制御型発振器104の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。
【解決手段】半導体装置のデジタル補償型位相同期回路200において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器104を含む位相同期回路100と、入力される位相差に応じて電圧制御型発振器104の発振ノードの容量を可変に制御するデジタル補償回路201とを有する。従来方式の印加電圧によって利得が決定される電圧制御型発振器104を、デジタル補償回路201の制御信号によって利得を離散的に変化させる。デジタル補償回路201は、電圧制御型発振器104の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、位相同期回路(PLL;Phase Locked Loop)などのアナログ回路の一部を、プロセスマイグレーションに利点のあるデジタル回路で置換するデジタル等価技術に適用して有効な技術に関するものである。
【背景技術】
【0002】
大規模な情報通信機器用LSIやモバイル通信機器用LSIにおいては、低電力化・面積縮小が重要な課題である。解決策の1つとしてプロセスの微細化があり、低電圧動作の点でも有利である。しかしながら、アナログ回路にとってダイナミックレンジやばらつき等の特性面で設計条件が厳しくなる。そこで、プロセスの微細化に有利なデジタル回路をアナログ回路の等価回路として用いる。デジタル等価回路は、面積縮小による素子ばらつきや低電圧動作によるダイナミックレンジの減少などのアナログ回路の性能劣化を補償(デジタルアシスト)するものである。
【0003】
例えば、特許文献1や特許文献2の制御方式では、位相同期回路のループ内に回路を追加して、電圧制御型発振器に入力される制御電圧を制御して、所望の特性を実現している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平04−273618号公報
【特許文献2】特開2006−332915号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図1に示すように、従来方式の位相同期回路100は、参照クロック(REFCLK;Reference Clock)とフィードバッククロック(FBCLK;Feedback Clock)の位相差を検出する位相周波数比較器101(PFC;Phase Frequency Comparator)、位相差に応じた電流を注入するチャージポンプ102(CP;Charge Pump)、注入された電流を電圧に変換し、位相同期回路100のカットオフ周波数を決定するループフィルタ103(LF:Loop Filter)、印加電圧に応じて発振周波数を制御する電圧制御型発振器104(VCO;Voltage Controlled Oscillator)、周波数を分周して位相周波数比較器101にフィードバッククロックとして返す分周器105(DIV;Divider)で構成される。
【0006】
位相同期回路100のジッタ特性を維持するために、電圧制御型発振器104などに用いられる電流源やループフィルタ103の容量を大面積としている。
【0007】
また、ループフィルタ103は、安定発振の因子である位相余裕を確保するために大面積となり、位相同期回路100全体を占める面積の割合が大きい。ループフィルタ103を小型化すると、位相遅れが顕著に生じ、位相同期回路100の安定発振に必要な位相余裕が減少する。
【0008】
また、特許文献1や特許文献2の制御方式では、電圧制御型発振器のループフィルタで決定される制御電圧に電圧加算を行っているが、高速な追従には不向きである。
【0009】
そこで、本発明は、このような問題点を解決し、その代表的な目的は、位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
すなわち、代表的なものの概要は、半導体装置において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器を含む位相同期回路と、入力される位相差に応じて電圧制御型発振器の発振ノードの容量を可変に制御するデジタル補償回路とを有することを特徴とする。
【0013】
具体的には、従来方式の印加電圧によって利得が決定される電圧制御型発振器を、デジタル補償回路の制御信号によって利得を離散的に変化させる。デジタル補償回路は、電圧制御型発振器の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0015】
すなわち、代表的なものによって得られる効果は、位相同期回路のアナログ回路の一部に、プロセスマイグレーションに利点のあるデジタル補償回路を適用することで、位相同期回路の面積を低減しつつ特性を保持して、最適な位相余裕を確保することができる。
【図面の簡単な説明】
【0016】
【図1】従来技術の半導体装置において、位相同期回路を説明するブロック図である。
【図2】本発明の一実施の形態による半導体装置において、デジタル補償型位相同期回路の構成を示すブロック図である。
【図3】本発明の一実施の形態による半導体装置において、電圧制御型発振器の構成を示すブロック図である。
【図4】本発明の一実施の形態による半導体装置において、差動アンプを説明するブロック図である。
【図5】本発明の一実施の形態による半導体装置において、電圧制御型発振器の構成を示すブロック図である。
【図6】本発明の一実施の形態による半導体装置において、MOS容量アレイの構成を説明するブロック図である。
【図7】本発明の一実施の形態による半導体装置において、MOS容量アレイの別の構成を説明するブロック図である。
【図8】本発明の一実施の形態による半導体装置において、デジタル補償回路の構成を説明するブロック図である。
【図9】本発明の一実施の形態による半導体装置において、デジタル位相比較器の構成を説明するブロック図である。
【図10】本発明の一実施の形態による半導体装置において、デジタル位相比較器の1つのユニット構成を説明するブロック図である。
【図11】本発明の一実施の形態による半導体装置において、電圧制御型発振器の周波数変化を説明する概念図である。
【図12】本発明の一実施の形態による半導体装置において、MOS容量アレイによる周波数変化を説明する概念図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0018】
図2は、本発明の一実施の形態による半導体装置において、位相同期回路の構成を示すブロック図である。図2に示すように、本実施の形態におけるデジタル補償型位相同期回路200は、図1に示した従来方式の位相同期回路100の電圧制御型発振器104に、デジタル補償回路201(Digital compensation circuit)を接続する。デジタル補償回路201は、電圧制御型発振器104の発振ノードに接続された負荷の増減を決定し、発振周波数を離散的に制御する位相同期回路100の等価回路として機能の一部を担う。デジタル補償回路201は、アナログ回路の等価回路として位相同期回路100に適用することで面積低減、低消費電力を実現できる。例えば、図1に示した位相同期回路100のチャージポンプ102、ループフィルタ103、電圧制御型発振器104の等価回路として一部の機能をデジタル補償回路201で担うことが可能である。
【0019】
通常の引き込み過程は位相同期回路100で行い、位相ロック後にデジタル補償回路201は、電圧制御型発振器104に接続された負荷の活性化数を、位相遅れに対して増加し、位相進みに対して減らすことで最適な位相余裕を確保するように動的に動作する。
【0020】
本実施の形態の方式では、小型化したループフィルタ103に対し位相補償を行う。電圧制御型発振器104は、位相周波数比較器101で検出した位相差分が僅かなとき(デジタル補償回路201の感度以下)はアナログ制御電圧(Analog controlled Voltage)によって高精度追従し、位相差分が大きいときはデジタル補償回路201の離散的な信号処理による高速な追従とアナログ制御による高精度追従を合わせた動作を行う。
【0021】
デジタル補償回路201に位相を変調する機能を持った等価回路を具備することで、ループフィルタ103の小型化が可能となる。また、デジタル補償回路201に用いられる演算回路はデジタル回路で構成されるので、プロセスマイグレーションの利点を活かすことができる。
【0022】
このように、スケールメリットを活かしたデジタル補償回路201は、機能の一部を担う等価回路としてアナログ回路全般に適用できる。図2に示した本実施の形態のように、位相同期回路100にデジタル補償回路201を並列に接続することで、面積縮小、低消費電力化した位相同期回路100の特性保持を実現できる。
【0023】
本実施の形態において、位相同期回路100は、参照クロック(REFCLK)とフィードバッククロック(FBCLK)の位相差を最小にするように電圧制御型発振器104の発振を維持し、デジタル補償回路201によって最適な位相余裕が得られるように電圧制御型発振器104の周波数変調を離散的に行う。
【0024】
図3は、電圧制御型発振器の構成を示すブロック図である。図4は、差動アンプを説明するブロック図である。図3に示すように、電圧制御型発振器104は、差動アンプ300を多数段接続したリングオシレータで構成される。図4に示すように、差動アンプ300は、差動アンプ300の電流源にアナログ制御電圧(Analog controlled Voltage)を印加することで発振周波数を決定する。
【0025】
図5は、電圧制御型発振器の構成を示すブロック図である。図6、図7は、MOS容量アレイの構成を説明するブロック図である。本実施の形態のデジタル補償回路201は、アナログ制御電圧(Analog controlled Voltage)で決定される発振周波数を、デジタル制御信号(Digital controlled signal)で変調する。図5に示すような複数のスイッチ及び容量から成るMOS容量アレイ500を電圧制御型発振器104の発振ノードに複数接続し、デジタル制御信号(Digital controlled signal)でMOS容量アレイ500内のスイッチをON/OFFすることで実現する。本実施の形態において、これらのMOS容量アレイ500は、GHzオーダーの周波数を微小に変化させることが可能であり、小型化にメリットのあるMOS容量をアレイ状に複数bit接続したMOS容量アレイ500を形成する。
【0026】
具体例とし、MOS容量アレイ500は、図6に示すように、デジタル制御信号で制御されるMOSスイッチと、MOSから成る容量から構成される。あるいは、図7に示すように、デジタル制御信号で制御されるMOSから成る容量から構成される。
【0027】
図8は、デジタル補償回路の構成を説明するブロック図である。図8に示すように、デジタル補償回路201は、デジタル位相比較器800(DPD;Digital Phase Detector)と、位相比較結果を演算するデジタルフィルタ801(DF;Digital Filter)で構成される。
【0028】
図9は、デジタル位相比較器の構成を説明するブロック図である。図10は、デジタル位相比較器の1つのユニット構成を説明するブロック図である。図9に示すように、デジタル位相比較器800は、UP信号とDOWN信号の検出感度を変えた位相比較ユニット900を並列に複数接続したもので構成される。
【0029】
具体例として、位相比較ユニット900は、図10に示すように、2系統の可変容量及びフリップフロップから成り、参照クロック(REFCLK)とフィードバッククロック(FBCLK)の位相を比較し、位相遅れに対してUP信号、位相進みに対してDOWN信号が出力されるように構成される。この位相比較ユニット900の参照クロック(REFCLK)とフィードバッククロック(FBCLK)の入力に検出感度調整用の可変容量が接続される。例えば、フィードバッククロック(FBCLK)側の可変容量の負荷を大きくすることで、UP信号の感度が大きくなる。
【0030】
本実施の形態のループフィルタ103は、2次ローパスフィルタで形成され、位相余裕の確保、ジッタ低減等の要求から大面積となる。ループフィルタ103の面積低減によって、減少した位相余裕を確保するために、デジタル補償回路200を付加した。
【0031】
本実施の形態では、位相余裕を確保するために、デジタルフィルタ801を1次ハイパスフィルタで形成した。位相同期回路100のループ帯域以上のデジタル補償回路201からの変調は高周波ノイズとしてジッタを劣化させる可能性がある。しかし、電圧制御型発振器104には変調に対する積分機能を有するため、変調される高周波成分は周波数の1次関数で減衰する。したがって、低周波数側でハイパス特性、高周波数側でユニティゲインに漸近するフィルタ形状とした。さらに、1次ハイパスフィルタは+90°の位相進みを有するので位相余裕を補償する効果がある。
【0032】
デジタルフィルタ801は、演算結果から電圧制御型発振器104に接続されるMOS容量アレイ500の容量の活性化数を制御する。
【0033】
電圧制御型発振器104は、差動アンプ300の電流源にアナログ制御信号を印加することで発振を維持している。この発振にデジタル補償回路201からのデジタル制御信号(デジタルフィルタ801の演算結果)でMOS容量アレイ500の活性化数を変化させることで周波数変調を行う。MOS容量アレイ500は面積占有率の少ないMOS容量を複数接続し、複数bitのデジタル制御信号で、位相遅れに対してMOS容量の活性化数を減らし、位相進みに対してMOS容量の活性化数を増加させ、周波数を離散的に変調する。つまり、アナログ制御電圧(Analog controlled Voltage)−発振周波数特性で決定される連続的な利得に対して、デジタル補償回路201からの制御信号(Digital controlled signal)で離散的に利得を変化させる。
【0034】
デジタル位相比較器800の検出した位相差の演算結果に応じて、MOS容量アレイ500の容量数をデジタル制御信号で高速にON/OFFさせることで、アナログの制御電圧で決定される電圧制御型発振器104の利得を変調し、高速追従(位相余裕の確保)を実現する。
【0035】
図11は、電圧制御型発振器の周波数変化を説明する概念図である。本実施の形態におけるアナログ制御電圧(Analog controlled Voltage)とデジタル制御信号(Digital controlled signal)による周波数変調の動作を図11に示す。
【0036】
位相周波数比較器101において位相差が検出されると、出力されたUP信号またはDOWN信号によってチャージポンプ102からループフィルタ103へチャージまたはディスチャージされ、アナログ制御電圧(Analog controlled Voltage)が決定される。電圧制御型発振器104は、アナログ制御電圧(Analog controlled Voltage)の値に応じて発振周波数を制御する。このとき、図11中の(1)Analog controlの線に沿って連続的に高精度な追従を行う。
【0037】
位相周波数比較器101と異なる検出感度のデジタル位相比較器800によって検出された位相差分はデジタルフィルタ801で位相情報を持ったデジタル制御信号(Digital controlled signal)となる。デジタル制御信号(Digital controlled signal)は、MOS容量アレイ500におけるMOS容量の活性化数を決定する。MOS容量の活性化数の増減に応じて図11中の(2)Digital controlに沿って、周波数を離散的に変調する。
【0038】
図12は、MOS容量アレイによる周波数変化を説明する概念図である。本実施の形態に基づいたデジタル制御信号(Digital controlled signal)による離散的な周波数の変化を図12に示す。本実施の形態のMOS容量アレイ500は、8個のMOS容量で構成され、デジタル補償回路201から8bitのデジタル制御信号(Digital controlled signal)を受ける。4個(default)の容量負荷を基準に、位相遅れに対してMOS容量の負荷を3,2,1,0と減らし、位相進みに対してMOS容量の負荷を5,6,7と増加させる。
【0039】
デジタル補償型位相同期回路200は、位相同期回路100が自立的に求めたUP/DOWN信号とデジタル補償回路201が自立的に求めたUP/DOWN信号の感度の異なる2つの信号を演算し、電圧制御型発振器104を動的に制御する。これは、フィードバックディレイや環境変動などの外因による位相余裕の減少を防ぎ、安定発振を維持するのに有効な手段である。
【0040】
本実施の形態では、電圧制御型発振器104の周波数をMOS容量で変化させたが、トランジスタの駆動力を変化させるなど、動的に所望の周波数変調が可能であれば上記の方式に限るものではない。
【0041】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0042】
本発明の半導体装置は、位相同期回路などのアナログ回路の一部を、プロセスマイグレーションに利点のあるデジタル回路で置換するデジタル等価技術に利用可能である。
【符号の説明】
【0043】
100…位相同期回路、101…位相周波数比較器、102…チャージポンプ、103…ループフィルタ、104…電圧制御型発振器、105…分周器、
200…デジタル補償型位相同期回路、201…デジタル補償回路、300…差動アンプ、500…MOS容量アレイ、800…デジタル位相比較器、801…デジタルフィルタ、900…位相比較ユニット。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、位相同期回路(PLL;Phase Locked Loop)などのアナログ回路の一部を、プロセスマイグレーションに利点のあるデジタル回路で置換するデジタル等価技術に適用して有効な技術に関するものである。
【背景技術】
【0002】
大規模な情報通信機器用LSIやモバイル通信機器用LSIにおいては、低電力化・面積縮小が重要な課題である。解決策の1つとしてプロセスの微細化があり、低電圧動作の点でも有利である。しかしながら、アナログ回路にとってダイナミックレンジやばらつき等の特性面で設計条件が厳しくなる。そこで、プロセスの微細化に有利なデジタル回路をアナログ回路の等価回路として用いる。デジタル等価回路は、面積縮小による素子ばらつきや低電圧動作によるダイナミックレンジの減少などのアナログ回路の性能劣化を補償(デジタルアシスト)するものである。
【0003】
例えば、特許文献1や特許文献2の制御方式では、位相同期回路のループ内に回路を追加して、電圧制御型発振器に入力される制御電圧を制御して、所望の特性を実現している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平04−273618号公報
【特許文献2】特開2006−332915号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図1に示すように、従来方式の位相同期回路100は、参照クロック(REFCLK;Reference Clock)とフィードバッククロック(FBCLK;Feedback Clock)の位相差を検出する位相周波数比較器101(PFC;Phase Frequency Comparator)、位相差に応じた電流を注入するチャージポンプ102(CP;Charge Pump)、注入された電流を電圧に変換し、位相同期回路100のカットオフ周波数を決定するループフィルタ103(LF:Loop Filter)、印加電圧に応じて発振周波数を制御する電圧制御型発振器104(VCO;Voltage Controlled Oscillator)、周波数を分周して位相周波数比較器101にフィードバッククロックとして返す分周器105(DIV;Divider)で構成される。
【0006】
位相同期回路100のジッタ特性を維持するために、電圧制御型発振器104などに用いられる電流源やループフィルタ103の容量を大面積としている。
【0007】
また、ループフィルタ103は、安定発振の因子である位相余裕を確保するために大面積となり、位相同期回路100全体を占める面積の割合が大きい。ループフィルタ103を小型化すると、位相遅れが顕著に生じ、位相同期回路100の安定発振に必要な位相余裕が減少する。
【0008】
また、特許文献1や特許文献2の制御方式では、電圧制御型発振器のループフィルタで決定される制御電圧に電圧加算を行っているが、高速な追従には不向きである。
【0009】
そこで、本発明は、このような問題点を解決し、その代表的な目的は、位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
すなわち、代表的なものの概要は、半導体装置において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器を含む位相同期回路と、入力される位相差に応じて電圧制御型発振器の発振ノードの容量を可変に制御するデジタル補償回路とを有することを特徴とする。
【0013】
具体的には、従来方式の印加電圧によって利得が決定される電圧制御型発振器を、デジタル補償回路の制御信号によって利得を離散的に変化させる。デジタル補償回路は、電圧制御型発振器の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0015】
すなわち、代表的なものによって得られる効果は、位相同期回路のアナログ回路の一部に、プロセスマイグレーションに利点のあるデジタル補償回路を適用することで、位相同期回路の面積を低減しつつ特性を保持して、最適な位相余裕を確保することができる。
【図面の簡単な説明】
【0016】
【図1】従来技術の半導体装置において、位相同期回路を説明するブロック図である。
【図2】本発明の一実施の形態による半導体装置において、デジタル補償型位相同期回路の構成を示すブロック図である。
【図3】本発明の一実施の形態による半導体装置において、電圧制御型発振器の構成を示すブロック図である。
【図4】本発明の一実施の形態による半導体装置において、差動アンプを説明するブロック図である。
【図5】本発明の一実施の形態による半導体装置において、電圧制御型発振器の構成を示すブロック図である。
【図6】本発明の一実施の形態による半導体装置において、MOS容量アレイの構成を説明するブロック図である。
【図7】本発明の一実施の形態による半導体装置において、MOS容量アレイの別の構成を説明するブロック図である。
【図8】本発明の一実施の形態による半導体装置において、デジタル補償回路の構成を説明するブロック図である。
【図9】本発明の一実施の形態による半導体装置において、デジタル位相比較器の構成を説明するブロック図である。
【図10】本発明の一実施の形態による半導体装置において、デジタル位相比較器の1つのユニット構成を説明するブロック図である。
【図11】本発明の一実施の形態による半導体装置において、電圧制御型発振器の周波数変化を説明する概念図である。
【図12】本発明の一実施の形態による半導体装置において、MOS容量アレイによる周波数変化を説明する概念図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0018】
図2は、本発明の一実施の形態による半導体装置において、位相同期回路の構成を示すブロック図である。図2に示すように、本実施の形態におけるデジタル補償型位相同期回路200は、図1に示した従来方式の位相同期回路100の電圧制御型発振器104に、デジタル補償回路201(Digital compensation circuit)を接続する。デジタル補償回路201は、電圧制御型発振器104の発振ノードに接続された負荷の増減を決定し、発振周波数を離散的に制御する位相同期回路100の等価回路として機能の一部を担う。デジタル補償回路201は、アナログ回路の等価回路として位相同期回路100に適用することで面積低減、低消費電力を実現できる。例えば、図1に示した位相同期回路100のチャージポンプ102、ループフィルタ103、電圧制御型発振器104の等価回路として一部の機能をデジタル補償回路201で担うことが可能である。
【0019】
通常の引き込み過程は位相同期回路100で行い、位相ロック後にデジタル補償回路201は、電圧制御型発振器104に接続された負荷の活性化数を、位相遅れに対して増加し、位相進みに対して減らすことで最適な位相余裕を確保するように動的に動作する。
【0020】
本実施の形態の方式では、小型化したループフィルタ103に対し位相補償を行う。電圧制御型発振器104は、位相周波数比較器101で検出した位相差分が僅かなとき(デジタル補償回路201の感度以下)はアナログ制御電圧(Analog controlled Voltage)によって高精度追従し、位相差分が大きいときはデジタル補償回路201の離散的な信号処理による高速な追従とアナログ制御による高精度追従を合わせた動作を行う。
【0021】
デジタル補償回路201に位相を変調する機能を持った等価回路を具備することで、ループフィルタ103の小型化が可能となる。また、デジタル補償回路201に用いられる演算回路はデジタル回路で構成されるので、プロセスマイグレーションの利点を活かすことができる。
【0022】
このように、スケールメリットを活かしたデジタル補償回路201は、機能の一部を担う等価回路としてアナログ回路全般に適用できる。図2に示した本実施の形態のように、位相同期回路100にデジタル補償回路201を並列に接続することで、面積縮小、低消費電力化した位相同期回路100の特性保持を実現できる。
【0023】
本実施の形態において、位相同期回路100は、参照クロック(REFCLK)とフィードバッククロック(FBCLK)の位相差を最小にするように電圧制御型発振器104の発振を維持し、デジタル補償回路201によって最適な位相余裕が得られるように電圧制御型発振器104の周波数変調を離散的に行う。
【0024】
図3は、電圧制御型発振器の構成を示すブロック図である。図4は、差動アンプを説明するブロック図である。図3に示すように、電圧制御型発振器104は、差動アンプ300を多数段接続したリングオシレータで構成される。図4に示すように、差動アンプ300は、差動アンプ300の電流源にアナログ制御電圧(Analog controlled Voltage)を印加することで発振周波数を決定する。
【0025】
図5は、電圧制御型発振器の構成を示すブロック図である。図6、図7は、MOS容量アレイの構成を説明するブロック図である。本実施の形態のデジタル補償回路201は、アナログ制御電圧(Analog controlled Voltage)で決定される発振周波数を、デジタル制御信号(Digital controlled signal)で変調する。図5に示すような複数のスイッチ及び容量から成るMOS容量アレイ500を電圧制御型発振器104の発振ノードに複数接続し、デジタル制御信号(Digital controlled signal)でMOS容量アレイ500内のスイッチをON/OFFすることで実現する。本実施の形態において、これらのMOS容量アレイ500は、GHzオーダーの周波数を微小に変化させることが可能であり、小型化にメリットのあるMOS容量をアレイ状に複数bit接続したMOS容量アレイ500を形成する。
【0026】
具体例とし、MOS容量アレイ500は、図6に示すように、デジタル制御信号で制御されるMOSスイッチと、MOSから成る容量から構成される。あるいは、図7に示すように、デジタル制御信号で制御されるMOSから成る容量から構成される。
【0027】
図8は、デジタル補償回路の構成を説明するブロック図である。図8に示すように、デジタル補償回路201は、デジタル位相比較器800(DPD;Digital Phase Detector)と、位相比較結果を演算するデジタルフィルタ801(DF;Digital Filter)で構成される。
【0028】
図9は、デジタル位相比較器の構成を説明するブロック図である。図10は、デジタル位相比較器の1つのユニット構成を説明するブロック図である。図9に示すように、デジタル位相比較器800は、UP信号とDOWN信号の検出感度を変えた位相比較ユニット900を並列に複数接続したもので構成される。
【0029】
具体例として、位相比較ユニット900は、図10に示すように、2系統の可変容量及びフリップフロップから成り、参照クロック(REFCLK)とフィードバッククロック(FBCLK)の位相を比較し、位相遅れに対してUP信号、位相進みに対してDOWN信号が出力されるように構成される。この位相比較ユニット900の参照クロック(REFCLK)とフィードバッククロック(FBCLK)の入力に検出感度調整用の可変容量が接続される。例えば、フィードバッククロック(FBCLK)側の可変容量の負荷を大きくすることで、UP信号の感度が大きくなる。
【0030】
本実施の形態のループフィルタ103は、2次ローパスフィルタで形成され、位相余裕の確保、ジッタ低減等の要求から大面積となる。ループフィルタ103の面積低減によって、減少した位相余裕を確保するために、デジタル補償回路200を付加した。
【0031】
本実施の形態では、位相余裕を確保するために、デジタルフィルタ801を1次ハイパスフィルタで形成した。位相同期回路100のループ帯域以上のデジタル補償回路201からの変調は高周波ノイズとしてジッタを劣化させる可能性がある。しかし、電圧制御型発振器104には変調に対する積分機能を有するため、変調される高周波成分は周波数の1次関数で減衰する。したがって、低周波数側でハイパス特性、高周波数側でユニティゲインに漸近するフィルタ形状とした。さらに、1次ハイパスフィルタは+90°の位相進みを有するので位相余裕を補償する効果がある。
【0032】
デジタルフィルタ801は、演算結果から電圧制御型発振器104に接続されるMOS容量アレイ500の容量の活性化数を制御する。
【0033】
電圧制御型発振器104は、差動アンプ300の電流源にアナログ制御信号を印加することで発振を維持している。この発振にデジタル補償回路201からのデジタル制御信号(デジタルフィルタ801の演算結果)でMOS容量アレイ500の活性化数を変化させることで周波数変調を行う。MOS容量アレイ500は面積占有率の少ないMOS容量を複数接続し、複数bitのデジタル制御信号で、位相遅れに対してMOS容量の活性化数を減らし、位相進みに対してMOS容量の活性化数を増加させ、周波数を離散的に変調する。つまり、アナログ制御電圧(Analog controlled Voltage)−発振周波数特性で決定される連続的な利得に対して、デジタル補償回路201からの制御信号(Digital controlled signal)で離散的に利得を変化させる。
【0034】
デジタル位相比較器800の検出した位相差の演算結果に応じて、MOS容量アレイ500の容量数をデジタル制御信号で高速にON/OFFさせることで、アナログの制御電圧で決定される電圧制御型発振器104の利得を変調し、高速追従(位相余裕の確保)を実現する。
【0035】
図11は、電圧制御型発振器の周波数変化を説明する概念図である。本実施の形態におけるアナログ制御電圧(Analog controlled Voltage)とデジタル制御信号(Digital controlled signal)による周波数変調の動作を図11に示す。
【0036】
位相周波数比較器101において位相差が検出されると、出力されたUP信号またはDOWN信号によってチャージポンプ102からループフィルタ103へチャージまたはディスチャージされ、アナログ制御電圧(Analog controlled Voltage)が決定される。電圧制御型発振器104は、アナログ制御電圧(Analog controlled Voltage)の値に応じて発振周波数を制御する。このとき、図11中の(1)Analog controlの線に沿って連続的に高精度な追従を行う。
【0037】
位相周波数比較器101と異なる検出感度のデジタル位相比較器800によって検出された位相差分はデジタルフィルタ801で位相情報を持ったデジタル制御信号(Digital controlled signal)となる。デジタル制御信号(Digital controlled signal)は、MOS容量アレイ500におけるMOS容量の活性化数を決定する。MOS容量の活性化数の増減に応じて図11中の(2)Digital controlに沿って、周波数を離散的に変調する。
【0038】
図12は、MOS容量アレイによる周波数変化を説明する概念図である。本実施の形態に基づいたデジタル制御信号(Digital controlled signal)による離散的な周波数の変化を図12に示す。本実施の形態のMOS容量アレイ500は、8個のMOS容量で構成され、デジタル補償回路201から8bitのデジタル制御信号(Digital controlled signal)を受ける。4個(default)の容量負荷を基準に、位相遅れに対してMOS容量の負荷を3,2,1,0と減らし、位相進みに対してMOS容量の負荷を5,6,7と増加させる。
【0039】
デジタル補償型位相同期回路200は、位相同期回路100が自立的に求めたUP/DOWN信号とデジタル補償回路201が自立的に求めたUP/DOWN信号の感度の異なる2つの信号を演算し、電圧制御型発振器104を動的に制御する。これは、フィードバックディレイや環境変動などの外因による位相余裕の減少を防ぎ、安定発振を維持するのに有効な手段である。
【0040】
本実施の形態では、電圧制御型発振器104の周波数をMOS容量で変化させたが、トランジスタの駆動力を変化させるなど、動的に所望の周波数変調が可能であれば上記の方式に限るものではない。
【0041】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0042】
本発明の半導体装置は、位相同期回路などのアナログ回路の一部を、プロセスマイグレーションに利点のあるデジタル回路で置換するデジタル等価技術に利用可能である。
【符号の説明】
【0043】
100…位相同期回路、101…位相周波数比較器、102…チャージポンプ、103…ループフィルタ、104…電圧制御型発振器、105…分周器、
200…デジタル補償型位相同期回路、201…デジタル補償回路、300…差動アンプ、500…MOS容量アレイ、800…デジタル位相比較器、801…デジタルフィルタ、900…位相比較ユニット。
【特許請求の範囲】
【請求項1】
発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器を含む位相同期回路と、
入力される位相差に応じて前記電圧制御型発振器の発振ノードの容量を可変に制御するデジタル補償回路とを有することを特徴とする半導体装置。
【請求項2】
請求項1において、
前記デジタル補償回路は、前記位相同期回路のアナログ制御部をデジタル等価回路として、少なくとも一つ以上のデジタル位相比較器と少なくとも一つ以上のデジタルフィルタとを具備し、印加電圧で利得が決定される前記電圧制御型発振器の発振ノードに接続された容量を変化させることを特徴とする半導体装置。
【請求項3】
請求項1において、
前記電圧制御型発振器は、ON/OFF切り替え機能を有する複数の容量を発振ノードに具備し、
前記デジタル補償回路は、前記複数の容量を、位相遅れに対して減らし、位相進みに対して増加させ、離散的に利得を変化させることを特徴とする半導体装置。
【請求項4】
請求項2において、
前記デジタル位相比較器は、参照クロックと分周クロックとの入力感度の異なる位相比較ユニットを少なくとも一つ以上並列に接続し、それぞれ異なった感度でUP信号およびDOWN信号を出力することを特徴とする半導体装置。
【請求項5】
請求項2において、
前記デジタルフィルタは、前記デジタル位相比較器の出力結果から前記位相同期回路の位相余裕を補償するために、ループ帯域付近で位相進みを発生させるフィルタ形状を具備し、少なくとも1bit以上のデジタル制御信号で、前記電圧制御型発振器の発振ノードに接続される複数の容量のON/OFFを決定することを特徴とする半導体装置。
【請求項6】
請求項1において、
前記電圧制御型発振器の発振ノードに接続される複数の容量は、MOS容量で形成され、MOSスイッチでON/OFFの切り替えを行うことを特徴とする半導体装置。
【請求項7】
請求項1において、
前記位相同期回路は、さらに、参照クロックと前記電圧制御型発振器の出力信号を分周した分周クロックとの位相差を検出する位相周波数比較器と、前記位相周波数比較器の位相比較結果から電流量を制御するチャージポンプと、前記チャージポンプの電流をチャージ・ディスチャージして前記電圧制御型発振器の電圧を決定するループフィルタとを具備することを特徴とする半導体装置。
【請求項1】
発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器を含む位相同期回路と、
入力される位相差に応じて前記電圧制御型発振器の発振ノードの容量を可変に制御するデジタル補償回路とを有することを特徴とする半導体装置。
【請求項2】
請求項1において、
前記デジタル補償回路は、前記位相同期回路のアナログ制御部をデジタル等価回路として、少なくとも一つ以上のデジタル位相比較器と少なくとも一つ以上のデジタルフィルタとを具備し、印加電圧で利得が決定される前記電圧制御型発振器の発振ノードに接続された容量を変化させることを特徴とする半導体装置。
【請求項3】
請求項1において、
前記電圧制御型発振器は、ON/OFF切り替え機能を有する複数の容量を発振ノードに具備し、
前記デジタル補償回路は、前記複数の容量を、位相遅れに対して減らし、位相進みに対して増加させ、離散的に利得を変化させることを特徴とする半導体装置。
【請求項4】
請求項2において、
前記デジタル位相比較器は、参照クロックと分周クロックとの入力感度の異なる位相比較ユニットを少なくとも一つ以上並列に接続し、それぞれ異なった感度でUP信号およびDOWN信号を出力することを特徴とする半導体装置。
【請求項5】
請求項2において、
前記デジタルフィルタは、前記デジタル位相比較器の出力結果から前記位相同期回路の位相余裕を補償するために、ループ帯域付近で位相進みを発生させるフィルタ形状を具備し、少なくとも1bit以上のデジタル制御信号で、前記電圧制御型発振器の発振ノードに接続される複数の容量のON/OFFを決定することを特徴とする半導体装置。
【請求項6】
請求項1において、
前記電圧制御型発振器の発振ノードに接続される複数の容量は、MOS容量で形成され、MOSスイッチでON/OFFの切り替えを行うことを特徴とする半導体装置。
【請求項7】
請求項1において、
前記位相同期回路は、さらに、参照クロックと前記電圧制御型発振器の出力信号を分周した分周クロックとの位相差を検出する位相周波数比較器と、前記位相周波数比較器の位相比較結果から電流量を制御するチャージポンプと、前記チャージポンプの電流をチャージ・ディスチャージして前記電圧制御型発振器の電圧を決定するループフィルタとを具備することを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−211318(P2011−211318A)
【公開日】平成23年10月20日(2011.10.20)
【国際特許分類】
【出願番号】特願2010−74762(P2010−74762)
【出願日】平成22年3月29日(2010.3.29)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、総務省、超高速光伝送システム技術の研究開発 委託事業、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成23年10月20日(2011.10.20)
【国際特許分類】
【出願日】平成22年3月29日(2010.3.29)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成21年度、総務省、超高速光伝送システム技術の研究開発 委託事業、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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