半導体記憶装置およびその製造方法
【課題】 セル面積の縮小が可能であり、かつ、最小加工寸法がメモリセルを構成する材料の膜厚に制限されない半導体記憶装置を提供すること。
【解決手段】 半導体記憶装置において、Ｙ方向に延伸する複数のワード線ＷＬ１ｎの上方に、ゲート絶縁膜１０４、Ｘ方向に延伸するチャネル１０６、Ｘ方向に延伸する抵抗変化素子１０８を順に形成し、複数のワード線のそれぞれの上方に、チャネルの一部および抵抗変化素子の一部を配置する（ＭＣ１１ｎ）。係る構成により、セル面積を縮小し、かつ、設計の自由度を担保しうる。
【解決手段】 半導体記憶装置において、Ｙ方向に延伸する複数のワード線ＷＬ１ｎの上方に、ゲート絶縁膜１０４、Ｘ方向に延伸するチャネル１０６、Ｘ方向に延伸する抵抗変化素子１０８を順に形成し、複数のワード線のそれぞれの上方に、チャネルの一部および抵抗変化素子の一部を配置する（ＭＣ１１ｎ）。係る構成により、セル面積を縮小し、かつ、設計の自由度を担保しうる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、特に電流を素子に流すことにより電気的特性が変化する物質を利用して、情報を記憶し、電気的書換えが可能な半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は携帯性、耐衝撃性に優れることから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小による記憶密度の増加が重要な要素であり、これを実現する様々なメモリセル方式が提案されている。
【０００３】
特許文献１には、横方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。特許文献１の図１に示すように、複数のメモリセルのそれぞれは、選択素子のトランジスタと記憶素子の可変抵抗素子とが並列に接続された構造である。そして、特許文献１の図５（ｂ）に示すように、トランジスタは基板上に形成され、可変抵抗素子はその上方に形成されている。また、トランジスタと可変抵抗素子との間には電気的接続のため、コンタクトが形成されている。各コンタクトは隣接するトランジスタ間で共有されているため、セルあたりのコンタクト数が低減され、その結果、メモリセル面積も縮小されている。
【０００４】
特許文献２には、縦方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。特許文献２のメモリセルは、特許文献１と同様に選択素子のトランジスタと記憶素子の相変化素子とが並列に接続された構造であり、ゲートと絶縁膜とが交互に積層された構造体を貫く孔にゲート絶縁膜とチャネルシリコンと相変化素子とが埋め込まれた構造である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２７２９７５号公報
【特許文献２】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に係る発明は、トランジスタと可変抵抗素子との間のコンタクトを形成するための領域が必要であり、セル面積が大きくなる問題がある。具体的には、特許文献１の図５（ｂ）に記載のように、各トランジスタのゲート（ＷＬ）とコンタクトがチャネルを介さずに（基板の上方で）導通してしまわないように、ゲートとコンタクトの間には、何らかの手段でスペースを確保する必要がある。例えば特許文献１においては、このスペース確保を、ゲートＷＬの側面のスペーサで実現している。このスペース確保により、面積ペナルティが発生する。そのため、特許文献１の４８段落では１個のメモリセルサイズを４Ｆ２にできると主張しているが、実際には１個のメモリセルサイズを４Ｆ２にすることが困難である。
【０００７】
別の課題として、特許文献１に係る発明は、基板上に形成したトランジスタを選択素子として用いるため、周辺回路をメモリセルとは別領域に設けなくてはならない。その結果、周辺回路でのオーバーヘッドが大きく、チップ面積が大きくなる問題がある。
【０００８】
一方、特許文献２に係る発明は、孔の中に選択素子の材料を形成する構造であるため、最小加工寸法が孔に埋め込む材料（チャネルや相変化材料）の必要膜厚によって制限されてしまう。また、選択素子に対する記憶素子のスケールを自由に設計することが困難であり、選択素子と記憶素子の抵抗比について、設計の自由度が制限されてしまう。
【０００９】
以上を踏まえ、本発明の目的は、セル面積やチップ面積の縮小が可能であり、かつ、最小加工寸法がメモリセルを構成する材料の膜厚に制限されず、設計の自由度が担保された不揮発性半導体記憶装置を実現することにある。本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を説明すれば、次のとおりである。
【００１１】
すなわち、半導体記憶装置であって、半導体基板の上方に形成され半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線と、複数の第１ワード線のそれぞれの上方に形成される第１ゲート絶縁膜と、第１ゲート絶縁膜の上方に形成され第１の方向と交差し半導体基板の表面に平行な第２の方向に延伸する第１チャネルと、第１チャネルの上方に形成され第２の方向に延伸する第１抵抗変化素子と、を有し、複数の第１ワード線のそれぞれの上方に第１チャネルの一部および第１抵抗変化素子の一部が配置されることを特徴とする。
【００１２】
あるいは、半導体記憶装置の製造方法であって、（ａ）半導体基板の上方に半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線を形成する工程と、（ｂ）複数の第１ワード線のそれぞれの上方に第１ゲート絶縁膜を形成する工程と、（ｃ）第１ゲート絶縁膜の上方に第１の方向と交差し半導体基板の表面に平行な第２の方向に延伸する第１チャネルを形成する工程と、（ｄ）第１チャネルの上方に第２の方向に延伸する第１抵抗変化素子を形成する工程と、を有し、工程（ｃ）において複数の第１ワード線のそれぞれの上方に第１チャネルの一部を配置し、工程（ｄ）において複数の第１ワード線のそれぞれの上方に第１抵抗変化素子の一部を配置することを特徴とする。
【発明の効果】
【００１３】
本発明により、半導体記憶装置の記憶密度を増加することができる。
【図面の簡単な説明】
【００１４】
【図１】半導体記憶装置の要部回路図である。
【図２】図１の半導体記憶装置の要部断面模式図である。
【図３】図２の半導体記憶装置の要部上面図である。
【図４】半導体記憶装置の製造方法を示す概略図である。
【図５】図４に続く製造方法を示す概略図である。
【図６】図５に続く製造方法を示す概略図である。
【図７】図６に続く製造方法を示す概略図である。
【図８】図７に続く製造方法を示す概略図である。
【図９】図８に続く製造方法を示す概略図である。
【図１０】図９に続く製造方法を示す概略図である。
【図１１】図４に続く製造方法を示す概略図である。
【図１２】図７に続く製造方法を示す概略図である。
【図１３】図１２に続く製造方法を示す概略図である。
【図１４】図１３に続く製造方法を示す概略図である。
【図１５】半導体記憶装置の要部断面模式図である。
【図１６】半導体記憶装置の要部断面模式図である。
【図１７】半導体記憶装置の要部断面模式図である。
【図１８】半導体記憶装置の要部断面模式図である。
【図１９】半導体記憶装置の要部断面模式図である。
【図２０】図１９の半導体記憶装置の要部回路図である。
【図２１】図１８の半導体記憶装置の記憶情報と合成抵抗との相対関係を示す図である。
【図２２】図９に続く製造方法を示す概略図である。
【発明を実施するための形態】
【実施例１】
【００１５】
本実施の形態で説明する半導体記憶装置の一部の回路図を図１に示す。図１には、例えば、メモリセルＭＣ１１１が示されており、メモリセルＭＣ１１１は、選択トランジスタＴｒ１１１のソース―ドレイン経路と抵抗変化素子Ｖｒ１１１が並列に電気的に接続されている。また、ストリングＣＨ１１はメモリセルＭＣ１１ｎ（ｎ＝１・・・８）を直列に接続することにより構成され、ストリング選択トランジスタＴｒｓ１１の一端とストリングＣＨ１１の一端とが電気的に接続される。ストリング選択トランジスタＴｒｓ１１の他端はビット線ＢＬ１と電気的に接続され、ストリングＣＨ１１の他端は共通ソース線ＣＳＬと電気的に接続される。ストリング選択トランジスタＴｒｓ１１はワード線ＷＬｓ１により制御される。
【００１６】
記憶装置の動作方式は、例えばメモリセルＭＣ１１１を動作させる場合、次のように行う。
【００１７】
まず、ストリングＣＨ１１を選択するため、ストリング選択トランジスタＴｒｓ１１がオン状態になる程度の電圧をワード線ＷＬｓ１に印加し、共通ソース線ＣＳＬはグランドとし、ビット線ＢＬ１に所望の電圧を印加する。この時、ビット線ＢＬ１と電気的に接続される他のストリングＣＨ２１は、ストリング選択トランジスタＴｒｓ２１がオフ状態となる程度の電圧をワード線ＷＬｓ２に印加することで、ストリングＣＨ２１に電流が流れず非選択となる。ストリングＣＨ２２は、ストリングＣＨ２１と同様に非選択となる。また、ワード線ＷＬ１で制御される他のストリング選択トランジスタＴｒｓ１２はオン状態となるが、ビット線ＢＬ２を共通ソース線ＣＳＬと等電位にすることで、ストリングＣＨ１２に電流が流れず非選択となる。次に、ストリングＣＨ１１からメモリセルＭＣ１１１を選択するため、選択トランジスタＴｒ１１１がオフ状態になる程度の電圧をワード線ＷＬ１１に印加し、抵抗変化素子Ｖｒ１１１に電流が流れるようにする。この時、ストリングＣＨ１１に含まれる他のメモリセルＭＣ１１ｎ（ｎ＝２・・・８）は、選択トランジスタＴｒ１１ｎ（ｎ＝２・・・８）がオン状態になる程度の電圧をワード線ＷＬ１ｎ（ｎ＝２・・・８）に印加することで選択トランジスタＴｒ１１ｎ（ｎ＝２・・・８）に電流が流れるため、抵抗変化素子Ｖｒ１１ｎ（ｎ＝２・・・８）に殆ど電流が流れず非選択となる。選択トランジスタのオン状態の抵抗は、抵抗変化素子の状態にかかわらず、抵抗変化素子の抵抗より低く、かつ、トランジスタのオフ状態の抵抗は、抵抗変化素子の状態にかかわらず、抵抗変化素子の抵抗より高い。
【００１８】
情報の記憶は、メモリセルＭＣ１１１を選択した後、抵抗変化素子Ｖｒ１１１に電流を流すことで、素子の抵抗値を変化させることによりなされる。例えば、抵抗変化素子が相変化材料で構成される場合、抵抗変化素子に電流を流すことでジュール熱を発生させて書換えを行う。抵抗変化素子の相状態がアモルファスの場合、高抵抗となり、相状態が結晶の場合、低抵抗となる。抵抗変化素子の相状態をアモルファスにする場合は、相変化材料を融点以上に加熱した後、電流を遮断することで急冷する。抵抗変化素子の相状態を結晶にする場合は、相変化材料を結晶化温度以上に加熱すればよい。情報の読出しは、抵抗変化素子Ｖｒ１１１に流れる電流を読み取ることで行われる。
【００１９】
次に、本実施の形態の半導体記憶装置の要部断面図を図２に示す。図２には、本発明の半導体記憶装置を動作させるための周辺回路を含む半導体基板１０１、ワード線ＷＬｓ１、ワード線ＷＬ１ｎ（ｎ＝１・・・８）、共通ソース線ＣＳＬ、ビット線ＢＬ１、ストリング選択トランジスタＴｒｓ１１、メモリセルＭＣ１１ｎ（ｎ＝１・・・８）、ゲート絶縁膜である絶縁膜１０４、チャネルシリコンである第二シリコン１０５と第三シリコン１０６、抵抗変化素子１０８、および、ビット線とチャネルシリコンを電気的に接続させる電極１１０と電極１１０ｂ、が図示されている。ここで、半導体基板１０１の表面に平行な向きにＸ軸を、半導体基板１０１の表面に垂直な向きにＺ軸を設定した。なお、本明細書では、「上方」なる語を、＋Ｚ方向の意味で用いている。
【００２０】
図３は、図２に対応する上面図であるが、わかりやすくするためビット線を図示していない。なお、図２は図３のＡ−Ａ’面における断面図である。ストリング選択トランジスタＴｒｓ１は、ワード線ＷＬｓ１と絶縁膜１０４と第二シリコン１０５と第三シリコン１０６とで構成される。また、例えば、メモリセルＭＣ１１１は、ワード線ＷＬ１１、絶縁膜１０４、第二シリコン１０５、および、第三シリコン１０６で構成されるトランジスタ、並びに、抵抗変化素子１０８で構成される。共通ソース線ＣＳＬ、ワード線ＷＬｓ１、および、ワード線ＷＬ１ｎ（ｎ＝１・・・８）はＹ方向に延伸し、ビット線ＢＬ１およびビット線２はＸ方向に延伸する。また、ワード線ＷＬｓ１およびワード線ＷＬ１ｎ（ｎ＝１・・・８）は２Ｆ（Ｆは最小加工寸法）ピッチでＸ方向に周期的に配置され、ビット線ＢＬ１およびビット線２は２ＦピッチでＹ方向に周期的に配置される。電極１１０ｂは、ワード線ＷＬｓ１と電気的に接続されず、電極１１０の下に各ビット線毎に配置される。また、図示しないが、ワード線ＷＬｓ１、ワード線ＷＬ１ｎ（ｎ＝１・・・８）、共通ソース線ＣＳＬ、並びにビット線ＢＬ１は周辺回路と電気的に接続される。ここで、Ｘ軸およびＺ軸に垂直な向きに、Ｙ軸を設定した。
【００２１】
本実施例に係る半導体記憶装置の特徴は以下の通りである。すなわち、半導体基板の上方に形成され前記半導体基板の表面に平行な第１の方向（Ｙ方向）に延伸する複数のワード線ＷＬ１ｎ（ｎ＝１・・・８）と、複数のワード線のそれぞれの上方に形成されるゲート絶縁膜１０４と、ゲート絶縁膜の上方に形成され前記第１の方向と交差し前記半導体基板の表面に平行な第２の方向（Ｘ方向）に延伸するチャネル１０６と、チャネルの上方に形成され第２の方向に延伸する抵抗変化素子１０８と、を有し、複数のワード線のそれぞれの上方にチャネルの一部および抵抗変化素子の一部が配置されることを特徴とする。
【００２２】
係る特徴を有することによって、本実施例に係る発明は、ワード線、ゲート絶縁膜、および上述のチャネルの一部からなる選択素子と、上述の抵抗変化素子の一部からなる記憶素子によって形成された複数のメモリセルについて、各メモリセル間にコンタクトを形成する必要が無くなる。従って、特許文献１について述べたようなスペース確保の課題が無く、セル面積をより縮小しうる。また、基板上に直接形成した以外のトランジスタを選択素子とすることが可能となる。また、特許文献２とは異なり、各チャネルや抵抗変化材料の膜厚等は、上記特徴を充足する範囲内で自由に設計可能となる。
【００２３】
また、本実施例に係るワード線およびチャネルは、ポリシリコンからなることをさらなる特徴とする。係る特徴により、基板に直接形成した周辺回路の上方に、選択素子および抵抗変化素子を形成することができるため、チップ面積の縮小が可能となる。
【００２４】
また、本実施例に係るチャネルは、特に複数のポリシリコン層の積層構造（１０５および１０６）であることをさらなる特徴とする。係る特徴により、絶縁膜１０４を直接加工することが無くなり、より信頼性を向上しうる。
【００２５】
また、本実施例に係る半導体記憶装置は、さらにワード線ＷＬｓｎ（ｎ＝１，２）を有し、このワード線ＷＬｓｎ（ｎ＝１，２）の上方には、ゲート絶縁膜およびチャネルは形成されるが、抵抗変化素子は形成されないことをさらなる特徴とする。係る特徴を有することにより、当該ワード線ＷＬｓｎをメモリセルではなくストリング選択素子として機能させ、同一本のビット線およびソース線に対しより多くのメモリセルを選択動作させることが可能となるため、より記憶密度を向上しうる。
【００２６】
次に、図４から図１０を用いて、本実施例に係る半導体記憶装置の製造方法について述べる。
【００２７】
まず、周辺回路を含む半導体基板１０１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）技術を用いて第一シリコン１０２を成膜する。ここで、第一シリコン１０２は、例えばリンやホウ素などの不純物を含むシリコンであり、アモルファスとして成膜される。次に、レーザーアニールにより第一シリコン１０２の結晶化を行い、リソグラフィ技術およびドライエッチング技術を用いて第一シリコン１０２をパターニングすることにより、図４の断面模式図をえる。
【００２８】
図４から、ＣＶＤ技術を用いて絶縁膜１０３を第一シリコン１０２の間に隙間なく埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨法）技術を用いて絶縁膜１０３の平坦化を行う。ここで、絶縁膜１０３は、例えば、シリコン酸化物やシリコン窒化物である。次いで、ＣＶＤ技術を用いてゲート絶縁膜となる絶縁膜１０４およびチャネルとなる第二シリコン１０５を形成することにより、図５に示す断面模式図の構造をえる。ここで、絶縁膜１０４は、例えば、シリコン酸化物である。また、第二シリコン１０５は、第一シリコン１０２と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜される。
【００２９】
図５から、リソグラフィ技術およびドライエッチング技術を用いて絶縁膜１０４および第二シリコン１０５をパターニングし、ＣＶＤ技術を用いてチャネルとなる第三シリコン１０６を成膜する。ここで、第三シリコン１０６は、第一シリコン１０２と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜される。次いで、レーザーアニールにより第二シリコン１０５および第三シリコン１０６を一括で結晶化することにより、図６に示す断面模式図の構造をえる。
【００３０】
図７は、図６から、リソグラフィ技術およびイオン打ち込み法を用いて、第三シリコン１０６の一部に不純物を導入する工程の断面模式図である。ここで、第三シリコンに打ち込む不純物は、第一シリコンに導入された不純物と同じ型である。イオン打ち込み後、マスク１０７を除去し、レーザーアニールにより不純物の活性化を行う。なお、第一シリコン１０２、第二シリコン１０５、および、第三シリコン１０６の結晶化は、図７で説明した不純物の活性化と一括で行ってよい。
【００３１】
図７で説明した工程の後、リソグラフィ技術およびドライエッチング技術を用いて、第三シリコン１０６、第二シリコン１０５、および、絶縁膜１０４をパターニングすることにより、図８および図９に示す断面模式図の構造をえる。図８のＢ−Ｂ’面における断面図は図９である。
【００３２】
図９から、抵抗変化素子１０８を成膜し、リソグラフィ技術およびドライエッチング技術を用いて抵抗変化素子１０８をパターニングすることにより、図１０に示す断面模式図の構造をえる。ここで、抵抗変化素子１０８は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料であり、相変化材料の相状態によって抵抗値が異なることを利用して、情報の記憶・再生を行うことができる。
【００３３】
図１０から、ＣＶＤ技術を用いて層間膜１０９を成膜、ＣＭＰ技術を用いて層間膜１０９を平坦化する。ここで、層間膜１０９は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜１０９に孔を形成し、ＣＶＤ技術を用いて電極１１０を成膜した後、ＣＭＰ技術を用いて電極１１０を平坦化する。さらに、ＣＶＤ技術を用いて電極１１１を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極１１１をパターニングすることにより、図２および図３に示す本実施の形態の半導体記憶装置が製造できる。ここで、電極１１０および電極１１１は、例えばタングステンＷである。
【００３４】
このように、本実施例に係る半導体記憶装置の製造方法は、（ａ）半導体基板の上方に、半導体基板の表面に平行な第１の方向に延伸する第１ワード線を形成する工程（図４）と、（ｂ）複数のワード線のそれぞれの上方にゲート絶縁膜を形成する工程（図５）と、（ｃ）ゲート絶縁膜の上方に、第１の方向と交差し前記半導体基板の表面に平行な第２の方向に延伸するチャネルを形成する工程（図６）と、（ｄ）チャネルの上方に、第２の方向に延伸する抵抗変化素子を形成する工程（図８）と、を有し、工程（ｃ）において、ワード線のそれぞれの上方に第１チャネルの一部を配置し、工程（ｄ）において、複数の第１ワード線のそれぞれの上方に第１抵抗変化素子の一部を配置することを特徴とする。係る特徴によって、上述した本願発明の構造からなる効果を奏するものである。
【実施例２】
【００３５】
次に、実施例２に係る半導体記憶装置の構造およびその製造方法について述べる。
【００３６】
図４から、絶縁膜１０３を第一シリコン１０２の間に隙間なく埋め込み、ＣＭＰ技術を用いて絶縁膜１０３を平坦化した後、ＣＶＤ技術を用いてゲート絶縁膜となる絶縁膜１０４を形成する。次いで、リソグラフィ技術およびドライエッチング技術を用いて絶縁膜１０４をパターニングし、ＣＶＤ技術を用いてチャネルとなる第二シリコン１１２を形成後、レーザーアニールにより第二シリコン１１２を結晶化することにより、図１１に示す断面模式図の構造をえる。ここで、第二シリコン１１２は、例えば、第一シリコン１０２と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜する。
【００３７】
本実施例に係る半導体記憶装置の特徴は、絶縁膜１０４を加工した後に第三シリコンを形成せずに、単層のシリコン層である第二シリコン１１２でチャネルを形成することである。本構造およびその製造方法は、図６の第二シリコンと第三シリコンとでチャネルを形成する場合と比較して、直接、絶縁膜１０４を加工するためトランジスタの信頼性が低下するおそれがあるが、単層のシリコンでチャネルを形成するためチャネルのシリコン中に界面が形成されずトランジスタのオン電流を向上できる効果がある。
【実施例３】
【００３８】
次に、実施例３に係る製造方法について述べる。本実施例においては、図７で説明した工程の後、ＣＶＤ技術を用いて犠牲層１１３を成膜し、リソグラフィ技術およびドライエッチング技術を用いて犠牲層１１３および第三シリコン１０６および第二シリコン１０５および絶縁膜１０４をパターニングすることにより、図１２に示す断面模式図の構造をえる。図１２の断面方向は図７のＢ−Ｂ’面にあたる。ここで、犠牲層１１３は、例えば、シリコン窒化物である。
【００３９】
図１２から、ＣＶＤ技術を用いて層間膜１１４を成膜し、ＣＭＰ技術で層間膜１１４を平坦化した後、エッチング技術を用いて犠牲層１１３を除去することにより、図１３に示す断面模式図の構造をえる。ここで、層間膜１１４は絶縁性の材料である。
【００４０】
図１３から、抵抗変化素子１１５を成膜し、ＣＭＰ技術で抵抗変化素子１１５を平坦化することにより、図１４に示す断面模式図の構造をえる。抵抗変化素子１１５は例えば、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料である。
【００４１】
本実施例に係る製造方法の特徴は、抵抗変化素子１１５の形成に犠牲層１１３を用いることにある。すなわち、（ｅ）工程（ｃ）の後かつ工程（ｄ）の前にチャネルの上方に犠牲層を形成する工程と、（ｆ）工程（ｅ）の後かつ工程（ｄ）の前にゲート絶縁膜、第１チャネル、および犠牲層の側面に層間膜を形成する工程と、をさらに有し、工程（ｄ）において、犠牲層を除去し、犠牲層の除去された空間に前記第１抵抗変化素子を形成することを特徴とする。本製造方法は、図１０のリソグラフィ技術およびドライエッチング技術で抵抗変化素子を形成する方法と比較して、製造工数は増えるが、抵抗変化素子１１５にドライエッチングダメージを発生させない効果と、抵抗変化素子１１５と第三シリコン１０６の合わせズレを抑制できる効果があり、記憶装置の書換え特性のバラつきを低減できる。
【実施例４】
【００４２】
次に、実施例４に係る半導体記憶装置の構造およびその製造方法について述べる。図１０から、ＣＶＤ技術を用いて層間膜１０９を成膜、ＣＭＰ技術を用いて層間膜１０９を平坦化する。ここで、層間膜１０９は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜１０９に孔を形成し、ＣＶＤ技術を用いて電極１１０を成膜した後、ＣＭＰ技術を用いて電極１１０を平坦化する。このようにしてえられる構造を、さらに上層に複数形成した後、ＣＶＤ技術を用いて電極１１１を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極１１１をパターニングすることで図１５に示す断面模式図の構造を製造することができる。
【００４３】
その結果、本実施例に係る半導体記憶装置は、第１抵抗変化素子の上方に形成され第１の方向に延伸する複数の第２ワード線と、複数の第２ワード線のそれぞれの上方に形成される第２ゲート絶縁膜と、第２ゲート絶縁膜の上方に形成され第２の方向に延伸する第２チャネルと、第２チャネルの上方に形成され第２の方向に延伸する第２抵抗変化素子と、記第１チャネルの一端および第２チャネルの一端と接続される第１ソース線と、第１チャネルの他端および第２チャネルの他端と接続される第２ソース線と、をさらに有し、複数の第２ワード線のそれぞれの上方に第２チャネルの一部および第２抵抗変化素子の一部が配置されることを特徴とする。
【００４４】
本構造およびその製造方法は、実施例１と比較して、製造工数は増加するが、記憶密度を増加することができる効果がある。なお、図１５において積層数を４とした場合の半導体記憶装置を示したが、積層数は４に限定されず、２以上であれば、記憶密度が増加する効果がある。
【実施例５】
【００４５】
次に、実施例５に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例においては、図４で説明した構造の形成前に、電極１００と電極１００ａを形成して、図４から図１０で説明した製造方法を行うことにより、図１６に示す断面模式図の構造をえる。電極１００ａはＹ方向に延伸し、２ＦピッチでＸ方向に周期的に配置される。電極１００は、電極１００ａとビット線の交点に存在し、第一シリコン１０２の下に配置される。すなわち、本実施例に係る半導体記憶装置は、複数のワード線のそれぞれの下方に形成され、複数のワード線のうち対応するものと電気的に接続され、第１の方向に延伸する複数の第１電極をさらに有することを特徴とする。
【００４６】
本構造およびその製造方法は、実施例１と比較して、製造工数は増加するが、共通ソース線およびワード線の配線抵抗を低減できる効果がある。
【実施例６】
【００４７】
次に、実施例６に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１６に示した半導体記憶装置の第一シリコン１０２を第一シリコン１０２と金属膜１１６との積層膜とすることにより、図１７に示す断面模式図の構造を製造することができる。ここで、金属膜１１６は、例えばＴｉＮがよい。
【００４８】
本構造およびその製造方法は、実施例１と比較して、電極１００と金属膜１１６とが接触するため接触抵抗を低減でき、また、第一シリコン１０２と電極１００との相互拡散を防止でき、さらに、選択素子のゲートのシート抵抗を低減できる効果がある。
【実施例７】
【００４９】
次に、実施例７に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１０の抵抗変化素子１０８を、抵抗変化素子１０８と拡散防止膜１０８ａとの積層膜とすることにより、図１８に示す断面模式図の構造を製造できる。ここで、拡散防止膜１０８ａは、熱伝導率がシリコンより低い材料がよく、金属酸化物もしくは金属窒化物もしくは金属酸窒化物がよい。拡散防止膜１０８ａは、情報の読出しの際に抵抗として検出されるため、基板に対して垂直方向の抵抗は十分低い必要があり、かつ基板に対して水平方向の抵抗はリークパスとならないよう十分高い必要がある。従って、拡散防止膜１０８ａの膜厚は十分薄い必要があり、例えば１０ｎｍ以下が望ましい。
【００５０】
本構造およびその製造方法は、実施例１と比較して、抵抗変化素子１０８と第三シリコン１０６との相互拡散を妨げるため、記憶素子の書換え回数を向上することができる効果がある。また、抵抗変化素子１０８がジュール熱により情報の記憶を行う半導体記憶装置の場合、拡散防止膜１０８ａで熱拡散を防止できるため、書換え電流を低減できる効果がある。
【実施例８】
【００５１】
次に、実施例８に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１０の抵抗変化素子１０８を、抵抗変化素子１０８１と抵抗変化素子１０８２と抵抗変化素子１０８３との積層膜とすることにより、図１９に示す断面模式図の構造を製造できる。本方式のメモリセルは選択トランジスタＴｒと抵抗変化素子１０８１と抵抗変化素子１０８２と抵抗変化素子１０８３とが並列に接続された構造であり、等価回路図は図２０である。本方式の特徴は、各抵抗変化素子の抵抗状態を組み合わせることで多値記憶を可能にすることにある。メモリセルの選択方法は図１で説明した半導体記憶装置と同様である。情報の記憶はメモリセルを選択した後、適切なジュール加熱を行うことにより、複数の抵抗変化素子１０８１・１０８２・１０８３の抵抗値をそれぞれ制御する。情報の読出しは、複数の抵抗変化素子の合成抵抗値を電流値で分別する。図２１は、記憶情報０〜５と各抵抗変化素子１０８１・１０８２・１０８３の抵抗および合成抵抗の相対関係を示している。同図における対応関係の特徴は、六つの記憶情報０〜５に応じて所望の合成抵抗を実現できるように、各抵抗変化素子１０８１・１０８２・１０８３の抵抗の組合せが規定されている点にある。例えば、情報０を記憶する際は、三つの抵抗変化素子１０８１・１０８２・１０８３の抵抗状態を全て低抵抗（同図、‘Ｌ’）に制御する。同図では、合成抵抗Ｒ０は最も低く、この状態を‘０００’で表わす。また別の例では、情報１を記憶する際は、状態‘００１’を実現するために、三つの抵抗変化素子１０８１・１０８２・１０８３のうち、抵抗変化素子１０８３のみを高抵抗状態（同図では、‘Ｈ’と表記）に制御して、合成抵抗Ｒ０よりも高い合成抵抗Ｒ１を得る。更に別の例として、情報５を記憶する際は、状態‘１０１’を実現するために、三つの抵抗変化素子１０８１・１０８２・１０８３の抵抗状態を全て高抵抗に制御して、最も高い合成抵抗Ｒ５を得る。本方式は、図４から図１０で説明した製造方法と比較して、多値化可能なため記憶密度を増加できる効果がある。本方式において、抵抗変化素子が３つの抵抗変化素子で構成された場合を例に説明したが、ｎ組（ｎ≧２）の相変化材料で構成すれば、多値化が可能であるため、抵抗変化素子を構成する相変化材料の組数は３つに限定されない。なお、チャネルと各抵抗変化素子の間に、拡散防止膜を配置してよい。
【実施例９】
【００５２】
次に、実施例９に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１０で形成する抵抗変化素子１０８を、パターニングするマスクをスリミングし、Ｙ方向に対して最小加工寸法より小さな寸法で抵抗変化素子１１７を形成することにより、図２２に示す断面模式図の構造をえる。次いで、ＣＶＤ技術を用いて層間膜１０９を成膜、ＣＭＰ技術を用いて層間膜１０９を平坦化する。ここで、層間膜１０９は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜１０９に孔を形成し、ＣＶＤ技術を用いて電極１１０を成膜した後、ＣＭＰ技術を用いて電極１１０を平坦化する。さらに、ＣＶＤ技術を用いて電極１１１を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極１１１をパターニングすることで半導体記憶装置を製造できる。
【００５３】
本構造およびその製造方法は、実施例１と比較して、抵抗変化素子１１７の断面積が小さいため、低電力での動作を可能にする効果がある。
【００５４】
以上、本発明の半導体記憶装置を用いることで、メモリセル間のコンタクト形成が不要となるため、セル面積を縮小でき、かつ、メモリセルを層間膜上に形成するため、チップ面積を小さくすることが可能となる。また、最小加工寸法は、メモリセルを構成する材料の膜厚によって制限されないため、リソグラフィ技術の進歩に伴った微細化が可能となる。なお、本実施の形態において、抵抗変化素子は相変化材料に限らず、例えば、ニッケルオキサイドやチタンオキサイドでもよい。
【００５５】
本発明の明細書で説明された技術は、矛盾しない範囲において、適宜組み合わせることが可能である。例えば、図１５を用いて説明した積層化技術と図１９を用いて説明した多値記録の技術とを組み合わせることが可能である。本発明の思想の範囲内において、実施例は適宜変更され得ることは明らかである。
【符号の説明】
【００５６】
ＭＣ１１ｎ（ｎ＝１、２・・・８） メモリセル
Ｔｒ１１ｎ（ｎ＝１、２・・・８） 選択トランジスタ
Ｖｒ１１ｎ（ｎ＝１、２・・・８） 抵抗変化素子
ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２ ストリング
Ｖｒｓ１１、Ｖｒｓ２１ ストリング選択トランジスタ
ＣＳＬ 共通ソース線
ＷＬｓ１、ＷＬｓ２、ＷＬ１ｎ（ｎ＝１、２・・・８）、ＷＬ２ｎ（ｎ＝１、２・・・８） ワード線１００、１００ａ、１１０、１１１ 電極
１０１ 半導体基板
１０２ 第一シリコン
１０３、１０３ａ、１０３ｂ、１０４ 絶縁膜
１０５、１１２ 第二シリコン
１０６ 第三シリコン
１０７ マスク
１０８、１１５、１１７１０８１、１０８２、１０８３ 抵抗変化素子
１０８ａ 拡散防止膜
１０９、１１４、 層間膜
１１０、１１０ｂ 電極
１１３ 犠牲層
１１６ 金属膜
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、特に電流を素子に流すことにより電気的特性が変化する物質を利用して、情報を記憶し、電気的書換えが可能な半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は携帯性、耐衝撃性に優れることから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小による記憶密度の増加が重要な要素であり、これを実現する様々なメモリセル方式が提案されている。
【０００３】
特許文献１には、横方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。特許文献１の図１に示すように、複数のメモリセルのそれぞれは、選択素子のトランジスタと記憶素子の可変抵抗素子とが並列に接続された構造である。そして、特許文献１の図５（ｂ）に示すように、トランジスタは基板上に形成され、可変抵抗素子はその上方に形成されている。また、トランジスタと可変抵抗素子との間には電気的接続のため、コンタクトが形成されている。各コンタクトは隣接するトランジスタ間で共有されているため、セルあたりのコンタクト数が低減され、その結果、メモリセル面積も縮小されている。
【０００４】
特許文献２には、縦方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。特許文献２のメモリセルは、特許文献１と同様に選択素子のトランジスタと記憶素子の相変化素子とが並列に接続された構造であり、ゲートと絶縁膜とが交互に積層された構造体を貫く孔にゲート絶縁膜とチャネルシリコンと相変化素子とが埋め込まれた構造である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２７２９７５号公報
【特許文献２】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に係る発明は、トランジスタと可変抵抗素子との間のコンタクトを形成するための領域が必要であり、セル面積が大きくなる問題がある。具体的には、特許文献１の図５（ｂ）に記載のように、各トランジスタのゲート（ＷＬ）とコンタクトがチャネルを介さずに（基板の上方で）導通してしまわないように、ゲートとコンタクトの間には、何らかの手段でスペースを確保する必要がある。例えば特許文献１においては、このスペース確保を、ゲートＷＬの側面のスペーサで実現している。このスペース確保により、面積ペナルティが発生する。そのため、特許文献１の４８段落では１個のメモリセルサイズを４Ｆ２にできると主張しているが、実際には１個のメモリセルサイズを４Ｆ２にすることが困難である。
【０００７】
別の課題として、特許文献１に係る発明は、基板上に形成したトランジスタを選択素子として用いるため、周辺回路をメモリセルとは別領域に設けなくてはならない。その結果、周辺回路でのオーバーヘッドが大きく、チップ面積が大きくなる問題がある。
【０００８】
一方、特許文献２に係る発明は、孔の中に選択素子の材料を形成する構造であるため、最小加工寸法が孔に埋め込む材料（チャネルや相変化材料）の必要膜厚によって制限されてしまう。また、選択素子に対する記憶素子のスケールを自由に設計することが困難であり、選択素子と記憶素子の抵抗比について、設計の自由度が制限されてしまう。
【０００９】
以上を踏まえ、本発明の目的は、セル面積やチップ面積の縮小が可能であり、かつ、最小加工寸法がメモリセルを構成する材料の膜厚に制限されず、設計の自由度が担保された不揮発性半導体記憶装置を実現することにある。本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を説明すれば、次のとおりである。
【００１１】
すなわち、半導体記憶装置であって、半導体基板の上方に形成され半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線と、複数の第１ワード線のそれぞれの上方に形成される第１ゲート絶縁膜と、第１ゲート絶縁膜の上方に形成され第１の方向と交差し半導体基板の表面に平行な第２の方向に延伸する第１チャネルと、第１チャネルの上方に形成され第２の方向に延伸する第１抵抗変化素子と、を有し、複数の第１ワード線のそれぞれの上方に第１チャネルの一部および第１抵抗変化素子の一部が配置されることを特徴とする。
【００１２】
あるいは、半導体記憶装置の製造方法であって、（ａ）半導体基板の上方に半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線を形成する工程と、（ｂ）複数の第１ワード線のそれぞれの上方に第１ゲート絶縁膜を形成する工程と、（ｃ）第１ゲート絶縁膜の上方に第１の方向と交差し半導体基板の表面に平行な第２の方向に延伸する第１チャネルを形成する工程と、（ｄ）第１チャネルの上方に第２の方向に延伸する第１抵抗変化素子を形成する工程と、を有し、工程（ｃ）において複数の第１ワード線のそれぞれの上方に第１チャネルの一部を配置し、工程（ｄ）において複数の第１ワード線のそれぞれの上方に第１抵抗変化素子の一部を配置することを特徴とする。
【発明の効果】
【００１３】
本発明により、半導体記憶装置の記憶密度を増加することができる。
【図面の簡単な説明】
【００１４】
【図１】半導体記憶装置の要部回路図である。
【図２】図１の半導体記憶装置の要部断面模式図である。
【図３】図２の半導体記憶装置の要部上面図である。
【図４】半導体記憶装置の製造方法を示す概略図である。
【図５】図４に続く製造方法を示す概略図である。
【図６】図５に続く製造方法を示す概略図である。
【図７】図６に続く製造方法を示す概略図である。
【図８】図７に続く製造方法を示す概略図である。
【図９】図８に続く製造方法を示す概略図である。
【図１０】図９に続く製造方法を示す概略図である。
【図１１】図４に続く製造方法を示す概略図である。
【図１２】図７に続く製造方法を示す概略図である。
【図１３】図１２に続く製造方法を示す概略図である。
【図１４】図１３に続く製造方法を示す概略図である。
【図１５】半導体記憶装置の要部断面模式図である。
【図１６】半導体記憶装置の要部断面模式図である。
【図１７】半導体記憶装置の要部断面模式図である。
【図１８】半導体記憶装置の要部断面模式図である。
【図１９】半導体記憶装置の要部断面模式図である。
【図２０】図１９の半導体記憶装置の要部回路図である。
【図２１】図１８の半導体記憶装置の記憶情報と合成抵抗との相対関係を示す図である。
【図２２】図９に続く製造方法を示す概略図である。
【発明を実施するための形態】
【実施例１】
【００１５】
本実施の形態で説明する半導体記憶装置の一部の回路図を図１に示す。図１には、例えば、メモリセルＭＣ１１１が示されており、メモリセルＭＣ１１１は、選択トランジスタＴｒ１１１のソース―ドレイン経路と抵抗変化素子Ｖｒ１１１が並列に電気的に接続されている。また、ストリングＣＨ１１はメモリセルＭＣ１１ｎ（ｎ＝１・・・８）を直列に接続することにより構成され、ストリング選択トランジスタＴｒｓ１１の一端とストリングＣＨ１１の一端とが電気的に接続される。ストリング選択トランジスタＴｒｓ１１の他端はビット線ＢＬ１と電気的に接続され、ストリングＣＨ１１の他端は共通ソース線ＣＳＬと電気的に接続される。ストリング選択トランジスタＴｒｓ１１はワード線ＷＬｓ１により制御される。
【００１６】
記憶装置の動作方式は、例えばメモリセルＭＣ１１１を動作させる場合、次のように行う。
【００１７】
まず、ストリングＣＨ１１を選択するため、ストリング選択トランジスタＴｒｓ１１がオン状態になる程度の電圧をワード線ＷＬｓ１に印加し、共通ソース線ＣＳＬはグランドとし、ビット線ＢＬ１に所望の電圧を印加する。この時、ビット線ＢＬ１と電気的に接続される他のストリングＣＨ２１は、ストリング選択トランジスタＴｒｓ２１がオフ状態となる程度の電圧をワード線ＷＬｓ２に印加することで、ストリングＣＨ２１に電流が流れず非選択となる。ストリングＣＨ２２は、ストリングＣＨ２１と同様に非選択となる。また、ワード線ＷＬ１で制御される他のストリング選択トランジスタＴｒｓ１２はオン状態となるが、ビット線ＢＬ２を共通ソース線ＣＳＬと等電位にすることで、ストリングＣＨ１２に電流が流れず非選択となる。次に、ストリングＣＨ１１からメモリセルＭＣ１１１を選択するため、選択トランジスタＴｒ１１１がオフ状態になる程度の電圧をワード線ＷＬ１１に印加し、抵抗変化素子Ｖｒ１１１に電流が流れるようにする。この時、ストリングＣＨ１１に含まれる他のメモリセルＭＣ１１ｎ（ｎ＝２・・・８）は、選択トランジスタＴｒ１１ｎ（ｎ＝２・・・８）がオン状態になる程度の電圧をワード線ＷＬ１ｎ（ｎ＝２・・・８）に印加することで選択トランジスタＴｒ１１ｎ（ｎ＝２・・・８）に電流が流れるため、抵抗変化素子Ｖｒ１１ｎ（ｎ＝２・・・８）に殆ど電流が流れず非選択となる。選択トランジスタのオン状態の抵抗は、抵抗変化素子の状態にかかわらず、抵抗変化素子の抵抗より低く、かつ、トランジスタのオフ状態の抵抗は、抵抗変化素子の状態にかかわらず、抵抗変化素子の抵抗より高い。
【００１８】
情報の記憶は、メモリセルＭＣ１１１を選択した後、抵抗変化素子Ｖｒ１１１に電流を流すことで、素子の抵抗値を変化させることによりなされる。例えば、抵抗変化素子が相変化材料で構成される場合、抵抗変化素子に電流を流すことでジュール熱を発生させて書換えを行う。抵抗変化素子の相状態がアモルファスの場合、高抵抗となり、相状態が結晶の場合、低抵抗となる。抵抗変化素子の相状態をアモルファスにする場合は、相変化材料を融点以上に加熱した後、電流を遮断することで急冷する。抵抗変化素子の相状態を結晶にする場合は、相変化材料を結晶化温度以上に加熱すればよい。情報の読出しは、抵抗変化素子Ｖｒ１１１に流れる電流を読み取ることで行われる。
【００１９】
次に、本実施の形態の半導体記憶装置の要部断面図を図２に示す。図２には、本発明の半導体記憶装置を動作させるための周辺回路を含む半導体基板１０１、ワード線ＷＬｓ１、ワード線ＷＬ１ｎ（ｎ＝１・・・８）、共通ソース線ＣＳＬ、ビット線ＢＬ１、ストリング選択トランジスタＴｒｓ１１、メモリセルＭＣ１１ｎ（ｎ＝１・・・８）、ゲート絶縁膜である絶縁膜１０４、チャネルシリコンである第二シリコン１０５と第三シリコン１０６、抵抗変化素子１０８、および、ビット線とチャネルシリコンを電気的に接続させる電極１１０と電極１１０ｂ、が図示されている。ここで、半導体基板１０１の表面に平行な向きにＸ軸を、半導体基板１０１の表面に垂直な向きにＺ軸を設定した。なお、本明細書では、「上方」なる語を、＋Ｚ方向の意味で用いている。
【００２０】
図３は、図２に対応する上面図であるが、わかりやすくするためビット線を図示していない。なお、図２は図３のＡ−Ａ’面における断面図である。ストリング選択トランジスタＴｒｓ１は、ワード線ＷＬｓ１と絶縁膜１０４と第二シリコン１０５と第三シリコン１０６とで構成される。また、例えば、メモリセルＭＣ１１１は、ワード線ＷＬ１１、絶縁膜１０４、第二シリコン１０５、および、第三シリコン１０６で構成されるトランジスタ、並びに、抵抗変化素子１０８で構成される。共通ソース線ＣＳＬ、ワード線ＷＬｓ１、および、ワード線ＷＬ１ｎ（ｎ＝１・・・８）はＹ方向に延伸し、ビット線ＢＬ１およびビット線２はＸ方向に延伸する。また、ワード線ＷＬｓ１およびワード線ＷＬ１ｎ（ｎ＝１・・・８）は２Ｆ（Ｆは最小加工寸法）ピッチでＸ方向に周期的に配置され、ビット線ＢＬ１およびビット線２は２ＦピッチでＹ方向に周期的に配置される。電極１１０ｂは、ワード線ＷＬｓ１と電気的に接続されず、電極１１０の下に各ビット線毎に配置される。また、図示しないが、ワード線ＷＬｓ１、ワード線ＷＬ１ｎ（ｎ＝１・・・８）、共通ソース線ＣＳＬ、並びにビット線ＢＬ１は周辺回路と電気的に接続される。ここで、Ｘ軸およびＺ軸に垂直な向きに、Ｙ軸を設定した。
【００２１】
本実施例に係る半導体記憶装置の特徴は以下の通りである。すなわち、半導体基板の上方に形成され前記半導体基板の表面に平行な第１の方向（Ｙ方向）に延伸する複数のワード線ＷＬ１ｎ（ｎ＝１・・・８）と、複数のワード線のそれぞれの上方に形成されるゲート絶縁膜１０４と、ゲート絶縁膜の上方に形成され前記第１の方向と交差し前記半導体基板の表面に平行な第２の方向（Ｘ方向）に延伸するチャネル１０６と、チャネルの上方に形成され第２の方向に延伸する抵抗変化素子１０８と、を有し、複数のワード線のそれぞれの上方にチャネルの一部および抵抗変化素子の一部が配置されることを特徴とする。
【００２２】
係る特徴を有することによって、本実施例に係る発明は、ワード線、ゲート絶縁膜、および上述のチャネルの一部からなる選択素子と、上述の抵抗変化素子の一部からなる記憶素子によって形成された複数のメモリセルについて、各メモリセル間にコンタクトを形成する必要が無くなる。従って、特許文献１について述べたようなスペース確保の課題が無く、セル面積をより縮小しうる。また、基板上に直接形成した以外のトランジスタを選択素子とすることが可能となる。また、特許文献２とは異なり、各チャネルや抵抗変化材料の膜厚等は、上記特徴を充足する範囲内で自由に設計可能となる。
【００２３】
また、本実施例に係るワード線およびチャネルは、ポリシリコンからなることをさらなる特徴とする。係る特徴により、基板に直接形成した周辺回路の上方に、選択素子および抵抗変化素子を形成することができるため、チップ面積の縮小が可能となる。
【００２４】
また、本実施例に係るチャネルは、特に複数のポリシリコン層の積層構造（１０５および１０６）であることをさらなる特徴とする。係る特徴により、絶縁膜１０４を直接加工することが無くなり、より信頼性を向上しうる。
【００２５】
また、本実施例に係る半導体記憶装置は、さらにワード線ＷＬｓｎ（ｎ＝１，２）を有し、このワード線ＷＬｓｎ（ｎ＝１，２）の上方には、ゲート絶縁膜およびチャネルは形成されるが、抵抗変化素子は形成されないことをさらなる特徴とする。係る特徴を有することにより、当該ワード線ＷＬｓｎをメモリセルではなくストリング選択素子として機能させ、同一本のビット線およびソース線に対しより多くのメモリセルを選択動作させることが可能となるため、より記憶密度を向上しうる。
【００２６】
次に、図４から図１０を用いて、本実施例に係る半導体記憶装置の製造方法について述べる。
【００２７】
まず、周辺回路を含む半導体基板１０１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）技術を用いて第一シリコン１０２を成膜する。ここで、第一シリコン１０２は、例えばリンやホウ素などの不純物を含むシリコンであり、アモルファスとして成膜される。次に、レーザーアニールにより第一シリコン１０２の結晶化を行い、リソグラフィ技術およびドライエッチング技術を用いて第一シリコン１０２をパターニングすることにより、図４の断面模式図をえる。
【００２８】
図４から、ＣＶＤ技術を用いて絶縁膜１０３を第一シリコン１０２の間に隙間なく埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨法）技術を用いて絶縁膜１０３の平坦化を行う。ここで、絶縁膜１０３は、例えば、シリコン酸化物やシリコン窒化物である。次いで、ＣＶＤ技術を用いてゲート絶縁膜となる絶縁膜１０４およびチャネルとなる第二シリコン１０５を形成することにより、図５に示す断面模式図の構造をえる。ここで、絶縁膜１０４は、例えば、シリコン酸化物である。また、第二シリコン１０５は、第一シリコン１０２と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜される。
【００２９】
図５から、リソグラフィ技術およびドライエッチング技術を用いて絶縁膜１０４および第二シリコン１０５をパターニングし、ＣＶＤ技術を用いてチャネルとなる第三シリコン１０６を成膜する。ここで、第三シリコン１０６は、第一シリコン１０２と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜される。次いで、レーザーアニールにより第二シリコン１０５および第三シリコン１０６を一括で結晶化することにより、図６に示す断面模式図の構造をえる。
【００３０】
図７は、図６から、リソグラフィ技術およびイオン打ち込み法を用いて、第三シリコン１０６の一部に不純物を導入する工程の断面模式図である。ここで、第三シリコンに打ち込む不純物は、第一シリコンに導入された不純物と同じ型である。イオン打ち込み後、マスク１０７を除去し、レーザーアニールにより不純物の活性化を行う。なお、第一シリコン１０２、第二シリコン１０５、および、第三シリコン１０６の結晶化は、図７で説明した不純物の活性化と一括で行ってよい。
【００３１】
図７で説明した工程の後、リソグラフィ技術およびドライエッチング技術を用いて、第三シリコン１０６、第二シリコン１０５、および、絶縁膜１０４をパターニングすることにより、図８および図９に示す断面模式図の構造をえる。図８のＢ−Ｂ’面における断面図は図９である。
【００３２】
図９から、抵抗変化素子１０８を成膜し、リソグラフィ技術およびドライエッチング技術を用いて抵抗変化素子１０８をパターニングすることにより、図１０に示す断面模式図の構造をえる。ここで、抵抗変化素子１０８は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料であり、相変化材料の相状態によって抵抗値が異なることを利用して、情報の記憶・再生を行うことができる。
【００３３】
図１０から、ＣＶＤ技術を用いて層間膜１０９を成膜、ＣＭＰ技術を用いて層間膜１０９を平坦化する。ここで、層間膜１０９は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜１０９に孔を形成し、ＣＶＤ技術を用いて電極１１０を成膜した後、ＣＭＰ技術を用いて電極１１０を平坦化する。さらに、ＣＶＤ技術を用いて電極１１１を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極１１１をパターニングすることにより、図２および図３に示す本実施の形態の半導体記憶装置が製造できる。ここで、電極１１０および電極１１１は、例えばタングステンＷである。
【００３４】
このように、本実施例に係る半導体記憶装置の製造方法は、（ａ）半導体基板の上方に、半導体基板の表面に平行な第１の方向に延伸する第１ワード線を形成する工程（図４）と、（ｂ）複数のワード線のそれぞれの上方にゲート絶縁膜を形成する工程（図５）と、（ｃ）ゲート絶縁膜の上方に、第１の方向と交差し前記半導体基板の表面に平行な第２の方向に延伸するチャネルを形成する工程（図６）と、（ｄ）チャネルの上方に、第２の方向に延伸する抵抗変化素子を形成する工程（図８）と、を有し、工程（ｃ）において、ワード線のそれぞれの上方に第１チャネルの一部を配置し、工程（ｄ）において、複数の第１ワード線のそれぞれの上方に第１抵抗変化素子の一部を配置することを特徴とする。係る特徴によって、上述した本願発明の構造からなる効果を奏するものである。
【実施例２】
【００３５】
次に、実施例２に係る半導体記憶装置の構造およびその製造方法について述べる。
【００３６】
図４から、絶縁膜１０３を第一シリコン１０２の間に隙間なく埋め込み、ＣＭＰ技術を用いて絶縁膜１０３を平坦化した後、ＣＶＤ技術を用いてゲート絶縁膜となる絶縁膜１０４を形成する。次いで、リソグラフィ技術およびドライエッチング技術を用いて絶縁膜１０４をパターニングし、ＣＶＤ技術を用いてチャネルとなる第二シリコン１１２を形成後、レーザーアニールにより第二シリコン１１２を結晶化することにより、図１１に示す断面模式図の構造をえる。ここで、第二シリコン１１２は、例えば、第一シリコン１０２と比較して不純物濃度が低いシリコンであり、アモルファスとして成膜する。
【００３７】
本実施例に係る半導体記憶装置の特徴は、絶縁膜１０４を加工した後に第三シリコンを形成せずに、単層のシリコン層である第二シリコン１１２でチャネルを形成することである。本構造およびその製造方法は、図６の第二シリコンと第三シリコンとでチャネルを形成する場合と比較して、直接、絶縁膜１０４を加工するためトランジスタの信頼性が低下するおそれがあるが、単層のシリコンでチャネルを形成するためチャネルのシリコン中に界面が形成されずトランジスタのオン電流を向上できる効果がある。
【実施例３】
【００３８】
次に、実施例３に係る製造方法について述べる。本実施例においては、図７で説明した工程の後、ＣＶＤ技術を用いて犠牲層１１３を成膜し、リソグラフィ技術およびドライエッチング技術を用いて犠牲層１１３および第三シリコン１０６および第二シリコン１０５および絶縁膜１０４をパターニングすることにより、図１２に示す断面模式図の構造をえる。図１２の断面方向は図７のＢ−Ｂ’面にあたる。ここで、犠牲層１１３は、例えば、シリコン窒化物である。
【００３９】
図１２から、ＣＶＤ技術を用いて層間膜１１４を成膜し、ＣＭＰ技術で層間膜１１４を平坦化した後、エッチング技術を用いて犠牲層１１３を除去することにより、図１３に示す断面模式図の構造をえる。ここで、層間膜１１４は絶縁性の材料である。
【００４０】
図１３から、抵抗変化素子１１５を成膜し、ＣＭＰ技術で抵抗変化素子１１５を平坦化することにより、図１４に示す断面模式図の構造をえる。抵抗変化素子１１５は例えば、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料である。
【００４１】
本実施例に係る製造方法の特徴は、抵抗変化素子１１５の形成に犠牲層１１３を用いることにある。すなわち、（ｅ）工程（ｃ）の後かつ工程（ｄ）の前にチャネルの上方に犠牲層を形成する工程と、（ｆ）工程（ｅ）の後かつ工程（ｄ）の前にゲート絶縁膜、第１チャネル、および犠牲層の側面に層間膜を形成する工程と、をさらに有し、工程（ｄ）において、犠牲層を除去し、犠牲層の除去された空間に前記第１抵抗変化素子を形成することを特徴とする。本製造方法は、図１０のリソグラフィ技術およびドライエッチング技術で抵抗変化素子を形成する方法と比較して、製造工数は増えるが、抵抗変化素子１１５にドライエッチングダメージを発生させない効果と、抵抗変化素子１１５と第三シリコン１０６の合わせズレを抑制できる効果があり、記憶装置の書換え特性のバラつきを低減できる。
【実施例４】
【００４２】
次に、実施例４に係る半導体記憶装置の構造およびその製造方法について述べる。図１０から、ＣＶＤ技術を用いて層間膜１０９を成膜、ＣＭＰ技術を用いて層間膜１０９を平坦化する。ここで、層間膜１０９は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜１０９に孔を形成し、ＣＶＤ技術を用いて電極１１０を成膜した後、ＣＭＰ技術を用いて電極１１０を平坦化する。このようにしてえられる構造を、さらに上層に複数形成した後、ＣＶＤ技術を用いて電極１１１を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極１１１をパターニングすることで図１５に示す断面模式図の構造を製造することができる。
【００４３】
その結果、本実施例に係る半導体記憶装置は、第１抵抗変化素子の上方に形成され第１の方向に延伸する複数の第２ワード線と、複数の第２ワード線のそれぞれの上方に形成される第２ゲート絶縁膜と、第２ゲート絶縁膜の上方に形成され第２の方向に延伸する第２チャネルと、第２チャネルの上方に形成され第２の方向に延伸する第２抵抗変化素子と、記第１チャネルの一端および第２チャネルの一端と接続される第１ソース線と、第１チャネルの他端および第２チャネルの他端と接続される第２ソース線と、をさらに有し、複数の第２ワード線のそれぞれの上方に第２チャネルの一部および第２抵抗変化素子の一部が配置されることを特徴とする。
【００４４】
本構造およびその製造方法は、実施例１と比較して、製造工数は増加するが、記憶密度を増加することができる効果がある。なお、図１５において積層数を４とした場合の半導体記憶装置を示したが、積層数は４に限定されず、２以上であれば、記憶密度が増加する効果がある。
【実施例５】
【００４５】
次に、実施例５に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例においては、図４で説明した構造の形成前に、電極１００と電極１００ａを形成して、図４から図１０で説明した製造方法を行うことにより、図１６に示す断面模式図の構造をえる。電極１００ａはＹ方向に延伸し、２ＦピッチでＸ方向に周期的に配置される。電極１００は、電極１００ａとビット線の交点に存在し、第一シリコン１０２の下に配置される。すなわち、本実施例に係る半導体記憶装置は、複数のワード線のそれぞれの下方に形成され、複数のワード線のうち対応するものと電気的に接続され、第１の方向に延伸する複数の第１電極をさらに有することを特徴とする。
【００４６】
本構造およびその製造方法は、実施例１と比較して、製造工数は増加するが、共通ソース線およびワード線の配線抵抗を低減できる効果がある。
【実施例６】
【００４７】
次に、実施例６に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１６に示した半導体記憶装置の第一シリコン１０２を第一シリコン１０２と金属膜１１６との積層膜とすることにより、図１７に示す断面模式図の構造を製造することができる。ここで、金属膜１１６は、例えばＴｉＮがよい。
【００４８】
本構造およびその製造方法は、実施例１と比較して、電極１００と金属膜１１６とが接触するため接触抵抗を低減でき、また、第一シリコン１０２と電極１００との相互拡散を防止でき、さらに、選択素子のゲートのシート抵抗を低減できる効果がある。
【実施例７】
【００４９】
次に、実施例７に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１０の抵抗変化素子１０８を、抵抗変化素子１０８と拡散防止膜１０８ａとの積層膜とすることにより、図１８に示す断面模式図の構造を製造できる。ここで、拡散防止膜１０８ａは、熱伝導率がシリコンより低い材料がよく、金属酸化物もしくは金属窒化物もしくは金属酸窒化物がよい。拡散防止膜１０８ａは、情報の読出しの際に抵抗として検出されるため、基板に対して垂直方向の抵抗は十分低い必要があり、かつ基板に対して水平方向の抵抗はリークパスとならないよう十分高い必要がある。従って、拡散防止膜１０８ａの膜厚は十分薄い必要があり、例えば１０ｎｍ以下が望ましい。
【００５０】
本構造およびその製造方法は、実施例１と比較して、抵抗変化素子１０８と第三シリコン１０６との相互拡散を妨げるため、記憶素子の書換え回数を向上することができる効果がある。また、抵抗変化素子１０８がジュール熱により情報の記憶を行う半導体記憶装置の場合、拡散防止膜１０８ａで熱拡散を防止できるため、書換え電流を低減できる効果がある。
【実施例８】
【００５１】
次に、実施例８に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１０の抵抗変化素子１０８を、抵抗変化素子１０８１と抵抗変化素子１０８２と抵抗変化素子１０８３との積層膜とすることにより、図１９に示す断面模式図の構造を製造できる。本方式のメモリセルは選択トランジスタＴｒと抵抗変化素子１０８１と抵抗変化素子１０８２と抵抗変化素子１０８３とが並列に接続された構造であり、等価回路図は図２０である。本方式の特徴は、各抵抗変化素子の抵抗状態を組み合わせることで多値記憶を可能にすることにある。メモリセルの選択方法は図１で説明した半導体記憶装置と同様である。情報の記憶はメモリセルを選択した後、適切なジュール加熱を行うことにより、複数の抵抗変化素子１０８１・１０８２・１０８３の抵抗値をそれぞれ制御する。情報の読出しは、複数の抵抗変化素子の合成抵抗値を電流値で分別する。図２１は、記憶情報０〜５と各抵抗変化素子１０８１・１０８２・１０８３の抵抗および合成抵抗の相対関係を示している。同図における対応関係の特徴は、六つの記憶情報０〜５に応じて所望の合成抵抗を実現できるように、各抵抗変化素子１０８１・１０８２・１０８３の抵抗の組合せが規定されている点にある。例えば、情報０を記憶する際は、三つの抵抗変化素子１０８１・１０８２・１０８３の抵抗状態を全て低抵抗（同図、‘Ｌ’）に制御する。同図では、合成抵抗Ｒ０は最も低く、この状態を‘０００’で表わす。また別の例では、情報１を記憶する際は、状態‘００１’を実現するために、三つの抵抗変化素子１０８１・１０８２・１０８３のうち、抵抗変化素子１０８３のみを高抵抗状態（同図では、‘Ｈ’と表記）に制御して、合成抵抗Ｒ０よりも高い合成抵抗Ｒ１を得る。更に別の例として、情報５を記憶する際は、状態‘１０１’を実現するために、三つの抵抗変化素子１０８１・１０８２・１０８３の抵抗状態を全て高抵抗に制御して、最も高い合成抵抗Ｒ５を得る。本方式は、図４から図１０で説明した製造方法と比較して、多値化可能なため記憶密度を増加できる効果がある。本方式において、抵抗変化素子が３つの抵抗変化素子で構成された場合を例に説明したが、ｎ組（ｎ≧２）の相変化材料で構成すれば、多値化が可能であるため、抵抗変化素子を構成する相変化材料の組数は３つに限定されない。なお、チャネルと各抵抗変化素子の間に、拡散防止膜を配置してよい。
【実施例９】
【００５２】
次に、実施例９に係る半導体記憶装置の構造およびその製造方法について述べる。本実施例では、図１０で形成する抵抗変化素子１０８を、パターニングするマスクをスリミングし、Ｙ方向に対して最小加工寸法より小さな寸法で抵抗変化素子１１７を形成することにより、図２２に示す断面模式図の構造をえる。次いで、ＣＶＤ技術を用いて層間膜１０９を成膜、ＣＭＰ技術を用いて層間膜１０９を平坦化する。ここで、層間膜１０９は、絶縁性の材料である。次いで、リソグラフィ技術およびドライエッチング技術を用いて層間膜１０９に孔を形成し、ＣＶＤ技術を用いて電極１１０を成膜した後、ＣＭＰ技術を用いて電極１１０を平坦化する。さらに、ＣＶＤ技術を用いて電極１１１を成膜し、リソグラフィ技術およびドライエッチング技術を用いて電極１１１をパターニングすることで半導体記憶装置を製造できる。
【００５３】
本構造およびその製造方法は、実施例１と比較して、抵抗変化素子１１７の断面積が小さいため、低電力での動作を可能にする効果がある。
【００５４】
以上、本発明の半導体記憶装置を用いることで、メモリセル間のコンタクト形成が不要となるため、セル面積を縮小でき、かつ、メモリセルを層間膜上に形成するため、チップ面積を小さくすることが可能となる。また、最小加工寸法は、メモリセルを構成する材料の膜厚によって制限されないため、リソグラフィ技術の進歩に伴った微細化が可能となる。なお、本実施の形態において、抵抗変化素子は相変化材料に限らず、例えば、ニッケルオキサイドやチタンオキサイドでもよい。
【００５５】
本発明の明細書で説明された技術は、矛盾しない範囲において、適宜組み合わせることが可能である。例えば、図１５を用いて説明した積層化技術と図１９を用いて説明した多値記録の技術とを組み合わせることが可能である。本発明の思想の範囲内において、実施例は適宜変更され得ることは明らかである。
【符号の説明】
【００５６】
ＭＣ１１ｎ（ｎ＝１、２・・・８） メモリセル
Ｔｒ１１ｎ（ｎ＝１、２・・・８） 選択トランジスタ
Ｖｒ１１ｎ（ｎ＝１、２・・・８） 抵抗変化素子
ＣＨ１１、ＣＨ１２、ＣＨ２１、ＣＨ２２ ストリング
Ｖｒｓ１１、Ｖｒｓ２１ ストリング選択トランジスタ
ＣＳＬ 共通ソース線
ＷＬｓ１、ＷＬｓ２、ＷＬ１ｎ（ｎ＝１、２・・・８）、ＷＬ２ｎ（ｎ＝１、２・・・８） ワード線１００、１００ａ、１１０、１１１ 電極
１０１ 半導体基板
１０２ 第一シリコン
１０３、１０３ａ、１０３ｂ、１０４ 絶縁膜
１０５、１１２ 第二シリコン
１０６ 第三シリコン
１０７ マスク
１０８、１１５、１１７１０８１、１０８２、１０８３ 抵抗変化素子
１０８ａ 拡散防止膜
１０９、１１４、 層間膜
１１０、１１０ｂ 電極
１１３ 犠牲層
１１６ 金属膜
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成され、前記半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線と、
前記複数の第１ワード線のそれぞれの上方に形成される第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上方に形成され、前記第１の方向と交差し前記半導体基板の表面に平行な第２の方向に延伸する第１チャネルと、
前記第１チャネルの上方に形成され、前記第２の方向に延伸する第１抵抗変化素子と、
を有し、
前記複数の第１ワード線のそれぞれの上方に、前記第１チャネルの一部および前記第１抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記複数の第１ワード線および前記第１チャネルが、ポリシリコン層からなることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記第１チャネルは、複数のポリシリコン層の積層構造からなることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記半導体基板の上方に形成され、前記第１の方向に延伸する第３ワード線をさらに有し、
前記第１ゲート絶縁膜および前記第１チャネルは、前記第３ワード線の上方に形成され、
前記第１抵抗変化素子は、前記第３ワード線の上方には形成されないことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記第１抵抗変化素子の上方に形成され、前記第１の方向に延伸する複数の第２ワード線と、
前記複数の第２ワード線のそれぞれの上方に形成される第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上方に形成され、前記第２の方向に延伸する第２チャネルと、
前記第２チャネルの上方に形成され、前記第２の方向に延伸する第２抵抗変化素子と、
前記第１チャネルの一端および前記第２チャネルの一端と接続される第１ソース線と、
前記第１チャネルの他端および前記第２チャネルの他端と接続される第２ソース線と、をさらに有し、
前記複数の第２ワード線のそれぞれの上方に、前記第２チャネルの一部および前記第２抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記複数の第１ワード線のそれぞれの下方に形成され、前記複数の第１ワード線のうち対応するものと電気的に接続され、前記第１の方向に延伸する複数の第１電極をさらに有することを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記複数の第１ワード線のそれぞれは、ポリシリコン層と金属層の積層構造からなることを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記第１チャネルと前記第１抵抗変化素子との間に形成される拡散防止膜をさらに有することを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
前記第１抵抗変化素子は、複数の抵抗変化材料層の積層構造であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１において、
前記第１抵抗変化素子の前記第１の方向における幅が、前記第１チャネルの前記第１の方向における幅より小さいことを特徴とする半導体記憶装置。
【請求項１１】
（ａ）半導体基板の上方に、前記半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線を形成する工程と、
（ｂ）前記複数の第１ワード線のそれぞれの上方に、第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜の上方に、前記第１の方向と交差し前記半導体基板の表面に平行な第２の方向に延伸する第１チャネルを形成する工程と、
（ｄ）前記第１チャネルの上方に、前記第２の方向に延伸する第１抵抗変化素子を形成する工程と、を有し、
前記工程（ｃ）において、前記複数の第１ワード線のそれぞれの上方に前記第１チャネルの一部を配置し、
前記工程（ｄ）において、前記複数の第１ワード線のそれぞれの上方に前記第１抵抗変化素子の一部を配置することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１１において、
（ｅ）前記工程（ｃ）の後かつ前記工程（ｄ）の前に、前記第１チャネルの上方に犠牲層を形成する工程と、
（ｆ）前記工程（ｅ）の後かつ前記工程（ｄ）の前に、前記第１ゲート絶縁膜、前記第１チャネル、および前記犠牲層の側面に層間膜を形成する工程と、をさらに有し、
前記工程（ｄ）において、前記犠牲層を除去し、前記犠牲層の除去された空間に前記第１抵抗変化素子を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１】
半導体基板の上方に形成され、前記半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線と、
前記複数の第１ワード線のそれぞれの上方に形成される第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上方に形成され、前記第１の方向と交差し前記半導体基板の表面に平行な第２の方向に延伸する第１チャネルと、
前記第１チャネルの上方に形成され、前記第２の方向に延伸する第１抵抗変化素子と、
を有し、
前記複数の第１ワード線のそれぞれの上方に、前記第１チャネルの一部および前記第１抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記複数の第１ワード線および前記第１チャネルが、ポリシリコン層からなることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記第１チャネルは、複数のポリシリコン層の積層構造からなることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記半導体基板の上方に形成され、前記第１の方向に延伸する第３ワード線をさらに有し、
前記第１ゲート絶縁膜および前記第１チャネルは、前記第３ワード線の上方に形成され、
前記第１抵抗変化素子は、前記第３ワード線の上方には形成されないことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記第１抵抗変化素子の上方に形成され、前記第１の方向に延伸する複数の第２ワード線と、
前記複数の第２ワード線のそれぞれの上方に形成される第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上方に形成され、前記第２の方向に延伸する第２チャネルと、
前記第２チャネルの上方に形成され、前記第２の方向に延伸する第２抵抗変化素子と、
前記第１チャネルの一端および前記第２チャネルの一端と接続される第１ソース線と、
前記第１チャネルの他端および前記第２チャネルの他端と接続される第２ソース線と、をさらに有し、
前記複数の第２ワード線のそれぞれの上方に、前記第２チャネルの一部および前記第２抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記複数の第１ワード線のそれぞれの下方に形成され、前記複数の第１ワード線のうち対応するものと電気的に接続され、前記第１の方向に延伸する複数の第１電極をさらに有することを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記複数の第１ワード線のそれぞれは、ポリシリコン層と金属層の積層構造からなることを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記第１チャネルと前記第１抵抗変化素子との間に形成される拡散防止膜をさらに有することを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
前記第１抵抗変化素子は、複数の抵抗変化材料層の積層構造であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１において、
前記第１抵抗変化素子の前記第１の方向における幅が、前記第１チャネルの前記第１の方向における幅より小さいことを特徴とする半導体記憶装置。
【請求項１１】
（ａ）半導体基板の上方に、前記半導体基板の表面に平行な第１の方向に延伸する複数の第１ワード線を形成する工程と、
（ｂ）前記複数の第１ワード線のそれぞれの上方に、第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜の上方に、前記第１の方向と交差し前記半導体基板の表面に平行な第２の方向に延伸する第１チャネルを形成する工程と、
（ｄ）前記第１チャネルの上方に、前記第２の方向に延伸する第１抵抗変化素子を形成する工程と、を有し、
前記工程（ｃ）において、前記複数の第１ワード線のそれぞれの上方に前記第１チャネルの一部を配置し、
前記工程（ｄ）において、前記複数の第１ワード線のそれぞれの上方に前記第１抵抗変化素子の一部を配置することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１１において、
（ｅ）前記工程（ｃ）の後かつ前記工程（ｄ）の前に、前記第１チャネルの上方に犠牲層を形成する工程と、
（ｆ）前記工程（ｅ）の後かつ前記工程（ｄ）の前に、前記第１ゲート絶縁膜、前記第１チャネル、および前記犠牲層の側面に層間膜を形成する工程と、をさらに有し、
前記工程（ｄ）において、前記犠牲層を除去し、前記犠牲層の除去された空間に前記第１抵抗変化素子を形成することを特徴とする半導体記憶装置の製造方法。
【図１】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１７４８１８（Ｐ２０１２−１７４８１８Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３４１０２（Ｐ２０１１−３４１０２）
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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