半導体集積回路およびその動作方法
【課題】車載用ミリ波レーダ装置に搭載されＡ／Ｄ変換器とＭＰＵを内蔵する半導体集積回路で、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善する。
【解決手段】半導体集積回路で、レーダ装置の複数の受信信号は、単一のデジタル補正型Ａ／Ｄ変換器によってＡ／Ｄ変換される。単一のＡ／Ｄ変換器のデジタル補正型Ａ／Ｄ変換器は、受信インターフェース１のマルチプレクサから出力される複数の受信信号を順次にＡ／Ｄ変換するフォアグラウンドデジタル補正型Ａ／Ｄ変換器２、３、４、５である。単一のＡ／Ｄ変換器は、従属接続された複数の変換器ＭＤＡＣ１…Nを有するパイプライン型Ａ／Ｄ変換器２を含む。半導体集積回路は、デジタル補正のための補正用信号生成部３とデジタル補正用Ｄ／Ａ変換器４とデジタル補正部５を具備する。
【解決手段】半導体集積回路で、レーダ装置の複数の受信信号は、単一のデジタル補正型Ａ／Ｄ変換器によってＡ／Ｄ変換される。単一のＡ／Ｄ変換器のデジタル補正型Ａ／Ｄ変換器は、受信インターフェース１のマルチプレクサから出力される複数の受信信号を順次にＡ／Ｄ変換するフォアグラウンドデジタル補正型Ａ／Ｄ変換器２、３、４、５である。単一のＡ／Ｄ変換器は、従属接続された複数の変換器ＭＤＡＣ１…Nを有するパイプライン型Ａ／Ｄ変換器２を含む。半導体集積回路は、デジタル補正のための補正用信号生成部３とデジタル補正用Ｄ／Ａ変換器４とデジタル補正部５を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、車載用ミリ波レーダ装置に搭載可能であって、マイクロプロセッサユニット(ＭＰＵ)とＡ／Ｄ変換器とを内蔵する半導体集積回路およびその動作方法に関し、特に内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
近年、車載用ミリ波レーダは，各自動車機器メーカから車間制御付クルーズ(ＡＣＣ：Adaptive Cruise Control)システムのキーパーツとして注目されている。車載用ミリ波レーダの周波数は、７６ＧＨｚが使用される。
【０００３】
下記特許文献１には、電磁波としてのミリ波の送信信号を送信アンテナから放射する送信部と、目標の対象物からの反射電波としての受信信号を受信する複数の受信用アレーアンテナを含む受信部と、この受信部の受信信号から対象物の距離、相対速度、方位情報を算出する物標検出部とを具備した車載用レーダ装置が記載されている。受信部では、複数の受信用アレーアンテナの複数の受信信号は複数のＲＦアンプによってそれぞれ増幅された後に、複数の受信ミキサで複数のビート信号にダウンコンバートされる。受信部では、更に複数のビート信号は、複数のローパスフィルタを介して複数のＡ／Ｄ変換器の複数のアナログ入力端子に供給され、複数のＡ／Ｄ変換器の複数のデジタル出力はバッファ部に蓄積され、物標検出部に出力される。
【０００４】
下記特許文献２には、参照発振器と波形制御器とガン送信器等とを含んだ送信機と、複数の受信アンテナと複数の受信ミキサと複数のローパスフィルタとマルチプレクサとを含んだＲＦセンサとを具備するミリ波レーダシステムが記載されている。ＲＦセンサのマルチプレクサの多入力端子は複数のローパスフィルタを介して複数の受信ミキサの複数の出力端子に接続され、マルチプレクサの複数の選択制御端子はビーム選択器によって制御され、複数の受信アンテナによって受信されたレーダ信号から生成されるビデオ信号がマルチプレクサの単一出力端子から順次に出力される。マルチプレクサの出力信号は、増幅器とビデオブランキング回路と単一のＡ／Ｄ変換器とレンジ／ドップラープロセッサとを含んだレーダシグナルプロセッサに供給される。レンジ／ドップラープロセッサの出力信号は、出力信号が表示装置に供給される検出／トラッキングプロセッサに供給される。
【０００５】
一方、車載用ミリ波レーダとは、直接関係しないが、下記特許文献３と下記特許文献４には、高分解能を可能とするデジタル補正型Ａ／Ｄ変換器が記載されている。
【０００６】
下記特許文献３に記載されたＡ／Ｄ変換器は、バックグラウンドデジタル補正型Ａ／Ｄ変換器と呼ばれ、高速Ａ／Ｄ変換動作を低精度で実行するメインＡ／Ｄ変換ユニットと、低速で高分解能のＡ／Ｄ変換を実行する参照用Ａ／Ｄ変換ユニットと、メインＡ／Ｄ変換ユニットのデジタル信号と参照用Ａ／Ｄ変換ユニットのデジタル信号とから最終デジタル出力信号を生成するデジタル補正部とを具備する。
【０００７】
下記特許文献４に記載されたＡ／Ｄ変換器は、フォアグラウンドデジタル補正型Ａ／Ｄ変換器と呼ばれ、メインＡ／Ｄ変換ユニットと、参照用Ｄ／Ａ変換器と、スイッチと、フォアグラウンドキャリブレーション部と、デジタル出力生成部とを具備する。キャリブレーション動作期間に、参照用Ｄ／Ａ変換器によりキャリブレーションデジタル信号はキャリブレーションアナログ信号に変換され、スイッチを介してキャリブレーションアナログ信号がメインＡ／Ｄ変換ユニットの入力に供給される。メインＡ／Ｄ変換ユニットのデジタル信号はフォアグラウンドキャリブレーション部とデジタル出力生成部に供給され、キャリブレーションデジタル信号とデジタル出力生成部の最終デジタル出力信号とはフォアグラウンドキャリブレーション部に供給され、フォアグラウンドキャリブレーション部の出力はデジタル出力生成部に供給される。その結果、フォアグラウンドキャリブレーション部に供給されるキャリブレーションデジタル信号とデジタル出力生成部の最終デジタル出力信号とが一致するように、フォアグラウンドキャリブレーション部の出力によってデジタル出力生成部が制御される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２４１７０２号 公報
【特許文献２】米国特許 第５，４８６，８３２号 明細書
【特許文献３】特開２００９−１３０４４４号 公報
【特許文献４】特開２００９−１５９４１５号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立ち、自動車に搭載される車載用ミリ波レーダ装置に搭載されるシステムＬＳＩ半導体集積回路の研究・開発に従事した。特に、このシステムＬＳＩには、デジタル演算のためのマイクロプロセッサユニット(ＭＰＵ)を内蔵するだけでなく、車載用ミリ波レーダ装置に搭載される複数の受信アンテナに接続された複数の受信ミキサから生成される受信出力信号が供給されるＡ／Ｄ変換器を内蔵することが要求された。更に、このシステムＬＳＩを搭載する車載用ミリ波レーダ装置は、高精度で対象物の距離、相対速度、方位情報を算出することが要求されるので、Ａ／Ｄ変換器には高分解能が要求された。
【００１０】
本発明者等は本発明に先立って、車載用ミリ波レーダ装置に搭載されるシステムＬＳＩの内蔵Ａ／Ｄ変換器に関して、検討を行った。
【００１１】
本発明に先立って本発明者等によって検討されたシステムＬＳＩの内蔵Ａ／Ｄ変換器は、上記特許文献１に記載のように複数の受信ミキサから生成される複数の受信出力信号を複数のＡ／Ｄ変換器によってＡ／Ｄ変換する方式である。この方式では、複数の受信出力信号が複数のＡ／Ｄ変換器によって並列にＡ／Ｄ変換されるので、複数のＡ／Ｄ変換器の各Ａ／Ｄ変換器は低速動作が許容される。従って、車載用ミリ波レーダ装置の高精度化のために、この並列動作の複数のＡ／Ｄ変換器として、上記特許文献３に記載された高分解能のバックグラウンドデジタル補正型Ａ／Ｄ変換器の採用が検討された。しかしながら、バックグラウンドデジタル補正型Ａ／Ｄ変換器で低速・高分解能のＡ／Ｄ変換を実行する参照用Ａ／Ｄ変換ユニットの半導体チップ占有面積が比較的大きいので、内蔵Ａ／Ｄ変換器の全体の半導体チップ占有面積が極めて大きくなると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。更に複数のＡ／Ｄ変換器が並列動作するので、内蔵Ａ／Ｄ変換器の消費電力が大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１２】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１３】
従って、本発明の目的とするところは、車載用ミリ波レーダ装置に搭載されマイクロプロセッサユニット(ＭＰＵ)とＡ／Ｄ変換器とを内蔵する半導体集積回路において、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、更に内蔵Ａ／Ｄ変換器の分解能を改善することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１６】
すなわち、本発明の代表的な実施の形態による半導体集積回路では、ミリ波レーダ装置に搭載される複数の受信ミキサから生成される複数の受信出力信号は、単一のＡ／Ｄ変換器によってＡ／Ｄ変換される。更に、この単一のＡ／Ｄ変換器は、デジタル補正型Ａ／Ｄ変換器によって構成される。
【００１７】
従って、本発明の代表的な実施の形態による方式によれば、内蔵Ａ／Ｄ変換器のチップ占有面積が削減され、更に内蔵Ａ／Ｄ変換器の分解能を改善することが可能となる。
【００１８】
更に、本発明の好適な実施の形態によれば、ミリ波レーダ装置の複数の受信ミキサから生成される複数の受信出力信号を順次にＡ／Ｄ変換するのに必要な高速性能を有する単一のＡ／Ｄ変換器として、バックグラウンドデジタル補正型Ａ／Ｄ変換器と比較してデジタル補正処理が短時間のフォアグラウンドデジタル補正型Ａ／Ｄ変換器が使用される。またフォアグラウンドデジタル補正型Ａ／Ｄ変換器の参照用Ｄ／Ａ変換器は、バックグラウンドデジタル補正型Ａ／Ｄ変換器の低速で高分解能の参照用Ａ／Ｄ変換器と比較して、チップ占有面積が小さくなる。その結果、本発明の好適な実施の形態によれば、単一の内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善することが可能となる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、本発明によれば、車載用ミリ波レーダ装置に搭載されマイクロプロセッサユニット(ＭＰＵ)とＡ／Ｄ変換器とを内蔵する半導体集積回路において、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、マイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵するシステムＬＳＩとしての半導体集積回路１００が搭載される本発明の実施の形態１による車載用ミリ波レーダ装置の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図３】図３は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な構成を示す図である。
【図４】図４は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な他の構成を示す図である。
【図５】図５は、図３に示した受信インターフェース１に含まれたマルチプレクサの複数のスイッチＳＷ１、ＳＷ２…ＳＷＭに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と多相制御信号Φ１＿１、Φ１＿２…の波形を示す図である。
【図６】図６は、図３に示した受信インターフェース１に含まれたマルチプレクサの最終スイッチＳＷCALに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と制御信号Φ１＿ＣＡＬの波形を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態３によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の構成を示す図である。
【図９】図９は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の他の構成を示す図である。
【図１０】図１０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図１１】図１１は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の同時サンプリングの動作を説明する図である。
【図１２】図１２は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１のフォアグランドキャリブレーション動作を説明する図である。
【図１３】図１３は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１と単一のＡ／Ｄ変換器２を構成する従属接続された複数の乗算型Ｄ／Ａ変換器の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の具体的な構成を示す図である。
【図１４】図１４は、図１０と図１３とに示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作に使用される使用されるデジタル補正部５の構成を示す図である。
【図１５】図１５は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが複数の受信アンテナの受信信号を同時にサンプリング可能であることと、単一のＡ／Ｄ変換器２が複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭのアナログ電圧を順次にＡ／Ｄ変換する様子を示す図である。
【図１６】図１６は、図１０に示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作期間に受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭにデジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALが順次に供給される様子を示す図である。
【図１７】図１７は、図２に示した本発明の実施の形態２または図７に示した本発明の実施の形態３または図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００に使用されるデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器の構成を示す図である。
【図１８】図１８は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態６によるシステムインパッケージの構成を示す図である。
【図１９】図１９は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態７によるシステムインパッケージの構成を示す図である。
【図２０】図２０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態８によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２１】図２１は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態９によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２２】図２２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１０によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２３】図２３は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１１によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２４】図２４は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２５】図２５は、図２４に示した半導体集積回路１００において、受信インターフェース１の内部のデジタル補正用Ｄ／Ａ変換器４を使用してフォアグラウンドキャリブレーション動作を実行するためのキャリブレーションタイミング信号φCALと２相クロック信号φ１、φ２の波形を示す図である。
【図２６】図２６は、図２４に示した半導体集積回路１００において、受信インターフェース１内部のマトリックス・スイッチＭａｔｒｉｘ＿ＳＷを使用して、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭのいずれかの受信アナログ信号を単一のＡ／Ｄ変換器２によってＡ／Ｄ変換する通常動作状態を実行するための２相クロック信号φ１、φ２の波形を示す図である。
【図２７】図２７は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【図２８】図２８は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【図２９】図２９は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【図３０】図３０は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【図３１】図３１は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【発明を実施するための形態】
【００２２】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２３】
〔１〕本発明の代表的な実施の形態は、ミリ波レーダ装置に搭載可能な半導体集積回路である。
【００２４】
前記半導体集積回路は、前記ミリ波レーダ装置の複数の受信ミキサ(１０５、１０８…１１１)から生成される複数の受信信号をＡ／Ｄ変換するための単一のＡ／Ｄ変換器(２)と、前記Ａ／Ｄ変換器の出力デジタル信号に応答するマイクロプロセッサユニット(７)とを具備する。
【００２５】
前記単一のＡ／Ｄ変換器は、デジタル補正型Ａ／Ｄ変換器によって構成されたことを特徴とするものである(図２参照)。
【００２６】
前記実施の形態によれば、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善することができる。
【００２７】
好適な実施の形態による半導体集積回路は、前記複数の受信信号が供給可能な複数の入力端子(ＩＮ１、ＩＮ２…ＩＮＭ)を多入力端子とするマルチプレクサを含んだ受信インターフェース(１)を更に具備する。
【００２８】
前記単一のＡ／Ｄ変換器としての前記デジタル補正型Ａ／Ｄ変換器は、前記受信インターフェース(１)の前記マルチプレクサの出力端子から出力される前記複数の受信信号を順次にＡ／Ｄ変換するフォアグラウンドデジタル補正型Ａ／Ｄ変換器(２、３、４、５)であることを特徴とする(図２参照)。
【００２９】
他の好適な実施の形態では、前記単一のＡ／Ｄ変換器は従属接続された複数の変換器(ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣN)を有するパイプライン型Ａ／Ｄ変換器(２)を含むことを特徴とする(図２参照)。
【００３０】
更に他の好適な実施の形態による半導体集積回路は、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器を構成するための補正用信号生成部(３)とデジタル補正用Ｄ／Ａ変換器(４)とデジタル補正部(５)とを更に具備する。
【００３１】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の校正動作の間に、前記補正用信号生成部(３)から生成される校正用デジタル信号が前記デジタル補正用Ｄ／Ａ変換器(４)の入力端子に供給され、前記デジタル補正用Ｄ／Ａ変換器の出力端子から生成される校正用アナログ信号(ＩＮCAL)が前記マルチプレクサの前記出力端子を介して前記単一のＡ／Ｄ変換器(２)の入力端子に供給される。
【００３２】
前記校正動作の間に、前記単一のＡ／Ｄ変換器(２)の出力端子から生成されるデジタル校正出力信号と前記補正用信号生成部(３)から生成される前記校正用デジタル信号とが前記デジタル補正部(５)とに供給されことによって、前記デジタル補正部(５)の出力端子からフォアグラウンドデジタル補正出力信号が生成されることを特徴とするものである(図２参照)。
【００３３】
より好適な実施の形態では、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の通常動作の間に、前記マルチプレクサの前記出力端子から出力される前記複数の受信信号が順次に前記単一のＡ／Ｄ変換器(２)の前記入力端子に供給される。
【００３４】
前記通常動作の間に、前記単一のＡ／Ｄ変換器(２)の前記出力端子から順次に生成されるデジタル通常出力信号が前記デジタル補正部(５)に供給されことによって、前記デジタル補正部(５)の前記出力端子から通常デジタル補正出力信号が生成されることを特徴とするものである(図２参照)。
【００３５】
他のより好適な実施の形態では、前記受信インターフェース(１)は前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器(２)の前記入力端子との間に接続された１個の容量(Ｃ)を更に含んだことを特徴とする(図２参照)。
【００３６】
更に他のより好適な実施の形態では、前記受信インターフェース(１)の前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器(２)の前記入力端子との間は、直流的に接続される(図７参照)。
【００３７】
前記パイプライン型Ａ／Ｄ変換器(２)の従属接続された前記複数の変換器の初段の変換器(ＭＤＡＣ１)は、内部のサブＡ／Ｄ変換器(ＳＡＤＣ)の入力端子とサブＤ／Ａ変換器(ＳＤＡＣ)の出力端子と増幅器(Ｘ２)の入力端子とに接続された内部容量(２Ｃ)を含む。
【００３８】
前記マルチプレクサの前記出力端子のアナログ入力電圧は、前記初段の変換器(ＭＤＡＣ１)の前記内部容量(２Ｃ)にサンプリング可能とされたことを特徴とするものである(図７、図８参照)。
【００３９】
別のより好適な実施の形態では、前記受信インターフェース(１)は、前記マルチプレクサの前記多入力端子(ＩＮ１、ＩＮ２…ＩＮＭ)と前記マルチプレクサの前記出力端子との間にそれぞれ接続された複数の容量素子(Ｃ１、Ｃ２…ＣＭ)を更に含む。
【００４０】
前記受信インターフェース(１)は、前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)と前記デジタル補正用Ｄ／Ａ変換器の前出力端子との間にそれぞれ接続された複数の校正スイッチ(ＳＷCAL１、ＳＷCAL２…ＳＷCALＭ)を更に含む(図１０、図１３参照)。
【００４１】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記複数の受信ミキサから生成される前記複数の受信信号が、前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)に略同時にサンプリングされる。
【００４２】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、複数の校正スイッチ(ＳＷCAL１、ＳＷCAL２…ＳＷCALＭ)が順次にオン状態に制御され、前記デジタル補正用Ｄ／Ａ変換器の前記出力端子から生成される前記校正用アナログ信号(ＩＮCAL)が前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)に順次に供給される。
【００４３】
前記校正動作の間に、前記複数の容量素子に順次に供給される前記校正用アナログ信号に応答して前記単一のＡ／Ｄ変換器(２)の前記出力端子から順次に生成される複数のデジタル校正出力信号に関して、前記デジタル補正部(５)は順次にデジタル校正動作を実行することを特徴とするものである。
【００４４】
具体的な実施の形態では、前記デジタル補正用Ｄ／Ａ変換器(４)は、ΣΔ型Ｄ／Ａ変換ユニット(４１)とスイッチトキャパシタローパスフィルタ(４２)との従属接続によって構成されたことを特徴とするものである(図１７参照)。
【００４５】
他の具体的な実施の形態では、前記単一のＡ／Ｄ変換器(２)と前記マイクロプロセッサユニット(７)とを具備する第１の半導体チップ(１００)と、前記デジタル補正用Ｄ／Ａ変換器(４Ａ)を構成する第２の半導体チップとは、システムインパッケージの形態に構成された前記半導体集積回路の封止パッケージ(ＰＫＧ)に内蔵されたことを特徴とするものである(図１８、図１９参照)。
【００４６】
更に他の具体的な実施の形態では、前記デジタル補正用Ｄ／Ａ変換器の前出力端子と前記複数の校正スイッチ(ＳＷCAL１、ＳＷCAL２…ＳＷCALＭ)とは、前記半導体集積回路の外部端子(Ｔ)と電気的に接続されたことを特徴とするものである(図２０参照)。
【００４７】
別の具体的な実施の形態による半導体集積回路は、動作クロック信号(ｆCLK)の分周動作を実行可能な分周器(１２)を更に具備する。
【００４８】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記分周器(１２)の分周数(Ｌ)は小さな値に設定され、前記小さな値の前記分周数に設定された前記分周器(１２)の通常動作出力クロック信号が前記単一のＡ／Ｄ変換器(２)と前記デジタル補正用Ｄ／Ａ変換器(４)とに供給される。
【００４９】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器(１２)の前記分周数(Ｌ)は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器(１２)の校正動作出力クロック信号が前記単一のＡ／Ｄ変換器(２)と前記デジタル補正用Ｄ／Ａ変換器(４)とに供給されることを特徴とするものである(図２１参照)。
【００５０】
更に別の具体的な実施の形態による半導体集積回路は、動作クロック信号(ｆCLK)の分周動作を実行可能な分周器(１２)を更に具備する。
【００５１】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器(１２)の前記分周数(Ｌ)は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器(１２)の校正動作出力クロック信号と前記動作クロック信号(ｆCLK)とが前記デジタル補正用Ｄ／Ａ変換器(４)と前記単一のＡ／Ｄ変換器(２)とにそれぞれ供給されることを特徴とするものである(図２２参照)。
【００５２】
より具体的な実施の形態では、前記デジタル補正部(５)は、前記デジタル補正用Ｄ／Ａ変換器(４)の非線型特性を補償する非線形補償部(５３)を含むことを特徴とするものである(図２３参照)。
【００５３】
最も具体的な実施の形態では、前記受信インターフェース(１)では、前記複数の入力端子(ＩＮ１、ＩＮ２…ＩＮＭ)にはマトリックス・スイッチ(Ｍａｔｒｉｘ＿ＳＷ)の複数の入力端子が接続され、前記マトリックス・スイッチの複数の出力端子には容量値に所定のウェイト(１Ｃ、２Ｃ…２Ｍ−１Ｃ)が付加された複数の容量素子(Ｃ１、Ｃ２…ＣＭ)が接続されることによって、前記所定のウェイトが付加された前記複数の容量素子によって容量Ｄ／Ａ変換器が構成される。
【００５４】
前記複数の容量素子を含む前記容量Ｄ／Ａ変換器によって、前記デジタル補正用Ｄ／Ａ変換器(４)が構成されたことを特徴とするものである(図２４参照)。
【００５５】
〔２〕本発明の別の観点の代表的な実施の形態は、ミリ波レーダ装置に搭載可能な半導体集積回路の動作方法である。
【００５６】
前記半導体集積回路は、前記［１］に記載した本発明の種々の実施の形態のいずれか１つに記載された半導体集積回路である。
【００５７】
前記半導体集積回路の電源投入に際しては、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の第１回目(Ｔ２〜Ｔ３)の実行に先立って前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作(Ｉｎｔ＿Ｃａｌ)の第１回目(Ｔ０〜Ｔ１)が実行されることを特徴とするものである(図２７〜図３１参照)。
【００５８】
好適な実施の形態では、前記半導体集積回路の前記電源投入後の前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の前記第１回目(Ｔ２〜Ｔ３)の前記実行と前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の第２回目(Ｔ６〜Ｔ７)の実行との間に、前記校正動作(Ｓｔｅａｄｙ＿Ｃａｌ)が中間実行(Ｔ４〜Ｔ５)されることを特徴とするものである(図２７〜図３１参照)。
【００５９】
他の好適な実施の形態では、前記校正動作(Ｉｎｔ＿Ｃａｌ)の前記第１回目(Ｔ０〜Ｔ１)の実行の後に、前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の前記第１回目(Ｔ４〜Ｔ５)の前記実行に先立って前記校正動作(Ｓｔｅａｄｙ＿Ｃａｌ)の第２回目(Ｔ２〜Ｔ３)が実行されることを特徴とするものである(図２８〜図３１参照)。
【００６０】
より好適な実施の形態では、前記校正動作(Ｉｎｔ＿Ｃａｌ、Ｓｔｅａｄｙ＿Ｃａｌ)の間に、前記受信インターフェース(１)の前記マルチプレクサの前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)に関して順次に前記デジタル校正動作が実行されることを特徴とするものである(図２９、図３０参照)。
【００６１】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６２】
［実施の形態１］
《車載用ミリ波レーダ装置の構成》
図１は、マイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵するシステムＬＳＩとしての半導体集積回路１００が搭載される本発明の実施の形態１による車載用ミリ波レーダ装置の構成を示す図である。
【００６３】
図１に示すように、車載用ミリ波レーダ装置は、送信アンテナ１０３と、複数の受信アンテナ１０６、１０９、１１２と、電圧制御発振器１０１と、ＲＦ電力増幅器１０２と、複数のアナログフロントエンド部１０４、１０７、１１０と、複数のＲＦ受信部１０５、１０８、１１１と、システムＬＳＩ１００を具備している。
【００６４】
システムＬＳＩ１００の出力端子ＯＵＴからの制御出力信号によって、電圧制御発振器１０１から生成されるミリ波の送信信号の周波数が制御される。電圧制御発振器１０１から生成されるミリ波の送信信号は、ＲＦ電力増幅器１０２によって電力増幅された後に送信アンテナ１０３から自動車の前方と左右斜め前方に放射される。その結果、前方または左右斜め前方の目標物からの反射電波としての受信信号は、複数の受信アンテナ１０６、１０９、１１２によって受信されて、複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサの複数の一方の入力端子に供給される。一方、電圧制御発振器１０１から生成されるミリ波の送信信号の一部の信号が複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサの複数の他方の入力端子に受信キャリア信号として供給されているので、複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサの複数の出力端子から複数の周波数ダウンコンバート受信信号が生成される。従って、この複数の周波数ダウンコンバート受信信号は、複数のアナログフロントエンド部１０４、１０７、１１０の複数のローパスフィルタを介して、システムＬＳＩ１００の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに供給される。
【００６５】
［実施の形態２］
《実施の形態２のシステムＬＳＩの構成》
図２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【００６６】
図２に示すように、半導体集積回路１００は、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭ、受信インターフェース１、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、フォアグランドデジタル補正用のデジタル補正部５、車載用ミリ波レーダ装置のためのレーダ用演算部６、マイクロプロセッサユニット(ＭＰＵ)７、メモリ８、バス９、基準電圧生成部１０を含んでいる。また、図２に示した半導体集積回路１００はモノリシック半導体集積回路であるので、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭ、受信インターフェース１、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、フォアグランドデジタル補正用のデジタル補正部５、車載用ミリ波レーダ装置のためのレーダ用演算部６、マイクロプロセッサユニット７、メモリ８、バス９、基準電圧生成部１０は全て、モノリシック半導体集積回路の半導体チップ内部に集積化されて形成されている。
【００６７】
また、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の特徴は、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、デジタル補正部５、受信インターフェース１により、フォアグランドデジタル補正型Ａ／Ｄ変換器が構成されていることである。その結果、単一のＡ／Ｄ変換器２は、車載用ミリ波レーダ装置の複数の受信信号を順次にＡ／Ｄ変換する単一のＡ／Ｄ変換器として、十分な高速性と削減されたチップ占有面積とを実現することが可能となる。
【００６８】
《受信インターフェースのマルチプレクサ》
受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭには、図１に示した車載用ミリ波レーダ装置に搭載された複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサから生成される複数の周波数ダウンコンバート受信信号が供給される。受信インターフェース１は、多入力端子と単一出力端子との間に多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALを有するマルチプレクサを含んでいる。マルチプレクサの多数のスイッチの複数のスイッチＳＷ１、ＳＷ２…ＳＷＭは受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに接続され、マルチプレクサの多数のスイッチの最後のスイッチＳＷCALはデジタル補正用Ｄ／Ａ変換器４の出力端子に接続されている。またマルチプレクサの多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALに接続された単一出力端子はサンプルホールド容量Ｃの一方の端子に接続され、サンプルホールド容量Ｃの他方の端子はサンプルホールドスイッチＳＷを介して基準電位ＶREFに接続されまた単一のＡ／Ｄ変換器２の入力端子に接続されている。
【００６９】
《単一のパイプライン型Ａ／Ｄ変換器》
図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の単一のＡ／Ｄ変換器２としては、特にパイプライン型Ａ／Ｄ変換器が選択されている。
【００７０】
良く知られているように、Ａ／Ｄ変換器としては、フラッシュ型やパイプライン型や逐次比較型やシグマデルタ型等の種々のＡ／Ｄ変換器の選択が可能である。しかしながら、フラッシュ型Ａ／Ｄ変換器は極めて高いサンプリングレートとある程度の分解能を実現可能であるが、消費電力とチップ占有面積とが大きいと言う理由によって、フラッシュ型Ａ／Ｄ変換器は半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されなかった。更に、逐次比較型Ａ／Ｄ変換器は比較的高い分解能を実現可能であるがサンプリングレートが極めて低いと言う理由によって、逐次比較型Ａ／Ｄ変換器は半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されなかった。またシグマデルタ型Ａ／Ｄ変換器は極めて高い分解実現可能であるが、サンプリングレートが比較的に低いと言う理由によって、シグマデルタ型Ａ／Ｄ変換器は半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されなかった。それに対して本発明者等の検討によって、パイプライン型Ａ／Ｄ変換器は高いサンプリングレートと比較的高い分解能を実現可能であると言う理由によって、パイプライン型Ａ／Ｄ変換器が半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されたものである。
【００７１】
図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、良く知られているように、従属接続された複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNを含んでいる。従属接続された複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNの各乗算型Ｄ／Ａ変換器は、サブＡ／Ｄ変換器とサブＤ／Ａ変換器と減算器と増幅器とを含む。各乗算型Ｄ／Ａ変換器のアナログ入力信号はサブＡ／Ｄ変換器によりデジタル信号に変換され、デジタル信号はサブＤ／Ａ変換器によってアナログ出力信号に変換される。また乗算型Ｄ／Ａ変換器のアナログ入力信号とサブＤ／Ａ変換器のアナログ出力信号とは減算器で減算され、減算器の差分出力信号は利得が２に設定された増幅器で増幅され、増幅器の出力から生成されるアナログ残差信号が次段の乗算型Ｄ／Ａ変換器のアナログ入力信号とされる。このようにして、パイプライン型Ａ／Ｄ変換器の単一のＡ／Ｄ変換器２からマルチビットのＡ／Ｄ変換デジタル信号が生成され、デジタル補正部５に供給される。
【００７２】
《フォアグランドキャリブレーション動作》
図２に示す本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の電源投入時には、半導体集積回路１００の動作モードはフォアグランドキャリブレーション動作に設定される。これは、電源投入時の初期化コマンドによって、動作モード設定が可能となる。
【００７３】
従って、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、デジタル補正部５、受信インターフェース１によるフォアグランドキャリブレーション動作の期間には、下記のようにして校正動作(キャリブレーション動作)が実行される。
【００７４】
すなわち、この校正動作期間にて補正用信号生成部３から生成される校正用デジタル信号はデジタル補正用Ｄ／Ａ変換器４のデジタル入力端子に供給される。従って、校正用アナログ信号ＩＮCALがデジタル補正用Ｄ／Ａ変換器４のアナログ出力端子から生成され、受信インターフェース１に含まれたマルチプレクサの最終スイッチＳＷCALを介して単一のＡ／Ｄ変換器２のアナログ入力端子に供給される。その結果、単一のＡ／Ｄ変換器２のデジタル出力端子から、デジタル補正用Ｄ／Ａ変換器４の校正用アナログ信号ＩＮCALに応答したデジタル出力信号が生成される。単一のＡ／Ｄ変換器２のデジタル出力信号はデジタル補正部５の内部のデジタル出力生成部５１とフォアグラウンドキャリブレーション部５２とに供給され、補正用信号生成部３の校正用デジタル信号とデジタル出力生成部５１の最終デジタル出力信号とはフォアグラウンドキャリブレーション部５２に供給され、フォアグラウンドキャリブレーション部５２の出力はデジタル出力生成部５１に供給される。従って、フォアグラウンドキャリブレーション部５２に供給されるキャリブレーションデジタル信号とデジタル出力生成部５１の最終デジタル出力信号が一致するように、フォアグラウンドキャリブレーション部５２の出力によってデジタル出力生成部５１が制御される。
【００７５】
《通常動作》
上述したフォアグランドキャリブレーション動作の実行によって、デジタル補正部５のデジタル出力生成部５１には単一のＡ／Ｄ変換器２のデジタル出力信号に対応するデジタル補正データが格納される。また、フォアグランドキャリブレーション動作の実行完了の後に、図２に示す本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の通常動作モードに設定される。これは、半導体集積回路１００の動作モードを通常動作モードに移行するための通常動作モード移行コマンドを半導体集積回路１００に供給することで、可能となる。
【００７６】
このように、半導体集積回路１００の動作モードの通常動作モードへの移行が完了すると、単一のＡ／Ｄ変換器２は受信インターフェース１のマルチプレクサの出力端子から出力される車載用ミリ波レーダ装置の複数の受信ミキサの複数の受信信号を順次にＡ／Ｄ変換する。その際に、デジタル補正部５のデジタル出力生成部５１は、その内部に格納されたデジタル補正データを使用して、単一のＡ／Ｄ変換器２の出力端子から生成されるデジタル出力信号の補正処理を実行するものとなる。その結果、この通常動作モードでは、デジタル補正部５のデジタル出力生成部５１の出力端子から、高精度で高分解能の通常動作デジタル補正出力信号が生成されることが可能となる。
【００７７】
《高精度の車間距離制御》
以上説明した校正動作(キャリブレーション動作)によって、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、デジタル補正部５、受信インターフェース１により構成されるフォアグランドデジタル補正型Ａ／Ｄ変換器が高い分解能とされることが可能となる。その結果、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置は、高精度で、対象物の距離、相対速度、方位情報を算出することが可能となる。従って、図１に示した車載用ミリ波レーダ装置を搭載した自動車は、高い安全性の運転が可能となるものである。
【００７８】
すなわち、複数の受信アンテナの受信信号に応答して単一のＡ／Ｄ変換器２の出力から順次に出力される受信デジタル信号は、車載用ミリ波レーダ装置のためのレーダ用演算部６によってデジタル演算処理される。前方または左右前方の自動車との車間距離が危険な値となった場合には、レーダ用演算部６によるデジタル演算処理結果のデータはこの危険な値を反映するものとなる。従って、このような状況では、バス９を介して供給されるレーダ用演算部６によるデジタル演算処理結果に応答してマイクロプロセッサユニット(ＭＰＵ)７が、自動車のエンジン制御やブレーキ制御を実行することで、交通事故の回避が可能となる。尚、レーダ用演算部６のデジタル演算処理結果に応答したマイクロプロセッサユニット７による自動車のエンジン制御やブレーキ制御は、メモリ８の不揮発性メモリに格納されたソフトウェアにより実行可能とされている。更に、レーダ用演算部６によるデジタル演算処理も、レーダ用演算部６のハードウェアにより実行されるだけではなく、メモリ８の不揮発性メモリに格納されたソフトウェアによって実行することも可能である。
【００７９】
《受信インターフェースの具体的な構成》
図３は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な構成を示す図である。
【００８０】
図３に示す受信インターフェース１は、多入力端子と単一出力端子との間に多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALを有するマルチプレクサを含んでいる。多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALのオン状態とオフ状態とは、多数の多相制御信号Φ１＿１、Φ１＿２…Φ１＿Ｍ、Φ１＿ＣＡＬのハイレベルとローレベルによって制御される。受信インターフェース１では、更に２相クロック信号φ１、φ２によってオン状態とオフ状態とが制御されるスイッチと容量ＣとオペアンプＯｐＡｍｐと上述したマルチプレクサとによってサンプルホールド回路が構成されている。
【００８１】
図５は、図３に示した受信インターフェース１に含まれたマルチプレクサの複数のスイッチＳＷ１、ＳＷ２…ＳＷＭに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と多相制御信号Φ１＿１、Φ１＿２…の波形を示す図である。
【００８２】
図５に示すように、第１クロック信号φ１のハイレベルのサンプリング期間において、多相制御信号Φ１＿１、Φ１＿２…のいずれかがハイレベルとなり、複数のスイッチＳＷ１、ＳＷ２…ＳＷＭのいずれかがオン状態となって、アナログ入力信号がマルチプレクサの単一出力端子に接続された第１個目の容量Ｃの両端間にサンプリングされる。
【００８３】
次に、第２クロック信号φ２のハイレベルのホールド期間では、第１個目の容量Ｃの電荷はオペアンプＯｐＡｍｐの反転入力端子と出力端子との間に接続された第２個目の容量Ｃに転送される。
【００８４】
図６は、図３に示した受信インターフェース１に含まれたマルチプレクサの最終スイッチＳＷCALに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と制御信号Φ１＿ＣＡＬの波形を示す図である。
【００８５】
図６に示すように、第１クロック信号φ１がハイレベルのサンプリング期間において、最終制御信号Φ１＿ＣＡＬがハイレベルとなり、最終スイッチＳＷCALがオン状態となって、デジタル補正用Ｄ／Ａ変換器４からの校正用アナログ入力信号がマルチプレクサの単一出力端子に接続された第１個目の容量Ｃの両端間にサンプリングされる。次に第２クロック信号φ２がハイレベルのホールド期間では、第１個目の容量Ｃの電荷はオペアンプＯｐＡｍｐの反転入力端子と出力端子との間に接続された第２個目の容量Ｃに転送される。
【００８６】
図４は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な他の構成を示す図である。図４に示した受信インターフェース１の具体的な他の構成は、図３に示した受信インターフェース１の具体的な構成と、略同一の構成となっている。図４に示した受信インターフェース１も、図５と図６に示した波形によってサンプルホールド動作することが可能である。
【００８７】
［実施の形態３］
《実施の形態３のシステムＬＳＩの構成》
図７は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態３によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【００８８】
図７に示した本発明の実施の形態３による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【００８９】
すなわち、図７の半導体集積回路１００の受信インターフェース１では、図２の半導体集積回路１００の受信インターフェース１のサンプルホールド容量ＣとサンプルホールドスイッチＳＷとが省略されている。従って、図２の半導体集積回路１００と比較して、図７に示す本発明の実施の形態３による半導体集積回路１００は、半導体チップ占有面積と消費電流の削減を可能とすることができる。
【００９０】
図８は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の構成を示す図である。
【００９１】
図８に示すように、受信インターフェース１のマルチプレクサの多数のスイッチの複数のスイッチＳＷ１、ＳＷ２……ＳＷＭの単一出力端子に、単一のＡ／Ｄ変換器２を構成する従属接続された複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNの初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１が接続される。初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１は、サブＡ／Ｄ変換器ＳＡＤＣとサブＤ／Ａ変換器ＳＤＡＣと減算器Ｎｏｄｅと増幅器Ｘ２とを含んでいる。サブＡ／Ｄ変換器ＳＡＤＣの入力端子は、第１クロック信号φ１により制御されるスイッチを介して受信インターフェース１のマルチプレクサの単一出力端子に接続されている。従って、受信インターフェース１のマルチプレクサの単一出力端子のアナログ入力信号に応答して、サブＡ／Ｄ変換器ＳＡＤＣの出力端子から１．５ビットのデジタル出力信号が生成されサブＤ／Ａ変換器ＳＤＡＣのデジタル入力端子に供給される。その結果、サブＡ／Ｄ変換器ＳＡＤＣの１．５ビットのデジタル出力信号に応答して、高レベルアナログ出力電圧Ｖｐと中間レベルアナログ出力電圧Ｖｃと低レベルアナログ出力電圧Ｖｎのいずれかのアナログ出力電圧がサブＤ／Ａ変換器ＳＤＡＣによって選択される。
【００９２】
図８に示すように増幅器Ｘ２は、容量値が２Ｃに設定された入力容量と容量値がＣに設定された帰還容量と第１クロック信号φ１により制御される２個のスイッチとオペアンプＯｐＡｍｐとによって構成される。従って、第１クロック信号φ１のハイレベル期間に、受信インターフェース１のマルチプレクサの単一出力端子のアナログ入力電圧は、サブＡ／Ｄ変換器ＳＡＤＣの入力端子と増幅器Ｘ２の容量値２Ｃの入力容量の両端間に供給される。次の第２クロック信号φ２のハイレベル期間に、減算器ＮｏｄｅにサブＡ／Ｄ変換器ＳＡＤＣのアナログ入力電圧とサブＤ／Ａ変換器ＳＤＡＣのアナログ出力電圧の差分出力電圧が生成される。減算器Ｎｏｄｅから生成される差分出力電圧は容量値２Ｃの入力容量と容量値の帰還容量とによって利得が２に設定された増幅器Ｘ２によって増幅され、増幅器Ｘ２の出力から生成されるアナログ残差信号が第２段目の乗算型Ｄ／Ａ変換器ＭＤＡＣ２の入力端子に供給される。第２段目の乗算型Ｄ／Ａ変換器ＭＤＡＣ２から最終段の乗算型Ｄ／Ａ変換器ＭＤＡＣNも、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１と全く同様に容量値２Ｃの入力容量と容量値の帰還容量と第１クロック信号φ１により制御される２個のスイッチとオペアンプＯｐＡｍｐとを含む増幅器Ｘ２と、サブＡ／Ｄ変換器ＳＡＤＣと、サブＤ／Ａ変換器ＳＤＡＣと、減算器Ｎｏｄｅにより構成されることが可能である。
【００９３】
図９は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の他の構成を示す図である。
【００９４】
図９に示した単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の他の構成が、図８に示した単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の構成と相違するのは、下記の点である。
【００９５】
すなわち、図９に示す初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の増幅器Ｘ２が、容量値Ｃの入力容量と、容量値Ｃの帰還容量と、第１クロック信号φ１により制御される２個のスイッチと、第２クロック信号φ２により制御される１個のスイッチと、オペアンプＯｐＡｍｐを含む点が、図８に示したパイプライン型Ａ／Ｄ変換器の構成との相違である。図９に示した単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の基本的な動作は、図８に示したパイプライン型Ａ／Ｄ変換器の動作と同一であるので、ここでは説明を省略する。
【００９６】
［実施の形態４］
《実施の形態４のシステムＬＳＩの構成》
図１０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【００９７】
図１０に示した本発明の実施の形態４による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【００９８】
すなわち、図１０の半導体集積回路１００の受信インターフェース１では、マルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭの複数のチャンネルで同時サンプリングを実現するために、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが配置されている。従って、図１０の本発明の実施の形態４による半導体集積回路１００のシステムＬＳＩが図１に示した本発明の実施の形態１の車載用ミリ波レーダ装置に搭載される場合には、下記のような利点が得られる。
【００９９】
すなわち、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭにより同時サンプリングが実現されるので、送信アンテナ１０３から生成されるミリ波からの反射電波を複数の受信アンテナ１０６、１０９、１１２で同時に受信でき、複数の受信アンテナ１０６、１０９、１１２の受信信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭによって同時にサンプリングすることが可能となる。この場合には、車載用ミリ波レーダ装置は、より高い精度で対象物の距離、相対速度、方位情報を算出することが可能となる。
【０１００】
更に、図１０に示した本発明の実施の形態４による半導体集積回路１００では、受信インターフェース１に複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが配置されたことによって、下記のような変更が生じている。
【０１０１】
すなわち、第１の変更点は、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一端はマルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに接続され更に複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭの一端に接続され、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭの他端にはデジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALが共通に供給される。また更に、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭのいずれのスイッチがオン状態に選択されるかは、補正用マルチプレックス制御器１１から生成される複数の制御信号により制御される。尚、補正用マルチプレックス制御器１１から生成される複数の制御信号は、フォアグランドキャリブレーションのためのデジタル補正部５にも同様に供給されている。また更に、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の他端は、複数のサンプルホールドスイッチＳＷを介して基準電位ＶREFに共通に接続されている。
【０１０２】
従って、図１０に示す本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作では、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが補正用マルチプレックス制御器１１から生成される複数の制御信号によって順次にオン状態に制御される。すなわち、最初のスイッチＳＷCAL１がオン状態の間には校正用アナログ信号ＩＮCALが最初のサンプルホールド容量Ｃ１に供給され、最初のサンプルホールド容量Ｃ１の供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される。この時に、最初のサンプルホールド容量Ｃ１の容量値誤差が有っても、単一のＡ／Ｄ変換器２の出力から高精度と高分解能のＡ／Ｄ変換出力デジタル信号が生成されるようにフォアグランドキャリブレーション動作が実行される。次に２番目のスイッチＳＷCAL2がオン状態の間に校正用アナログ信号ＩＮCALが２番目のサンプルホールド容量Ｃ2に供給され、２番目のサンプルホールド容量Ｃ2の供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関してデジタル補正部５によりフォアグランドキャリブレーション動作が実行される。この時に、２番目のサンプルホールド容量Ｃ2の容量値誤差が有っても、単一のＡ／Ｄ変換器２の出力から高精度と高分解能のＡ／Ｄ変換出力デジタル信号が生成されるようにフォアグランドキャリブレーション動作が実行される。最後に、Ｍ番目のスイッチＳＷCALＭがオン状態の間に校正用アナログ信号ＩＮCALがＭ番目のサンプルホールド容量ＣMに供給され、Ｍ番目のサンプルホールド容量ＣMの供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される。この時には、Ｍ番目のサンプルホールド容量ＣMの容量値誤差が有っても、単一のＡ／Ｄ変換器２の出力から高精度と高分解能とのＡ／Ｄ変換出力デジタル信号が生成されるようにフォアグランドキャリブレーション動作が実行される。
【０１０３】
《同時サンプリング動作とキャリブレーション動作》
図１１は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の同時サンプリングの動作を説明する図である。
【０１０４】
図１１に示した受信インターフェース１では、マルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭと複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一端との間に接続された複数のスイッチＳＷ１、ＳＷ２…ＳＷＭが第１クロック信号φ１によって同時にオン状態に制御される。その結果、複数の受信アンテナ１０６、１０９、１１２の受信信号は、同時にオン状態に制御される複数のスイッチＳＷ１、ＳＷ２…ＳＷＭよって複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに同時にサンプリングすることが可能となる。
【０１０５】
図１２は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１のフォアグランドキャリブレーション動作を説明する図である。
【０１０６】
図１２に示した受信インターフェース１では、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが補正用マルチプレックス制御器１１から生成される複数の制御信号ΦCAL１、ΦCAL２…ΦCALＭにより順次にオン状態に制御される。図１２では、最初のスイッチＳＷCAL１がオン状態の間には校正用アナログ信号ＩＮCALが最初のサンプルホールド容量Ｃ１に供給される様子が示されている。それによって、最初のサンプルホールド容量Ｃ１の供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関して、デジタル補正部５によってフォアグランドキャリブレーション動作が実行される。
【０１０７】
図１３は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１と単一のＡ／Ｄ変換器２を構成する従属接続された複数の乗算型Ｄ／Ａ変換器の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の具体的な構成を示す図である。
【０１０８】
図１３に示したように、受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の他端は、マルチプレクサの多入力端子としての複数のスイッチｓｗ１、ｓｗ２…ｓｗＭを介して、マルチプレクサの単一出力端子に接続されている。マルチプレクサの複数のスイッチｓｗ１、ｓｗ２…ｓｗＭは、多相の制御信号φ２＿１、φ２＿２…φ２＿Ｍによって制御される。複数のスイッチｓｗ１、ｓｗ２…ｓｗＭにより構成されたマルチプレクサの単一出力端子は、パイプライン型Ａ／Ｄ変換器で構成された単一のＡ／Ｄ変換器２の従属接続された複数の乗算型Ｄ／Ａ変換器の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の入力端子に接続されている。
【０１０９】
図１３に示した初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１も、図８に示した初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１と同様に、サブＡ／Ｄ変換器ＳＡＤＣとサブＤ／Ａ変換器ＳＤＡＣと減算器Ｎｏｄｅと増幅器Ｘ２とによって構成されている。
【０１１０】
図１４は、図１０と図１３とに示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作に使用される使用されるデジタル補正部５の構成を示す図である。
【０１１１】
図１４に示すように、デジタル補正部５は、デジタル出力生成部５１と、フォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mと、選択器５４とを含んでいる。
【０１１２】
単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCはデジタル補正部５の内部のデジタル出力生成部５１とフォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mに供給され、補正用信号生成部３の校正用デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTとはフォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mに供給される。また、フォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mの出力は、選択器５４によって選択されデジタル出力生成部５１に供給される。
【０１１３】
図１０と図１３とに示した受信インターフェース１の複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが補正用マルチプレックス制御器１１から生成される制御信号ＤMUXによって順次にオン状態に制御される際に、この制御信号ＤMUXは図１４に示すデジタル補正部５の選択器５４とフォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mとに供給される。
【０１１４】
最初に、最初のスイッチＳＷCAL１がオン状態に制御され最初のサンプルホールド容量Ｃ１に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される際、補正用マルチプレックス制御器１１の制御信号ＤMUXによりキャリブレーション部５２の最初の校正部５２１が選択される。従って、最初のサンプルホールド容量Ｃ１の単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCに関して、最初の校正部５２１に供給される校正デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTが一致するように、選択器５４から供給されるフォアグラウンドキャリブレーション部５２の最初の校正部５２１の出力によってデジタル出力生成部５１が制御される。
【０１１５】
その次に、２番目のスイッチＳＷCAL2がオン状態に制御され、２番目のサンプルホールド容量Ｃ２に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される際、補正用マルチプレックス制御器１１の制御信号ＤMUXによりキャリブレーション部５２の２番目の校正部５２２が選択される。従って、２番目のサンプルホールド容量Ｃ２の単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCに関して、２番目の校正部５２２に供給される校正デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTが一致するように、選択器５４から供給されるフォアグラウンドキャリブレーション部５２の２番目の校正部５２２の出力によってデジタル出力生成部５１が制御される。
【０１１６】
最後に、Ｍ番目のスイッチＳＷCALＭがオン状態に制御され、Ｍ番目のサンプルホールド容量ＣＭに関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される際、補正用マルチプレックス制御器１１の制御信号ＤMUXによってキャリブレーション部５２のＭ番目の校正部５２Ｍが選択される。従って、Ｍ番目のサンプルホールド容量ＣＭの単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCに関して、Ｍ番目の校正部５２Ｍに供給される校正デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTが一致するように、選択器５４から供給されるフォアグラウンドキャリブレーション部５２のＭ番目の校正部５２Ｍの出力によってデジタル出力生成部５１が制御される。
【０１１７】
図１５は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが複数の受信アンテナの受信信号を同時にサンプリング可能であることと、単一のＡ／Ｄ変換器２が複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭのアナログ電圧を順次にＡ／Ｄ変換する様子を示す図である。
【０１１８】
図１５に示すように、サンプリングパルスφＳのハイレベル期間にて、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１の複数のスイッチＳＷ１、ＳＷ２…ＳＷＭは、第１クロック信号φ１によって同時にオン状態に制御される。その結果、複数の受信アンテナ１０６、１０９、１１２の受信信号は、同時にオン状態に制御される複数のスイッチＳＷ１、ＳＷ２…ＳＷＭよって複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに同時にサンプリングされることが可能となる。
【０１１９】
サンプリングパルスφＳのローレベル期間のホールド期間(ホールドパルスφＨのハイレベル期間)において、多相の制御信号φ２＿１、φ２＿２…φ２＿Ｍのパルスが順次にハイレベルに制御される。その結果、受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに接続されたマルチプレクサの複数のスイッチｓｗ１、ｓｗ２…ｓｗＭが、多相の制御信号φ２＿１、φ２＿２…φ２＿Ｍによって順次にオン状態に制御される。
【０１２０】
第１クロック信号φ１の第１ハイレベル期間に、最初のサンプルホールド容量Ｃ１のアナログ電圧が単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第１ハイレベル期間の後の第２クロック信号φ２の第２ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２１】
次に第１クロック信号φ１の第２ハイレベル期間に、２番目のサンプルホールド容量Ｃ２のアナログ電圧が単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第２ハイレベル期間の後の第２クロック信号φ２の第３ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２２】
図１６は、図１０に示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作期間に受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭにデジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALが順次に供給される様子を示す図である。
【０１２３】
図１６に示したように、多相校正制御信号ΦCAL1、ΦCAL2…が順次にハイレベルに設定されるので、受信インターフェース１の複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが順次にオン状態に制御される。従って、デジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALは、順次にオン状態に制御される複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭを介して複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに順次に供給される。
【０１２４】
第１クロック信号φ１の第１ハイレベル期間に、最初のサンプルホールド容量Ｃ１の校正用アナログ信号ＩＮCALが単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第１ハイレベル期間の後の第２クロック信号φ２の第２ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２５】
次に第１クロック信号φ１の第２ハイレベル期間には、２番目のサンプルホールド容量Ｃ２の校正用アナログ信号ＩＮCALが単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第２ハイレベル期間の後の第２クロック信号φ２の第３ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２６】
［実施の形態５］
《デジタル補正用Ｄ／Ａ変換器としてのΣΔ型Ｄ／Ａ変換器》
図１７は、図２に示した本発明の実施の形態２または図７に示した本発明の実施の形態３または図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００に使用されるデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器の構成を示す図である。
【０１２７】
図１７に示すようにデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器は、ΣΔ型Ｄ／Ａ変換ユニット４１とスイッチトキャパシタローパスフィルタ４２とを含んでいる。
【０１２８】
ΣΔ型Ｄ／Ａ変換ユニット４１は、例えば１６ビットのデジタルフィルタ４１０と、１７ビット出力の補間器４１１と、加算器４１２、４１４と、遅延回路４１３、４１４、４１６と、１ビット出力の量子化器４１５とを含んでいる。加算器４１２、４１４と遅延回路４１３、４１４とはデジタル積分器を構成しているので、加算器４１２、４１４と遅延回路４１３、４１４、４１６と量子化器４１５とは２次ΣΔＤ／Ａ変換を実行する。量子化器４１５の量子化雑音に関して、遅延回路４１６を介してのフィードバック信号の振幅値が高周波成分で減少するので、加算器４１２、４１４の出力信号の振幅値が高周波成分で反対に増加するようになる。従って、量子化器４１５の量子化雑音が高周波領域に移動して、ノイズ・シェーピング効果が得られ、比較的低い周波数の信号帯域における量子化雑音の雑音レベルを低減することが可能となる。一方、ノイズ・シェーピング効果による高周波領域に移動した比較的高レベルの量子化雑音は、スイッチトキャパシタローパスフィルタ４２によって十分抑圧されることが可能となる。
【０１２９】
スイッチトキャパシタローパスフィルタ４２は、入力スイッチトキャパシタ回路４２１とフィードバックスイッチトキャパシタ回路４２２とオペアンプ４２３とフィードバック容量４２４によって構成されている。
【０１３０】
良く知られているように、Ｄ／Ａ変換器としては、ΣΔ型Ｄ／Ａ変換器以外も、抵抗ラダー型や電圧ポテンショメータ型や電流セル・マトリックス型等の他のＤ／Ａ変換器が存在する。しかし、これらの他のＤ／Ａ変換器と比較して、ΣΔ型Ｄ／Ａ変換ユニット４１は、チップ占有面積と消費電力とが小さく高分解能で高精度の特性を有している。
【０１３１】
また更にスイッチトキャパシタローパスフィルタ４２は離散時間処理フィルタとして機能するので、受動素子の素子バラツキによる特性変動を抑制すると言う効果を得ることが可能である。
【０１３２】
更に、図７に示した本発明の実施の形態５によるデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器は、後述の図２０に示す本発明の実施の形態８または図２１に示す本発明の実施の形態９または図２２に示す本発明の実施の形態１０または図２３に示す本発明の実施の形態１１によるシステムＬＳＩとしての半導体集積回路１００に使用されるデジタル補正用Ｄ／Ａ変換器４として使用されことが可能である。
【０１３３】
［実施の形態６］
《実施の形態６のシステムインパッケージの構成》
図１８は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態６によるシステムインパッケージの構成を示す図である。
【０１３４】
良く知られているように、システムインパッケージ(ＳＩＰ)は、マルチチップモジュール(ＭＣＭ)とも呼ばれ、複数の半導体チップを封止パッケージ内部に内蔵した混成半導体集積回路である。
【０１３５】
図１８に示した本発明の実施の形態６によるシステムインパッケージが図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【０１３６】
すなわち、図１８の本発明の実施の形態６によるシステムインパッケージのパッケージＰＫＧ内部には、システムＬＳＩとしての半導体集積回路１００の半導体チップとデジタル補正用Ｄ／Ａ変換器４Ａの半導体チップとが内蔵されたものである。また半導体集積回路１００の半導体チップと別の半導体チップに構成されたデジタル補正用Ｄ／Ａ変換器４Ａは、図２に示した本発明の実施の形態２による半導体集積回路１００の半導体チップに内蔵されたデジタル補正用Ｄ／Ａ変換器４と基本的に同一のＤ／Ａ変換の機能を有したものである。
【０１３７】
図１８に示した本発明の実施の形態６によるシステムインパッケージにおいて、システムＬＳＩとしての半導体集積回路１００の半導体チップと別の半導体チップに構成されたデジタル補正用Ｄ／Ａ変換器４Ａは、抵抗ラダー型や電圧ポテンショメータ型や電流セル・マトリックス型等の汎用Ｄ／Ａ変換器の半導体チップを流用することができる。また、この汎用Ｄ／Ａ変換器は、比較的高い分解能を実現することが可能である。
【０１３８】
図１８に示すように好適な実施の形態では、半導体集積回路１００の補正用信号生成部３から生成される校正用デジタル信号ＤCALは、半導体チップ外部の１ビットのシリアル転送線を介して別半導体チップの汎用Ｄ／Ａ変換器で構成されたデジタル補正用Ｄ／Ａ変換器４Ａのデジタル入力端子に供給される。従って、デジタル補正用Ｄ／Ａ変換器４ＡのＤ／Ａ変換コア回路は、汎用Ｄ／Ａ変換器のＤ／Ａ変換コア回路の設計資産を流用するが、デジタル入力インターフェースはマルチビットのパラレル転送から１ビットのシリアル転送に設計が変更されている。また１ビットのシリアル転送線のために、転送クロック信号ＣＬＫが補正用信号生成部３から半導体チップ外部のクロック転送線を介してデジタル補正用Ｄ／Ａ変換器４Ａのクロック入力端子に供給される。
【０１３９】
［実施の形態７］
《実施の形態７のシステムインパッケージの構成》
図１９は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態７によるシステムインパッケージの構成を示す図である。
【０１４０】
図１９に示した本発明の実施の形態７によるシステムインパッケージが 図１８に示した本発明の実施の形態６によるシステムインパッケージと相違するのは、下記の点である。
【０１４１】
すなちわ、図１９に示した本発明の実施の形態７によるシステムインパッケージでは、別の半導体チップで構成されたデジタル補正用Ｄ／Ａ変換器４Ａには、更に別の半導体チップで構成された基準電圧生成部１０Ａから生成される基準電圧が供給される。更に、図１９に示した半導体集積回路１００の単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器の複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNにも、別の半導体チップで構成された基準電圧生成部１０Ａから生成される基準電圧が供給される。
【０１４２】
従って、半導体集積回路１００の半導体チップと別の半導体チップに構成された基準電圧生成部１０Ａは、図２に示した本発明の実施の形態２による半導体集積回路１００の半導体チップに内蔵された基準電圧生成部１０と基本的に同一の基準電圧生成の機能を有したものである。
【０１４３】
［実施の形態８］
《実施の形態８のシステムＬＳＩの構成》
図２０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態８によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１４４】
図２０に示した本発明の実施の形態８による半導体集積回路１００が図１０に示した本発明の実施の形態４による半導体集積回路１００と相違するのは、下記の点である。
【０１４５】
すなわち、図２０の半導体集積回路１００には、デジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALを半導体集積回路１００の半導体チップ外部から検査するための外部測定端子Ｔが接続されている。従って、半導体集積回路１００の量産工程の半導体チップの検査工程で、デジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALの電圧レベルを外部測定端子Ｔから測定することで、不良半導体チップをスクリーニングすることが可能となる。
【０１４６】
更に、半導体集積回路１００の量産工程の半導体チップの別な検査工程でこの外部測定端子Ｔを利用して、受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの各容量の両端子間のショート不良を検査することが可能となる。すなわち、この検査工程で、受信インターフェース１の複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭを順次にオン状態に制御することにより、各容量の両端子間のショート不良の検査が可能となる。
【０１４７】
［実施の形態９］
《実施の形態９のシステムＬＳＩの構成》
図２１は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態９によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１４８】
図２１に示した本発明の実施の形態９による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【０１４９】
すなわち、図２１の半導体集積回路１００に内蔵された単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器とデジタル補正用Ｄ／Ａ変換器４に分周器１２の出力端子が接続され、分周器１２の入力端子には半導体チップ外部から周波数ｆCLKのクロック信号が供給可能とされている。
【０１５０】
すなわち、車載用ミリ波レーダ装置に搭載された複数の受信アンテナ１０６、１０９、１１２の受信信号が単一のＡ／Ｄ変換器２によりＡ／Ｄ変換される通常動作状態では、分周器１２の分周比１／Ｌを設定する分周数Ｌは１に設定される。従って、この通常動作状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、周波数ｆCLKのクロック信号のレートで動作する。
【０１５１】
一方、デジタル補正用Ｄ／Ａ変換器４のアナログ出力端子から生成される校正用アナログ信号ＩＮCALが単一のＡ／Ｄ変換器２によりＡ／Ｄ変換されるフォアキャリブレーション動作の状態では、分周器１２の分周比１／Ｌを設定する分周数Ｌは１より大きな値に設定される。従って、この校正動作の状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器とデジタル補正用Ｄ／Ａ変換器４とは、クロック信号の周波数ｆCLKよりも低い周波数レートで動作する。
【０１５２】
従って、図２１の半導体集積回路１００によると、デジタル補正用Ｄ／Ａ変換器４の設計が容易となる。ただし、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、校正動作状態と通常動作状態とで周波数レートが相違するため、高い周波数レートの通常動作状態で不完全セットリングが発生することのないように設計を考慮する必要がある。
【０１５３】
［実施の形態１０］
《実施の形態１０のシステムＬＳＩの構成》
図２２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１０によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１５４】
図２２に示した本発明の実施の形態１０による半導体集積回路１００が図２１に示した本発明の実施の形態９による半導体集積回路１００と相違するのは、下記の点である。
【０１５５】
すなわち、図２２の半導体集積回路１００では、デジタル補正用Ｄ／Ａ変換器４には分周器１２の出力端子が接続され、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器には半導体チップの外部から分周器１２の入力端子に供給される周波数ｆCLKのクロック信号が供給されている。
【０１５６】
その結果、図２２の半導体集積回路１００の通常動作状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、通常の高い周波数レートで動作するものである。
【０１５７】
一方、図２２の半導体集積回路１００の校正動作状態で、分周器１２の分周比１／Ｌを設定する分周数Ｌは１よりも大きな値に設定される。従って、この校正動作の状態では、デジタル補正用Ｄ／Ａ変換器４は低い周波数レートで動作する一方、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は高い周波数レートで動作する。従って、校正動作状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器にはデジタル補正用Ｄ／Ａ変換器４から生成される同一値の校正用アナログ信号ＩＮCALがＬ回連続で供給されるものである。しかしながら、このような校正動作状態では、フォアグランドキャリブレーション用のデジタル補正部５の校正動作が不安定となる可能性があるので、デジタル補正部５の校正動作は１／Ｌの間欠動作に制御される。すなわち、デジタル補正用Ｄ／Ａ変換器４から同一値の校正用アナログ信号ＩＮCALがＬ回生成される間に、校正用アナログ信号ＩＮCALに応答するデジタル補正部５の校正動作が１回だけ実行されるものである。
【０１５８】
［実施の形態１１］
《実施の形態１１のシステムＬＳＩの構成》
図２３は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１１によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１５９】
図２３に示した本発明の実施の形態１１による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【０１６０】
すなわち、図２３の半導体集積回路１００ではデジタル補正用Ｄ／Ａ変換器４がＤ／Ａ変換動作に関して比較的大きな非線形特性を有することに対応するために、フォアグランドキャリブレーション用のデジタル補正部５には非線形性補償のための非線型性補償部５３が追加されている。
【０１６１】
従って、図２３に示したデジタル補正部５では、単一のＡ／Ｄ変換器２のデジタル出力信号はデジタル出力生成部５１とフォアグラウンドキャリブレーション部５２とに供給される。デジタル出力生成部５１のデジタル出力信号は非線型性補償部５３の入力端子に供給され、非線型性補償部５３の最終デジタル出力信号はレーダ用演算部６とフォアグラウンドキャリブレーション部５２に供給され、フォアグラウンドキャリブレーション部５２の出力はデジタル出力生成部５１と非線型性補償部５３とに供給される。従って、フォアグラウンドキャリブレーション部５２に供給されるキャリブレーションデジタル信号と非線型性補償部５３の最終デジタル出力信号が一致するように、フォアグラウンドキャリブレーション部５２の出力によってデジタル出力生成部５１と非線型性補償部５３とが制御される。
【０１６２】
［実施の形態１２］
《実施の形態１２のシステムＬＳＩの構成》
図２４は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１６３】
図２４に示した本発明の実施の形態１２による半導体集積回路１００が図１０に示した本発明の実施の形態４による半導体集積回路１００と相違するのは、下記の点である。
【０１６４】
すなわち、図２４に示した半導体集積回路１００では、デジタル補正用Ｄ／Ａ変換器４が受信インターフェース１の内部の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭを利用した容量Ｄ／Ａ変換器によって構成されている。また容量Ｄ／Ａ変換器を構成するために、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭは、１Ｃ、２Ｃ…２Ｍ−１Ｃのウェイトが付加されている。また複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一方の端子と複数の他方の端子とは、容量スイッチ４ＡとオペアンプＯｐＡｍｐの反転入力端子とにそれぞれ接続されている。容量スイッチ４Ａには、キャリブレーションタイミング信号φCALに応答して補正用信号生成部３の校正用デジタル信号ＤCALの多ビット信号が供給される。従って、校正用デジタル信号ＤCALの多ビット信号に応答して、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一方の端子への印加電圧が高レベル電圧Ｖｐと低レベル電圧Ｖｎとのいずれかに決定される。尚、オペアンプＯｐＡｍｐの反転入力端子と出力端子との間のフィードバック容量ＣFの容量値は、１Ｃ＋２Ｃ＋…＋２Ｍ−１Ｃの値に設定されている。
【０１６５】
更に受信インターフェース１では、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭと複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一方の端子の間には、Ｍ個の入力端子とＭ個の出力端子とを有するマトリックス・スイッチＭａｔｒｉｘ＿ＳＷが接続されている。１番目の入力端子ＩＮ１の入力信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに並列にサンプリングする際には、１番目の入力端子ＩＮ１とＭ個の出力端子との間のＭ経路がオン状態に設定される。２番目の入力端子ＩＮ２の入力信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに並列にサンプリングする際には、２番目の入力端子ＩＮ２とＭ個の出力端子との間のＭ経路がオン状態に設定される。最後に、Ｍ番目の入力端子ＩＮＭの入力信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに並列にサンプリングする際には、Ｍ番目の入力端子ＩＮＭとＭ個の出力端子との間のＭ経路がオン状態に設定される。
【０１６６】
図２５は、図２４に示した半導体集積回路１００において、受信インターフェース１の内部のデジタル補正用Ｄ／Ａ変換器４を使用してフォアグラウンドキャリブレーション動作を実行するためのキャリブレーションタイミング信号φCALと２相クロック信号φ１、φ２の波形を示す図である。
【０１６７】
図２５に示すように、第１クロック信号φ１と同期したキャリブレーションタイミング信号φCALのハイレベル期間に、補正用信号生成部３の校正用デジタル信号ＤCALの多ビット信号によって複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭのキャリブレーション電圧が決定される。次に、第２クロック信号φ２のハイレベル期間に、オペアンプＯｐＡｍｐに接続されたフィードバック容量ＣFにホールドされたキャリブレーション電圧が単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器によってＡ／Ｄ変換される。
【０１６８】
図２６は、図２４に示した半導体集積回路１００において、受信インターフェース１内部のマトリックス・スイッチＭａｔｒｉｘ＿ＳＷを使用して、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭのいずれかの受信アナログ信号を単一のＡ／Ｄ変換器２によってＡ／Ｄ変換する通常動作状態を実行するための２相クロック信号φ１、φ２の波形を示す図である。
【０１６９】
図２６に示すように、第１クロック信号φ１のハイレベル期間において、受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭのいずれかの入力端子から供給される受信アナログ信号がマトリックス・スイッチＭａｔｒｉｘ＿ＳＷを介して複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の両端子間にサンプリングされる。
【０１７０】
図２６に示すように、第２クロック信号φ２のハイレベル期間では、オペアンプＯｐＡｍｐに接続されたフィードバック容量ＣFにホールドされた受信アナログ信号が単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器によってＡ／Ｄ変換される。
【０１７１】
［実施の形態１３］
《実施の形態１３の校正動作と通常動作》
図２７は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【０１７２】
図２７の時刻Ｔ０において、図１に示した車載用ミリ波レーダ装置が搭載された自動車のエンジンが始動され、車載用ミリ波レーダ装置に搭載されたシステムＬＳＩまたはシステムインパッケージへの電源電圧の供給が開始される。このパワーオン状態で時刻Ｔ０から時刻Ｔ1までの最初の期間に、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４(または４Ａ)、デジタル補正部５、受信インターフェース１により構成されるフォアグランドデジタル補正型Ａ／Ｄ変換器を使用したフォアグランドキャリブレーション動作の初期補正動作Ｉｎｔ＿Ｃａｌが実行される。
【０１７３】
すなわち、この初期補正動作Ｉｎｔ＿Ｃａｌで、補正用信号生成部３の校正用デジタル信号に応答してデジタル補正用Ｄ／Ａ変換器４(４Ａ)のアナログ出力端子から生成された校正用アナログ信号ＩＮCALが、受信インターフェース１に含まれたマルチプレクサを介して単一のＡ／Ｄ変換器２のアナログ入力端子に供給される。従って、単一のＡ／Ｄ変換器２のデジタル出力端子からされるデジタル出力信号を使用して、デジタル補正部５は最初の校正動作を実行する。
【０１７４】
図２７の時刻Ｔ０から時刻Ｔ1までの初期補正動作Ｉｎｔ＿Ｃａｌが終了して、時間Ｔが経過すると、時刻Ｔ2から時刻Ｔ3までの最初の期間に、最初の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが開始され、図１の車載用ミリ波レーダ装置に搭載された複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサからの複数の受信信号が受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに供給される。従って、単一のＡ／Ｄ変換器２は受信信号ＲＸのＡ／Ｄ変換を実行して、レーダ用演算部６はＡ／Ｄ変換デジタル信号のデジタル演算を開始する。
【０１７５】
図２７の時刻Ｔ2から時刻Ｔ3までの最初の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが終了して、次の時刻Ｔ4から時刻Ｔ5までの期間に最初の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行される。この定常補正動作Ｓｔｅａｄｙ＿Ｃａｌにおいても、補正用信号生成部３の校正用デジタル信号に応答してデジタル補正用Ｄ／Ａ変換器４(４Ａ)のアナログ出力端子から生成された校正用アナログ信号ＩＮCALが、受信インターフェース１に含まれたマルチプレクサを介して単一のＡ／Ｄ変換器２のアナログ入力端子に供給される。その結果、単一のＡ／Ｄ変換器２のデジタル出力端子からされるデジタル出力信号を使用して、デジタル補正部５は校正動作を実行する。
【０１７６】
図２７の時刻Ｔ4から時刻Ｔ5までの最初の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが終了すると、その次の時刻Ｔ6から時刻Ｔ7までの期間に、２回目の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが開始され、単一のＡ／Ｄ変換器２は受信信号ＲＸのＡ／Ｄ変換を実行する。
【０１７７】
図２７の時刻Ｔ6から時刻Ｔ7までの期間の２回目の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが終了すると、その次の時刻Ｔ8から時刻Ｔ9までの期間に、２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行され、単一のＡ／Ｄ変換器２は校正用アナログ信号ＩＮCALのＡ／Ｄ変換を実行する。
【０１７８】
［実施の形態１４］
《実施の形態１４の校正動作と通常動作》
図２８は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【０１７９】
図２８に示す本発明の実施の形態１４による校正動作と通常動作とが図２７に示した本発明の実施の形態１３による校正動作と通常動作と相違するのは、下記の点である。
【０１８０】
すなわち、図２８に示す本発明の実施の形態１４による校正動作と通常動作では、初期補正動作Ｉｎｔ＿Ｃａｌの終了後に、図２７に示した最初の通常動作状態Ａ／Ｄ＿Ｃｏｎｖの前に最初の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行され、更に２回目の通常動作状態Ａ／Ｄ＿Ｃｏｎｖの前に２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行されている。
【０１８１】
従って、図２８に示す本発明の実施の形態１４によれば、図２７に示した本発明の実施の形態１３の時刻Ｔ０から時刻Ｔ1までの初期補正動作Ｉｎｔ＿Ｃａｌの終了後の時間Ｔの経過期間のシステムＬＳＩまたはシステムインパッケージの特性変動によるＡ／Ｄ変換器２のデジタル出力信号の精度低下を軽減することが可能となる。
【０１８２】
［実施の形態１５］
《実施の形態１５の校正動作と通常動作》
図２９は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【０１８３】
図２９に示す本発明の実施の形態１５による校正動作と通常動作とが図２８に示した本発明の実施の形態１４による校正動作と通常動作と相違するのは、下記の点である。
【０１８４】
すなわち、図２９に示した本発明の実施の形態１５によれば、マルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭの複数のチャンネルに接続された複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに関して、初期補正動作Ｉｎｔ＿Ｃａｌの間と２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌの間とで、複数の校正動作を順次に実行することが可能となる。その結果、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの容量誤差が有っても、順次に実行される複数のチャンネルのＡ／Ｄ変換器２の順次のＡ／Ｄ変換デジタル出力信号の精度低下を軽減することが可能となる。
【０１８５】
［実施の形態１６］
《実施の形態１６の校正動作と通常動作》
図３０は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【０１８６】
図３０に示す本発明の実施の形態１６による校正動作と通常動作とが図２９に示した本発明の実施の形態１５による校正動作と通常動作と相違するのは、下記の点である。
【０１８７】
すなわち、図３０に示した本発明の実施の形態１６によれば、初期補正動作Ｉｎｔ＿Ｃａｌの間や２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌの間の各期間に、マルチプレクサの複数のチャンネル１、２…Ｍに関して複数の校正動作を順次に実行することが可能となる。その結果、Ａ／Ｄ変換器２の順次のＡ／Ｄ変換デジタル出力信号の精度を向上することが可能となる。
【０１８８】
［実施の形態１７］
《実施の形態１７の校正動作と通常動作》
図３１は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【０１８９】
図３１に示す本発明の実施の形態１７による校正動作と通常動作とが図２９に示した本発明の実施の形態１５による校正動作と通常動作と相違するのは、下記の点である。
【０１９０】
すなわち、図３１に示した本発明の実施の形態１７によれば、初期補正動作Ｉｎｔ＿Ｃａｌの間や２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌの間の各期間に、マルチプレクサの複数のチャンネル１、２…Ｍに関して複数の校正動作を並列に実行することが可能となる。
【０１９１】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１９２】
例えば、本発明の種々の実施の形態によるシステムＬＳＩまたはシステムインパッケージを使用する車載用ミリ波レーダ装置が搭載された自動車は、ガソリンや軽油等の石油燃料を燃焼する内燃エンジンを駆動原とした自動車に限定されるものではない。バッテリーで駆動される電気モータを駆動原とした電気自動車や、内燃エンジンと電気モータとを使用するハイブリッド自動車にも、本発明の種々の実施の形態のシステムＬＳＩまたはシステムインパッケージを使用する車載用ミリ波レーダ装置が搭載されることが可能であることは言うまでもない。
【符号の説明】
【０１９３】
１００…システムＬＳＩ
１０１…電圧制御発振器
１０２…ＲＦ電力増幅器
１０３…送信アンテナ
１０４、１０７、１１０…アナログフロントエンド部
１０５、１０８、１１１…ＲＦ受信部
１０６、１０９、１１２…受信アンテナ
ＩＮ１、ＩＮ２…ＩＮＭ…複数の入力端子
１…受信インターフェース
２…単一のＡ／Ｄ変換器
ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣN…乗算型Ｄ／Ａ変換器
ＳＡＤＣ…サブＡ／Ｄ変換器
ＳＤＡＣ…サブＤ／Ａ変換器
Ｎｏｄｅ…減算器
Ｘ２…増幅器
３…補正用信号生成部
４…デジタル補正用Ｄ／Ａ変換器
４１…ΣΔ型Ｄ／Ａ変換ユニット
４２…スイッチトキャパシタローパスフィルタ
５…フォアグランドデジタル補正用のデジタル補正部
５１…デジタル出力生成部
５２…フォアグラウンドキャリブレーション部
５３…非線型性補償部
５４…選択器
６…車載用ミリ波レーダ装置のためのレーダ用演算部
７…マイクロプロセッサユニット(ＭＰＵ)
８…メモリ
９…バス
１０…基準電圧生成部
１１…補正用マルチプレックス制御器
１２…分周器
Ｃ、Ｃ１、Ｃ２…ＣＭ…サンプルホールド容量
ＳＷ、ＳＷ１、ＳＷ２…ＳＷＭ１、ＳＷCAL…スイッチ
φ１、φ２…２相クロック信号
Φ１＿１、Φ１＿２…多相制御信号
ＯｐＡｍｐ…オペアンプ
ＩＮCAL…校正用アナログ信号
ＤADC…デジタル出力信号
ＤOUT…デジタル出力信号
ＤMUX…制御信号
【技術分野】
【０００１】
本発明は、車載用ミリ波レーダ装置に搭載可能であって、マイクロプロセッサユニット(ＭＰＵ)とＡ／Ｄ変換器とを内蔵する半導体集積回路およびその動作方法に関し、特に内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
近年、車載用ミリ波レーダは，各自動車機器メーカから車間制御付クルーズ(ＡＣＣ：Adaptive Cruise Control)システムのキーパーツとして注目されている。車載用ミリ波レーダの周波数は、７６ＧＨｚが使用される。
【０００３】
下記特許文献１には、電磁波としてのミリ波の送信信号を送信アンテナから放射する送信部と、目標の対象物からの反射電波としての受信信号を受信する複数の受信用アレーアンテナを含む受信部と、この受信部の受信信号から対象物の距離、相対速度、方位情報を算出する物標検出部とを具備した車載用レーダ装置が記載されている。受信部では、複数の受信用アレーアンテナの複数の受信信号は複数のＲＦアンプによってそれぞれ増幅された後に、複数の受信ミキサで複数のビート信号にダウンコンバートされる。受信部では、更に複数のビート信号は、複数のローパスフィルタを介して複数のＡ／Ｄ変換器の複数のアナログ入力端子に供給され、複数のＡ／Ｄ変換器の複数のデジタル出力はバッファ部に蓄積され、物標検出部に出力される。
【０００４】
下記特許文献２には、参照発振器と波形制御器とガン送信器等とを含んだ送信機と、複数の受信アンテナと複数の受信ミキサと複数のローパスフィルタとマルチプレクサとを含んだＲＦセンサとを具備するミリ波レーダシステムが記載されている。ＲＦセンサのマルチプレクサの多入力端子は複数のローパスフィルタを介して複数の受信ミキサの複数の出力端子に接続され、マルチプレクサの複数の選択制御端子はビーム選択器によって制御され、複数の受信アンテナによって受信されたレーダ信号から生成されるビデオ信号がマルチプレクサの単一出力端子から順次に出力される。マルチプレクサの出力信号は、増幅器とビデオブランキング回路と単一のＡ／Ｄ変換器とレンジ／ドップラープロセッサとを含んだレーダシグナルプロセッサに供給される。レンジ／ドップラープロセッサの出力信号は、出力信号が表示装置に供給される検出／トラッキングプロセッサに供給される。
【０００５】
一方、車載用ミリ波レーダとは、直接関係しないが、下記特許文献３と下記特許文献４には、高分解能を可能とするデジタル補正型Ａ／Ｄ変換器が記載されている。
【０００６】
下記特許文献３に記載されたＡ／Ｄ変換器は、バックグラウンドデジタル補正型Ａ／Ｄ変換器と呼ばれ、高速Ａ／Ｄ変換動作を低精度で実行するメインＡ／Ｄ変換ユニットと、低速で高分解能のＡ／Ｄ変換を実行する参照用Ａ／Ｄ変換ユニットと、メインＡ／Ｄ変換ユニットのデジタル信号と参照用Ａ／Ｄ変換ユニットのデジタル信号とから最終デジタル出力信号を生成するデジタル補正部とを具備する。
【０００７】
下記特許文献４に記載されたＡ／Ｄ変換器は、フォアグラウンドデジタル補正型Ａ／Ｄ変換器と呼ばれ、メインＡ／Ｄ変換ユニットと、参照用Ｄ／Ａ変換器と、スイッチと、フォアグラウンドキャリブレーション部と、デジタル出力生成部とを具備する。キャリブレーション動作期間に、参照用Ｄ／Ａ変換器によりキャリブレーションデジタル信号はキャリブレーションアナログ信号に変換され、スイッチを介してキャリブレーションアナログ信号がメインＡ／Ｄ変換ユニットの入力に供給される。メインＡ／Ｄ変換ユニットのデジタル信号はフォアグラウンドキャリブレーション部とデジタル出力生成部に供給され、キャリブレーションデジタル信号とデジタル出力生成部の最終デジタル出力信号とはフォアグラウンドキャリブレーション部に供給され、フォアグラウンドキャリブレーション部の出力はデジタル出力生成部に供給される。その結果、フォアグラウンドキャリブレーション部に供給されるキャリブレーションデジタル信号とデジタル出力生成部の最終デジタル出力信号とが一致するように、フォアグラウンドキャリブレーション部の出力によってデジタル出力生成部が制御される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２４１７０２号 公報
【特許文献２】米国特許 第５，４８６，８３２号 明細書
【特許文献３】特開２００９−１３０４４４号 公報
【特許文献４】特開２００９−１５９４１５号 公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立ち、自動車に搭載される車載用ミリ波レーダ装置に搭載されるシステムＬＳＩ半導体集積回路の研究・開発に従事した。特に、このシステムＬＳＩには、デジタル演算のためのマイクロプロセッサユニット(ＭＰＵ)を内蔵するだけでなく、車載用ミリ波レーダ装置に搭載される複数の受信アンテナに接続された複数の受信ミキサから生成される受信出力信号が供給されるＡ／Ｄ変換器を内蔵することが要求された。更に、このシステムＬＳＩを搭載する車載用ミリ波レーダ装置は、高精度で対象物の距離、相対速度、方位情報を算出することが要求されるので、Ａ／Ｄ変換器には高分解能が要求された。
【００１０】
本発明者等は本発明に先立って、車載用ミリ波レーダ装置に搭載されるシステムＬＳＩの内蔵Ａ／Ｄ変換器に関して、検討を行った。
【００１１】
本発明に先立って本発明者等によって検討されたシステムＬＳＩの内蔵Ａ／Ｄ変換器は、上記特許文献１に記載のように複数の受信ミキサから生成される複数の受信出力信号を複数のＡ／Ｄ変換器によってＡ／Ｄ変換する方式である。この方式では、複数の受信出力信号が複数のＡ／Ｄ変換器によって並列にＡ／Ｄ変換されるので、複数のＡ／Ｄ変換器の各Ａ／Ｄ変換器は低速動作が許容される。従って、車載用ミリ波レーダ装置の高精度化のために、この並列動作の複数のＡ／Ｄ変換器として、上記特許文献３に記載された高分解能のバックグラウンドデジタル補正型Ａ／Ｄ変換器の採用が検討された。しかしながら、バックグラウンドデジタル補正型Ａ／Ｄ変換器で低速・高分解能のＡ／Ｄ変換を実行する参照用Ａ／Ｄ変換ユニットの半導体チップ占有面積が比較的大きいので、内蔵Ａ／Ｄ変換器の全体の半導体チップ占有面積が極めて大きくなると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。更に複数のＡ／Ｄ変換器が並列動作するので、内蔵Ａ／Ｄ変換器の消費電力が大きいと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００１２】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１３】
従って、本発明の目的とするところは、車載用ミリ波レーダ装置に搭載されマイクロプロセッサユニット(ＭＰＵ)とＡ／Ｄ変換器とを内蔵する半導体集積回路において、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、更に内蔵Ａ／Ｄ変換器の分解能を改善することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１６】
すなわち、本発明の代表的な実施の形態による半導体集積回路では、ミリ波レーダ装置に搭載される複数の受信ミキサから生成される複数の受信出力信号は、単一のＡ／Ｄ変換器によってＡ／Ｄ変換される。更に、この単一のＡ／Ｄ変換器は、デジタル補正型Ａ／Ｄ変換器によって構成される。
【００１７】
従って、本発明の代表的な実施の形態による方式によれば、内蔵Ａ／Ｄ変換器のチップ占有面積が削減され、更に内蔵Ａ／Ｄ変換器の分解能を改善することが可能となる。
【００１８】
更に、本発明の好適な実施の形態によれば、ミリ波レーダ装置の複数の受信ミキサから生成される複数の受信出力信号を順次にＡ／Ｄ変換するのに必要な高速性能を有する単一のＡ／Ｄ変換器として、バックグラウンドデジタル補正型Ａ／Ｄ変換器と比較してデジタル補正処理が短時間のフォアグラウンドデジタル補正型Ａ／Ｄ変換器が使用される。またフォアグラウンドデジタル補正型Ａ／Ｄ変換器の参照用Ｄ／Ａ変換器は、バックグラウンドデジタル補正型Ａ／Ｄ変換器の低速で高分解能の参照用Ａ／Ｄ変換器と比較して、チップ占有面積が小さくなる。その結果、本発明の好適な実施の形態によれば、単一の内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善することが可能となる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、本発明によれば、車載用ミリ波レーダ装置に搭載されマイクロプロセッサユニット(ＭＰＵ)とＡ／Ｄ変換器とを内蔵する半導体集積回路において、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、マイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵するシステムＬＳＩとしての半導体集積回路１００が搭載される本発明の実施の形態１による車載用ミリ波レーダ装置の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図３】図３は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な構成を示す図である。
【図４】図４は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な他の構成を示す図である。
【図５】図５は、図３に示した受信インターフェース１に含まれたマルチプレクサの複数のスイッチＳＷ１、ＳＷ２…ＳＷＭに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と多相制御信号Φ１＿１、Φ１＿２…の波形を示す図である。
【図６】図６は、図３に示した受信インターフェース１に含まれたマルチプレクサの最終スイッチＳＷCALに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と制御信号Φ１＿ＣＡＬの波形を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態３によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の構成を示す図である。
【図９】図９は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の他の構成を示す図である。
【図１０】図１０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図１１】図１１は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の同時サンプリングの動作を説明する図である。
【図１２】図１２は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１のフォアグランドキャリブレーション動作を説明する図である。
【図１３】図１３は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１と単一のＡ／Ｄ変換器２を構成する従属接続された複数の乗算型Ｄ／Ａ変換器の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の具体的な構成を示す図である。
【図１４】図１４は、図１０と図１３とに示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作に使用される使用されるデジタル補正部５の構成を示す図である。
【図１５】図１５は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが複数の受信アンテナの受信信号を同時にサンプリング可能であることと、単一のＡ／Ｄ変換器２が複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭのアナログ電圧を順次にＡ／Ｄ変換する様子を示す図である。
【図１６】図１６は、図１０に示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作期間に受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭにデジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALが順次に供給される様子を示す図である。
【図１７】図１７は、図２に示した本発明の実施の形態２または図７に示した本発明の実施の形態３または図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００に使用されるデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器の構成を示す図である。
【図１８】図１８は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態６によるシステムインパッケージの構成を示す図である。
【図１９】図１９は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態７によるシステムインパッケージの構成を示す図である。
【図２０】図２０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態８によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２１】図２１は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態９によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２２】図２２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１０によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２３】図２３は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１１によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２４】図２４は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【図２５】図２５は、図２４に示した半導体集積回路１００において、受信インターフェース１の内部のデジタル補正用Ｄ／Ａ変換器４を使用してフォアグラウンドキャリブレーション動作を実行するためのキャリブレーションタイミング信号φCALと２相クロック信号φ１、φ２の波形を示す図である。
【図２６】図２６は、図２４に示した半導体集積回路１００において、受信インターフェース１内部のマトリックス・スイッチＭａｔｒｉｘ＿ＳＷを使用して、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭのいずれかの受信アナログ信号を単一のＡ／Ｄ変換器２によってＡ／Ｄ変換する通常動作状態を実行するための２相クロック信号φ１、φ２の波形を示す図である。
【図２７】図２７は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【図２８】図２８は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【図２９】図２９は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【図３０】図３０は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【図３１】図３１は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【発明を実施するための形態】
【００２２】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２３】
〔１〕本発明の代表的な実施の形態は、ミリ波レーダ装置に搭載可能な半導体集積回路である。
【００２４】
前記半導体集積回路は、前記ミリ波レーダ装置の複数の受信ミキサ(１０５、１０８…１１１)から生成される複数の受信信号をＡ／Ｄ変換するための単一のＡ／Ｄ変換器(２)と、前記Ａ／Ｄ変換器の出力デジタル信号に応答するマイクロプロセッサユニット(７)とを具備する。
【００２５】
前記単一のＡ／Ｄ変換器は、デジタル補正型Ａ／Ｄ変換器によって構成されたことを特徴とするものである(図２参照)。
【００２６】
前記実施の形態によれば、内蔵Ａ／Ｄ変換器のチップ占有面積を削減して、内蔵Ａ／Ｄ変換器の分解能を改善することができる。
【００２７】
好適な実施の形態による半導体集積回路は、前記複数の受信信号が供給可能な複数の入力端子(ＩＮ１、ＩＮ２…ＩＮＭ)を多入力端子とするマルチプレクサを含んだ受信インターフェース(１)を更に具備する。
【００２８】
前記単一のＡ／Ｄ変換器としての前記デジタル補正型Ａ／Ｄ変換器は、前記受信インターフェース(１)の前記マルチプレクサの出力端子から出力される前記複数の受信信号を順次にＡ／Ｄ変換するフォアグラウンドデジタル補正型Ａ／Ｄ変換器(２、３、４、５)であることを特徴とする(図２参照)。
【００２９】
他の好適な実施の形態では、前記単一のＡ／Ｄ変換器は従属接続された複数の変換器(ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣN)を有するパイプライン型Ａ／Ｄ変換器(２)を含むことを特徴とする(図２参照)。
【００３０】
更に他の好適な実施の形態による半導体集積回路は、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器を構成するための補正用信号生成部(３)とデジタル補正用Ｄ／Ａ変換器(４)とデジタル補正部(５)とを更に具備する。
【００３１】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の校正動作の間に、前記補正用信号生成部(３)から生成される校正用デジタル信号が前記デジタル補正用Ｄ／Ａ変換器(４)の入力端子に供給され、前記デジタル補正用Ｄ／Ａ変換器の出力端子から生成される校正用アナログ信号(ＩＮCAL)が前記マルチプレクサの前記出力端子を介して前記単一のＡ／Ｄ変換器(２)の入力端子に供給される。
【００３２】
前記校正動作の間に、前記単一のＡ／Ｄ変換器(２)の出力端子から生成されるデジタル校正出力信号と前記補正用信号生成部(３)から生成される前記校正用デジタル信号とが前記デジタル補正部(５)とに供給されことによって、前記デジタル補正部(５)の出力端子からフォアグラウンドデジタル補正出力信号が生成されることを特徴とするものである(図２参照)。
【００３３】
より好適な実施の形態では、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の通常動作の間に、前記マルチプレクサの前記出力端子から出力される前記複数の受信信号が順次に前記単一のＡ／Ｄ変換器(２)の前記入力端子に供給される。
【００３４】
前記通常動作の間に、前記単一のＡ／Ｄ変換器(２)の前記出力端子から順次に生成されるデジタル通常出力信号が前記デジタル補正部(５)に供給されことによって、前記デジタル補正部(５)の前記出力端子から通常デジタル補正出力信号が生成されることを特徴とするものである(図２参照)。
【００３５】
他のより好適な実施の形態では、前記受信インターフェース(１)は前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器(２)の前記入力端子との間に接続された１個の容量(Ｃ)を更に含んだことを特徴とする(図２参照)。
【００３６】
更に他のより好適な実施の形態では、前記受信インターフェース(１)の前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器(２)の前記入力端子との間は、直流的に接続される(図７参照)。
【００３７】
前記パイプライン型Ａ／Ｄ変換器(２)の従属接続された前記複数の変換器の初段の変換器(ＭＤＡＣ１)は、内部のサブＡ／Ｄ変換器(ＳＡＤＣ)の入力端子とサブＤ／Ａ変換器(ＳＤＡＣ)の出力端子と増幅器(Ｘ２)の入力端子とに接続された内部容量(２Ｃ)を含む。
【００３８】
前記マルチプレクサの前記出力端子のアナログ入力電圧は、前記初段の変換器(ＭＤＡＣ１)の前記内部容量(２Ｃ)にサンプリング可能とされたことを特徴とするものである(図７、図８参照)。
【００３９】
別のより好適な実施の形態では、前記受信インターフェース(１)は、前記マルチプレクサの前記多入力端子(ＩＮ１、ＩＮ２…ＩＮＭ)と前記マルチプレクサの前記出力端子との間にそれぞれ接続された複数の容量素子(Ｃ１、Ｃ２…ＣＭ)を更に含む。
【００４０】
前記受信インターフェース(１)は、前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)と前記デジタル補正用Ｄ／Ａ変換器の前出力端子との間にそれぞれ接続された複数の校正スイッチ(ＳＷCAL１、ＳＷCAL２…ＳＷCALＭ)を更に含む(図１０、図１３参照)。
【００４１】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記複数の受信ミキサから生成される前記複数の受信信号が、前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)に略同時にサンプリングされる。
【００４２】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、複数の校正スイッチ(ＳＷCAL１、ＳＷCAL２…ＳＷCALＭ)が順次にオン状態に制御され、前記デジタル補正用Ｄ／Ａ変換器の前記出力端子から生成される前記校正用アナログ信号(ＩＮCAL)が前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)に順次に供給される。
【００４３】
前記校正動作の間に、前記複数の容量素子に順次に供給される前記校正用アナログ信号に応答して前記単一のＡ／Ｄ変換器(２)の前記出力端子から順次に生成される複数のデジタル校正出力信号に関して、前記デジタル補正部(５)は順次にデジタル校正動作を実行することを特徴とするものである。
【００４４】
具体的な実施の形態では、前記デジタル補正用Ｄ／Ａ変換器(４)は、ΣΔ型Ｄ／Ａ変換ユニット(４１)とスイッチトキャパシタローパスフィルタ(４２)との従属接続によって構成されたことを特徴とするものである(図１７参照)。
【００４５】
他の具体的な実施の形態では、前記単一のＡ／Ｄ変換器(２)と前記マイクロプロセッサユニット(７)とを具備する第１の半導体チップ(１００)と、前記デジタル補正用Ｄ／Ａ変換器(４Ａ)を構成する第２の半導体チップとは、システムインパッケージの形態に構成された前記半導体集積回路の封止パッケージ(ＰＫＧ)に内蔵されたことを特徴とするものである(図１８、図１９参照)。
【００４６】
更に他の具体的な実施の形態では、前記デジタル補正用Ｄ／Ａ変換器の前出力端子と前記複数の校正スイッチ(ＳＷCAL１、ＳＷCAL２…ＳＷCALＭ)とは、前記半導体集積回路の外部端子(Ｔ)と電気的に接続されたことを特徴とするものである(図２０参照)。
【００４７】
別の具体的な実施の形態による半導体集積回路は、動作クロック信号(ｆCLK)の分周動作を実行可能な分周器(１２)を更に具備する。
【００４８】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記分周器(１２)の分周数(Ｌ)は小さな値に設定され、前記小さな値の前記分周数に設定された前記分周器(１２)の通常動作出力クロック信号が前記単一のＡ／Ｄ変換器(２)と前記デジタル補正用Ｄ／Ａ変換器(４)とに供給される。
【００４９】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器(１２)の前記分周数(Ｌ)は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器(１２)の校正動作出力クロック信号が前記単一のＡ／Ｄ変換器(２)と前記デジタル補正用Ｄ／Ａ変換器(４)とに供給されることを特徴とするものである(図２１参照)。
【００５０】
更に別の具体的な実施の形態による半導体集積回路は、動作クロック信号(ｆCLK)の分周動作を実行可能な分周器(１２)を更に具備する。
【００５１】
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器(１２)の前記分周数(Ｌ)は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器(１２)の校正動作出力クロック信号と前記動作クロック信号(ｆCLK)とが前記デジタル補正用Ｄ／Ａ変換器(４)と前記単一のＡ／Ｄ変換器(２)とにそれぞれ供給されることを特徴とするものである(図２２参照)。
【００５２】
より具体的な実施の形態では、前記デジタル補正部(５)は、前記デジタル補正用Ｄ／Ａ変換器(４)の非線型特性を補償する非線形補償部(５３)を含むことを特徴とするものである(図２３参照)。
【００５３】
最も具体的な実施の形態では、前記受信インターフェース(１)では、前記複数の入力端子(ＩＮ１、ＩＮ２…ＩＮＭ)にはマトリックス・スイッチ(Ｍａｔｒｉｘ＿ＳＷ)の複数の入力端子が接続され、前記マトリックス・スイッチの複数の出力端子には容量値に所定のウェイト(１Ｃ、２Ｃ…２Ｍ−１Ｃ)が付加された複数の容量素子(Ｃ１、Ｃ２…ＣＭ)が接続されることによって、前記所定のウェイトが付加された前記複数の容量素子によって容量Ｄ／Ａ変換器が構成される。
【００５４】
前記複数の容量素子を含む前記容量Ｄ／Ａ変換器によって、前記デジタル補正用Ｄ／Ａ変換器(４)が構成されたことを特徴とするものである(図２４参照)。
【００５５】
〔２〕本発明の別の観点の代表的な実施の形態は、ミリ波レーダ装置に搭載可能な半導体集積回路の動作方法である。
【００５６】
前記半導体集積回路は、前記［１］に記載した本発明の種々の実施の形態のいずれか１つに記載された半導体集積回路である。
【００５７】
前記半導体集積回路の電源投入に際しては、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の第１回目(Ｔ２〜Ｔ３)の実行に先立って前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作(Ｉｎｔ＿Ｃａｌ)の第１回目(Ｔ０〜Ｔ１)が実行されることを特徴とするものである(図２７〜図３１参照)。
【００５８】
好適な実施の形態では、前記半導体集積回路の前記電源投入後の前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の前記第１回目(Ｔ２〜Ｔ３)の前記実行と前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の第２回目(Ｔ６〜Ｔ７)の実行との間に、前記校正動作(Ｓｔｅａｄｙ＿Ｃａｌ)が中間実行(Ｔ４〜Ｔ５)されることを特徴とするものである(図２７〜図３１参照)。
【００５９】
他の好適な実施の形態では、前記校正動作(Ｉｎｔ＿Ｃａｌ)の前記第１回目(Ｔ０〜Ｔ１)の実行の後に、前記通常動作(Ａ／Ｄ＿Ｃｏｎｖ)の前記第１回目(Ｔ４〜Ｔ５)の前記実行に先立って前記校正動作(Ｓｔｅａｄｙ＿Ｃａｌ)の第２回目(Ｔ２〜Ｔ３)が実行されることを特徴とするものである(図２８〜図３１参照)。
【００６０】
より好適な実施の形態では、前記校正動作(Ｉｎｔ＿Ｃａｌ、Ｓｔｅａｄｙ＿Ｃａｌ)の間に、前記受信インターフェース(１)の前記マルチプレクサの前記複数の容量素子(Ｃ１、Ｃ２…ＣＭ)に関して順次に前記デジタル校正動作が実行されることを特徴とするものである(図２９、図３０参照)。
【００６１】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６２】
［実施の形態１］
《車載用ミリ波レーダ装置の構成》
図１は、マイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵するシステムＬＳＩとしての半導体集積回路１００が搭載される本発明の実施の形態１による車載用ミリ波レーダ装置の構成を示す図である。
【００６３】
図１に示すように、車載用ミリ波レーダ装置は、送信アンテナ１０３と、複数の受信アンテナ１０６、１０９、１１２と、電圧制御発振器１０１と、ＲＦ電力増幅器１０２と、複数のアナログフロントエンド部１０４、１０７、１１０と、複数のＲＦ受信部１０５、１０８、１１１と、システムＬＳＩ１００を具備している。
【００６４】
システムＬＳＩ１００の出力端子ＯＵＴからの制御出力信号によって、電圧制御発振器１０１から生成されるミリ波の送信信号の周波数が制御される。電圧制御発振器１０１から生成されるミリ波の送信信号は、ＲＦ電力増幅器１０２によって電力増幅された後に送信アンテナ１０３から自動車の前方と左右斜め前方に放射される。その結果、前方または左右斜め前方の目標物からの反射電波としての受信信号は、複数の受信アンテナ１０６、１０９、１１２によって受信されて、複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサの複数の一方の入力端子に供給される。一方、電圧制御発振器１０１から生成されるミリ波の送信信号の一部の信号が複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサの複数の他方の入力端子に受信キャリア信号として供給されているので、複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサの複数の出力端子から複数の周波数ダウンコンバート受信信号が生成される。従って、この複数の周波数ダウンコンバート受信信号は、複数のアナログフロントエンド部１０４、１０７、１１０の複数のローパスフィルタを介して、システムＬＳＩ１００の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに供給される。
【００６５】
［実施の形態２］
《実施の形態２のシステムＬＳＩの構成》
図２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【００６６】
図２に示すように、半導体集積回路１００は、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭ、受信インターフェース１、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、フォアグランドデジタル補正用のデジタル補正部５、車載用ミリ波レーダ装置のためのレーダ用演算部６、マイクロプロセッサユニット(ＭＰＵ)７、メモリ８、バス９、基準電圧生成部１０を含んでいる。また、図２に示した半導体集積回路１００はモノリシック半導体集積回路であるので、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭ、受信インターフェース１、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、フォアグランドデジタル補正用のデジタル補正部５、車載用ミリ波レーダ装置のためのレーダ用演算部６、マイクロプロセッサユニット７、メモリ８、バス９、基準電圧生成部１０は全て、モノリシック半導体集積回路の半導体チップ内部に集積化されて形成されている。
【００６７】
また、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の特徴は、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、デジタル補正部５、受信インターフェース１により、フォアグランドデジタル補正型Ａ／Ｄ変換器が構成されていることである。その結果、単一のＡ／Ｄ変換器２は、車載用ミリ波レーダ装置の複数の受信信号を順次にＡ／Ｄ変換する単一のＡ／Ｄ変換器として、十分な高速性と削減されたチップ占有面積とを実現することが可能となる。
【００６８】
《受信インターフェースのマルチプレクサ》
受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭには、図１に示した車載用ミリ波レーダ装置に搭載された複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサから生成される複数の周波数ダウンコンバート受信信号が供給される。受信インターフェース１は、多入力端子と単一出力端子との間に多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALを有するマルチプレクサを含んでいる。マルチプレクサの多数のスイッチの複数のスイッチＳＷ１、ＳＷ２…ＳＷＭは受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに接続され、マルチプレクサの多数のスイッチの最後のスイッチＳＷCALはデジタル補正用Ｄ／Ａ変換器４の出力端子に接続されている。またマルチプレクサの多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALに接続された単一出力端子はサンプルホールド容量Ｃの一方の端子に接続され、サンプルホールド容量Ｃの他方の端子はサンプルホールドスイッチＳＷを介して基準電位ＶREFに接続されまた単一のＡ／Ｄ変換器２の入力端子に接続されている。
【００６９】
《単一のパイプライン型Ａ／Ｄ変換器》
図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の単一のＡ／Ｄ変換器２としては、特にパイプライン型Ａ／Ｄ変換器が選択されている。
【００７０】
良く知られているように、Ａ／Ｄ変換器としては、フラッシュ型やパイプライン型や逐次比較型やシグマデルタ型等の種々のＡ／Ｄ変換器の選択が可能である。しかしながら、フラッシュ型Ａ／Ｄ変換器は極めて高いサンプリングレートとある程度の分解能を実現可能であるが、消費電力とチップ占有面積とが大きいと言う理由によって、フラッシュ型Ａ／Ｄ変換器は半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されなかった。更に、逐次比較型Ａ／Ｄ変換器は比較的高い分解能を実現可能であるがサンプリングレートが極めて低いと言う理由によって、逐次比較型Ａ／Ｄ変換器は半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されなかった。またシグマデルタ型Ａ／Ｄ変換器は極めて高い分解実現可能であるが、サンプリングレートが比較的に低いと言う理由によって、シグマデルタ型Ａ／Ｄ変換器は半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されなかった。それに対して本発明者等の検討によって、パイプライン型Ａ／Ｄ変換器は高いサンプリングレートと比較的高い分解能を実現可能であると言う理由によって、パイプライン型Ａ／Ｄ変換器が半導体集積回路１００の単一のＡ／Ｄ変換器２として選択されたものである。
【００７１】
図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、良く知られているように、従属接続された複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNを含んでいる。従属接続された複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNの各乗算型Ｄ／Ａ変換器は、サブＡ／Ｄ変換器とサブＤ／Ａ変換器と減算器と増幅器とを含む。各乗算型Ｄ／Ａ変換器のアナログ入力信号はサブＡ／Ｄ変換器によりデジタル信号に変換され、デジタル信号はサブＤ／Ａ変換器によってアナログ出力信号に変換される。また乗算型Ｄ／Ａ変換器のアナログ入力信号とサブＤ／Ａ変換器のアナログ出力信号とは減算器で減算され、減算器の差分出力信号は利得が２に設定された増幅器で増幅され、増幅器の出力から生成されるアナログ残差信号が次段の乗算型Ｄ／Ａ変換器のアナログ入力信号とされる。このようにして、パイプライン型Ａ／Ｄ変換器の単一のＡ／Ｄ変換器２からマルチビットのＡ／Ｄ変換デジタル信号が生成され、デジタル補正部５に供給される。
【００７２】
《フォアグランドキャリブレーション動作》
図２に示す本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の電源投入時には、半導体集積回路１００の動作モードはフォアグランドキャリブレーション動作に設定される。これは、電源投入時の初期化コマンドによって、動作モード設定が可能となる。
【００７３】
従って、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、デジタル補正部５、受信インターフェース１によるフォアグランドキャリブレーション動作の期間には、下記のようにして校正動作(キャリブレーション動作)が実行される。
【００７４】
すなわち、この校正動作期間にて補正用信号生成部３から生成される校正用デジタル信号はデジタル補正用Ｄ／Ａ変換器４のデジタル入力端子に供給される。従って、校正用アナログ信号ＩＮCALがデジタル補正用Ｄ／Ａ変換器４のアナログ出力端子から生成され、受信インターフェース１に含まれたマルチプレクサの最終スイッチＳＷCALを介して単一のＡ／Ｄ変換器２のアナログ入力端子に供給される。その結果、単一のＡ／Ｄ変換器２のデジタル出力端子から、デジタル補正用Ｄ／Ａ変換器４の校正用アナログ信号ＩＮCALに応答したデジタル出力信号が生成される。単一のＡ／Ｄ変換器２のデジタル出力信号はデジタル補正部５の内部のデジタル出力生成部５１とフォアグラウンドキャリブレーション部５２とに供給され、補正用信号生成部３の校正用デジタル信号とデジタル出力生成部５１の最終デジタル出力信号とはフォアグラウンドキャリブレーション部５２に供給され、フォアグラウンドキャリブレーション部５２の出力はデジタル出力生成部５１に供給される。従って、フォアグラウンドキャリブレーション部５２に供給されるキャリブレーションデジタル信号とデジタル出力生成部５１の最終デジタル出力信号が一致するように、フォアグラウンドキャリブレーション部５２の出力によってデジタル出力生成部５１が制御される。
【００７５】
《通常動作》
上述したフォアグランドキャリブレーション動作の実行によって、デジタル補正部５のデジタル出力生成部５１には単一のＡ／Ｄ変換器２のデジタル出力信号に対応するデジタル補正データが格納される。また、フォアグランドキャリブレーション動作の実行完了の後に、図２に示す本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の通常動作モードに設定される。これは、半導体集積回路１００の動作モードを通常動作モードに移行するための通常動作モード移行コマンドを半導体集積回路１００に供給することで、可能となる。
【００７６】
このように、半導体集積回路１００の動作モードの通常動作モードへの移行が完了すると、単一のＡ／Ｄ変換器２は受信インターフェース１のマルチプレクサの出力端子から出力される車載用ミリ波レーダ装置の複数の受信ミキサの複数の受信信号を順次にＡ／Ｄ変換する。その際に、デジタル補正部５のデジタル出力生成部５１は、その内部に格納されたデジタル補正データを使用して、単一のＡ／Ｄ変換器２の出力端子から生成されるデジタル出力信号の補正処理を実行するものとなる。その結果、この通常動作モードでは、デジタル補正部５のデジタル出力生成部５１の出力端子から、高精度で高分解能の通常動作デジタル補正出力信号が生成されることが可能となる。
【００７７】
《高精度の車間距離制御》
以上説明した校正動作(キャリブレーション動作)によって、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４、デジタル補正部５、受信インターフェース１により構成されるフォアグランドデジタル補正型Ａ／Ｄ変換器が高い分解能とされることが可能となる。その結果、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置は、高精度で、対象物の距離、相対速度、方位情報を算出することが可能となる。従って、図１に示した車載用ミリ波レーダ装置を搭載した自動車は、高い安全性の運転が可能となるものである。
【００７８】
すなわち、複数の受信アンテナの受信信号に応答して単一のＡ／Ｄ変換器２の出力から順次に出力される受信デジタル信号は、車載用ミリ波レーダ装置のためのレーダ用演算部６によってデジタル演算処理される。前方または左右前方の自動車との車間距離が危険な値となった場合には、レーダ用演算部６によるデジタル演算処理結果のデータはこの危険な値を反映するものとなる。従って、このような状況では、バス９を介して供給されるレーダ用演算部６によるデジタル演算処理結果に応答してマイクロプロセッサユニット(ＭＰＵ)７が、自動車のエンジン制御やブレーキ制御を実行することで、交通事故の回避が可能となる。尚、レーダ用演算部６のデジタル演算処理結果に応答したマイクロプロセッサユニット７による自動車のエンジン制御やブレーキ制御は、メモリ８の不揮発性メモリに格納されたソフトウェアにより実行可能とされている。更に、レーダ用演算部６によるデジタル演算処理も、レーダ用演算部６のハードウェアにより実行されるだけではなく、メモリ８の不揮発性メモリに格納されたソフトウェアによって実行することも可能である。
【００７９】
《受信インターフェースの具体的な構成》
図３は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な構成を示す図である。
【００８０】
図３に示す受信インターフェース１は、多入力端子と単一出力端子との間に多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALを有するマルチプレクサを含んでいる。多数のスイッチＳＷ１、ＳＷ２…ＳＷＭ、ＳＷCALのオン状態とオフ状態とは、多数の多相制御信号Φ１＿１、Φ１＿２…Φ１＿Ｍ、Φ１＿ＣＡＬのハイレベルとローレベルによって制御される。受信インターフェース１では、更に２相クロック信号φ１、φ２によってオン状態とオフ状態とが制御されるスイッチと容量ＣとオペアンプＯｐＡｍｐと上述したマルチプレクサとによってサンプルホールド回路が構成されている。
【００８１】
図５は、図３に示した受信インターフェース１に含まれたマルチプレクサの複数のスイッチＳＷ１、ＳＷ２…ＳＷＭに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と多相制御信号Φ１＿１、Φ１＿２…の波形を示す図である。
【００８２】
図５に示すように、第１クロック信号φ１のハイレベルのサンプリング期間において、多相制御信号Φ１＿１、Φ１＿２…のいずれかがハイレベルとなり、複数のスイッチＳＷ１、ＳＷ２…ＳＷＭのいずれかがオン状態となって、アナログ入力信号がマルチプレクサの単一出力端子に接続された第１個目の容量Ｃの両端間にサンプリングされる。
【００８３】
次に、第２クロック信号φ２のハイレベルのホールド期間では、第１個目の容量Ｃの電荷はオペアンプＯｐＡｍｐの反転入力端子と出力端子との間に接続された第２個目の容量Ｃに転送される。
【００８４】
図６は、図３に示した受信インターフェース１に含まれたマルチプレクサの最終スイッチＳＷCALに関して、サンプルホールド動作させるための２相クロック信号φ１、φ２と制御信号Φ１＿ＣＡＬの波形を示す図である。
【００８５】
図６に示すように、第１クロック信号φ１がハイレベルのサンプリング期間において、最終制御信号Φ１＿ＣＡＬがハイレベルとなり、最終スイッチＳＷCALがオン状態となって、デジタル補正用Ｄ／Ａ変換器４からの校正用アナログ入力信号がマルチプレクサの単一出力端子に接続された第１個目の容量Ｃの両端間にサンプリングされる。次に第２クロック信号φ２がハイレベルのホールド期間では、第１個目の容量Ｃの電荷はオペアンプＯｐＡｍｐの反転入力端子と出力端子との間に接続された第２個目の容量Ｃに転送される。
【００８６】
図４は、図２に示した本発明の実施の形態２によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の具体的な他の構成を示す図である。図４に示した受信インターフェース１の具体的な他の構成は、図３に示した受信インターフェース１の具体的な構成と、略同一の構成となっている。図４に示した受信インターフェース１も、図５と図６に示した波形によってサンプルホールド動作することが可能である。
【００８７】
［実施の形態３］
《実施の形態３のシステムＬＳＩの構成》
図７は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態３によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【００８８】
図７に示した本発明の実施の形態３による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【００８９】
すなわち、図７の半導体集積回路１００の受信インターフェース１では、図２の半導体集積回路１００の受信インターフェース１のサンプルホールド容量ＣとサンプルホールドスイッチＳＷとが省略されている。従って、図２の半導体集積回路１００と比較して、図７に示す本発明の実施の形態３による半導体集積回路１００は、半導体チップ占有面積と消費電流の削減を可能とすることができる。
【００９０】
図８は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の構成を示す図である。
【００９１】
図８に示すように、受信インターフェース１のマルチプレクサの多数のスイッチの複数のスイッチＳＷ１、ＳＷ２……ＳＷＭの単一出力端子に、単一のＡ／Ｄ変換器２を構成する従属接続された複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNの初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１が接続される。初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１は、サブＡ／Ｄ変換器ＳＡＤＣとサブＤ／Ａ変換器ＳＤＡＣと減算器Ｎｏｄｅと増幅器Ｘ２とを含んでいる。サブＡ／Ｄ変換器ＳＡＤＣの入力端子は、第１クロック信号φ１により制御されるスイッチを介して受信インターフェース１のマルチプレクサの単一出力端子に接続されている。従って、受信インターフェース１のマルチプレクサの単一出力端子のアナログ入力信号に応答して、サブＡ／Ｄ変換器ＳＡＤＣの出力端子から１．５ビットのデジタル出力信号が生成されサブＤ／Ａ変換器ＳＤＡＣのデジタル入力端子に供給される。その結果、サブＡ／Ｄ変換器ＳＡＤＣの１．５ビットのデジタル出力信号に応答して、高レベルアナログ出力電圧Ｖｐと中間レベルアナログ出力電圧Ｖｃと低レベルアナログ出力電圧Ｖｎのいずれかのアナログ出力電圧がサブＤ／Ａ変換器ＳＤＡＣによって選択される。
【００９２】
図８に示すように増幅器Ｘ２は、容量値が２Ｃに設定された入力容量と容量値がＣに設定された帰還容量と第１クロック信号φ１により制御される２個のスイッチとオペアンプＯｐＡｍｐとによって構成される。従って、第１クロック信号φ１のハイレベル期間に、受信インターフェース１のマルチプレクサの単一出力端子のアナログ入力電圧は、サブＡ／Ｄ変換器ＳＡＤＣの入力端子と増幅器Ｘ２の容量値２Ｃの入力容量の両端間に供給される。次の第２クロック信号φ２のハイレベル期間に、減算器ＮｏｄｅにサブＡ／Ｄ変換器ＳＡＤＣのアナログ入力電圧とサブＤ／Ａ変換器ＳＤＡＣのアナログ出力電圧の差分出力電圧が生成される。減算器Ｎｏｄｅから生成される差分出力電圧は容量値２Ｃの入力容量と容量値の帰還容量とによって利得が２に設定された増幅器Ｘ２によって増幅され、増幅器Ｘ２の出力から生成されるアナログ残差信号が第２段目の乗算型Ｄ／Ａ変換器ＭＤＡＣ２の入力端子に供給される。第２段目の乗算型Ｄ／Ａ変換器ＭＤＡＣ２から最終段の乗算型Ｄ／Ａ変換器ＭＤＡＣNも、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１と全く同様に容量値２Ｃの入力容量と容量値の帰還容量と第１クロック信号φ１により制御される２個のスイッチとオペアンプＯｐＡｍｐとを含む増幅器Ｘ２と、サブＡ／Ｄ変換器ＳＡＤＣと、サブＤ／Ａ変換器ＳＤＡＣと、減算器Ｎｏｄｅにより構成されることが可能である。
【００９３】
図９は、図７に示した本発明の実施の形態３による半導体集積回路１００の受信インターフェース１にてサンプルホールド容量ＣとサンプルホールドスイッチＳＷの省略を可能とする単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の他の構成を示す図である。
【００９４】
図９に示した単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の他の構成が、図８に示した単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の構成と相違するのは、下記の点である。
【００９５】
すなわち、図９に示す初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の増幅器Ｘ２が、容量値Ｃの入力容量と、容量値Ｃの帰還容量と、第１クロック信号φ１により制御される２個のスイッチと、第２クロック信号φ２により制御される１個のスイッチと、オペアンプＯｐＡｍｐを含む点が、図８に示したパイプライン型Ａ／Ｄ変換器の構成との相違である。図９に示した単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器の基本的な動作は、図８に示したパイプライン型Ａ／Ｄ変換器の動作と同一であるので、ここでは説明を省略する。
【００９６】
［実施の形態４］
《実施の形態４のシステムＬＳＩの構成》
図１０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【００９７】
図１０に示した本発明の実施の形態４による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【００９８】
すなわち、図１０の半導体集積回路１００の受信インターフェース１では、マルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭの複数のチャンネルで同時サンプリングを実現するために、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが配置されている。従って、図１０の本発明の実施の形態４による半導体集積回路１００のシステムＬＳＩが図１に示した本発明の実施の形態１の車載用ミリ波レーダ装置に搭載される場合には、下記のような利点が得られる。
【００９９】
すなわち、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭにより同時サンプリングが実現されるので、送信アンテナ１０３から生成されるミリ波からの反射電波を複数の受信アンテナ１０６、１０９、１１２で同時に受信でき、複数の受信アンテナ１０６、１０９、１１２の受信信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭによって同時にサンプリングすることが可能となる。この場合には、車載用ミリ波レーダ装置は、より高い精度で対象物の距離、相対速度、方位情報を算出することが可能となる。
【０１００】
更に、図１０に示した本発明の実施の形態４による半導体集積回路１００では、受信インターフェース１に複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが配置されたことによって、下記のような変更が生じている。
【０１０１】
すなわち、第１の変更点は、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一端はマルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに接続され更に複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭの一端に接続され、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭの他端にはデジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALが共通に供給される。また更に、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭのいずれのスイッチがオン状態に選択されるかは、補正用マルチプレックス制御器１１から生成される複数の制御信号により制御される。尚、補正用マルチプレックス制御器１１から生成される複数の制御信号は、フォアグランドキャリブレーションのためのデジタル補正部５にも同様に供給されている。また更に、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の他端は、複数のサンプルホールドスイッチＳＷを介して基準電位ＶREFに共通に接続されている。
【０１０２】
従って、図１０に示す本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作では、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが補正用マルチプレックス制御器１１から生成される複数の制御信号によって順次にオン状態に制御される。すなわち、最初のスイッチＳＷCAL１がオン状態の間には校正用アナログ信号ＩＮCALが最初のサンプルホールド容量Ｃ１に供給され、最初のサンプルホールド容量Ｃ１の供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される。この時に、最初のサンプルホールド容量Ｃ１の容量値誤差が有っても、単一のＡ／Ｄ変換器２の出力から高精度と高分解能のＡ／Ｄ変換出力デジタル信号が生成されるようにフォアグランドキャリブレーション動作が実行される。次に２番目のスイッチＳＷCAL2がオン状態の間に校正用アナログ信号ＩＮCALが２番目のサンプルホールド容量Ｃ2に供給され、２番目のサンプルホールド容量Ｃ2の供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関してデジタル補正部５によりフォアグランドキャリブレーション動作が実行される。この時に、２番目のサンプルホールド容量Ｃ2の容量値誤差が有っても、単一のＡ／Ｄ変換器２の出力から高精度と高分解能のＡ／Ｄ変換出力デジタル信号が生成されるようにフォアグランドキャリブレーション動作が実行される。最後に、Ｍ番目のスイッチＳＷCALＭがオン状態の間に校正用アナログ信号ＩＮCALがＭ番目のサンプルホールド容量ＣMに供給され、Ｍ番目のサンプルホールド容量ＣMの供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される。この時には、Ｍ番目のサンプルホールド容量ＣMの容量値誤差が有っても、単一のＡ／Ｄ変換器２の出力から高精度と高分解能とのＡ／Ｄ変換出力デジタル信号が生成されるようにフォアグランドキャリブレーション動作が実行される。
【０１０３】
《同時サンプリング動作とキャリブレーション動作》
図１１は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１の同時サンプリングの動作を説明する図である。
【０１０４】
図１１に示した受信インターフェース１では、マルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭと複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一端との間に接続された複数のスイッチＳＷ１、ＳＷ２…ＳＷＭが第１クロック信号φ１によって同時にオン状態に制御される。その結果、複数の受信アンテナ１０６、１０９、１１２の受信信号は、同時にオン状態に制御される複数のスイッチＳＷ１、ＳＷ２…ＳＷＭよって複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに同時にサンプリングすることが可能となる。
【０１０５】
図１２は、図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００の受信インターフェース１のフォアグランドキャリブレーション動作を説明する図である。
【０１０６】
図１２に示した受信インターフェース１では、複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが補正用マルチプレックス制御器１１から生成される複数の制御信号ΦCAL１、ΦCAL２…ΦCALＭにより順次にオン状態に制御される。図１２では、最初のスイッチＳＷCAL１がオン状態の間には校正用アナログ信号ＩＮCALが最初のサンプルホールド容量Ｃ１に供給される様子が示されている。それによって、最初のサンプルホールド容量Ｃ１の供給アナログ入力電圧の単一のＡ／Ｄ変換器２のＡ／Ｄ変換出力デジタル信号に関して、デジタル補正部５によってフォアグランドキャリブレーション動作が実行される。
【０１０７】
図１３は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１と単一のＡ／Ｄ変換器２を構成する従属接続された複数の乗算型Ｄ／Ａ変換器の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の具体的な構成を示す図である。
【０１０８】
図１３に示したように、受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の他端は、マルチプレクサの多入力端子としての複数のスイッチｓｗ１、ｓｗ２…ｓｗＭを介して、マルチプレクサの単一出力端子に接続されている。マルチプレクサの複数のスイッチｓｗ１、ｓｗ２…ｓｗＭは、多相の制御信号φ２＿１、φ２＿２…φ２＿Ｍによって制御される。複数のスイッチｓｗ１、ｓｗ２…ｓｗＭにより構成されたマルチプレクサの単一出力端子は、パイプライン型Ａ／Ｄ変換器で構成された単一のＡ／Ｄ変換器２の従属接続された複数の乗算型Ｄ／Ａ変換器の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１の入力端子に接続されている。
【０１０９】
図１３に示した初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１も、図８に示した初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１と同様に、サブＡ／Ｄ変換器ＳＡＤＣとサブＤ／Ａ変換器ＳＤＡＣと減算器Ｎｏｄｅと増幅器Ｘ２とによって構成されている。
【０１１０】
図１４は、図１０と図１３とに示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作に使用される使用されるデジタル補正部５の構成を示す図である。
【０１１１】
図１４に示すように、デジタル補正部５は、デジタル出力生成部５１と、フォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mと、選択器５４とを含んでいる。
【０１１２】
単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCはデジタル補正部５の内部のデジタル出力生成部５１とフォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mに供給され、補正用信号生成部３の校正用デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTとはフォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mに供給される。また、フォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mの出力は、選択器５４によって選択されデジタル出力生成部５１に供給される。
【０１１３】
図１０と図１３とに示した受信インターフェース１の複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが補正用マルチプレックス制御器１１から生成される制御信号ＤMUXによって順次にオン状態に制御される際に、この制御信号ＤMUXは図１４に示すデジタル補正部５の選択器５４とフォアグラウンドキャリブレーション部５２の複数の校正部５２１、５２２…５２Mとに供給される。
【０１１４】
最初に、最初のスイッチＳＷCAL１がオン状態に制御され最初のサンプルホールド容量Ｃ１に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される際、補正用マルチプレックス制御器１１の制御信号ＤMUXによりキャリブレーション部５２の最初の校正部５２１が選択される。従って、最初のサンプルホールド容量Ｃ１の単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCに関して、最初の校正部５２１に供給される校正デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTが一致するように、選択器５４から供給されるフォアグラウンドキャリブレーション部５２の最初の校正部５２１の出力によってデジタル出力生成部５１が制御される。
【０１１５】
その次に、２番目のスイッチＳＷCAL2がオン状態に制御され、２番目のサンプルホールド容量Ｃ２に関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される際、補正用マルチプレックス制御器１１の制御信号ＤMUXによりキャリブレーション部５２の２番目の校正部５２２が選択される。従って、２番目のサンプルホールド容量Ｃ２の単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCに関して、２番目の校正部５２２に供給される校正デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTが一致するように、選択器５４から供給されるフォアグラウンドキャリブレーション部５２の２番目の校正部５２２の出力によってデジタル出力生成部５１が制御される。
【０１１６】
最後に、Ｍ番目のスイッチＳＷCALＭがオン状態に制御され、Ｍ番目のサンプルホールド容量ＣＭに関してデジタル補正部５によってフォアグランドキャリブレーション動作が実行される際、補正用マルチプレックス制御器１１の制御信号ＤMUXによってキャリブレーション部５２のＭ番目の校正部５２Ｍが選択される。従って、Ｍ番目のサンプルホールド容量ＣＭの単一のＡ／Ｄ変換器２のデジタル出力信号ＤADCに関して、Ｍ番目の校正部５２Ｍに供給される校正デジタル信号ＤCALとデジタル出力生成部５１の最終デジタル出力信号ＤOUTが一致するように、選択器５４から供給されるフォアグラウンドキャリブレーション部５２のＭ番目の校正部５２Ｍの出力によってデジタル出力生成部５１が制御される。
【０１１７】
図１５は、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭが複数の受信アンテナの受信信号を同時にサンプリング可能であることと、単一のＡ／Ｄ変換器２が複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭのアナログ電圧を順次にＡ／Ｄ変換する様子を示す図である。
【０１１８】
図１５に示すように、サンプリングパルスφＳのハイレベル期間にて、図１０に示す本発明の実施の形態４による半導体集積回路１００の受信インターフェース１の複数のスイッチＳＷ１、ＳＷ２…ＳＷＭは、第１クロック信号φ１によって同時にオン状態に制御される。その結果、複数の受信アンテナ１０６、１０９、１１２の受信信号は、同時にオン状態に制御される複数のスイッチＳＷ１、ＳＷ２…ＳＷＭよって複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに同時にサンプリングされることが可能となる。
【０１１９】
サンプリングパルスφＳのローレベル期間のホールド期間(ホールドパルスφＨのハイレベル期間)において、多相の制御信号φ２＿１、φ２＿２…φ２＿Ｍのパルスが順次にハイレベルに制御される。その結果、受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに接続されたマルチプレクサの複数のスイッチｓｗ１、ｓｗ２…ｓｗＭが、多相の制御信号φ２＿１、φ２＿２…φ２＿Ｍによって順次にオン状態に制御される。
【０１２０】
第１クロック信号φ１の第１ハイレベル期間に、最初のサンプルホールド容量Ｃ１のアナログ電圧が単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第１ハイレベル期間の後の第２クロック信号φ２の第２ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２１】
次に第１クロック信号φ１の第２ハイレベル期間に、２番目のサンプルホールド容量Ｃ２のアナログ電圧が単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第２ハイレベル期間の後の第２クロック信号φ２の第３ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２２】
図１６は、図１０に示した本発明の実施の形態４による半導体集積回路１００のフォアグランドキャリブレーション動作期間に受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭにデジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALが順次に供給される様子を示す図である。
【０１２３】
図１６に示したように、多相校正制御信号ΦCAL1、ΦCAL2…が順次にハイレベルに設定されるので、受信インターフェース１の複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭが順次にオン状態に制御される。従って、デジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALは、順次にオン状態に制御される複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭを介して複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに順次に供給される。
【０１２４】
第１クロック信号φ１の第１ハイレベル期間に、最初のサンプルホールド容量Ｃ１の校正用アナログ信号ＩＮCALが単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第１ハイレベル期間の後の第２クロック信号φ２の第２ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２５】
次に第１クロック信号φ１の第２ハイレベル期間には、２番目のサンプルホールド容量Ｃ２の校正用アナログ信号ＩＮCALが単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＡ／Ｄ変換器ＳＡＤＣの入力端子に供給される。第１クロック信号φ１の第２ハイレベル期間の後の第２クロック信号φ２の第３ハイレベル期間に、単一のＡ／Ｄ変換器２の初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１のサブＤ／Ａ変換器ＳＤＡＣが活性化される。従って、初段の乗算型Ｄ／Ａ変換器ＭＤＡＣ１から生成されるアナログ残差信号が、次段の乗算型Ｄ／Ａ変換器ＭＤＡＣ２のアナログ入力端子に供給される。
【０１２６】
［実施の形態５］
《デジタル補正用Ｄ／Ａ変換器としてのΣΔ型Ｄ／Ａ変換器》
図１７は、図２に示した本発明の実施の形態２または図７に示した本発明の実施の形態３または図１０に示した本発明の実施の形態４によるシステムＬＳＩとしての半導体集積回路１００に使用されるデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器の構成を示す図である。
【０１２７】
図１７に示すようにデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器は、ΣΔ型Ｄ／Ａ変換ユニット４１とスイッチトキャパシタローパスフィルタ４２とを含んでいる。
【０１２８】
ΣΔ型Ｄ／Ａ変換ユニット４１は、例えば１６ビットのデジタルフィルタ４１０と、１７ビット出力の補間器４１１と、加算器４１２、４１４と、遅延回路４１３、４１４、４１６と、１ビット出力の量子化器４１５とを含んでいる。加算器４１２、４１４と遅延回路４１３、４１４とはデジタル積分器を構成しているので、加算器４１２、４１４と遅延回路４１３、４１４、４１６と量子化器４１５とは２次ΣΔＤ／Ａ変換を実行する。量子化器４１５の量子化雑音に関して、遅延回路４１６を介してのフィードバック信号の振幅値が高周波成分で減少するので、加算器４１２、４１４の出力信号の振幅値が高周波成分で反対に増加するようになる。従って、量子化器４１５の量子化雑音が高周波領域に移動して、ノイズ・シェーピング効果が得られ、比較的低い周波数の信号帯域における量子化雑音の雑音レベルを低減することが可能となる。一方、ノイズ・シェーピング効果による高周波領域に移動した比較的高レベルの量子化雑音は、スイッチトキャパシタローパスフィルタ４２によって十分抑圧されることが可能となる。
【０１２９】
スイッチトキャパシタローパスフィルタ４２は、入力スイッチトキャパシタ回路４２１とフィードバックスイッチトキャパシタ回路４２２とオペアンプ４２３とフィードバック容量４２４によって構成されている。
【０１３０】
良く知られているように、Ｄ／Ａ変換器としては、ΣΔ型Ｄ／Ａ変換器以外も、抵抗ラダー型や電圧ポテンショメータ型や電流セル・マトリックス型等の他のＤ／Ａ変換器が存在する。しかし、これらの他のＤ／Ａ変換器と比較して、ΣΔ型Ｄ／Ａ変換ユニット４１は、チップ占有面積と消費電力とが小さく高分解能で高精度の特性を有している。
【０１３１】
また更にスイッチトキャパシタローパスフィルタ４２は離散時間処理フィルタとして機能するので、受動素子の素子バラツキによる特性変動を抑制すると言う効果を得ることが可能である。
【０１３２】
更に、図７に示した本発明の実施の形態５によるデジタル補正用Ｄ／Ａ変換器４としてのΣΔ型Ｄ／Ａ変換器は、後述の図２０に示す本発明の実施の形態８または図２１に示す本発明の実施の形態９または図２２に示す本発明の実施の形態１０または図２３に示す本発明の実施の形態１１によるシステムＬＳＩとしての半導体集積回路１００に使用されるデジタル補正用Ｄ／Ａ変換器４として使用されことが可能である。
【０１３３】
［実施の形態６］
《実施の形態６のシステムインパッケージの構成》
図１８は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態６によるシステムインパッケージの構成を示す図である。
【０１３４】
良く知られているように、システムインパッケージ(ＳＩＰ)は、マルチチップモジュール(ＭＣＭ)とも呼ばれ、複数の半導体チップを封止パッケージ内部に内蔵した混成半導体集積回路である。
【０１３５】
図１８に示した本発明の実施の形態６によるシステムインパッケージが図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【０１３６】
すなわち、図１８の本発明の実施の形態６によるシステムインパッケージのパッケージＰＫＧ内部には、システムＬＳＩとしての半導体集積回路１００の半導体チップとデジタル補正用Ｄ／Ａ変換器４Ａの半導体チップとが内蔵されたものである。また半導体集積回路１００の半導体チップと別の半導体チップに構成されたデジタル補正用Ｄ／Ａ変換器４Ａは、図２に示した本発明の実施の形態２による半導体集積回路１００の半導体チップに内蔵されたデジタル補正用Ｄ／Ａ変換器４と基本的に同一のＤ／Ａ変換の機能を有したものである。
【０１３７】
図１８に示した本発明の実施の形態６によるシステムインパッケージにおいて、システムＬＳＩとしての半導体集積回路１００の半導体チップと別の半導体チップに構成されたデジタル補正用Ｄ／Ａ変換器４Ａは、抵抗ラダー型や電圧ポテンショメータ型や電流セル・マトリックス型等の汎用Ｄ／Ａ変換器の半導体チップを流用することができる。また、この汎用Ｄ／Ａ変換器は、比較的高い分解能を実現することが可能である。
【０１３８】
図１８に示すように好適な実施の形態では、半導体集積回路１００の補正用信号生成部３から生成される校正用デジタル信号ＤCALは、半導体チップ外部の１ビットのシリアル転送線を介して別半導体チップの汎用Ｄ／Ａ変換器で構成されたデジタル補正用Ｄ／Ａ変換器４Ａのデジタル入力端子に供給される。従って、デジタル補正用Ｄ／Ａ変換器４ＡのＤ／Ａ変換コア回路は、汎用Ｄ／Ａ変換器のＤ／Ａ変換コア回路の設計資産を流用するが、デジタル入力インターフェースはマルチビットのパラレル転送から１ビットのシリアル転送に設計が変更されている。また１ビットのシリアル転送線のために、転送クロック信号ＣＬＫが補正用信号生成部３から半導体チップ外部のクロック転送線を介してデジタル補正用Ｄ／Ａ変換器４Ａのクロック入力端子に供給される。
【０１３９】
［実施の形態７］
《実施の形態７のシステムインパッケージの構成》
図１９は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態７によるシステムインパッケージの構成を示す図である。
【０１４０】
図１９に示した本発明の実施の形態７によるシステムインパッケージが 図１８に示した本発明の実施の形態６によるシステムインパッケージと相違するのは、下記の点である。
【０１４１】
すなちわ、図１９に示した本発明の実施の形態７によるシステムインパッケージでは、別の半導体チップで構成されたデジタル補正用Ｄ／Ａ変換器４Ａには、更に別の半導体チップで構成された基準電圧生成部１０Ａから生成される基準電圧が供給される。更に、図１９に示した半導体集積回路１００の単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器の複数の乗算型Ｄ／Ａ変換器ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣNにも、別の半導体チップで構成された基準電圧生成部１０Ａから生成される基準電圧が供給される。
【０１４２】
従って、半導体集積回路１００の半導体チップと別の半導体チップに構成された基準電圧生成部１０Ａは、図２に示した本発明の実施の形態２による半導体集積回路１００の半導体チップに内蔵された基準電圧生成部１０と基本的に同一の基準電圧生成の機能を有したものである。
【０１４３】
［実施の形態８］
《実施の形態８のシステムＬＳＩの構成》
図２０は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態８によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１４４】
図２０に示した本発明の実施の形態８による半導体集積回路１００が図１０に示した本発明の実施の形態４による半導体集積回路１００と相違するのは、下記の点である。
【０１４５】
すなわち、図２０の半導体集積回路１００には、デジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALを半導体集積回路１００の半導体チップ外部から検査するための外部測定端子Ｔが接続されている。従って、半導体集積回路１００の量産工程の半導体チップの検査工程で、デジタル補正用Ｄ／Ａ変換器４から生成される校正用アナログ信号ＩＮCALの電圧レベルを外部測定端子Ｔから測定することで、不良半導体チップをスクリーニングすることが可能となる。
【０１４６】
更に、半導体集積回路１００の量産工程の半導体チップの別な検査工程でこの外部測定端子Ｔを利用して、受信インターフェース１の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの各容量の両端子間のショート不良を検査することが可能となる。すなわち、この検査工程で、受信インターフェース１の複数の最終スイッチＳＷCAL１、ＳＷCAL２…ＳＷCALＭを順次にオン状態に制御することにより、各容量の両端子間のショート不良の検査が可能となる。
【０１４７】
［実施の形態９］
《実施の形態９のシステムＬＳＩの構成》
図２１は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態９によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１４８】
図２１に示した本発明の実施の形態９による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【０１４９】
すなわち、図２１の半導体集積回路１００に内蔵された単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器とデジタル補正用Ｄ／Ａ変換器４に分周器１２の出力端子が接続され、分周器１２の入力端子には半導体チップ外部から周波数ｆCLKのクロック信号が供給可能とされている。
【０１５０】
すなわち、車載用ミリ波レーダ装置に搭載された複数の受信アンテナ１０６、１０９、１１２の受信信号が単一のＡ／Ｄ変換器２によりＡ／Ｄ変換される通常動作状態では、分周器１２の分周比１／Ｌを設定する分周数Ｌは１に設定される。従って、この通常動作状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、周波数ｆCLKのクロック信号のレートで動作する。
【０１５１】
一方、デジタル補正用Ｄ／Ａ変換器４のアナログ出力端子から生成される校正用アナログ信号ＩＮCALが単一のＡ／Ｄ変換器２によりＡ／Ｄ変換されるフォアキャリブレーション動作の状態では、分周器１２の分周比１／Ｌを設定する分周数Ｌは１より大きな値に設定される。従って、この校正動作の状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器とデジタル補正用Ｄ／Ａ変換器４とは、クロック信号の周波数ｆCLKよりも低い周波数レートで動作する。
【０１５２】
従って、図２１の半導体集積回路１００によると、デジタル補正用Ｄ／Ａ変換器４の設計が容易となる。ただし、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、校正動作状態と通常動作状態とで周波数レートが相違するため、高い周波数レートの通常動作状態で不完全セットリングが発生することのないように設計を考慮する必要がある。
【０１５３】
［実施の形態１０］
《実施の形態１０のシステムＬＳＩの構成》
図２２は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１０によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１５４】
図２２に示した本発明の実施の形態１０による半導体集積回路１００が図２１に示した本発明の実施の形態９による半導体集積回路１００と相違するのは、下記の点である。
【０１５５】
すなわち、図２２の半導体集積回路１００では、デジタル補正用Ｄ／Ａ変換器４には分周器１２の出力端子が接続され、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器には半導体チップの外部から分周器１２の入力端子に供給される周波数ｆCLKのクロック信号が供給されている。
【０１５６】
その結果、図２２の半導体集積回路１００の通常動作状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は、通常の高い周波数レートで動作するものである。
【０１５７】
一方、図２２の半導体集積回路１００の校正動作状態で、分周器１２の分周比１／Ｌを設定する分周数Ｌは１よりも大きな値に設定される。従って、この校正動作の状態では、デジタル補正用Ｄ／Ａ変換器４は低い周波数レートで動作する一方、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器は高い周波数レートで動作する。従って、校正動作状態では、単一のＡ／Ｄ変換器２として構成されたパイプライン型Ａ／Ｄ変換器にはデジタル補正用Ｄ／Ａ変換器４から生成される同一値の校正用アナログ信号ＩＮCALがＬ回連続で供給されるものである。しかしながら、このような校正動作状態では、フォアグランドキャリブレーション用のデジタル補正部５の校正動作が不安定となる可能性があるので、デジタル補正部５の校正動作は１／Ｌの間欠動作に制御される。すなわち、デジタル補正用Ｄ／Ａ変換器４から同一値の校正用アナログ信号ＩＮCALがＬ回生成される間に、校正用アナログ信号ＩＮCALに応答するデジタル補正部５の校正動作が１回だけ実行されるものである。
【０１５８】
［実施の形態１１］
《実施の形態１１のシステムＬＳＩの構成》
図２３は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１１によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１５９】
図２３に示した本発明の実施の形態１１による半導体集積回路１００が図２に示した本発明の実施の形態２による半導体集積回路１００と相違するのは、下記の点である。
【０１６０】
すなわち、図２３の半導体集積回路１００ではデジタル補正用Ｄ／Ａ変換器４がＤ／Ａ変換動作に関して比較的大きな非線形特性を有することに対応するために、フォアグランドキャリブレーション用のデジタル補正部５には非線形性補償のための非線型性補償部５３が追加されている。
【０１６１】
従って、図２３に示したデジタル補正部５では、単一のＡ／Ｄ変換器２のデジタル出力信号はデジタル出力生成部５１とフォアグラウンドキャリブレーション部５２とに供給される。デジタル出力生成部５１のデジタル出力信号は非線型性補償部５３の入力端子に供給され、非線型性補償部５３の最終デジタル出力信号はレーダ用演算部６とフォアグラウンドキャリブレーション部５２に供給され、フォアグラウンドキャリブレーション部５２の出力はデジタル出力生成部５１と非線型性補償部５３とに供給される。従って、フォアグラウンドキャリブレーション部５２に供給されるキャリブレーションデジタル信号と非線型性補償部５３の最終デジタル出力信号が一致するように、フォアグラウンドキャリブレーション部５２の出力によってデジタル出力生成部５１と非線型性補償部５３とが制御される。
【０１６２】
［実施の形態１２］
《実施の形態１２のシステムＬＳＩの構成》
図２４は、図１に示した本発明の実施の形態１による車載用ミリ波レーダ装置に搭載されるマイクロプロセッサユニットとＡ／Ｄ変換器とを内蔵する本発明の実施の形態１２によるシステムＬＳＩとしての半導体集積回路１００の構成を示す図である。
【０１６３】
図２４に示した本発明の実施の形態１２による半導体集積回路１００が図１０に示した本発明の実施の形態４による半導体集積回路１００と相違するのは、下記の点である。
【０１６４】
すなわち、図２４に示した半導体集積回路１００では、デジタル補正用Ｄ／Ａ変換器４が受信インターフェース１の内部の複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭを利用した容量Ｄ／Ａ変換器によって構成されている。また容量Ｄ／Ａ変換器を構成するために、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭは、１Ｃ、２Ｃ…２Ｍ−１Ｃのウェイトが付加されている。また複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一方の端子と複数の他方の端子とは、容量スイッチ４ＡとオペアンプＯｐＡｍｐの反転入力端子とにそれぞれ接続されている。容量スイッチ４Ａには、キャリブレーションタイミング信号φCALに応答して補正用信号生成部３の校正用デジタル信号ＤCALの多ビット信号が供給される。従って、校正用デジタル信号ＤCALの多ビット信号に応答して、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一方の端子への印加電圧が高レベル電圧Ｖｐと低レベル電圧Ｖｎとのいずれかに決定される。尚、オペアンプＯｐＡｍｐの反転入力端子と出力端子との間のフィードバック容量ＣFの容量値は、１Ｃ＋２Ｃ＋…＋２Ｍ−１Ｃの値に設定されている。
【０１６５】
更に受信インターフェース１では、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭと複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の一方の端子の間には、Ｍ個の入力端子とＭ個の出力端子とを有するマトリックス・スイッチＭａｔｒｉｘ＿ＳＷが接続されている。１番目の入力端子ＩＮ１の入力信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに並列にサンプリングする際には、１番目の入力端子ＩＮ１とＭ個の出力端子との間のＭ経路がオン状態に設定される。２番目の入力端子ＩＮ２の入力信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに並列にサンプリングする際には、２番目の入力端子ＩＮ２とＭ個の出力端子との間のＭ経路がオン状態に設定される。最後に、Ｍ番目の入力端子ＩＮＭの入力信号を複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに並列にサンプリングする際には、Ｍ番目の入力端子ＩＮＭとＭ個の出力端子との間のＭ経路がオン状態に設定される。
【０１６６】
図２５は、図２４に示した半導体集積回路１００において、受信インターフェース１の内部のデジタル補正用Ｄ／Ａ変換器４を使用してフォアグラウンドキャリブレーション動作を実行するためのキャリブレーションタイミング信号φCALと２相クロック信号φ１、φ２の波形を示す図である。
【０１６７】
図２５に示すように、第１クロック信号φ１と同期したキャリブレーションタイミング信号φCALのハイレベル期間に、補正用信号生成部３の校正用デジタル信号ＤCALの多ビット信号によって複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭのキャリブレーション電圧が決定される。次に、第２クロック信号φ２のハイレベル期間に、オペアンプＯｐＡｍｐに接続されたフィードバック容量ＣFにホールドされたキャリブレーション電圧が単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器によってＡ／Ｄ変換される。
【０１６８】
図２６は、図２４に示した半導体集積回路１００において、受信インターフェース１内部のマトリックス・スイッチＭａｔｒｉｘ＿ＳＷを使用して、複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭのいずれかの受信アナログ信号を単一のＡ／Ｄ変換器２によってＡ／Ｄ変換する通常動作状態を実行するための２相クロック信号φ１、φ２の波形を示す図である。
【０１６９】
図２６に示すように、第１クロック信号φ１のハイレベル期間において、受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭのいずれかの入力端子から供給される受信アナログ信号がマトリックス・スイッチＭａｔｒｉｘ＿ＳＷを介して複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの複数の両端子間にサンプリングされる。
【０１７０】
図２６に示すように、第２クロック信号φ２のハイレベル期間では、オペアンプＯｐＡｍｐに接続されたフィードバック容量ＣFにホールドされた受信アナログ信号が単一のＡ／Ｄ変換器２としてのパイプライン型Ａ／Ｄ変換器によってＡ／Ｄ変換される。
【０１７１】
［実施の形態１３］
《実施の形態１３の校正動作と通常動作》
図２７は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【０１７２】
図２７の時刻Ｔ０において、図１に示した車載用ミリ波レーダ装置が搭載された自動車のエンジンが始動され、車載用ミリ波レーダ装置に搭載されたシステムＬＳＩまたはシステムインパッケージへの電源電圧の供給が開始される。このパワーオン状態で時刻Ｔ０から時刻Ｔ1までの最初の期間に、単一のＡ／Ｄ変換器２、補正用信号生成部３、デジタル補正用Ｄ／Ａ変換器４(または４Ａ)、デジタル補正部５、受信インターフェース１により構成されるフォアグランドデジタル補正型Ａ／Ｄ変換器を使用したフォアグランドキャリブレーション動作の初期補正動作Ｉｎｔ＿Ｃａｌが実行される。
【０１７３】
すなわち、この初期補正動作Ｉｎｔ＿Ｃａｌで、補正用信号生成部３の校正用デジタル信号に応答してデジタル補正用Ｄ／Ａ変換器４(４Ａ)のアナログ出力端子から生成された校正用アナログ信号ＩＮCALが、受信インターフェース１に含まれたマルチプレクサを介して単一のＡ／Ｄ変換器２のアナログ入力端子に供給される。従って、単一のＡ／Ｄ変換器２のデジタル出力端子からされるデジタル出力信号を使用して、デジタル補正部５は最初の校正動作を実行する。
【０１７４】
図２７の時刻Ｔ０から時刻Ｔ1までの初期補正動作Ｉｎｔ＿Ｃａｌが終了して、時間Ｔが経過すると、時刻Ｔ2から時刻Ｔ3までの最初の期間に、最初の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが開始され、図１の車載用ミリ波レーダ装置に搭載された複数のＲＦ受信部１０５、１０８、１１１の複数の受信ミキサからの複数の受信信号が受信インターフェース１の複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭに供給される。従って、単一のＡ／Ｄ変換器２は受信信号ＲＸのＡ／Ｄ変換を実行して、レーダ用演算部６はＡ／Ｄ変換デジタル信号のデジタル演算を開始する。
【０１７５】
図２７の時刻Ｔ2から時刻Ｔ3までの最初の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが終了して、次の時刻Ｔ4から時刻Ｔ5までの期間に最初の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行される。この定常補正動作Ｓｔｅａｄｙ＿Ｃａｌにおいても、補正用信号生成部３の校正用デジタル信号に応答してデジタル補正用Ｄ／Ａ変換器４(４Ａ)のアナログ出力端子から生成された校正用アナログ信号ＩＮCALが、受信インターフェース１に含まれたマルチプレクサを介して単一のＡ／Ｄ変換器２のアナログ入力端子に供給される。その結果、単一のＡ／Ｄ変換器２のデジタル出力端子からされるデジタル出力信号を使用して、デジタル補正部５は校正動作を実行する。
【０１７６】
図２７の時刻Ｔ4から時刻Ｔ5までの最初の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが終了すると、その次の時刻Ｔ6から時刻Ｔ7までの期間に、２回目の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが開始され、単一のＡ／Ｄ変換器２は受信信号ＲＸのＡ／Ｄ変換を実行する。
【０１７７】
図２７の時刻Ｔ6から時刻Ｔ7までの期間の２回目の通常動作状態Ａ／Ｄ＿Ｃｏｎｖが終了すると、その次の時刻Ｔ8から時刻Ｔ9までの期間に、２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行され、単一のＡ／Ｄ変換器２は校正用アナログ信号ＩＮCALのＡ／Ｄ変換を実行する。
【０１７８】
［実施の形態１４］
《実施の形態１４の校正動作と通常動作》
図２８は、上述の図２の本発明の実施の形態２または図７の本発明の実施の形態３または図１０の本発明の実施の形態４または図１８の本発明の実施の形態６または図１９の本発明の実施の形態７または図２０の本発明の実施の形態８または図２１の本発明の実施の形態９または図２２の本発明の実施の形態１０または図２３の本発明の実施の形態１１によるシステムＬＳＩまたはシステムインパッケージの校正動作状態と通常動作状態とを示す図である。
【０１７９】
図２８に示す本発明の実施の形態１４による校正動作と通常動作とが図２７に示した本発明の実施の形態１３による校正動作と通常動作と相違するのは、下記の点である。
【０１８０】
すなわち、図２８に示す本発明の実施の形態１４による校正動作と通常動作では、初期補正動作Ｉｎｔ＿Ｃａｌの終了後に、図２７に示した最初の通常動作状態Ａ／Ｄ＿Ｃｏｎｖの前に最初の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行され、更に２回目の通常動作状態Ａ／Ｄ＿Ｃｏｎｖの前に２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌが実行されている。
【０１８１】
従って、図２８に示す本発明の実施の形態１４によれば、図２７に示した本発明の実施の形態１３の時刻Ｔ０から時刻Ｔ1までの初期補正動作Ｉｎｔ＿Ｃａｌの終了後の時間Ｔの経過期間のシステムＬＳＩまたはシステムインパッケージの特性変動によるＡ／Ｄ変換器２のデジタル出力信号の精度低下を軽減することが可能となる。
【０１８２】
［実施の形態１５］
《実施の形態１５の校正動作と通常動作》
図２９は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【０１８３】
図２９に示す本発明の実施の形態１５による校正動作と通常動作とが図２８に示した本発明の実施の形態１４による校正動作と通常動作と相違するのは、下記の点である。
【０１８４】
すなわち、図２９に示した本発明の実施の形態１５によれば、マルチプレクサの複数の入力端子ＩＮ１、ＩＮ２…ＩＮＭの複数のチャンネルに接続された複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭに関して、初期補正動作Ｉｎｔ＿Ｃａｌの間と２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌの間とで、複数の校正動作を順次に実行することが可能となる。その結果、複数のサンプルホールド容量Ｃ１、Ｃ２…ＣＭの容量誤差が有っても、順次に実行される複数のチャンネルのＡ／Ｄ変換器２の順次のＡ／Ｄ変換デジタル出力信号の精度低下を軽減することが可能となる。
【０１８５】
［実施の形態１６］
《実施の形態１６の校正動作と通常動作》
図３０は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【０１８６】
図３０に示す本発明の実施の形態１６による校正動作と通常動作とが図２９に示した本発明の実施の形態１５による校正動作と通常動作と相違するのは、下記の点である。
【０１８７】
すなわち、図３０に示した本発明の実施の形態１６によれば、初期補正動作Ｉｎｔ＿Ｃａｌの間や２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌの間の各期間に、マルチプレクサの複数のチャンネル１、２…Ｍに関して複数の校正動作を順次に実行することが可能となる。その結果、Ａ／Ｄ変換器２の順次のＡ／Ｄ変換デジタル出力信号の精度を向上することが可能となる。
【０１８８】
［実施の形態１７］
《実施の形態１７の校正動作と通常動作》
図３１は、図１０の本発明の実施の形態４または図２０の本発明の実施の形態８によるシステムＬＳＩの校正動作状態と通常動作状態とを示す図である。
【０１８９】
図３１に示す本発明の実施の形態１７による校正動作と通常動作とが図２９に示した本発明の実施の形態１５による校正動作と通常動作と相違するのは、下記の点である。
【０１９０】
すなわち、図３１に示した本発明の実施の形態１７によれば、初期補正動作Ｉｎｔ＿Ｃａｌの間や２回目の定常補正動作Ｓｔｅａｄｙ＿Ｃａｌの間の各期間に、マルチプレクサの複数のチャンネル１、２…Ｍに関して複数の校正動作を並列に実行することが可能となる。
【０１９１】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１９２】
例えば、本発明の種々の実施の形態によるシステムＬＳＩまたはシステムインパッケージを使用する車載用ミリ波レーダ装置が搭載された自動車は、ガソリンや軽油等の石油燃料を燃焼する内燃エンジンを駆動原とした自動車に限定されるものではない。バッテリーで駆動される電気モータを駆動原とした電気自動車や、内燃エンジンと電気モータとを使用するハイブリッド自動車にも、本発明の種々の実施の形態のシステムＬＳＩまたはシステムインパッケージを使用する車載用ミリ波レーダ装置が搭載されることが可能であることは言うまでもない。
【符号の説明】
【０１９３】
１００…システムＬＳＩ
１０１…電圧制御発振器
１０２…ＲＦ電力増幅器
１０３…送信アンテナ
１０４、１０７、１１０…アナログフロントエンド部
１０５、１０８、１１１…ＲＦ受信部
１０６、１０９、１１２…受信アンテナ
ＩＮ１、ＩＮ２…ＩＮＭ…複数の入力端子
１…受信インターフェース
２…単一のＡ／Ｄ変換器
ＭＤＡＣ１、ＭＤＡＣ２…ＭＤＡＣN…乗算型Ｄ／Ａ変換器
ＳＡＤＣ…サブＡ／Ｄ変換器
ＳＤＡＣ…サブＤ／Ａ変換器
Ｎｏｄｅ…減算器
Ｘ２…増幅器
３…補正用信号生成部
４…デジタル補正用Ｄ／Ａ変換器
４１…ΣΔ型Ｄ／Ａ変換ユニット
４２…スイッチトキャパシタローパスフィルタ
５…フォアグランドデジタル補正用のデジタル補正部
５１…デジタル出力生成部
５２…フォアグラウンドキャリブレーション部
５３…非線型性補償部
５４…選択器
６…車載用ミリ波レーダ装置のためのレーダ用演算部
７…マイクロプロセッサユニット(ＭＰＵ)
８…メモリ
９…バス
１０…基準電圧生成部
１１…補正用マルチプレックス制御器
１２…分周器
Ｃ、Ｃ１、Ｃ２…ＣＭ…サンプルホールド容量
ＳＷ、ＳＷ１、ＳＷ２…ＳＷＭ１、ＳＷCAL…スイッチ
φ１、φ２…２相クロック信号
Φ１＿１、Φ１＿２…多相制御信号
ＯｐＡｍｐ…オペアンプ
ＩＮCAL…校正用アナログ信号
ＤADC…デジタル出力信号
ＤOUT…デジタル出力信号
ＤMUX…制御信号
【特許請求の範囲】
【請求項１】
ミリ波レーダ装置に搭載可能な半導体集積回路であって、
前記半導体集積回路は、前記ミリ波レーダ装置の複数の受信ミキサから生成される複数の受信信号をＡ／Ｄ変換するための単一のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル信号に応答するマイクロプロセッサユニットとを具備して、
前記単一のＡ／Ｄ変換器は、デジタル補正型Ａ／Ｄ変換器によって構成されたことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記半導体集積回路は、前記複数の受信信号が供給可能な複数の入力端子を多入力端子とするマルチプレクサを含んだ受信インターフェースを更に具備して、
前記単一のＡ／Ｄ変換器としての前記デジタル補正型Ａ／Ｄ変換器は、前記受信インターフェースの前記マルチプレクサの出力端子から出力される前記複数の受信信号を順次にＡ／Ｄ変換するフォアグラウンドデジタル補正型Ａ／Ｄ変換器であることを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記単一のＡ／Ｄ変換器は従属接続された複数の変換器を有するパイプライン型Ａ／Ｄ変換器を含むことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路は、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器を構成するための補正用信号生成部とデジタル補正用Ｄ／Ａ変換器とデジタル補正部とを更に具備して、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の校正動作の間に、前記補正用信号生成部から生成される校正用デジタル信号が前記デジタル補正用Ｄ／Ａ変換器の入力端子に供給され、前記デジタル補正用Ｄ／Ａ変換器の出力端子から生成される校正用アナログ信号が前記マルチプレクサの前記出力端子を介して前記単一のＡ／Ｄ変換器の入力端子に供給され、
前記校正動作の間に、前記単一のＡ／Ｄ変換器の出力端子から生成されるデジタル校正出力信号と前記補正用信号生成部から生成される前記校正用デジタル信号とが前記デジタル補正部とに供給されことによって、前記デジタル補正部の出力端子からフォアグラウンドデジタル補正出力信号が生成されることを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の通常動作の間に、前記マルチプレクサの前記出力端子から出力される前記複数の受信信号が順次に前記単一のＡ／Ｄ変換器の前記入力端子に供給され、
前記通常動作の間に、前記単一のＡ／Ｄ変換器の前記出力端子から順次に生成されるデジタル通常出力信号が前記デジタル補正部に供給されことによって、前記デジタル補正部の前記出力端子から通常デジタル補正出力信号が生成されることを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記受信インターフェースは前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器の前記入力端子との間に接続された１個の容量を更に含んだことを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記受信インターフェースの前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器の前記入力端子との間は、直流的に接続され、
前記パイプライン型Ａ／Ｄ変換器の従属接続された前記複数の変換器の初段の変換器は、内部のサブＡ／Ｄ変換器の入力端子とサブＤ／Ａ変換器の出力端子と増幅器の入力端子とに接続された内部容量を含み、
前記マルチプレクサの前記出力端子のアナログ入力電圧は、前記初段の変換器の前記内部容量にサンプリング可能とされたことを特徴とする半導体集積回路。
【請求項８】
請求項５において、
前記受信インターフェースは、前記マルチプレクサの前記多入力端子と前記マルチプレクサの前記出力端子との間にそれぞれ接続された複数の容量素子を更に含み、
前記受信インターフェースは、前記複数の容量素子と前記デジタル補正用Ｄ／Ａ変換器の前出力端子との間にそれぞれ接続された複数の校正スイッチを更に含み、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記複数の受信ミキサから生成される前記複数の受信信号が、前記複数の容量素子に略同時にサンプリングされ、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、複数の校正スイッチが順次にオン状態に制御され、前記デジタル補正用Ｄ／Ａ変換器の前記出力端子から生成される前記校正用アナログ信号が前記複数の容量素子に順次に供給され、
前記校正動作の間に、前記複数の容量素子に順次に供給される前記校正用アナログ信号に応答して前記単一のＡ／Ｄ変換器の前記出力端子から順次に生成される複数のデジタル校正出力信号に関して、前記デジタル補正部は順次にデジタル校正動作を実行することを特徴とする半導体集積回路。
【請求項９】
請求項５において、
前記デジタル補正用Ｄ／Ａ変換器は、ΣΔ型Ｄ／Ａ変換ユニットとスイッチトキャパシタローパスフィルタとの従属接続によって構成されたことを特徴とする半導体集積回路。
【請求項１０】
請求項５において、
前記単一のＡ／Ｄ変換器と前記マイクロプロセッサユニットとを具備する第１の半導体チップと、前記デジタル補正用Ｄ／Ａ変換器を構成する第２の半導体チップとは、システムインパッケージの形態に構成された前記半導体集積回路の封止パッケージに内蔵されたことを特徴とする半導体集積回路。
【請求項１１】
請求項８において、
前記デジタル補正用Ｄ／Ａ変換器の前出力端子と前記複数の校正スイッチとは、前記半導体集積回路の外部端子と電気的に接続されたことを特徴とする半導体集積回路。
【請求項１２】
請求項５において、
前記半導体集積回路は、動作クロック信号の分周動作を実行可能な分周器を更に具備して、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記分周器の分周数は小さな値に設定され、前記小さな値の前記分周数に設定された前記分周器の通常動作出力クロック信号が前記単一のＡ／Ｄ変換器と前記デジタル補正用Ｄ／Ａ変換器とに供給され、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器の前記分周数は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器の校正動作出力クロック信号が前記単一のＡ／Ｄ変換器と前記デジタル補正用Ｄ／Ａ変換器とに供給されることを特徴とする半導体集積回路。
【請求項１３】
請求項５において、
前記半導体集積回路は、動作クロック信号の分周動作を実行可能な分周器を更に具備して、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器の前記分周数は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器の校正動作出力クロック信号と前記動作クロック信号とが前記デジタル補正用Ｄ／Ａ変換器と前記単一のＡ／Ｄ変換器とにそれぞれ供給されることを特徴とする半導体集積回路。
【請求項１４】
請求項５において、
前記デジタル補正部は、前記デジタル補正用Ｄ／Ａ変換器の非線型特性を補償する非線形補償部を含むことを特徴とする半導体集積回路。
【請求項１５】
請求項５において、
前記受信インターフェースでは、前記複数の入力端子にはマトリックス・スイッチの複数の入力端子が接続され、前記マトリックス・スイッチの複数の出力端子には容量値に所定のウェイトが付加された複数の容量素子が接続されることによって、前記所定のウェイトが付加された前記複数の容量素子によって容量Ｄ／Ａ変換器が構成される。
前記複数の容量素子を含む前記容量Ｄ／Ａ変換器によって、前記デジタル補正用Ｄ／Ａ変換器が構成されたことを特徴とする半導体集積回路。
【請求項１６】
ミリ波レーダ装置に搭載可能な半導体集積回路の動作方法であって、
前記半導体集積回路は、請求項５乃至請求項１５のいずれかに記載した半導体集積回路であって、
前記半導体集積回路の電源投入に際しては、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の第１回目の実行に先立って前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の第１回目が実行されることを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記半導体集積回路の前記電源投入後の前記通常動作の前記第１回目の前記実行と前記通常動作の第２回目の実行との間に、前記校正動作が中間実行されることを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１６において、
前記校正動作の前記第１回目の実行の後に、前記通常動作の前記第１回目の前記実行に先立って前記校正動作の第２回目が実行されることを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記校正動作の間に、前記受信インターフェースの前記マルチプレクサの前記複数の容量素子に関して順次に前記デジタル校正動作が実行されることを特徴とする半導体集積回路の動作方法。
【請求項１】
ミリ波レーダ装置に搭載可能な半導体集積回路であって、
前記半導体集積回路は、前記ミリ波レーダ装置の複数の受信ミキサから生成される複数の受信信号をＡ／Ｄ変換するための単一のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル信号に応答するマイクロプロセッサユニットとを具備して、
前記単一のＡ／Ｄ変換器は、デジタル補正型Ａ／Ｄ変換器によって構成されたことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記半導体集積回路は、前記複数の受信信号が供給可能な複数の入力端子を多入力端子とするマルチプレクサを含んだ受信インターフェースを更に具備して、
前記単一のＡ／Ｄ変換器としての前記デジタル補正型Ａ／Ｄ変換器は、前記受信インターフェースの前記マルチプレクサの出力端子から出力される前記複数の受信信号を順次にＡ／Ｄ変換するフォアグラウンドデジタル補正型Ａ／Ｄ変換器であることを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記単一のＡ／Ｄ変換器は従属接続された複数の変換器を有するパイプライン型Ａ／Ｄ変換器を含むことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路は、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器を構成するための補正用信号生成部とデジタル補正用Ｄ／Ａ変換器とデジタル補正部とを更に具備して、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の校正動作の間に、前記補正用信号生成部から生成される校正用デジタル信号が前記デジタル補正用Ｄ／Ａ変換器の入力端子に供給され、前記デジタル補正用Ｄ／Ａ変換器の出力端子から生成される校正用アナログ信号が前記マルチプレクサの前記出力端子を介して前記単一のＡ／Ｄ変換器の入力端子に供給され、
前記校正動作の間に、前記単一のＡ／Ｄ変換器の出力端子から生成されるデジタル校正出力信号と前記補正用信号生成部から生成される前記校正用デジタル信号とが前記デジタル補正部とに供給されことによって、前記デジタル補正部の出力端子からフォアグラウンドデジタル補正出力信号が生成されることを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の通常動作の間に、前記マルチプレクサの前記出力端子から出力される前記複数の受信信号が順次に前記単一のＡ／Ｄ変換器の前記入力端子に供給され、
前記通常動作の間に、前記単一のＡ／Ｄ変換器の前記出力端子から順次に生成されるデジタル通常出力信号が前記デジタル補正部に供給されことによって、前記デジタル補正部の前記出力端子から通常デジタル補正出力信号が生成されることを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記受信インターフェースは前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器の前記入力端子との間に接続された１個の容量を更に含んだことを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記受信インターフェースの前記マルチプレクサの前記出力端子と前記単一のＡ／Ｄ変換器の前記入力端子との間は、直流的に接続され、
前記パイプライン型Ａ／Ｄ変換器の従属接続された前記複数の変換器の初段の変換器は、内部のサブＡ／Ｄ変換器の入力端子とサブＤ／Ａ変換器の出力端子と増幅器の入力端子とに接続された内部容量を含み、
前記マルチプレクサの前記出力端子のアナログ入力電圧は、前記初段の変換器の前記内部容量にサンプリング可能とされたことを特徴とする半導体集積回路。
【請求項８】
請求項５において、
前記受信インターフェースは、前記マルチプレクサの前記多入力端子と前記マルチプレクサの前記出力端子との間にそれぞれ接続された複数の容量素子を更に含み、
前記受信インターフェースは、前記複数の容量素子と前記デジタル補正用Ｄ／Ａ変換器の前出力端子との間にそれぞれ接続された複数の校正スイッチを更に含み、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記複数の受信ミキサから生成される前記複数の受信信号が、前記複数の容量素子に略同時にサンプリングされ、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、複数の校正スイッチが順次にオン状態に制御され、前記デジタル補正用Ｄ／Ａ変換器の前記出力端子から生成される前記校正用アナログ信号が前記複数の容量素子に順次に供給され、
前記校正動作の間に、前記複数の容量素子に順次に供給される前記校正用アナログ信号に応答して前記単一のＡ／Ｄ変換器の前記出力端子から順次に生成される複数のデジタル校正出力信号に関して、前記デジタル補正部は順次にデジタル校正動作を実行することを特徴とする半導体集積回路。
【請求項９】
請求項５において、
前記デジタル補正用Ｄ／Ａ変換器は、ΣΔ型Ｄ／Ａ変換ユニットとスイッチトキャパシタローパスフィルタとの従属接続によって構成されたことを特徴とする半導体集積回路。
【請求項１０】
請求項５において、
前記単一のＡ／Ｄ変換器と前記マイクロプロセッサユニットとを具備する第１の半導体チップと、前記デジタル補正用Ｄ／Ａ変換器を構成する第２の半導体チップとは、システムインパッケージの形態に構成された前記半導体集積回路の封止パッケージに内蔵されたことを特徴とする半導体集積回路。
【請求項１１】
請求項８において、
前記デジタル補正用Ｄ／Ａ変換器の前出力端子と前記複数の校正スイッチとは、前記半導体集積回路の外部端子と電気的に接続されたことを特徴とする半導体集積回路。
【請求項１２】
請求項５において、
前記半導体集積回路は、動作クロック信号の分周動作を実行可能な分周器を更に具備して、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の間に、前記分周器の分周数は小さな値に設定され、前記小さな値の前記分周数に設定された前記分周器の通常動作出力クロック信号が前記単一のＡ／Ｄ変換器と前記デジタル補正用Ｄ／Ａ変換器とに供給され、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器の前記分周数は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器の校正動作出力クロック信号が前記単一のＡ／Ｄ変換器と前記デジタル補正用Ｄ／Ａ変換器とに供給されることを特徴とする半導体集積回路。
【請求項１３】
請求項５において、
前記半導体集積回路は、動作クロック信号の分周動作を実行可能な分周器を更に具備して、
前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の間に、前記分周器の前記分周数は前記小さな値よりも大きな値に設定され、前記大きな値の前記分周数に設定された前記分周器の校正動作出力クロック信号と前記動作クロック信号とが前記デジタル補正用Ｄ／Ａ変換器と前記単一のＡ／Ｄ変換器とにそれぞれ供給されることを特徴とする半導体集積回路。
【請求項１４】
請求項５において、
前記デジタル補正部は、前記デジタル補正用Ｄ／Ａ変換器の非線型特性を補償する非線形補償部を含むことを特徴とする半導体集積回路。
【請求項１５】
請求項５において、
前記受信インターフェースでは、前記複数の入力端子にはマトリックス・スイッチの複数の入力端子が接続され、前記マトリックス・スイッチの複数の出力端子には容量値に所定のウェイトが付加された複数の容量素子が接続されることによって、前記所定のウェイトが付加された前記複数の容量素子によって容量Ｄ／Ａ変換器が構成される。
前記複数の容量素子を含む前記容量Ｄ／Ａ変換器によって、前記デジタル補正用Ｄ／Ａ変換器が構成されたことを特徴とする半導体集積回路。
【請求項１６】
ミリ波レーダ装置に搭載可能な半導体集積回路の動作方法であって、
前記半導体集積回路は、請求項５乃至請求項１５のいずれかに記載した半導体集積回路であって、
前記半導体集積回路の電源投入に際しては、前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記通常動作の第１回目の実行に先立って前記フォアグラウンドデジタル補正型Ａ／Ｄ変換器の前記校正動作の第１回目が実行されることを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記半導体集積回路の前記電源投入後の前記通常動作の前記第１回目の前記実行と前記通常動作の第２回目の実行との間に、前記校正動作が中間実行されることを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１６において、
前記校正動作の前記第１回目の実行の後に、前記通常動作の前記第１回目の前記実行に先立って前記校正動作の第２回目が実行されることを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記校正動作の間に、前記受信インターフェースの前記マルチプレクサの前記複数の容量素子に関して順次に前記デジタル校正動作が実行されることを特徴とする半導体集積回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１２−４４３０２（Ｐ２０１２−４４３０２Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８１６７８（Ｐ２０１０−１８１６７８）
【出願日】平成２２年８月１６日（２０１０．８．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１６日（２０１０．８．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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