半導体集積回路装置
【課題】フラッシュメモリ等の半導体回路に対して、外部から供給される電圧よりも高電圧の電圧を低消費電力で供給でき、かつ、動作状態が切り替わっても半導体回路に供給される電圧が変動しないようにした半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。レベル検知回路２は、メモリアクセス状態のときにレベル検知を行う第１のレベル検知部２１と、スタンドバイ状態のときにレベル検知を行う第２のレベル検知部２２とを有する。第２のレベル検知部２２内の定電流源部２７を利用して基準電圧Ｖref を生成すれば、定電流源部２７を別個に設ける必要がなくなり、回路を簡略化することができる。
【解決手段】半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。レベル検知回路２は、メモリアクセス状態のときにレベル検知を行う第１のレベル検知部２１と、スタンドバイ状態のときにレベル検知を行う第２のレベル検知部２２とを有する。第２のレベル検知部２２内の定電流源部２７を利用して基準電圧Ｖref を生成すれば、定電流源部２７を別個に設ける必要がなくなり、回路を簡略化することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から供給された電源電圧を昇圧して半導体回路を駆動する半導体集積回路装置に関し、例えば、記憶したデータを一括して消去可能なフラッシュメモリなどを対象とする。
【背景技術】
【０００２】
不揮発性半導体メモリの一種であるフラッシュメモリ（Flash memory）は、データの書き込みおよび消去を電気的に行うことができるEEPROM（Electrically Erasable Programmble Read Only Memory）セルをマトリクス状に配置した構成になっている。
【０００３】
図２５はこの種の不揮発性半導体メモリの構造を説明する図である。チップ内部の各メモリセルは、フローティングゲートＦＧとコントロールゲートＣＧとを有するスタックゲート型トランジスタで構成されている。図２５に示すフローティングゲートＦＧに電子を注入したり、フローティングゲートＦＧから電子を放出させるとしきい値電圧が変化し、このしきい値電圧の変化を利用して各メモリセルへのデータの書き込みおよび読み出しが行われる。
【０００４】
より具体的には、読み出しを行いたいメモリセルのコントロールゲートＣＧに電源電圧を印加したときに電流が流れるか否かにより、論理「１」と「０」の判定を行う。メモリセルのしきい値電圧は、メモリセルが「１」のときに約２Ｖ、「０」のときに５Ｖ以上になる。
【０００５】
従来のフラッシュメモリでは、外部から供給される電源電圧と読み出し時のコントロールゲート電圧をともに５Ｖに設定していたため、読み出し時にコントロールゲートＣＧに直接この電源電圧を与えても動作的には特に支障はなかった。一方、最近では、メモリセルの微細化やメモリ容量の増大に伴って、外部から供給される電源電圧を低電圧化する必要が生じ、外部電源電圧を３Ｖに設定するのが現在一般化しつつある。
【０００６】
従来のように、電源電圧を５Ｖに設定すると、読み出し時にコントロールゲートＣＧに印加される電圧ＶＧと、メモリセルが「１」のときのしきい値電圧Ｖthとの差は、ＶＧ−Ｖth＝５−２＝３Ｖになる。これに対して、電源電圧が３Ｖの場合には、ＶＧ−Ｖth＝３−２＝１Ｖになり、電源電圧が５Ｖの場合の３分の１の電圧になることから、メモリセルに流れる電流（以下、セル電流と呼ぶ）もそれに応じて減少する。セル電流の減少は読み出し速度の減少を招くとともに、電源電圧の変動に対する余裕度もなくなる。
【０００７】
このため、外部から供給される３Ｖの電源電圧（以下、外部電源電圧Ｖccext と呼ぶ）をチップ内部で昇圧して内部電圧Ｖccint を生成し、この内部電圧Ｖccint をメモリセルのコントロールゲートに印加する手法が提案されている。この内部電圧Ｖccint は、メモリセルに対する読み出しや書き込みを行わないスタンドバイ状態でも、５Ｖに設定する必要がある、仮に、スタンドバイ時に５Ｖより低い電圧を設定すると、スタンドバイ状態からメモリアクセス状態に切り替えた時点から内部電圧Ｖccint の電圧レベルを上げ始めなければならず、内部電圧Ｖccint が５Ｖになるまでに時間がかかり、その間メモリセルに対する読み出しを行えなくなる（特許文献１参照）。
【０００８】
このように、スタンドバイ状態とメモリアクセス状態とでは、内部電圧Ｖccint の電圧レベルを同じに設定する必要があるが、フラッシュメモリなどの不揮発性メモリは、電池やバッテリなどで駆動する携帯機器に用いられることが多く、スタンドバイ時の消費電力はなるべく少ない方が望ましい。
【特許文献１】特開平７−１４３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、このような点に鑑みてなされたもので、その目的は、フラッシュメモリ等の半導体回路に対して、外部から供給される電圧よりも高電圧の電圧を低消費電力で供給でき、かつ、動作状態が切り替わっても半導体回路に供給される電圧が変動しないようにした半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、外部から供給された電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された昇圧電圧に応じた電圧により駆動される半導体回路と、前記昇圧電圧の電圧変動を検知するレベル検知回路と、を備えた半導体集積回路装置において、前記半導体回路が第１の動作状態のときに、前記昇圧電圧の電圧変動を検知する第１のレベル検知回路と、前記第１のレベル検知回路よりも消費電力の少ない回路で構成され、前記半導体回路が第２の動作状態のときに、前記昇圧電圧の電圧変動を検知する第２のレベル検知回路と、を備え、前記昇圧回路は、前記第１および第２のレベル検知回路の出力に基づいてパルス信号を発生するか否かを制御するパルス発生器と、このパルス信号に応じて昇圧を行うチャージポンプとを有し、前記第２のレベル検知回路は、前記パルス発生器の出力が所定レベルになると、検知動作を停止することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１１】
本発明によれば、フラッシュメモリ等の半導体回路が第２の動作状態（例えばスタンドバイ状態）になると、昇圧電圧のレベル検知を行う回路を低消費電力型の回路に切り換えるようにしたため、スタンドバイ時に比較的高い電圧を半導体回路に供給しても、スタンドバイ時の消費電力を低減できる。また、本発明は、動作状態が切り替わっても、半導体回路に供給する電圧レベルをあまり変えないようにしたため、動作状態を切り換える際の遷移時間を短縮でき、半導体回路に対するアクセス速度が向上する。さらに、動作状態が切り替わった直後に、半導体回路に供給される電圧が一時的に変動しないようにしたため、消費電力を低減できるとともに、動作状態にかかわらず常に一定の電圧を半導体回路に供給することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した半導体集積回路装置および記憶装置について、図面を参照しながら具体的に説明する。
【００１３】
以下に説明する半導体集積回路装置および記憶装置は、メモリセルアレイ６の読み出しや書き込みを行うために待機しているスタンドバイ状態の消費電力の低減を図るものであり、メモリセルアレイ６を駆動する電源電圧のレベルをそれほど低下させることなく消費電力を抑えることができる点に特徴がある。
【００１４】
〔第１の実施形態〕
図１は本発明を適用した半導体集積回路装置の一実施形態の概略構成図であり、EEPROM構成のメモリセルアレイ６（以下、単にメモリセルアレイ６と呼ぶ）を備える例を示している。図１には、アドレス信号が入力されてからメモリセルアレイ６のワード線が選択されるまでの構成が示されている。
【００１５】
本実施形態の半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。
【００１６】
このうち、昇圧回路１は、外部から供給される外部電源電圧Ｖccext を昇圧して昇圧電圧Ｖccint2を生成する。昇圧電圧Ｖccint2の電圧値は、メモリセルアレイ６の読み出し・書き込みを行うメモリアクセス時と、読み出し・書き込みを行わないスタンドバイ時とで異なっており、例えば、メモリアクセス時にはＶccint2＝6.5 Ｖ、スタンドバイ時にはＶccint2＝５Ｖに設定される。
【００１７】
レベル検知回路２は、昇圧電圧Ｖccint2の電圧レベルの変動を検知して、その検知結果を昇圧回路１に入力する。内部電圧発生回路３は、昇圧電圧Ｖccint2を降圧した電圧（以下、内部電圧と呼ぶ）Ｖccint を生成する。
【００１８】
以上の昇圧回路１、レベル検知回路２および内部電圧発生回路３の詳細構成については後述する。
【００１９】
チップの外部から入力されたアドレス信号ADD は、アドレスバッファ４を介してアドレスデコーダ５に入力されてデコードされる。アドレスデコーダ５には、外部電源電圧Ｖccext と、内部電圧発生回路３で降圧された内部電圧Ｖccint とが供給され、アドレスデコーダ５はデコードの他に電圧レベルの変換を行う。これにより、アドレスデコーダ５からは、内部電圧Ｖccint を基準とするデコード信号が出力される。
【００２０】
アドレスデコーダ５の出力は、メモリセルアレイ６の図示せぬワード線に供給される。図１に示すアドレスデコーダ５は、メモリセルアレイ６の行アドレスをデコードするものであり、列アドレスをデコードするデコーダは図１では省略している。
【００２１】
なお、昇圧回路１で昇圧された昇圧電圧Ｖccint2と接地端子間には、数百ｐＦ程度の安定化コンデンサ７が接続され、また、アドレスデコーダ５は数百〜数ｎＦ程度の寄生容量を有する。
【００２２】
次に、図１に示す個々の構成を詳細に説明する前に、本実施形態の半導体集積回路装置全体の概略動作を説明する。メモリセルアレイ６に対する読み出し・書き込みを行うメモリアクセス状態では、昇圧回路１は例えば6.5 Ｖの昇圧電圧Ｖccint2を出力し、内部電圧発生回路３は昇圧電圧Ｖccint2に基づいて例えば５Ｖの内部電圧Ｖccint を生成する。内部電圧Ｖccint はアドレスデコーダ５などを駆動する電源電圧として用いられる。レベル検知回路２は昇圧電圧Ｖccint2の電圧レベルの変動を検知し、その検知結果に基づいて、昇圧回路１は昇圧電圧Ｖccint2が一定レベルになるようにフィードバック制御を行う。
【００２３】
このように、昇圧電圧Ｖccint2の他に内部電圧Ｖccint を生成する理由は、仮に半導体集積回路内のすべての回路に昇圧電圧Ｖccint2をそのまま供給すると、負荷が大きいために昇圧電圧Ｖccint2が電圧変動を起こしやすくなるからであり、内部電圧Ｖccint を各回路に供給すれば、その分、昇圧電圧Ｖccint2の負荷が軽くなり、その電圧値の変動を抑えることができる。
【００２４】
一方、メモリセルアレイ６に対する読み出し・書き込みを行うために待機しているスタンドバイ状態では、昇圧回路１は例えば５Ｖの昇圧電圧Ｖccint2を出力し、内部電圧発生回路３は昇圧電圧Ｖccint2と同一レベル（例えば５Ｖ）の内部電圧Ｖccint を出力する。レベル検知回路２は、昇圧電圧Ｖccint2の電圧レベルの変動を検出する点ではメモリアクセス状態と共通するが、消費電力の少ない回路に切り換えてレベル検知時の消費電力をなるべく少なくする点でメモリアクセス状態と異なる。また、レベル検知を行っている最中に昇圧電圧Ｖccint2の電圧レベルが高くなりすぎないように、レベル検知回路２を間欠的に動作させる。
【００２５】
次に、図１に示す昇圧回路１の詳細構成について説明する。昇圧回路１は、図２に回路図を示すチャージポンプ１１と、図３に回路図を示すオシレータ１２とを備える。
【００２６】
チャージポンプ１１は、図２に示すように、ダイオードＤ１〜Ｄ４と、キャパシタＣ１〜Ｃ４と、インバータＩＮＶ１，ＩＮＶ２とを有し、初段のダイオードＤ１には外部電源電圧Ｖccext が、初段のインバータＩＮＶ１には後述するオシレータ１２の出力OSC がそれぞれ入力され、最終段のダイオードＤ４からは昇圧電圧Ｖccint2が出力される。
【００２７】
チャージポンプ１１は、オシレータ１２からの出力OSC に応じた電荷をキャパシタＣ１〜Ｃ４のそれぞれに順に転送することにより、外部電源電圧Ｖccext よりも高い電圧Ｖccint2を生成して出力する。
【００２８】
オシレータ１２は、図３に示すように、複数のインバータＩＮＶ３〜ＩＮＶ７を直列に接続して、インバータＩＮＶ６の出力を初段のNANDゲートＧ１にフィードバックするような構成になっている。図３のNANDゲートＧ１に入力される信号CPE がハイレベルになると、内部で発振動作が行われ、出力OSC からは発振信号が出力される。一方、信号CPE がローレベルになると出力OSC はローレベルに固定される。この信号CPE は、後述するレベル検知回路２から出力される。
【００２９】
上述したように、メモリアクセス時には、図２に示すチャージポンプ１１から例えば6.5 Ｖの昇圧電圧Ｖccint2が出力される。アドレス信号間のタイミングのばらつき（アドレススキュー）による電流消費や、内部電圧Ｖccint との電位差（電圧マージン）等の観点から考えれば、昇圧電圧Ｖccint2はできるだけ高い方が望ましいが、スタンドバイ状態からメモリアクセス状態に遷移する場合の消費電流や遷移時間、あるいは半導体回路の耐圧等を考慮すると、昇圧電圧をあまり高く設定することはできない。実際には、上述した種々の条件を考慮に入れて昇圧電圧Ｖccint2の電圧値が設定される。
【００３０】
次に、図１に示すレベル検知回路２の詳細構成について説明する。図４はレベル検知回路２の詳細構成を示す回路図である。レベル検知回路２は、メモリアクセス状態のときにレベル検知を行う第１のレベル検知部２１と、スタンドバイ状態のときにレベル検知を行う第２のレベル検知部２２とに分けられる。各レベル検知部２１，２２の出力はオアゲート２３で加算されて出力される。このオアゲート２３の出力CPE は、図３に示したオシレータ１２の初段に入力される。すなわち、レベル検知回路２の出力CPE がハイレベルであれば、図３のオシレータ１２が発振動作を行って昇圧電圧Ｖccint2の電圧レベルは上昇する。一方、レベル検知回路２の出力CPE がローレベルであればオシレータ１２は発振動作を停止し、昇圧電圧Ｖccint2の電圧レベルは低下する。また、第２のレベル検知部２２の消費電力は、第１のレベル検知部２１の半分以下、例えば４分の１以下とされている。
【００３１】
図４に示す第２のレベル検知部２２は、PMOSトランジスタ２４と、抵抗Ｒ２１，Ｒ２２と、低消費電力型の差動増幅器（ローパワーアンプ）２５と、ＯＲゲートＧ21とを備えており、ローパワーアンプ２５の(+) 入力端子には基準電圧Ｖref が、(-) 入力端子には抵抗Ｒ２１と抵抗Ｒ２２との接続点の電圧ＶＧ２が入力される。PMOSトランジスタ２４はスタンドバイ状態のときにオンし、PMOSトランジスタ２４がオンすると、ローパワーアンプ２５の(-) 入力端子には昇圧電圧Ｖccint2を抵抗Ｒ２１とＲ２２で分圧した電圧ＶＧ２が入力される。電圧ＶＧ２が基準電圧Ｖref よりも低い場合には、ローパワーアンプ２５の出力はハイレベルになり、レベル検知回路２の出力CPE もハイレベルになる。
【００３２】
また、ローパワーアンプ２５のdisable 端子にはＯＲゲートＧ21が接続されており、メモリアクセス状態のときか、あるいは、図３に示したオシレータ１２の出力OSC がハイレベルのときに、ローパワーアンプ２５はディセーブル状態になって出力はローレベル固定になる。
【００３３】
一方、第１のレベル検知部２１は、ローパワーアンプ２５の代わりに通常の差動増幅器２６が接続されている点を除いて、第２のレベル検知部２２と同様に構成され、昇圧電圧Ｖccint2が6.5 Ｖのときに分圧電圧ＶＧ１と基準電圧Ｖref とが一致するようなレベル検知を行う。
【００３４】
図５は第２のレベル検知部２２内のローパワーアンプ（Low Power AMP ）２５の詳細構成を示す回路図である。図５に示すローパワーアンプ２５は、ウィルソンのカレントミラー回路で構成された定電流源部２７と、差動増幅部２８とに分けられる。定電流源部２７は安定点が２つあり、電源投入時には図示のPMOSトランジスタ２９のゲート端子がいったんローレベルになって、その後にハイレベルに設定される。これにより、ダイオードＤ21の両端の電圧Ｖｆと抵抗Ｒ23の両端の電圧ＶＲとが一致し、ダイオードＤ21に流れる電流量と抵抗Ｒ23に流れる電流量が等しくなった点で安定する。ダイオードＤ21の両端の電圧Ｖｆは約０．６Ｖで、抵抗Ｒ23には例えば2400ｋΩ程度の高抵抗が用いられ、抵抗Ｒ23に流れる電流Ｉは、Ｉ＝Ｖｆ／Ｒで表され、Ｉ＝約0.25μＡとなる。
【００３５】
このように、抵抗Ｒ23にはほとんど電流が流れないため、定電流源部２７で消費される電力は少なくなり、ローパワーアンプ２５全体の消費電力も低く抑えられる。
【００３６】
ところが、ローパワーアンプ２５の消費電力を低く抑えると、レベル検知に時間がかかるという問題があり、レベル検知が終了するまでの間に、昇圧電圧Ｖccint2が予め定めた電圧よりも数Ｖ以上も高くなるおそれがある。
【００３７】
ここで、レベル検知に時間がかかった場合に、昇圧電圧Ｖccint2が上昇する割合と低下する割合とどちらが大きいかについて検討する。昇圧電圧Ｖccint2が低下する要因としては、図４に示した抵抗Ｒ21，Ｒ22に流れる電流や、内部電圧Ｖccint に接続されるアドレスデコーダ５などのサブスレッショルド電流やジャンクションリーク電流などが考えられるが、これらの電流は数μＡ以内であり十分に小さい。また、内部電圧Ｖccint の寄生容量は数百ｐＦ〜数ｎＦ程度であるため、昇圧電圧Ｖccint2が0.1 Ｖ程度下がるのに数μ秒〜数百μ秒の時間がかかる。一方、レベル検知回路２の出力CPE がハイレベルのときの昇圧電圧Ｖccint2の上昇度合いは、電源電圧やチャージポンプ１１の大きさにもよるが、図３に示したオシレータ１２の出力OSC の１周期あたり約0.1 Ｖである。なお、出力OSC の１周期は数十ナノ秒程度である。
【００３８】
このように、昇圧電圧Ｖccint2は、上がり方が急峻で、下がり方が緩やかという特徴があり、レベル検知に時間がかかると、昇圧電圧Ｖccint2がかなりの高電圧になるおそれがある。このため、図４に示した第２のレベル検知部２２では、昇圧電圧Ｖccint2が５Ｖ以下になることが検知されると、昇圧回路１内のチャージポンプ１１を１周期動作させて、その後に昇圧回路１内のオシレータ１２からパルスOSC が出力された時点でローパワーアンプ２５をリセットしてチャージポンプ１１の動作を停止する。
【００３９】
図４のように、オシレータ１２からのパルスOSC により、ローパワーアンプ２５をリセットしてレベル検知回路２の出力CPE を強制的にローレベルにすると、次に出力CPE がハイレベルになるまでに少なくとも数μ秒かかる。このため、結果的に、チャージポンプ１１は、昇圧電圧Ｖccint2の低下に応じて随時、数μ秒〜数百μ秒程度に１回の割合で動作し、昇圧電圧Ｖccint2の上がりすぎを防止することができる。
【００４０】
ところで、ローパワーアンプ２５をリセットする回路は、図４に示したものに限定されない。例えば、図６は、オシレータ１２から所定数のパルスOSC が出力されると論理「１」を出力するカウンタ１１１を設け、このカウンタ１１１の出力によりローパワーアンプ２５をリセットする例を示している。
【００４１】
なお、チャージポンプ１１を複数並列接続して、スタンドバイ時には一部のチャージポンプ１１だけを駆動するようにして、スタンドバイ時とメモリアクセス時とで昇圧電圧Ｖccint2の上昇度合いを変えてもよい。
【００４２】
例えば図７は、２つのチャージポンプ１１ａ，１１ｂを並列接続して昇圧回路１を構成した例を示している。各チャージポンプ１１ａ，１１ｂは図２と同様の回路で構成され、各チャージポンプ１１ａ，１１ｂにはそれぞれ、ノイズ低減のために互いに位相がずれた信号OSC １，OSC ２が入力される。また、チャージポンプ１１ｂの前段にはアンドゲートＧ22が設けられ、アンドゲートＧ22の入力端子には信号OSC ２とメモリアクセス時にハイレベルになる信号とが入力される。
【００４３】
図７の回路では、チャージポンプ１１ａはメモリアクセス時もスタンドバイ時も動作するのに対し、チャージポンプ１１ｂはメモリアクセス時のみ動作し、スタンドバイ時には動作しない。これにより、スタンドバイ時はメモリアクセス痔に比べてチャージポンプ全体のパワー（能力）が低下し、昇圧電圧Ｖccint2は緩やかに上昇するようになる。
【００４４】
次に、図１に示した内部電圧発生回路３の詳細構成について説明する。図８は内部電圧発生回路３の詳細構成を示す回路図である。内部電圧発生回路３は、差動増幅器３１，３２と、PMOSトランジスタＱ31〜Ｑ35と、NMOSトランジスタＱ36〜Ｑ39と、抵抗Ｒ31，Ｒ32とを備えており、昇圧電圧Ｖccint2に基づいて内部電圧Ｖccint を生成する。
【００４５】
差動増幅器３１，３２はそれぞれ、内部電圧Ｖccint を抵抗分圧した電圧ＶＧと基準電圧Ｖref とを比較して、その比較結果を出力する。より具体的には、差動増幅器３１は内部電圧Ｖccint が５Ｖよりも低い場合に内部電圧Ｖccint を引き上げる制御を行い、差動増幅器３２は内部電圧Ｖccint が５Ｖよりも高い場合に内部電圧Ｖccint を引き下げる制御を行う。
【００４６】
なお、差動増幅器３１，３２はいずれも図９の回路で構成される。図９のPLUS端子が図８に示す(+) 入力端子に対応し、MINUS 端子が(-) 入力端子に対応する。図９のdisable 端子がハイレベルのときは、NMOSトランジスタＱ301 がオンして出力はローレベル固定になる。一方、disable 端子がローレベルのときはPMOSトランジスタＱ302 がオンし、この状態でPLUS端子がMINUS 端子よりも高電位になれば、外部電源電圧Ｖccext からの電流はPMOSトランジスタＱ303 に流れて出力はハイレベルになる。逆に、disable 端子がハイレベルのときにPLUS端子よりもMINUS 端子の方が高電位になれば、出力はローレベルになる。
【００４７】
図８に示す内部電圧発生回路３の出力段にはPMOSトランジスタＱ34が接続され、スタンドバイ状態のときにはこのトランジスタＱ34がオンして内部電圧Ｖccint は強制的に昇圧電圧Ｖccint2に設定される。すなわち、PMOSトランジスタＱ34は、スタンドバイ時に内部電圧Ｖccint と昇圧電圧Ｖccint2とを短絡させる動作を行う。
【００４８】
このような制御により、メモリアクセス時には内部電圧Ｖccint は約５Ｖに、昇圧電圧Ｖccint2は約6.5 Ｖに設定され、スタンドバイ時には内部電圧Ｖccint は昇圧電圧Ｖccint2と同電位（５Ｖ）に設定される。
【００４９】
図１に示した内部電圧発生回路３やレベル検知回路２などでは、スタンドバイ状態であることを示す信号STANDBY をレベルシフトした信号STANDBYHと、信号STANDBY に同期した信号ENABLEH とを用いており、これら信号は図１０に示す制御信号生成回路によって生成される。
【００５０】
図１０において、スタンドバイ状態のときにハイレベルになる信号STANDBY は、レベルシフター回路１０１に入力されてレベル変換され、このレベルシフター回路１０１から信号STANDBYHが出力される。また、信号STANDBY と、信号STANDBY をディレイ回路１０２で遅延させた信号はAND ゲートＧ101 で積算された後にレベルシフター回路１０３に入力されて信号ENABLEH が生成される。
【００５１】
図１１は図１０に示したレベルシフター回路１０１，１０３の詳細構成を示す回路図である。入力ＩＮにハイレベルの信号が入力されると、NMOSトランジスタＱ１０１がオンして図示のａ点がローレベルになり、PMOSトランジスタＱ１０２もオンして出力ＯＵＴは電源電圧Ｖhighと同レベルになる。また、入力ＩＮにローレベルの信号が入力されると、NMOSトランジスタＱ１０３がオンして出力ＯＵＴは接地レベルになる。したがって、電源電圧Ｖhighに所望の電圧値を設定することで、入力信号をレベル変換することができる。
【００５２】
図１２は図１０に示したディレイ回路１０２の詳細構成を示す回路図である。このディレイ回路１０２は、複数のインバータＩＮＶ１１〜ＩＮＶ１４を直列接続し、各インバータの出力と接地端子間にキャパシタＣ１１〜Ｃ１３を接続した構成になっている。キャパシタの容量やインバータの接続段数を変えることにより、所望の遅延時間を得ることができる。
【００５３】
図１３は図１に示した半導体集積回路装置の動作タイミングを示す波形図であり、スタンドバイ状態のときにハイレベルになる信号STANDBY と、信号STANDBY に同期した信号ENABLEと、昇圧電圧Ｖccint2とレベル検知回路２の出力信号CPE との信号波形を示している。制御信号ENABLEは、メモリアクセス状態に遷移した時点でハイレベルに変化し、スタンドバイ状態に遷移してからしばらくしてローレベルに変化する。このように、メモリアクセス状態からスタンドバイ状態に切り替わった時刻Ｔ２からしばらくした後（時刻Ｔ３）に信号ENABLEをローレベルにする理由は、内部電圧発生回路３内で昇圧電圧Ｖccint2を6.5 Ｖから５Ｖに下げるのに要する時間を考慮したためである。
【００５４】
すなわち、スタンドバイ状態の間は、昇圧電圧Ｖccint2と内部電圧Ｖccint は同じ電圧（例えば５Ｖ）に設定され、この電圧が変動しないように信号CPE が間欠的にハイレベルになり、チャージポンプ１１は数μ秒〜数百μ秒に１回の割合で駆動される。
【００５５】
一方、スタンドバイ状態からメモリアクセス状態になると、昇圧電圧Ｖccint2を５Ｖから6.5 Ｖに引き上げる必要があるため、図１３に示すように、メモリアクセス状態になった時点（時刻Ｔ１）からしばらくはオシレータ１２の出力CPE はハイレベルを維持してチャージポンプ１１を連続的に駆動させる。昇圧電圧Ｖccint2が6.5 Ｖになると、その後は出力CPE は昇圧電圧Ｖccint2の低下に応じてパルスを出力して昇圧電圧Ｖccint2が6.5 Ｖから変動しないように制御を行う。
【００５６】
ところで、図８に示した内部電圧発生回路３では、基準電圧Ｖref が使用されており、この基準電圧Ｖref は図１４に詳細構成を示す基準電圧発生回路３０で生成される。図１４の基準電圧発生回路３０は、差動増幅部４１と、抵抗Ｒ１，Ｒ２，Ｒ３と、ダイオードＤ11，Ｄ12と、PMOSトランジスタＱ11とを有し、差動増幅部４１には定電流源から一定の電流が供給される。差動増幅部４１は、抵抗Ｒ１とダイオードＤ11との接続点の電圧ＶＡと、抵抗Ｒ２，Ｒ３の接続点の電圧ＶＢとが等しくなるように制御する。
【００５７】
したがって、抵抗Ｒ１を流れる電流Ｉ１と、抵抗Ｒ２を流れる電流Ｉ２との間には（１）式の関係が成り立つ。
Ｉ１／Ｉ２＝Ｒ１／Ｒ２ …（１）
【００５８】
一般に、ダイオードを流れる電流をＩ、（逆方向）飽和電流をＩs 、順方向電圧をＶＦ、温度をＴとすると、（２）式の関係が成り立つ。
Ｉ＝Ｉs ｛ｅq・VF/kT −１｝ …（２）
【００５９】
また、ＶＦ》ｑ／ｋＴ＝26mVであるため、（２）式中の（−１）は無視でき、（３）式が成り立つ。
Ｉ＝Ｉｓ・ｅq・VF/kT …（３）
【００６０】
（３）式を変形すると、（４）式が得られる。ただし、ＶＴ＝ｋＴ／ｑである。
ＶＦ＝（ｋＴ／ｑ）・１ｎ（Ｉ／Ｉｓ） …（４）
【００６１】
図１４のダイオードＤ11，Ｄ12の順方向電圧をそれぞれＶＦ１，ＶＦ２とし、抵抗Ｒ３の両端電圧を△Ｖとすると、（５）式の関係が成り立つ。
△ＶＦ＝ＶＦ１−ＶＦ２＝ＶＴ・１ｎ（Ｉ１／Ｉ２）
＝ＶＴ・１ｎ（Ｒ２／Ｒ１）…（５）
【００６２】
（５）式より、基準電圧Ｖref は（６）式で表される。
Ｖref ＝ＶＦ１＋（Ｒ２／Ｒ３）△ＶＦ…（６）
【００６３】
ここで、電圧ＶＴは0.086 ｍＶ／℃の正の温度係数を持ち、ダイオードの順方向電圧ＶＦ１は約-2mV／℃の負の温度係数を持つため、温度依存性がなくなるように抵抗Ｒ２，Ｒ３の抵抗値を設定すれば、基準電圧Ｖref は温度によらず常に一定の電圧値になる。
【００６４】
図１４の基準電圧発生回路３０の消費電力を抑えるためには、基準電圧発生回路３０に電流を供給する定電流源で電流の絞り込みを行えばよい。この定電流源は基準電圧発生回路専用に設けてもよいが、図５のローパワーアンプ２５内の定電流源部２７を流用することもできる。
【００６５】
例えば図１５は、図５に示したローパワーアンプ２５内の低消費電力型の定電流源部２７を基準電圧発生回路３０で流用する例を示す図である。図１５の一点鎖線部が定電流源部２７の構成を示している。定電流源部２７から出力された電流は、ローパワーアンプ２５を構成する差動増幅部２８に入力されるとともに、基準電圧発生回路３０にも入力され、この基準電圧発生回路３０から基準電圧Ｖref が出力される。
【００６６】
このように、図４に示す第２のレベル検知部２２内の定電流源部２７を利用して基準電圧Ｖref を生成すれば、定電流源部２７を別個に設ける必要がなくなり、回路を簡略化することができる。また、第２のレベル検知部２２内の定電流源部２７は消費電力が少ないため、基準電圧発生回路３０全体の消費電力も抑制できる。
【００６７】
〔第２の実施形態〕
第１の実施形態では、スタンドバイ時に図８に示すように、内部電圧発生回路３内のトランジスタＱ34をオンさせて内部電圧Ｖccint と昇圧電圧Ｖccint2を強制的に短絡させている。
【００６８】
図１６は昇圧回路１と内部電圧発生回路３の出力段の概略構成を示すブロック図である。内部電圧発生回路３は、昇圧電圧Ｖccint2を降圧して内部電圧Ｖccint を生成する内部電圧発生部１２１と、スイッチ回路１２２とを備える。スイッチ回路１２２は、PMOSトランジスタ１２３とインバータ１２４とで構成され、PMOSトランジスタ１２３は、スタンドバイ時にハイレベルになる信号STANDBYHの論理に応じてオン・オフする。より詳細には、スタンドバイ状態になると、PMOSトランジスタ１２３がオンして昇圧回路１と内部電圧発生部１２１の各出力端子が短絡されて昇圧電圧Ｖccint2と内部電圧Ｖccint が等しくなる。
【００６９】
内部電圧Ｖccint は、メモリの動作状態にかかわらず、ほぼ一定の電圧（約５Ｖ）なのに対し、昇圧電圧Ｖccint2は、メモリアクセス状態では約6.5 Ｖ、スタンドバイ状態では約５Ｖである。このため、図８や図１６のように、スタンドバイ状態になった時点で、強制的に昇圧回路１０１と内部電圧発生部１０３の各出力端子を短絡させると、スタンドバイ状態になった直後に、内部電圧Ｖccint が昇圧電圧Ｖccint2に引きづられて一時的に上昇してしまう。このため、スタンドバイ状態になってからしばらくの間、すなわち、昇圧電圧Ｖccint2が低下するまでは、内部電圧発生回路３における差動増幅器などで内部電圧Ｖccint を引き上げる制御を行わなければならず、メモリ全体として消費電力が増えるおそれがある。
【００７０】
また、フラッシュメモリの中には、チップイネーブル信号の論理に応じてメモリアクセス状態とスタンドバイ状態とを切り換えるCEショートサイクルモードを有するものがある。CEショートサイクルモードでは、メモリアクセス状態とスタンドバイ状態が周期的に切り替わるため、メモリアクセス時に内部電圧Ｖccint が５Ｖまで下がらないうちに、スタンドバイ状態に切り替わって内部電圧Ｖccint が上昇するという動作が繰り返され、最終的に内部電圧Ｖccint が最大6.5 Ｖまで上昇するおそれがある。内部電圧Ｖccint は、メモリチップ内のワード線電位となるため、読み出し電位も最大6.5 Ｖとなり、メモリセルトランジスタのしきい値のばらつきにより、メモリに書き込んだデータを正しく読み出せなくなるおそれがある。
【００７１】
これに対し、図１７に概略構成を示す半導体集積回路装置は、スタンドバイ状態になった直後に内部電圧Ｖccint が変動しないようにしたものである。図１７では、EEPROMの内部構成の一部、すなわち、外部電源電圧Ｖccext を昇圧して昇圧電圧Ｖccint2を生成する回路ブロックと、昇圧電圧Ｖccint2から内部電圧Ｖccint を生成する回路ブロックとを示している。図１７のEEPROMは、内部電圧発生回路３ａの構成が第１の実施形態と異なる他は、第１の実施形態とほぼ同じように構成されるため、以下では、内部電圧発生回路３ａの構成を中心に説明する。
【００７２】
図１７の内部電圧発生回路３ａは、メモリアクセス時電圧制御回路５１と、低消費電力内部電圧検知回路５２と、レベルシフタ５３と、スイッチ回路５４とを有する。メモリアクセス時電圧制御回路５１は、メモリアクセス時に内部電圧Ｖccint を生成するとともに、内部電圧Ｖccint が変動しないように電圧制御を行う。低消費電力内部電圧検知回路５２は、内部電圧Ｖccint の電圧レベルに応じた信号を出力する。より詳細には、内部電圧Ｖccint が所定電圧より高ければハイレベルの信号を出力し、所定電圧より低ければローレベルの信号を出力する、この信号はレベルシフタ５３に入力されてレベル変換された後、スイッチ回路５４に入力される。スイッチ回路５４は、メモリアクセス時は常にオフ状態で、スタンドバイ時に内部電圧Ｖccint が所定電圧以下になるとオンして昇圧電圧Ｖccint2と内部電圧Ｖccint を短絡させる。
【００７３】
図１８はメモリアクセス時電圧制御回路５１の詳細構成を示す回路図である。図１８に示すように、メモリアクセス時電圧制御回路５１は、差動増幅器６１と、PMOSトランジスタＱ51，Ｑ52と、抵抗Ｒ51，Ｒ52とを有する。PMOSトランジスタＱ51のソース端子には昇圧電圧Ｖccint2が印加され、そのドレイン端子とPMOSトランジスタＱ52のソース端子との接続点から内部電圧Ｖccint が出力される。PMOSトランジスタＱ52のドレイン端子と接地端子間には抵抗Ｒ51，Ｒ52が直列接続され、PMOSトランジスタＱ52のゲート端子には信号STANDBYHが印加され、PMOSトランジスタＱ51のゲート端子には差動増幅器６１の出力端子が接続されている。差動増幅器６１は、メモリアクセス時のみ動作し、その正側入力端子には抵抗Ｒ51，Ｒ52間の電圧が印加され、負側入力端子には基準電圧Ｖref が印加される。
【００７４】
メモリアクセス時は、PMOSトランジスタＱ52がオンし、内部電圧Ｖccint を抵抗Ｒ51，Ｒ52で抵抗分圧した電圧が差動増幅器６１の正側入力端子に入力される。例えば、内部電圧Ｖccint が予め定めた電圧よりも高くなると、差動増幅器６１の正側入力端子の方が負側入力端子よりも電圧が高くなり、差動増幅器６１の出力電圧が高くなってPMOSトランジスタＱ51はオフする方向に動作し、内部電圧Ｖccint が低下する。逆に、内部電圧Ｖccint が予め定めた電圧よりも低くなると、差動増幅器６１の正側入力端子の方が負側入力端子よりも電圧が低くなり、差動増幅器６１の出力電圧が低くなってPMOSトランジスタＱ51はオンする方向に動作し、内部電圧Ｖccint が上昇する。このような制御により、メモリアクセス時には、内部電圧Ｖccint は予め定めた電圧に制御される。
【００７５】
一方、スタンドバイ時には、PMOSトランジスタＱ52がオフし、差動増幅器６１も動作しなくなるため、配線抵抗等により、内部電圧Ｖccint は徐々に低下する。また、スタンドバイ時の内部電圧Ｖccint の電圧レベルは、図１７に示す低消費電力内部電圧検知回路５２により検知される。
【００７６】
図１９は低消費電力内部電圧検知回路５２の詳細構成を示す回路図である。図１９に示すように、低消費電力内部電圧検知回路５２は、図４と同じような構成のローパワーアンプ６２と、抵抗Ｒ53，Ｒ54とを有する。直列接続された抵抗Ｒ53，Ｒ54の一端には内部電圧Ｖccint が印加され、他端は接地されている。ローパワーアンプ６２の正側入力端子には抵抗Ｒ53，Ｒ54間の電圧が印加され、負側入力端子には基準電圧Ｖref が印加される。ローパワーアンプ６２の出力は図１７に示すレベルシフタ５３に供給される。
【００７７】
例えば、スタンドバイ時に内部電圧Ｖccint が予め定めた電圧よりも高くなると、ローパワーアンプ６２の出力はローレベルになる。逆に、スタンドバイ時に内部電圧Ｖccint が予め定めた電圧以下になると、ローパワーアンプ６２の出力はハイレベルになる。ローパワーアンプ６２は、通常の差動増幅器よりも消費電流が少ないため、スタンドバイ時の消費電力を抑えることができる。
【００７８】
図１７に示すレベルシフタ５３は、図１１と同様の回路で構成され、ローパワーアンプ６２の出力電圧をレベル変換する。レベル変換後の電圧はスイッチ回路５４内のNANDゲートＧ51に入力される。NANDゲートＧ51の出力は、メモリアクセス時には常にハイレベルになり、PMOSトランジスタＱ５３はオフ状態を維持する。また、スタンドバイ時でも、レベルシフタ５３の出力がローレベルのとき、すなわち、内部電圧Ｖccint が予め定めた電圧よりも高いときには、NANDゲートＧ51の出力はハイレベルになる。一方、スタンドバイ時に、内部電圧Ｖccint が予め定めた電圧以下になると、NANDゲートＧ51の出力はローレベルになり、PMOSトランジスタＱ５３がオンして、昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡される。
【００７９】
図２０はメモリアクセス状態からスタンドバイ状態に遷移したときに昇圧電圧Ｖccint2と内部電圧Ｖccint が変化する様子を示したタイミング図である。なお、図２０のＣＥバーは、EEPROMのチップイネーブル信号である。
【００８０】
以下、図２０のタイミング図を用いて、図１７に示した第２の実施形態の動作を説明する。昇圧回路１の動作は、第１の実施形態と同じであり、例えば３Ｖの外部電源電圧Ｖccext に基づいて、メモリアクセス時には約6.5 Ｖ、スタンドバイ時には約５Ｖの昇圧電圧Ｖccint2を生成する。また、内部電圧発生回路３ａの動作も、メモリアクセス時は第１の実施形態と同じであり、約6.5 Ｖの昇圧電圧Ｖccint2に基づいて、約５Ｖの内部電圧Ｖccint を生成する。
【００８１】
一方、メモリアクセス状態からスタンドバイ状態に遷移すると（図２０の時刻Ｔ１）、図１７に示したメモリアクセス時電圧制御回路５１は動作を停止し、代わりに低消費電力内部電圧検知回路５２が動作を開始する。低消費電力内部電圧検知回路５２は、内部電圧Ｖccint の電圧値が予め定めた電圧になったか否かを検知する。内部電圧Ｖccint が予め定めた電圧よりも高い間は、スイッチ回路５４内のPMOSトランジスタＱ５３はオフ状態である。また、スタンドバイ時には、昇圧回路１は昇圧電圧Ｖccint2を6.5 Ｖから５Ｖに下げる制御を行うため、昇圧電圧Ｖccint2は徐々に低下する。また、内部電圧Ｖccint も、配線抵抗等により徐々に低下する。
【００８２】
やがて、内部電圧Ｖccint が予め定めた電圧以下になると（図２０の時刻Ｔ２）、PMOSトランジスタＱ５３がオンして昇圧電圧Ｖccint2と内部電圧Ｖccint は短絡される。昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡すると、内部電圧Ｖccint が昇圧電圧Ｖccint2に引きづられて過度に上昇するおそれがあるが、ここでは内部電圧Ｖccint が上昇して予め定めた電圧になると、再度PMOSトランジスタＱ５３がオフして内部電圧Ｖccint のさらなる上昇が抑えられる。
【００８３】
図２１は図２０の時刻Ｔ２の付近を拡大したタイミング図であり、内部電圧Ｖccint およびPMOSトランジスタの出力波形を示している。図２１に示すように、時刻Ｔ２でPMOSトランジスタＱ５３がオンすると、昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡して内部電圧Ｖccint が上昇し、時刻Ｔ３で再度PMOSトランジスタＱ５３はオフする。PMOSトランジスタＱ５３がオフすると、内部電圧Ｖccint は低下し、時刻Ｔ４で再度PMOSトランジスタＱ５３がオンして昇圧電圧Ｖccint2と内部電圧Ｖccint は短絡される。このような制御を繰り返すことにより、内部電圧Ｖccint は、所定の電圧（例えば５Ｖ）に収束する。
【００８４】
図２０には、第２の実施形態における内部電圧波形と、比較のための図１６の例における内部電圧波形とが図示されており、図１６の例ではスタンドバイ状態になった直後に内部電圧Ｖccint が一時的に上昇するのに対し、第２の実施形態では内部電圧Ｖccint がほとんど変化しないことがわかる。
【００８５】
〔第３の実施形態〕
第３の実施形態は、昇圧電圧Ｖccint2の電圧レベルを検知する回路と内部電圧Ｖccint の電圧レベルを検知する回路とを共通化したことを特徴とする。
【００８６】
図２２は半導体集積回路装置の第３の実施形態の概略構成図である。図２２は、昇圧電圧Ｖccint2の電圧レベルを検知するレベル検知回路２ａの構成が図１７と異なる他は、図１７とほぼ同じように構成されるため、以下では、レベル検知回路２ａの構成を中心に説明する。
【００８７】
図２２のレベル検知回路２ａは、図４に示した第１のレベル検知部２１と、AND ゲートＧ52，Ｇ53と、インバータＩＮＶ５１とを有する。昇圧回路１は、メモリアクセス時には、AND ゲートＧ52の出力に応じて昇圧電圧Ｖccint2の電圧制御を行い、スタンドバイ時には、AND ゲートＧ53の出力に応じて昇圧電圧Ｖccint2の電圧制御を行う。AND ゲートＧ52は、メモリアクセス時には、第１のレベル検知部２１の出力をそのまま出力する。また、AND ゲートＧ53は、スタンドバイ時には、低消費電力内部電圧検知回路５２の出力をそのまま出力する。
【００８８】
次に、第３の実施形態の動作を説明する。昇圧回路１は、メモリアクセス時には、第１のレベル検知部２１での検知結果に基づいて昇圧電圧Ｖccint2のレベル制御を行う。また、スタンドバイ時には、昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡されることから、内部電圧Ｖccint の電圧レベルを検知する低消費電力内部電圧検知回路５２の検知結果に基づいて、昇圧電圧Ｖccint2のレベル制御を行う。これにより、レベル検知回路２ａ内に、図４のようなスタンドバイ時専用の低消費電力型のレベル検知回路２２を設ける必要がなくなり、回路構成を簡略化でき、かつ、消費電力も低減できる。
【００８９】
〔第４の実施形態〕
第４の実施形態は、メモリアクセス時とスタンドバイ時とで、昇圧回路の駆動力を切り換えるようにしたことを特徴とする。
【００９０】
図２３は半導体集積回路装置の第４の実施形態の概略構成図である。第４の実施形態は、昇圧回路１ａの構成が図１７に示す第２の実施形態と異なる他は、第２の実施形態とほぼ同じように構成されるため、以下では、昇圧回路１ａの構成を中心に説明する。
【００９１】
図２３の昇圧回路１ａは、メモリアクセス時に昇圧電圧Ｖccint2を生成する第１のチャージポンプ１１ａと、スタンドバイ時に昇圧電圧Ｖccint2を生成する第２のチャージポンプ１１ｂとを有する。これらチャージポンプはいずれも、図２と同様の回路で構成されるが、第１のチャージポンプ１１ａの電荷供給能力は第２のチャージポンプ１１ｂよりも高い。このように、電荷供給能力に違いを持たせるには、例えば、チャージポンプ内のコンデンサの容量を変えればよい。
【００９２】
メモリアクセス時は、AND ゲートＧ５４の出力はローレベル固定になるため、第２のチャージポンプ１１ｂは動作しない。一方、AND ゲートＧ５５からはレベル検知回路２の出力がそのまま出力され、第１のチャージポンプ１１ａはレベル検知回路２の出力に応じて昇圧電圧Ｖccint2のレベル制御を行う。
【００９３】
逆に、スタンドバイ時は、AND ゲートＧ５５の出力はローレベル固定になるため、第１のチャージポンプ１１ａは動作しない。一方、AND ゲートＧ５４からはレベル検知回路２の出力がそのまま出力され、第２のチャージポンプ１１ｂはレベル検知回路２の出力に応じて昇圧電圧Ｖccint2のレベル制御を行う。
【００９４】
このように、第４の実施形態は、スタンドバイ状態になると、電荷供給能力（駆動力）の弱いチャージポンプ１１ｂにより昇圧電圧Ｖccint2を生成するため、スタンドバイ時のピーク電流を抑制でき、消費電力を低減できる。
【００９５】
なお、図２２の回路内の昇圧回路１を、図２３の昇圧回路１ａに変更してもよい。この場合の概略構成図は図２４のようになる。図２４の場合も、図２３と同様の効果が得られる。同様に、図１に示す第１の実施形態の昇圧回路１を、図２３の昇圧回路１ａに変更してもよい。
【００９６】
上述した実施形態では、外部から供給された電圧Ｖccext をいったん昇圧した後に内部電圧発生回路３で降圧しているが、内部電圧発生回路３を設けずに、昇圧した電圧を直接、メモリセルアレイ６やアドレスデコーダ５などに供給してもよい。ただし、内部電圧発生回路３を設けなければ回路構成を簡略化できるという利点もあるが、電圧制御精度は悪くなる。
【００９７】
また、上述した実施形態では、EEPROM構成のメモリセルアレイ６を有する半導体集積回路装置について説明したが、EEPROM構成以外のＤＲＡＭやＳＲＡＭ構成のメモリセルアレイ６を有する場合にも本発明は適用できる。また、メモリセルアレイ６以外の他の半導体回路の電圧制御にも本発明は適用できる。この場合、半導体回路が通常の動作をしている状態がメモリアクセス状態に対応し、半導体回路が待機している状態がスタンドバイ状態に対応する。
【図面の簡単な説明】
【００９８】
【図１】半導体集積回路装置の一実施形態の概略構成図。
【図２】チャージポンプの詳細構成を示す回路図。
【図３】オシレータの詳細構成を示す回路図。
【図４】レベル検知回路の詳細構成を示す回路図。
【図５】第２のレベル検知部内のローパワーアンプの詳細構成を示す回路図。
【図６】ローパワーアンプをリセットする回路の変形例を示す回路図。
【図７】２つのチャージポンプを並列接続して昇圧回路を構成した例を示す図。
【図８】内部電圧発生回路の詳細構成を示す回路図。
【図９】内部電圧発生回路内の差動増幅器の詳細構成を示す回路図。
【図１０】制御信号生成回路の詳細構成を示す回路図。
【図１１】図９に示したレベルシフター回路の詳細構成を示す図。
【図１２】図９に示したディレイ回路の詳細構成を示す回路図。
【図１３】図１に示した半導体集積回路装置の動作タイミングを示す波形図。
【図１４】基準電圧発生回路の詳細構成を示す回路図。
【図１５】第２のレベル検知部内の定電流源部を基準電圧発生回路で流用する例を示す図。
【図１６】半導体集積回路装置の第２の実施形態と比較するための半導体集積回路装置の概略構成図。
【図１７】半導体集積回路装置の第２の実施形態の概略構成図。
【図１８】メモリアクセス時電圧制御回路の詳細構成を示す回路図。
【図１９】低消費電力内部電圧検知回路の詳細構成を示す回路図。
【図２０】メモリアクセス状態からスタンドバイ状態に遷移したときに昇圧電圧Ｖccint2と内部電圧Ｖccint が変化する様子を示したタイミング図。
【図２１】図１８の時刻Ｔ２の付近を拡大したタイミング図。
【図２２】半導体集積回路装置の第３の実施形態の概略構成図。
【図２３】半導体集積回路装置の第４の実施形態の概略構成図。
【図２４】図２２の回路内の昇圧回路１を、図２３の昇圧回路１ａに変更した図。
【図２５】従来の不揮発性半導体メモリの構造を説明する図。
【符号の説明】
【００９９】
１ 昇圧回路
２ レベル検知回路
３ 内部電圧発生回路
４ アドレスバッファ（ＡＤＢ）
５ アドレスデコーダ（ＲＤＣ）
６ メモリセルアレイ（ＭＣＡ）
７ 安定化コンデンサ
１１ チャージポンプ
１２ オシレータ
２１ 第１のレベル検知回路
２２ 第２のレベル検知回路
２５ ローパワーアンプ
２７ 定電流源部
２８ 差動増幅部
【技術分野】
【０００１】
本発明は、外部から供給された電源電圧を昇圧して半導体回路を駆動する半導体集積回路装置に関し、例えば、記憶したデータを一括して消去可能なフラッシュメモリなどを対象とする。
【背景技術】
【０００２】
不揮発性半導体メモリの一種であるフラッシュメモリ（Flash memory）は、データの書き込みおよび消去を電気的に行うことができるEEPROM（Electrically Erasable Programmble Read Only Memory）セルをマトリクス状に配置した構成になっている。
【０００３】
図２５はこの種の不揮発性半導体メモリの構造を説明する図である。チップ内部の各メモリセルは、フローティングゲートＦＧとコントロールゲートＣＧとを有するスタックゲート型トランジスタで構成されている。図２５に示すフローティングゲートＦＧに電子を注入したり、フローティングゲートＦＧから電子を放出させるとしきい値電圧が変化し、このしきい値電圧の変化を利用して各メモリセルへのデータの書き込みおよび読み出しが行われる。
【０００４】
より具体的には、読み出しを行いたいメモリセルのコントロールゲートＣＧに電源電圧を印加したときに電流が流れるか否かにより、論理「１」と「０」の判定を行う。メモリセルのしきい値電圧は、メモリセルが「１」のときに約２Ｖ、「０」のときに５Ｖ以上になる。
【０００５】
従来のフラッシュメモリでは、外部から供給される電源電圧と読み出し時のコントロールゲート電圧をともに５Ｖに設定していたため、読み出し時にコントロールゲートＣＧに直接この電源電圧を与えても動作的には特に支障はなかった。一方、最近では、メモリセルの微細化やメモリ容量の増大に伴って、外部から供給される電源電圧を低電圧化する必要が生じ、外部電源電圧を３Ｖに設定するのが現在一般化しつつある。
【０００６】
従来のように、電源電圧を５Ｖに設定すると、読み出し時にコントロールゲートＣＧに印加される電圧ＶＧと、メモリセルが「１」のときのしきい値電圧Ｖthとの差は、ＶＧ−Ｖth＝５−２＝３Ｖになる。これに対して、電源電圧が３Ｖの場合には、ＶＧ−Ｖth＝３−２＝１Ｖになり、電源電圧が５Ｖの場合の３分の１の電圧になることから、メモリセルに流れる電流（以下、セル電流と呼ぶ）もそれに応じて減少する。セル電流の減少は読み出し速度の減少を招くとともに、電源電圧の変動に対する余裕度もなくなる。
【０００７】
このため、外部から供給される３Ｖの電源電圧（以下、外部電源電圧Ｖccext と呼ぶ）をチップ内部で昇圧して内部電圧Ｖccint を生成し、この内部電圧Ｖccint をメモリセルのコントロールゲートに印加する手法が提案されている。この内部電圧Ｖccint は、メモリセルに対する読み出しや書き込みを行わないスタンドバイ状態でも、５Ｖに設定する必要がある、仮に、スタンドバイ時に５Ｖより低い電圧を設定すると、スタンドバイ状態からメモリアクセス状態に切り替えた時点から内部電圧Ｖccint の電圧レベルを上げ始めなければならず、内部電圧Ｖccint が５Ｖになるまでに時間がかかり、その間メモリセルに対する読み出しを行えなくなる（特許文献１参照）。
【０００８】
このように、スタンドバイ状態とメモリアクセス状態とでは、内部電圧Ｖccint の電圧レベルを同じに設定する必要があるが、フラッシュメモリなどの不揮発性メモリは、電池やバッテリなどで駆動する携帯機器に用いられることが多く、スタンドバイ時の消費電力はなるべく少ない方が望ましい。
【特許文献１】特開平７−１４３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、このような点に鑑みてなされたもので、その目的は、フラッシュメモリ等の半導体回路に対して、外部から供給される電圧よりも高電圧の電圧を低消費電力で供給でき、かつ、動作状態が切り替わっても半導体回路に供給される電圧が変動しないようにした半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、外部から供給された電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された昇圧電圧に応じた電圧により駆動される半導体回路と、前記昇圧電圧の電圧変動を検知するレベル検知回路と、を備えた半導体集積回路装置において、前記半導体回路が第１の動作状態のときに、前記昇圧電圧の電圧変動を検知する第１のレベル検知回路と、前記第１のレベル検知回路よりも消費電力の少ない回路で構成され、前記半導体回路が第２の動作状態のときに、前記昇圧電圧の電圧変動を検知する第２のレベル検知回路と、を備え、前記昇圧回路は、前記第１および第２のレベル検知回路の出力に基づいてパルス信号を発生するか否かを制御するパルス発生器と、このパルス信号に応じて昇圧を行うチャージポンプとを有し、前記第２のレベル検知回路は、前記パルス発生器の出力が所定レベルになると、検知動作を停止することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１１】
本発明によれば、フラッシュメモリ等の半導体回路が第２の動作状態（例えばスタンドバイ状態）になると、昇圧電圧のレベル検知を行う回路を低消費電力型の回路に切り換えるようにしたため、スタンドバイ時に比較的高い電圧を半導体回路に供給しても、スタンドバイ時の消費電力を低減できる。また、本発明は、動作状態が切り替わっても、半導体回路に供給する電圧レベルをあまり変えないようにしたため、動作状態を切り換える際の遷移時間を短縮でき、半導体回路に対するアクセス速度が向上する。さらに、動作状態が切り替わった直後に、半導体回路に供給される電圧が一時的に変動しないようにしたため、消費電力を低減できるとともに、動作状態にかかわらず常に一定の電圧を半導体回路に供給することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した半導体集積回路装置および記憶装置について、図面を参照しながら具体的に説明する。
【００１３】
以下に説明する半導体集積回路装置および記憶装置は、メモリセルアレイ６の読み出しや書き込みを行うために待機しているスタンドバイ状態の消費電力の低減を図るものであり、メモリセルアレイ６を駆動する電源電圧のレベルをそれほど低下させることなく消費電力を抑えることができる点に特徴がある。
【００１４】
〔第１の実施形態〕
図１は本発明を適用した半導体集積回路装置の一実施形態の概略構成図であり、EEPROM構成のメモリセルアレイ６（以下、単にメモリセルアレイ６と呼ぶ）を備える例を示している。図１には、アドレス信号が入力されてからメモリセルアレイ６のワード線が選択されるまでの構成が示されている。
【００１５】
本実施形態の半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。
【００１６】
このうち、昇圧回路１は、外部から供給される外部電源電圧Ｖccext を昇圧して昇圧電圧Ｖccint2を生成する。昇圧電圧Ｖccint2の電圧値は、メモリセルアレイ６の読み出し・書き込みを行うメモリアクセス時と、読み出し・書き込みを行わないスタンドバイ時とで異なっており、例えば、メモリアクセス時にはＶccint2＝6.5 Ｖ、スタンドバイ時にはＶccint2＝５Ｖに設定される。
【００１７】
レベル検知回路２は、昇圧電圧Ｖccint2の電圧レベルの変動を検知して、その検知結果を昇圧回路１に入力する。内部電圧発生回路３は、昇圧電圧Ｖccint2を降圧した電圧（以下、内部電圧と呼ぶ）Ｖccint を生成する。
【００１８】
以上の昇圧回路１、レベル検知回路２および内部電圧発生回路３の詳細構成については後述する。
【００１９】
チップの外部から入力されたアドレス信号ADD は、アドレスバッファ４を介してアドレスデコーダ５に入力されてデコードされる。アドレスデコーダ５には、外部電源電圧Ｖccext と、内部電圧発生回路３で降圧された内部電圧Ｖccint とが供給され、アドレスデコーダ５はデコードの他に電圧レベルの変換を行う。これにより、アドレスデコーダ５からは、内部電圧Ｖccint を基準とするデコード信号が出力される。
【００２０】
アドレスデコーダ５の出力は、メモリセルアレイ６の図示せぬワード線に供給される。図１に示すアドレスデコーダ５は、メモリセルアレイ６の行アドレスをデコードするものであり、列アドレスをデコードするデコーダは図１では省略している。
【００２１】
なお、昇圧回路１で昇圧された昇圧電圧Ｖccint2と接地端子間には、数百ｐＦ程度の安定化コンデンサ７が接続され、また、アドレスデコーダ５は数百〜数ｎＦ程度の寄生容量を有する。
【００２２】
次に、図１に示す個々の構成を詳細に説明する前に、本実施形態の半導体集積回路装置全体の概略動作を説明する。メモリセルアレイ６に対する読み出し・書き込みを行うメモリアクセス状態では、昇圧回路１は例えば6.5 Ｖの昇圧電圧Ｖccint2を出力し、内部電圧発生回路３は昇圧電圧Ｖccint2に基づいて例えば５Ｖの内部電圧Ｖccint を生成する。内部電圧Ｖccint はアドレスデコーダ５などを駆動する電源電圧として用いられる。レベル検知回路２は昇圧電圧Ｖccint2の電圧レベルの変動を検知し、その検知結果に基づいて、昇圧回路１は昇圧電圧Ｖccint2が一定レベルになるようにフィードバック制御を行う。
【００２３】
このように、昇圧電圧Ｖccint2の他に内部電圧Ｖccint を生成する理由は、仮に半導体集積回路内のすべての回路に昇圧電圧Ｖccint2をそのまま供給すると、負荷が大きいために昇圧電圧Ｖccint2が電圧変動を起こしやすくなるからであり、内部電圧Ｖccint を各回路に供給すれば、その分、昇圧電圧Ｖccint2の負荷が軽くなり、その電圧値の変動を抑えることができる。
【００２４】
一方、メモリセルアレイ６に対する読み出し・書き込みを行うために待機しているスタンドバイ状態では、昇圧回路１は例えば５Ｖの昇圧電圧Ｖccint2を出力し、内部電圧発生回路３は昇圧電圧Ｖccint2と同一レベル（例えば５Ｖ）の内部電圧Ｖccint を出力する。レベル検知回路２は、昇圧電圧Ｖccint2の電圧レベルの変動を検出する点ではメモリアクセス状態と共通するが、消費電力の少ない回路に切り換えてレベル検知時の消費電力をなるべく少なくする点でメモリアクセス状態と異なる。また、レベル検知を行っている最中に昇圧電圧Ｖccint2の電圧レベルが高くなりすぎないように、レベル検知回路２を間欠的に動作させる。
【００２５】
次に、図１に示す昇圧回路１の詳細構成について説明する。昇圧回路１は、図２に回路図を示すチャージポンプ１１と、図３に回路図を示すオシレータ１２とを備える。
【００２６】
チャージポンプ１１は、図２に示すように、ダイオードＤ１〜Ｄ４と、キャパシタＣ１〜Ｃ４と、インバータＩＮＶ１，ＩＮＶ２とを有し、初段のダイオードＤ１には外部電源電圧Ｖccext が、初段のインバータＩＮＶ１には後述するオシレータ１２の出力OSC がそれぞれ入力され、最終段のダイオードＤ４からは昇圧電圧Ｖccint2が出力される。
【００２７】
チャージポンプ１１は、オシレータ１２からの出力OSC に応じた電荷をキャパシタＣ１〜Ｃ４のそれぞれに順に転送することにより、外部電源電圧Ｖccext よりも高い電圧Ｖccint2を生成して出力する。
【００２８】
オシレータ１２は、図３に示すように、複数のインバータＩＮＶ３〜ＩＮＶ７を直列に接続して、インバータＩＮＶ６の出力を初段のNANDゲートＧ１にフィードバックするような構成になっている。図３のNANDゲートＧ１に入力される信号CPE がハイレベルになると、内部で発振動作が行われ、出力OSC からは発振信号が出力される。一方、信号CPE がローレベルになると出力OSC はローレベルに固定される。この信号CPE は、後述するレベル検知回路２から出力される。
【００２９】
上述したように、メモリアクセス時には、図２に示すチャージポンプ１１から例えば6.5 Ｖの昇圧電圧Ｖccint2が出力される。アドレス信号間のタイミングのばらつき（アドレススキュー）による電流消費や、内部電圧Ｖccint との電位差（電圧マージン）等の観点から考えれば、昇圧電圧Ｖccint2はできるだけ高い方が望ましいが、スタンドバイ状態からメモリアクセス状態に遷移する場合の消費電流や遷移時間、あるいは半導体回路の耐圧等を考慮すると、昇圧電圧をあまり高く設定することはできない。実際には、上述した種々の条件を考慮に入れて昇圧電圧Ｖccint2の電圧値が設定される。
【００３０】
次に、図１に示すレベル検知回路２の詳細構成について説明する。図４はレベル検知回路２の詳細構成を示す回路図である。レベル検知回路２は、メモリアクセス状態のときにレベル検知を行う第１のレベル検知部２１と、スタンドバイ状態のときにレベル検知を行う第２のレベル検知部２２とに分けられる。各レベル検知部２１，２２の出力はオアゲート２３で加算されて出力される。このオアゲート２３の出力CPE は、図３に示したオシレータ１２の初段に入力される。すなわち、レベル検知回路２の出力CPE がハイレベルであれば、図３のオシレータ１２が発振動作を行って昇圧電圧Ｖccint2の電圧レベルは上昇する。一方、レベル検知回路２の出力CPE がローレベルであればオシレータ１２は発振動作を停止し、昇圧電圧Ｖccint2の電圧レベルは低下する。また、第２のレベル検知部２２の消費電力は、第１のレベル検知部２１の半分以下、例えば４分の１以下とされている。
【００３１】
図４に示す第２のレベル検知部２２は、PMOSトランジスタ２４と、抵抗Ｒ２１，Ｒ２２と、低消費電力型の差動増幅器（ローパワーアンプ）２５と、ＯＲゲートＧ21とを備えており、ローパワーアンプ２５の(+) 入力端子には基準電圧Ｖref が、(-) 入力端子には抵抗Ｒ２１と抵抗Ｒ２２との接続点の電圧ＶＧ２が入力される。PMOSトランジスタ２４はスタンドバイ状態のときにオンし、PMOSトランジスタ２４がオンすると、ローパワーアンプ２５の(-) 入力端子には昇圧電圧Ｖccint2を抵抗Ｒ２１とＲ２２で分圧した電圧ＶＧ２が入力される。電圧ＶＧ２が基準電圧Ｖref よりも低い場合には、ローパワーアンプ２５の出力はハイレベルになり、レベル検知回路２の出力CPE もハイレベルになる。
【００３２】
また、ローパワーアンプ２５のdisable 端子にはＯＲゲートＧ21が接続されており、メモリアクセス状態のときか、あるいは、図３に示したオシレータ１２の出力OSC がハイレベルのときに、ローパワーアンプ２５はディセーブル状態になって出力はローレベル固定になる。
【００３３】
一方、第１のレベル検知部２１は、ローパワーアンプ２５の代わりに通常の差動増幅器２６が接続されている点を除いて、第２のレベル検知部２２と同様に構成され、昇圧電圧Ｖccint2が6.5 Ｖのときに分圧電圧ＶＧ１と基準電圧Ｖref とが一致するようなレベル検知を行う。
【００３４】
図５は第２のレベル検知部２２内のローパワーアンプ（Low Power AMP ）２５の詳細構成を示す回路図である。図５に示すローパワーアンプ２５は、ウィルソンのカレントミラー回路で構成された定電流源部２７と、差動増幅部２８とに分けられる。定電流源部２７は安定点が２つあり、電源投入時には図示のPMOSトランジスタ２９のゲート端子がいったんローレベルになって、その後にハイレベルに設定される。これにより、ダイオードＤ21の両端の電圧Ｖｆと抵抗Ｒ23の両端の電圧ＶＲとが一致し、ダイオードＤ21に流れる電流量と抵抗Ｒ23に流れる電流量が等しくなった点で安定する。ダイオードＤ21の両端の電圧Ｖｆは約０．６Ｖで、抵抗Ｒ23には例えば2400ｋΩ程度の高抵抗が用いられ、抵抗Ｒ23に流れる電流Ｉは、Ｉ＝Ｖｆ／Ｒで表され、Ｉ＝約0.25μＡとなる。
【００３５】
このように、抵抗Ｒ23にはほとんど電流が流れないため、定電流源部２７で消費される電力は少なくなり、ローパワーアンプ２５全体の消費電力も低く抑えられる。
【００３６】
ところが、ローパワーアンプ２５の消費電力を低く抑えると、レベル検知に時間がかかるという問題があり、レベル検知が終了するまでの間に、昇圧電圧Ｖccint2が予め定めた電圧よりも数Ｖ以上も高くなるおそれがある。
【００３７】
ここで、レベル検知に時間がかかった場合に、昇圧電圧Ｖccint2が上昇する割合と低下する割合とどちらが大きいかについて検討する。昇圧電圧Ｖccint2が低下する要因としては、図４に示した抵抗Ｒ21，Ｒ22に流れる電流や、内部電圧Ｖccint に接続されるアドレスデコーダ５などのサブスレッショルド電流やジャンクションリーク電流などが考えられるが、これらの電流は数μＡ以内であり十分に小さい。また、内部電圧Ｖccint の寄生容量は数百ｐＦ〜数ｎＦ程度であるため、昇圧電圧Ｖccint2が0.1 Ｖ程度下がるのに数μ秒〜数百μ秒の時間がかかる。一方、レベル検知回路２の出力CPE がハイレベルのときの昇圧電圧Ｖccint2の上昇度合いは、電源電圧やチャージポンプ１１の大きさにもよるが、図３に示したオシレータ１２の出力OSC の１周期あたり約0.1 Ｖである。なお、出力OSC の１周期は数十ナノ秒程度である。
【００３８】
このように、昇圧電圧Ｖccint2は、上がり方が急峻で、下がり方が緩やかという特徴があり、レベル検知に時間がかかると、昇圧電圧Ｖccint2がかなりの高電圧になるおそれがある。このため、図４に示した第２のレベル検知部２２では、昇圧電圧Ｖccint2が５Ｖ以下になることが検知されると、昇圧回路１内のチャージポンプ１１を１周期動作させて、その後に昇圧回路１内のオシレータ１２からパルスOSC が出力された時点でローパワーアンプ２５をリセットしてチャージポンプ１１の動作を停止する。
【００３９】
図４のように、オシレータ１２からのパルスOSC により、ローパワーアンプ２５をリセットしてレベル検知回路２の出力CPE を強制的にローレベルにすると、次に出力CPE がハイレベルになるまでに少なくとも数μ秒かかる。このため、結果的に、チャージポンプ１１は、昇圧電圧Ｖccint2の低下に応じて随時、数μ秒〜数百μ秒程度に１回の割合で動作し、昇圧電圧Ｖccint2の上がりすぎを防止することができる。
【００４０】
ところで、ローパワーアンプ２５をリセットする回路は、図４に示したものに限定されない。例えば、図６は、オシレータ１２から所定数のパルスOSC が出力されると論理「１」を出力するカウンタ１１１を設け、このカウンタ１１１の出力によりローパワーアンプ２５をリセットする例を示している。
【００４１】
なお、チャージポンプ１１を複数並列接続して、スタンドバイ時には一部のチャージポンプ１１だけを駆動するようにして、スタンドバイ時とメモリアクセス時とで昇圧電圧Ｖccint2の上昇度合いを変えてもよい。
【００４２】
例えば図７は、２つのチャージポンプ１１ａ，１１ｂを並列接続して昇圧回路１を構成した例を示している。各チャージポンプ１１ａ，１１ｂは図２と同様の回路で構成され、各チャージポンプ１１ａ，１１ｂにはそれぞれ、ノイズ低減のために互いに位相がずれた信号OSC １，OSC ２が入力される。また、チャージポンプ１１ｂの前段にはアンドゲートＧ22が設けられ、アンドゲートＧ22の入力端子には信号OSC ２とメモリアクセス時にハイレベルになる信号とが入力される。
【００４３】
図７の回路では、チャージポンプ１１ａはメモリアクセス時もスタンドバイ時も動作するのに対し、チャージポンプ１１ｂはメモリアクセス時のみ動作し、スタンドバイ時には動作しない。これにより、スタンドバイ時はメモリアクセス痔に比べてチャージポンプ全体のパワー（能力）が低下し、昇圧電圧Ｖccint2は緩やかに上昇するようになる。
【００４４】
次に、図１に示した内部電圧発生回路３の詳細構成について説明する。図８は内部電圧発生回路３の詳細構成を示す回路図である。内部電圧発生回路３は、差動増幅器３１，３２と、PMOSトランジスタＱ31〜Ｑ35と、NMOSトランジスタＱ36〜Ｑ39と、抵抗Ｒ31，Ｒ32とを備えており、昇圧電圧Ｖccint2に基づいて内部電圧Ｖccint を生成する。
【００４５】
差動増幅器３１，３２はそれぞれ、内部電圧Ｖccint を抵抗分圧した電圧ＶＧと基準電圧Ｖref とを比較して、その比較結果を出力する。より具体的には、差動増幅器３１は内部電圧Ｖccint が５Ｖよりも低い場合に内部電圧Ｖccint を引き上げる制御を行い、差動増幅器３２は内部電圧Ｖccint が５Ｖよりも高い場合に内部電圧Ｖccint を引き下げる制御を行う。
【００４６】
なお、差動増幅器３１，３２はいずれも図９の回路で構成される。図９のPLUS端子が図８に示す(+) 入力端子に対応し、MINUS 端子が(-) 入力端子に対応する。図９のdisable 端子がハイレベルのときは、NMOSトランジスタＱ301 がオンして出力はローレベル固定になる。一方、disable 端子がローレベルのときはPMOSトランジスタＱ302 がオンし、この状態でPLUS端子がMINUS 端子よりも高電位になれば、外部電源電圧Ｖccext からの電流はPMOSトランジスタＱ303 に流れて出力はハイレベルになる。逆に、disable 端子がハイレベルのときにPLUS端子よりもMINUS 端子の方が高電位になれば、出力はローレベルになる。
【００４７】
図８に示す内部電圧発生回路３の出力段にはPMOSトランジスタＱ34が接続され、スタンドバイ状態のときにはこのトランジスタＱ34がオンして内部電圧Ｖccint は強制的に昇圧電圧Ｖccint2に設定される。すなわち、PMOSトランジスタＱ34は、スタンドバイ時に内部電圧Ｖccint と昇圧電圧Ｖccint2とを短絡させる動作を行う。
【００４８】
このような制御により、メモリアクセス時には内部電圧Ｖccint は約５Ｖに、昇圧電圧Ｖccint2は約6.5 Ｖに設定され、スタンドバイ時には内部電圧Ｖccint は昇圧電圧Ｖccint2と同電位（５Ｖ）に設定される。
【００４９】
図１に示した内部電圧発生回路３やレベル検知回路２などでは、スタンドバイ状態であることを示す信号STANDBY をレベルシフトした信号STANDBYHと、信号STANDBY に同期した信号ENABLEH とを用いており、これら信号は図１０に示す制御信号生成回路によって生成される。
【００５０】
図１０において、スタンドバイ状態のときにハイレベルになる信号STANDBY は、レベルシフター回路１０１に入力されてレベル変換され、このレベルシフター回路１０１から信号STANDBYHが出力される。また、信号STANDBY と、信号STANDBY をディレイ回路１０２で遅延させた信号はAND ゲートＧ101 で積算された後にレベルシフター回路１０３に入力されて信号ENABLEH が生成される。
【００５１】
図１１は図１０に示したレベルシフター回路１０１，１０３の詳細構成を示す回路図である。入力ＩＮにハイレベルの信号が入力されると、NMOSトランジスタＱ１０１がオンして図示のａ点がローレベルになり、PMOSトランジスタＱ１０２もオンして出力ＯＵＴは電源電圧Ｖhighと同レベルになる。また、入力ＩＮにローレベルの信号が入力されると、NMOSトランジスタＱ１０３がオンして出力ＯＵＴは接地レベルになる。したがって、電源電圧Ｖhighに所望の電圧値を設定することで、入力信号をレベル変換することができる。
【００５２】
図１２は図１０に示したディレイ回路１０２の詳細構成を示す回路図である。このディレイ回路１０２は、複数のインバータＩＮＶ１１〜ＩＮＶ１４を直列接続し、各インバータの出力と接地端子間にキャパシタＣ１１〜Ｃ１３を接続した構成になっている。キャパシタの容量やインバータの接続段数を変えることにより、所望の遅延時間を得ることができる。
【００５３】
図１３は図１に示した半導体集積回路装置の動作タイミングを示す波形図であり、スタンドバイ状態のときにハイレベルになる信号STANDBY と、信号STANDBY に同期した信号ENABLEと、昇圧電圧Ｖccint2とレベル検知回路２の出力信号CPE との信号波形を示している。制御信号ENABLEは、メモリアクセス状態に遷移した時点でハイレベルに変化し、スタンドバイ状態に遷移してからしばらくしてローレベルに変化する。このように、メモリアクセス状態からスタンドバイ状態に切り替わった時刻Ｔ２からしばらくした後（時刻Ｔ３）に信号ENABLEをローレベルにする理由は、内部電圧発生回路３内で昇圧電圧Ｖccint2を6.5 Ｖから５Ｖに下げるのに要する時間を考慮したためである。
【００５４】
すなわち、スタンドバイ状態の間は、昇圧電圧Ｖccint2と内部電圧Ｖccint は同じ電圧（例えば５Ｖ）に設定され、この電圧が変動しないように信号CPE が間欠的にハイレベルになり、チャージポンプ１１は数μ秒〜数百μ秒に１回の割合で駆動される。
【００５５】
一方、スタンドバイ状態からメモリアクセス状態になると、昇圧電圧Ｖccint2を５Ｖから6.5 Ｖに引き上げる必要があるため、図１３に示すように、メモリアクセス状態になった時点（時刻Ｔ１）からしばらくはオシレータ１２の出力CPE はハイレベルを維持してチャージポンプ１１を連続的に駆動させる。昇圧電圧Ｖccint2が6.5 Ｖになると、その後は出力CPE は昇圧電圧Ｖccint2の低下に応じてパルスを出力して昇圧電圧Ｖccint2が6.5 Ｖから変動しないように制御を行う。
【００５６】
ところで、図８に示した内部電圧発生回路３では、基準電圧Ｖref が使用されており、この基準電圧Ｖref は図１４に詳細構成を示す基準電圧発生回路３０で生成される。図１４の基準電圧発生回路３０は、差動増幅部４１と、抵抗Ｒ１，Ｒ２，Ｒ３と、ダイオードＤ11，Ｄ12と、PMOSトランジスタＱ11とを有し、差動増幅部４１には定電流源から一定の電流が供給される。差動増幅部４１は、抵抗Ｒ１とダイオードＤ11との接続点の電圧ＶＡと、抵抗Ｒ２，Ｒ３の接続点の電圧ＶＢとが等しくなるように制御する。
【００５７】
したがって、抵抗Ｒ１を流れる電流Ｉ１と、抵抗Ｒ２を流れる電流Ｉ２との間には（１）式の関係が成り立つ。
Ｉ１／Ｉ２＝Ｒ１／Ｒ２ …（１）
【００５８】
一般に、ダイオードを流れる電流をＩ、（逆方向）飽和電流をＩs 、順方向電圧をＶＦ、温度をＴとすると、（２）式の関係が成り立つ。
Ｉ＝Ｉs ｛ｅq・VF/kT −１｝ …（２）
【００５９】
また、ＶＦ》ｑ／ｋＴ＝26mVであるため、（２）式中の（−１）は無視でき、（３）式が成り立つ。
Ｉ＝Ｉｓ・ｅq・VF/kT …（３）
【００６０】
（３）式を変形すると、（４）式が得られる。ただし、ＶＴ＝ｋＴ／ｑである。
ＶＦ＝（ｋＴ／ｑ）・１ｎ（Ｉ／Ｉｓ） …（４）
【００６１】
図１４のダイオードＤ11，Ｄ12の順方向電圧をそれぞれＶＦ１，ＶＦ２とし、抵抗Ｒ３の両端電圧を△Ｖとすると、（５）式の関係が成り立つ。
△ＶＦ＝ＶＦ１−ＶＦ２＝ＶＴ・１ｎ（Ｉ１／Ｉ２）
＝ＶＴ・１ｎ（Ｒ２／Ｒ１）…（５）
【００６２】
（５）式より、基準電圧Ｖref は（６）式で表される。
Ｖref ＝ＶＦ１＋（Ｒ２／Ｒ３）△ＶＦ…（６）
【００６３】
ここで、電圧ＶＴは0.086 ｍＶ／℃の正の温度係数を持ち、ダイオードの順方向電圧ＶＦ１は約-2mV／℃の負の温度係数を持つため、温度依存性がなくなるように抵抗Ｒ２，Ｒ３の抵抗値を設定すれば、基準電圧Ｖref は温度によらず常に一定の電圧値になる。
【００６４】
図１４の基準電圧発生回路３０の消費電力を抑えるためには、基準電圧発生回路３０に電流を供給する定電流源で電流の絞り込みを行えばよい。この定電流源は基準電圧発生回路専用に設けてもよいが、図５のローパワーアンプ２５内の定電流源部２７を流用することもできる。
【００６５】
例えば図１５は、図５に示したローパワーアンプ２５内の低消費電力型の定電流源部２７を基準電圧発生回路３０で流用する例を示す図である。図１５の一点鎖線部が定電流源部２７の構成を示している。定電流源部２７から出力された電流は、ローパワーアンプ２５を構成する差動増幅部２８に入力されるとともに、基準電圧発生回路３０にも入力され、この基準電圧発生回路３０から基準電圧Ｖref が出力される。
【００６６】
このように、図４に示す第２のレベル検知部２２内の定電流源部２７を利用して基準電圧Ｖref を生成すれば、定電流源部２７を別個に設ける必要がなくなり、回路を簡略化することができる。また、第２のレベル検知部２２内の定電流源部２７は消費電力が少ないため、基準電圧発生回路３０全体の消費電力も抑制できる。
【００６７】
〔第２の実施形態〕
第１の実施形態では、スタンドバイ時に図８に示すように、内部電圧発生回路３内のトランジスタＱ34をオンさせて内部電圧Ｖccint と昇圧電圧Ｖccint2を強制的に短絡させている。
【００６８】
図１６は昇圧回路１と内部電圧発生回路３の出力段の概略構成を示すブロック図である。内部電圧発生回路３は、昇圧電圧Ｖccint2を降圧して内部電圧Ｖccint を生成する内部電圧発生部１２１と、スイッチ回路１２２とを備える。スイッチ回路１２２は、PMOSトランジスタ１２３とインバータ１２４とで構成され、PMOSトランジスタ１２３は、スタンドバイ時にハイレベルになる信号STANDBYHの論理に応じてオン・オフする。より詳細には、スタンドバイ状態になると、PMOSトランジスタ１２３がオンして昇圧回路１と内部電圧発生部１２１の各出力端子が短絡されて昇圧電圧Ｖccint2と内部電圧Ｖccint が等しくなる。
【００６９】
内部電圧Ｖccint は、メモリの動作状態にかかわらず、ほぼ一定の電圧（約５Ｖ）なのに対し、昇圧電圧Ｖccint2は、メモリアクセス状態では約6.5 Ｖ、スタンドバイ状態では約５Ｖである。このため、図８や図１６のように、スタンドバイ状態になった時点で、強制的に昇圧回路１０１と内部電圧発生部１０３の各出力端子を短絡させると、スタンドバイ状態になった直後に、内部電圧Ｖccint が昇圧電圧Ｖccint2に引きづられて一時的に上昇してしまう。このため、スタンドバイ状態になってからしばらくの間、すなわち、昇圧電圧Ｖccint2が低下するまでは、内部電圧発生回路３における差動増幅器などで内部電圧Ｖccint を引き上げる制御を行わなければならず、メモリ全体として消費電力が増えるおそれがある。
【００７０】
また、フラッシュメモリの中には、チップイネーブル信号の論理に応じてメモリアクセス状態とスタンドバイ状態とを切り換えるCEショートサイクルモードを有するものがある。CEショートサイクルモードでは、メモリアクセス状態とスタンドバイ状態が周期的に切り替わるため、メモリアクセス時に内部電圧Ｖccint が５Ｖまで下がらないうちに、スタンドバイ状態に切り替わって内部電圧Ｖccint が上昇するという動作が繰り返され、最終的に内部電圧Ｖccint が最大6.5 Ｖまで上昇するおそれがある。内部電圧Ｖccint は、メモリチップ内のワード線電位となるため、読み出し電位も最大6.5 Ｖとなり、メモリセルトランジスタのしきい値のばらつきにより、メモリに書き込んだデータを正しく読み出せなくなるおそれがある。
【００７１】
これに対し、図１７に概略構成を示す半導体集積回路装置は、スタンドバイ状態になった直後に内部電圧Ｖccint が変動しないようにしたものである。図１７では、EEPROMの内部構成の一部、すなわち、外部電源電圧Ｖccext を昇圧して昇圧電圧Ｖccint2を生成する回路ブロックと、昇圧電圧Ｖccint2から内部電圧Ｖccint を生成する回路ブロックとを示している。図１７のEEPROMは、内部電圧発生回路３ａの構成が第１の実施形態と異なる他は、第１の実施形態とほぼ同じように構成されるため、以下では、内部電圧発生回路３ａの構成を中心に説明する。
【００７２】
図１７の内部電圧発生回路３ａは、メモリアクセス時電圧制御回路５１と、低消費電力内部電圧検知回路５２と、レベルシフタ５３と、スイッチ回路５４とを有する。メモリアクセス時電圧制御回路５１は、メモリアクセス時に内部電圧Ｖccint を生成するとともに、内部電圧Ｖccint が変動しないように電圧制御を行う。低消費電力内部電圧検知回路５２は、内部電圧Ｖccint の電圧レベルに応じた信号を出力する。より詳細には、内部電圧Ｖccint が所定電圧より高ければハイレベルの信号を出力し、所定電圧より低ければローレベルの信号を出力する、この信号はレベルシフタ５３に入力されてレベル変換された後、スイッチ回路５４に入力される。スイッチ回路５４は、メモリアクセス時は常にオフ状態で、スタンドバイ時に内部電圧Ｖccint が所定電圧以下になるとオンして昇圧電圧Ｖccint2と内部電圧Ｖccint を短絡させる。
【００７３】
図１８はメモリアクセス時電圧制御回路５１の詳細構成を示す回路図である。図１８に示すように、メモリアクセス時電圧制御回路５１は、差動増幅器６１と、PMOSトランジスタＱ51，Ｑ52と、抵抗Ｒ51，Ｒ52とを有する。PMOSトランジスタＱ51のソース端子には昇圧電圧Ｖccint2が印加され、そのドレイン端子とPMOSトランジスタＱ52のソース端子との接続点から内部電圧Ｖccint が出力される。PMOSトランジスタＱ52のドレイン端子と接地端子間には抵抗Ｒ51，Ｒ52が直列接続され、PMOSトランジスタＱ52のゲート端子には信号STANDBYHが印加され、PMOSトランジスタＱ51のゲート端子には差動増幅器６１の出力端子が接続されている。差動増幅器６１は、メモリアクセス時のみ動作し、その正側入力端子には抵抗Ｒ51，Ｒ52間の電圧が印加され、負側入力端子には基準電圧Ｖref が印加される。
【００７４】
メモリアクセス時は、PMOSトランジスタＱ52がオンし、内部電圧Ｖccint を抵抗Ｒ51，Ｒ52で抵抗分圧した電圧が差動増幅器６１の正側入力端子に入力される。例えば、内部電圧Ｖccint が予め定めた電圧よりも高くなると、差動増幅器６１の正側入力端子の方が負側入力端子よりも電圧が高くなり、差動増幅器６１の出力電圧が高くなってPMOSトランジスタＱ51はオフする方向に動作し、内部電圧Ｖccint が低下する。逆に、内部電圧Ｖccint が予め定めた電圧よりも低くなると、差動増幅器６１の正側入力端子の方が負側入力端子よりも電圧が低くなり、差動増幅器６１の出力電圧が低くなってPMOSトランジスタＱ51はオンする方向に動作し、内部電圧Ｖccint が上昇する。このような制御により、メモリアクセス時には、内部電圧Ｖccint は予め定めた電圧に制御される。
【００７５】
一方、スタンドバイ時には、PMOSトランジスタＱ52がオフし、差動増幅器６１も動作しなくなるため、配線抵抗等により、内部電圧Ｖccint は徐々に低下する。また、スタンドバイ時の内部電圧Ｖccint の電圧レベルは、図１７に示す低消費電力内部電圧検知回路５２により検知される。
【００７６】
図１９は低消費電力内部電圧検知回路５２の詳細構成を示す回路図である。図１９に示すように、低消費電力内部電圧検知回路５２は、図４と同じような構成のローパワーアンプ６２と、抵抗Ｒ53，Ｒ54とを有する。直列接続された抵抗Ｒ53，Ｒ54の一端には内部電圧Ｖccint が印加され、他端は接地されている。ローパワーアンプ６２の正側入力端子には抵抗Ｒ53，Ｒ54間の電圧が印加され、負側入力端子には基準電圧Ｖref が印加される。ローパワーアンプ６２の出力は図１７に示すレベルシフタ５３に供給される。
【００７７】
例えば、スタンドバイ時に内部電圧Ｖccint が予め定めた電圧よりも高くなると、ローパワーアンプ６２の出力はローレベルになる。逆に、スタンドバイ時に内部電圧Ｖccint が予め定めた電圧以下になると、ローパワーアンプ６２の出力はハイレベルになる。ローパワーアンプ６２は、通常の差動増幅器よりも消費電流が少ないため、スタンドバイ時の消費電力を抑えることができる。
【００７８】
図１７に示すレベルシフタ５３は、図１１と同様の回路で構成され、ローパワーアンプ６２の出力電圧をレベル変換する。レベル変換後の電圧はスイッチ回路５４内のNANDゲートＧ51に入力される。NANDゲートＧ51の出力は、メモリアクセス時には常にハイレベルになり、PMOSトランジスタＱ５３はオフ状態を維持する。また、スタンドバイ時でも、レベルシフタ５３の出力がローレベルのとき、すなわち、内部電圧Ｖccint が予め定めた電圧よりも高いときには、NANDゲートＧ51の出力はハイレベルになる。一方、スタンドバイ時に、内部電圧Ｖccint が予め定めた電圧以下になると、NANDゲートＧ51の出力はローレベルになり、PMOSトランジスタＱ５３がオンして、昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡される。
【００７９】
図２０はメモリアクセス状態からスタンドバイ状態に遷移したときに昇圧電圧Ｖccint2と内部電圧Ｖccint が変化する様子を示したタイミング図である。なお、図２０のＣＥバーは、EEPROMのチップイネーブル信号である。
【００８０】
以下、図２０のタイミング図を用いて、図１７に示した第２の実施形態の動作を説明する。昇圧回路１の動作は、第１の実施形態と同じであり、例えば３Ｖの外部電源電圧Ｖccext に基づいて、メモリアクセス時には約6.5 Ｖ、スタンドバイ時には約５Ｖの昇圧電圧Ｖccint2を生成する。また、内部電圧発生回路３ａの動作も、メモリアクセス時は第１の実施形態と同じであり、約6.5 Ｖの昇圧電圧Ｖccint2に基づいて、約５Ｖの内部電圧Ｖccint を生成する。
【００８１】
一方、メモリアクセス状態からスタンドバイ状態に遷移すると（図２０の時刻Ｔ１）、図１７に示したメモリアクセス時電圧制御回路５１は動作を停止し、代わりに低消費電力内部電圧検知回路５２が動作を開始する。低消費電力内部電圧検知回路５２は、内部電圧Ｖccint の電圧値が予め定めた電圧になったか否かを検知する。内部電圧Ｖccint が予め定めた電圧よりも高い間は、スイッチ回路５４内のPMOSトランジスタＱ５３はオフ状態である。また、スタンドバイ時には、昇圧回路１は昇圧電圧Ｖccint2を6.5 Ｖから５Ｖに下げる制御を行うため、昇圧電圧Ｖccint2は徐々に低下する。また、内部電圧Ｖccint も、配線抵抗等により徐々に低下する。
【００８２】
やがて、内部電圧Ｖccint が予め定めた電圧以下になると（図２０の時刻Ｔ２）、PMOSトランジスタＱ５３がオンして昇圧電圧Ｖccint2と内部電圧Ｖccint は短絡される。昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡すると、内部電圧Ｖccint が昇圧電圧Ｖccint2に引きづられて過度に上昇するおそれがあるが、ここでは内部電圧Ｖccint が上昇して予め定めた電圧になると、再度PMOSトランジスタＱ５３がオフして内部電圧Ｖccint のさらなる上昇が抑えられる。
【００８３】
図２１は図２０の時刻Ｔ２の付近を拡大したタイミング図であり、内部電圧Ｖccint およびPMOSトランジスタの出力波形を示している。図２１に示すように、時刻Ｔ２でPMOSトランジスタＱ５３がオンすると、昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡して内部電圧Ｖccint が上昇し、時刻Ｔ３で再度PMOSトランジスタＱ５３はオフする。PMOSトランジスタＱ５３がオフすると、内部電圧Ｖccint は低下し、時刻Ｔ４で再度PMOSトランジスタＱ５３がオンして昇圧電圧Ｖccint2と内部電圧Ｖccint は短絡される。このような制御を繰り返すことにより、内部電圧Ｖccint は、所定の電圧（例えば５Ｖ）に収束する。
【００８４】
図２０には、第２の実施形態における内部電圧波形と、比較のための図１６の例における内部電圧波形とが図示されており、図１６の例ではスタンドバイ状態になった直後に内部電圧Ｖccint が一時的に上昇するのに対し、第２の実施形態では内部電圧Ｖccint がほとんど変化しないことがわかる。
【００８５】
〔第３の実施形態〕
第３の実施形態は、昇圧電圧Ｖccint2の電圧レベルを検知する回路と内部電圧Ｖccint の電圧レベルを検知する回路とを共通化したことを特徴とする。
【００８６】
図２２は半導体集積回路装置の第３の実施形態の概略構成図である。図２２は、昇圧電圧Ｖccint2の電圧レベルを検知するレベル検知回路２ａの構成が図１７と異なる他は、図１７とほぼ同じように構成されるため、以下では、レベル検知回路２ａの構成を中心に説明する。
【００８７】
図２２のレベル検知回路２ａは、図４に示した第１のレベル検知部２１と、AND ゲートＧ52，Ｇ53と、インバータＩＮＶ５１とを有する。昇圧回路１は、メモリアクセス時には、AND ゲートＧ52の出力に応じて昇圧電圧Ｖccint2の電圧制御を行い、スタンドバイ時には、AND ゲートＧ53の出力に応じて昇圧電圧Ｖccint2の電圧制御を行う。AND ゲートＧ52は、メモリアクセス時には、第１のレベル検知部２１の出力をそのまま出力する。また、AND ゲートＧ53は、スタンドバイ時には、低消費電力内部電圧検知回路５２の出力をそのまま出力する。
【００８８】
次に、第３の実施形態の動作を説明する。昇圧回路１は、メモリアクセス時には、第１のレベル検知部２１での検知結果に基づいて昇圧電圧Ｖccint2のレベル制御を行う。また、スタンドバイ時には、昇圧電圧Ｖccint2と内部電圧Ｖccint が短絡されることから、内部電圧Ｖccint の電圧レベルを検知する低消費電力内部電圧検知回路５２の検知結果に基づいて、昇圧電圧Ｖccint2のレベル制御を行う。これにより、レベル検知回路２ａ内に、図４のようなスタンドバイ時専用の低消費電力型のレベル検知回路２２を設ける必要がなくなり、回路構成を簡略化でき、かつ、消費電力も低減できる。
【００８９】
〔第４の実施形態〕
第４の実施形態は、メモリアクセス時とスタンドバイ時とで、昇圧回路の駆動力を切り換えるようにしたことを特徴とする。
【００９０】
図２３は半導体集積回路装置の第４の実施形態の概略構成図である。第４の実施形態は、昇圧回路１ａの構成が図１７に示す第２の実施形態と異なる他は、第２の実施形態とほぼ同じように構成されるため、以下では、昇圧回路１ａの構成を中心に説明する。
【００９１】
図２３の昇圧回路１ａは、メモリアクセス時に昇圧電圧Ｖccint2を生成する第１のチャージポンプ１１ａと、スタンドバイ時に昇圧電圧Ｖccint2を生成する第２のチャージポンプ１１ｂとを有する。これらチャージポンプはいずれも、図２と同様の回路で構成されるが、第１のチャージポンプ１１ａの電荷供給能力は第２のチャージポンプ１１ｂよりも高い。このように、電荷供給能力に違いを持たせるには、例えば、チャージポンプ内のコンデンサの容量を変えればよい。
【００９２】
メモリアクセス時は、AND ゲートＧ５４の出力はローレベル固定になるため、第２のチャージポンプ１１ｂは動作しない。一方、AND ゲートＧ５５からはレベル検知回路２の出力がそのまま出力され、第１のチャージポンプ１１ａはレベル検知回路２の出力に応じて昇圧電圧Ｖccint2のレベル制御を行う。
【００９３】
逆に、スタンドバイ時は、AND ゲートＧ５５の出力はローレベル固定になるため、第１のチャージポンプ１１ａは動作しない。一方、AND ゲートＧ５４からはレベル検知回路２の出力がそのまま出力され、第２のチャージポンプ１１ｂはレベル検知回路２の出力に応じて昇圧電圧Ｖccint2のレベル制御を行う。
【００９４】
このように、第４の実施形態は、スタンドバイ状態になると、電荷供給能力（駆動力）の弱いチャージポンプ１１ｂにより昇圧電圧Ｖccint2を生成するため、スタンドバイ時のピーク電流を抑制でき、消費電力を低減できる。
【００９５】
なお、図２２の回路内の昇圧回路１を、図２３の昇圧回路１ａに変更してもよい。この場合の概略構成図は図２４のようになる。図２４の場合も、図２３と同様の効果が得られる。同様に、図１に示す第１の実施形態の昇圧回路１を、図２３の昇圧回路１ａに変更してもよい。
【００９６】
上述した実施形態では、外部から供給された電圧Ｖccext をいったん昇圧した後に内部電圧発生回路３で降圧しているが、内部電圧発生回路３を設けずに、昇圧した電圧を直接、メモリセルアレイ６やアドレスデコーダ５などに供給してもよい。ただし、内部電圧発生回路３を設けなければ回路構成を簡略化できるという利点もあるが、電圧制御精度は悪くなる。
【００９７】
また、上述した実施形態では、EEPROM構成のメモリセルアレイ６を有する半導体集積回路装置について説明したが、EEPROM構成以外のＤＲＡＭやＳＲＡＭ構成のメモリセルアレイ６を有する場合にも本発明は適用できる。また、メモリセルアレイ６以外の他の半導体回路の電圧制御にも本発明は適用できる。この場合、半導体回路が通常の動作をしている状態がメモリアクセス状態に対応し、半導体回路が待機している状態がスタンドバイ状態に対応する。
【図面の簡単な説明】
【００９８】
【図１】半導体集積回路装置の一実施形態の概略構成図。
【図２】チャージポンプの詳細構成を示す回路図。
【図３】オシレータの詳細構成を示す回路図。
【図４】レベル検知回路の詳細構成を示す回路図。
【図５】第２のレベル検知部内のローパワーアンプの詳細構成を示す回路図。
【図６】ローパワーアンプをリセットする回路の変形例を示す回路図。
【図７】２つのチャージポンプを並列接続して昇圧回路を構成した例を示す図。
【図８】内部電圧発生回路の詳細構成を示す回路図。
【図９】内部電圧発生回路内の差動増幅器の詳細構成を示す回路図。
【図１０】制御信号生成回路の詳細構成を示す回路図。
【図１１】図９に示したレベルシフター回路の詳細構成を示す図。
【図１２】図９に示したディレイ回路の詳細構成を示す回路図。
【図１３】図１に示した半導体集積回路装置の動作タイミングを示す波形図。
【図１４】基準電圧発生回路の詳細構成を示す回路図。
【図１５】第２のレベル検知部内の定電流源部を基準電圧発生回路で流用する例を示す図。
【図１６】半導体集積回路装置の第２の実施形態と比較するための半導体集積回路装置の概略構成図。
【図１７】半導体集積回路装置の第２の実施形態の概略構成図。
【図１８】メモリアクセス時電圧制御回路の詳細構成を示す回路図。
【図１９】低消費電力内部電圧検知回路の詳細構成を示す回路図。
【図２０】メモリアクセス状態からスタンドバイ状態に遷移したときに昇圧電圧Ｖccint2と内部電圧Ｖccint が変化する様子を示したタイミング図。
【図２１】図１８の時刻Ｔ２の付近を拡大したタイミング図。
【図２２】半導体集積回路装置の第３の実施形態の概略構成図。
【図２３】半導体集積回路装置の第４の実施形態の概略構成図。
【図２４】図２２の回路内の昇圧回路１を、図２３の昇圧回路１ａに変更した図。
【図２５】従来の不揮発性半導体メモリの構造を説明する図。
【符号の説明】
【００９９】
１ 昇圧回路
２ レベル検知回路
３ 内部電圧発生回路
４ アドレスバッファ（ＡＤＢ）
５ アドレスデコーダ（ＲＤＣ）
６ メモリセルアレイ（ＭＣＡ）
７ 安定化コンデンサ
１１ チャージポンプ
１２ オシレータ
２１ 第１のレベル検知回路
２２ 第２のレベル検知回路
２５ ローパワーアンプ
２７ 定電流源部
２８ 差動増幅部
【特許請求の範囲】
【請求項１】
外部から供給された電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された昇圧電圧に応じた電圧により駆動される半導体回路と、前記昇圧電圧の電圧変動を検知するレベル検知回路と、を備えた半導体集積回路装置において、
前記半導体回路が第１の動作状態のときに、前記昇圧電圧の電圧変動を検知する第１のレベル検知回路と、
前記第１のレベル検知回路よりも消費電力の少ない回路で構成され、前記半導体回路が第２の動作状態のときに、前記昇圧電圧の電圧変動を検知する第２のレベル検知回路と、を備え、
前記昇圧回路は、
前記第１および第２のレベル検知回路の出力に基づいてパルス信号を発生するか否かを制御するパルス発生器と、
このパルス信号に応じて昇圧を行うチャージポンプとを有し、
前記第２のレベル検知回路は、前記パルス発生器の出力が所定レベルになると、検知動作を停止することを特徴とする半導体集積回路装置。
【請求項２】
前記昇圧回路は、前記第１の動作状態のときには前記第１のレベル検知回路による検知結果に基づいて前記昇圧電圧が第１の電圧になるように電圧制御を行い、前記第２の動作状態のときには前記第２のレベル検知回路による検知結果に基づいて前記昇圧電圧が第２の電圧になるように電圧制御を行うことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２のレベル検知回路の消費電力は、前記第１のレベル検知回路の４分の１以下の消費電力であることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記半導体回路の少なくとも一部は、EEPROM構成のメモリセルアレイであり、
前記第１の動作状態は、前記メモリセルアレイに対する読み出しや書き込みを行うメモリアクセス状態であり、
前記第２の動作状態は、前記メモリセルアレイに対する読み出しや書き込みを行うために待機しているスタンドバイ状態であることを特徴とする請求項１〜３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記半導体回路の少なくとも一部は、EEPROM構成のメモリセルアレイであり、
このメモリセルアレイは、前記昇圧電圧に基づいて駆動されることを特徴とする請求項１〜３のいずれかに記載の半導体集積回路装置。
【請求項１】
外部から供給された電圧を昇圧する昇圧回路と、この昇圧回路で昇圧された昇圧電圧に応じた電圧により駆動される半導体回路と、前記昇圧電圧の電圧変動を検知するレベル検知回路と、を備えた半導体集積回路装置において、
前記半導体回路が第１の動作状態のときに、前記昇圧電圧の電圧変動を検知する第１のレベル検知回路と、
前記第１のレベル検知回路よりも消費電力の少ない回路で構成され、前記半導体回路が第２の動作状態のときに、前記昇圧電圧の電圧変動を検知する第２のレベル検知回路と、を備え、
前記昇圧回路は、
前記第１および第２のレベル検知回路の出力に基づいてパルス信号を発生するか否かを制御するパルス発生器と、
このパルス信号に応じて昇圧を行うチャージポンプとを有し、
前記第２のレベル検知回路は、前記パルス発生器の出力が所定レベルになると、検知動作を停止することを特徴とする半導体集積回路装置。
【請求項２】
前記昇圧回路は、前記第１の動作状態のときには前記第１のレベル検知回路による検知結果に基づいて前記昇圧電圧が第１の電圧になるように電圧制御を行い、前記第２の動作状態のときには前記第２のレベル検知回路による検知結果に基づいて前記昇圧電圧が第２の電圧になるように電圧制御を行うことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２のレベル検知回路の消費電力は、前記第１のレベル検知回路の４分の１以下の消費電力であることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記半導体回路の少なくとも一部は、EEPROM構成のメモリセルアレイであり、
前記第１の動作状態は、前記メモリセルアレイに対する読み出しや書き込みを行うメモリアクセス状態であり、
前記第２の動作状態は、前記メモリセルアレイに対する読み出しや書き込みを行うために待機しているスタンドバイ状態であることを特徴とする請求項１〜３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記半導体回路の少なくとも一部は、EEPROM構成のメモリセルアレイであり、
このメモリセルアレイは、前記昇圧電圧に基づいて駆動されることを特徴とする請求項１〜３のいずれかに記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２００７−２２０２９８（Ｐ２００７−２２０２９８Ａ）
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願番号】特願２００７−１２８４１７（Ｐ２００７−１２８４１７）
【出願日】平成１９年５月１４日（２００７．５．１４）
【分割の表示】特願平１０−４５５７１の分割
【原出願日】平成１０年２月２６日（１９９８．２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年８月３０日（２００７．８．３０）
【国際特許分類】
【出願日】平成１９年５月１４日（２００７．５．１４）
【分割の表示】特願平１０−４５５７１の分割
【原出願日】平成１０年２月２６日（１９９８．２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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