同期検出回路、これを用いたパルス幅変調回路、及び同期検出方法
【課題】部品点数の削減、高い検出精度の確保、処理速度低下の防止等を図る。
【解決手段】位相ロックループ回路１５により、基準クロック信号に基づいて互いに位相が異なる複数相の多相クロック信号を生成する多相クロック生成回路１１と、前記多相クロック信号の中から、同期信号に同期するクロック信号を特定する同期クロック特定回路１２とを有する同期検出回路２であって、前記多相クロック生成回路１１は、前記基準クロック信号を逓倍した周波数を有する高速多相クロック信号と、前記高速多相クロック信号を分周した周波数を有する低速多相クロック信号とを生成し、前記同期クロック特定回路は、同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記低速多相クロック信号から選択された代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を示す同期位置信号を生成する。
【解決手段】位相ロックループ回路１５により、基準クロック信号に基づいて互いに位相が異なる複数相の多相クロック信号を生成する多相クロック生成回路１１と、前記多相クロック信号の中から、同期信号に同期するクロック信号を特定する同期クロック特定回路１２とを有する同期検出回路２であって、前記多相クロック生成回路１１は、前記基準クロック信号を逓倍した周波数を有する高速多相クロック信号と、前記高速多相クロック信号を分周した周波数を有する低速多相クロック信号とを生成し、前記同期クロック特定回路は、同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記低速多相クロック信号から選択された代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を示す同期位置信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック信号を利用した同期検出に関するものである。
【背景技術】
【０００２】
現在、様々な電気機器において、同期信号を利用した制御が行われている。例えば、レーザビームプリンタ、ディジタルコピー機等において、印字階調を制御するために同期信号が利用されている。このような制御を実現するために、同期信号の入力タイミングを、多相クロック信号を用いて検出する同期検出回路が利用される。この同期検出回路の基本的な構成は、同期信号のパルスエッジと、多相クロック信号を構成する各クロック信号のパルスエッジとを比較し、多相クロック信号の中から同期信号に最も近いパルスエッジを有するクロック信号を特定するものである。
【０００３】
上記のような同期検出回路に関する技術が、特許文献１及び特許文献２に開示されている。特許文献１に係る構成は、基準クロック信号に基づいて多相クロック信号を生成する際に、位相ロックループ回路により中間クロック信号を生成し、更にこの中間クロック信号に位相補間処理を施すものである。このように、位相ロックループ回路だけでなく位相補間回路も用いて多相クロック信号を生成することにより、位相ロックループ回路のみの場合に生ずる処理速度の低下、位相補間回路のみの場合に生ずる検出精度の低下を防ぐことができる。
【０００４】
特許文献２おいては、同期信号と、基準クロック信号のｋ倍の周波数を有する多相クロック信号とが比較される。そして、この高速化された多相クロック信号から選択される１つの代表クロック信号、例えばこの多相クロック信号の先頭クロックの出現回数がカウントされる。このカウントにより、前記多相クロック信号の周期が特定される。前記高速化された多相クロック信号は、高速化される前のものに比べ、その位相ずれの間隔が小さくなるため、分解能が高くなる。従って、この高速化された多相クロック信号を用いることにより、同期検出を高い精度で行うことができる。
【特許文献１】特開２００６−２０１０９号公報
【特許文献２】特開２００８−５５７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１においては、同期信号と多相クロック信号との比較結果を得るために用いられるフリップフロップ（以下、ＦＦと略記する）の数や、これらＦＦの出力を所定のビット幅の信号に変換するエンコーダの入力数が、クロックの相数の増加に伴い大きくなる。そのため、部品点数、処理速度等の点で改善の余地がある。例えば、２５６相の多相クロック信号を用いる場合、同期位置の検出を行うために２５６個のＦＦが必要となり、またエンコーダの入力数も２５６となる（同文献図８参照）。ＦＦの数の増大は、チップ面積、コストの増大を招き、エンコーダの入力数の増大は、処理速度の低下を招くこととなる。
【０００６】
また、上記特許文献２においては、上述したように、前記高速化された多相クロック信号の周期を特定するために、この多相クロック信号から選択された代表クロック信号の出現回数をカウントする構成が採用されている。このような構成によると、カウントアップに時間がかかり、処理速度が大幅に低下する場合がある。
【課題を解決するための手段】
【０００７】
上記課題の解決を図る本発明は、位相ロックループ回路により、基準クロック信号に基づいて互いに位相が異なる複数相の多相クロック信号を生成する多相クロック生成回路と、前記多相クロック信号の中から、同期信号に同期するクロック信号を特定する同期クロック特定回路とを有する同期検出回路であって、前記多相クロック生成回路は、前記基準クロック信号を逓倍した周波数を有する高速多相クロック信号と、前記高速多相クロック信号を分周した周波数を有する低速多相クロック信号とを生成し、前記同期クロック特定回路は、同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記低速多相クロック信号から選択された代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を示す同期位置信号を生成するものである。
【０００８】
上記構成によれば、前記同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記代表クロック信号との比較結果とに基づいて、前記同期位置信号が生成される。前記同期位置信号を生成するためには、前記同期信号に同期する前記高速多相クロック信号の周期を特定しなければならないが、この周期は、前記同期信号と前記代表クロックとの比較結果に基づいて特定される。
【０００９】
また、本発明は、上述のような構成を基本構成とする同期検出回路を有し、前記多相クロック生成回路により生成される多相クロック信号と、前記同期クロック特定回路により生成される同期位置信号と、ディジタルパルスデータとに基づいて、パルス幅変調信号を出力するパルス幅変調回路である。
【００１０】
これにより、上記同期検出回路の作用効果を利用したパルス幅変調回路を提供することができる。
【００１１】
また、本発明は、基準クロック信号に位相同期し、前記基準クロック信号を逓倍した周波数を有し、互いに位相が異なる複数相の高速多相クロック信号を生成するステップと、前記基準クロック信号に位相同期し、前記高速多相クロック信号を分周した周波数を有し、互いに位相が異なる複数相の低速多相クロック信号を生成するステップと、前記低速多相クロック信号から、前記高速多相クロック信号の周期を特定可能な代表クロック信号を選択するステップと、同期信号と前記高速多相クロック信号とを比較するステップと、前記同期信号と前記代表クロック信号とを比較するステップと、前記同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を特定する同期位置信号を生成するステップとを有する同期検出方法である。
【００１２】
この同期検出方法は、上記同期検出回路と同様の作用効果を奏するものである。
【発明の効果】
【００１３】
本発明によれば、同期信号と多相クロック信号の全てとを比較する必要がないため、フリップフロップ等の部品点数を削減することができる。また、同期位置の検出には、分解能の高い高速多相クロック信号が利用されるため、高い検出精度を確保することができる。更に、同期信号と代表クロックとの比較結果に基づいて、高速多相クロック信号の周期を特定することにより、処理速度の低下を防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して、本発明の実施の形態を説明する。尚、異なる実施の形態において、同一又は同様の作用効果を奏する箇所には同一の符号を付してその説明を省略する。
【００１５】
発明の実施の形態１．
図１は、本実施の形態に係るパルス幅変調回路１の構成を示すブロック図である。このパルス幅変調回路１は、例えばレーザビームプリンタに搭載され、印字階調を調整するためのパルス幅変調(ＰＷＭ：Pulse Width Modulation)信号を出力するものである。このパルス幅変調回路１は、同期検出回路２、ディジタルパルスデータ信号処理回路３、多相クロック選択回路４、ＰＷＭ信号生成回路５を有して構成される。
【００１６】
前記同期検出回路２は、多相クロック生成回路１１及び同期クロック特定回路１２を有して構成され、水平同期信号等の同期信号の同期位置を検出するものである。この検出は、前記多相クロック生成回路１１により生成される多相クロック信号と前記同期信号とのパルスエッジを比較し、この多相クロック信号の中から前記同期信号に同期するクロック信号を特定することにより行われる。この同期検出回路２の構成については、後に詳述する。この同期検出回路２により検出された前記同期信号の同期位置を示す同期位置信号は、前記ディジタルパルスデータ信号処理回路３及び前記多相クロック選択回路４に出力される。
【００１７】
前記ディジタルパルスデータ信号処理回路３には、入力データであるディジタルパルスデータと、前記同期位置信号とが入力される。このディジタルパルスデータ信号処理回路３は、前記同期信号と前記ＰＷＭ信号との同期を取るため、前記同期位置信号に基づいて、前記ディジタルパルスデータを前記ＰＷＭ信号のパルスの立ち上がり及び立ち下がり情報に変換する。この立ち上がり及び立ち下がり情報を含む信号は、前記多相クロック選択回路４に出力される。
【００１８】
前記多相クロック選択回路４には、前記多相クロック信号と、前記同期位置信号と、前記立ち上がり及び立ち下がり情報を含む信号とが入力される。この多相クロック選択回路４は、前記立ち上がり及び立ち下がり情報のそれぞれに応じて、前記多相クロック信号の中から任意のクロック信号を選択する。この選択されたクロック信号（選択クロック信号と称する）は、前記ＰＷＭ信号生成回路５に出力される。
【００１９】
前記ＰＷＭ信号生成回路５には、前記選択クロック信号が入力される。このＰＷＭ信号生成回路５は、前記選択クロック信号に基づいて前記ＰＷＭ信号を生成する。
【００２０】
図２は、前記同期検出回路２の構成をより詳細に示すブロック図である。この同期検出回路２は、前記多相クロック生成回路１１及び前記同期クロック特定回路１２を有して構成される。
【００２１】
前記多相クロック生成回路１１は、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路１５により、基準クロック信号に基づいて、高速多相クロック信号及び低速多相クロック信号を生成する。また、前記ＰＬＬ回路１５は、逓倍回路２１、位相補間回路２２、分周回路２３を有して構成される。前記逓倍回路２１は、クロック信号の周波数をｈ（ｈは２以上の整数）倍に変換する。前記位相補間回路２２は、複数のクロック信号の位相を補間するクロック信号を出力する。前記分周回路２３は、クロック信号の周波数を１／ｋ（ｋは２以上の整数）倍に変換する。
【００２２】
前記高速多相クロック信号は、前記基準クロック信号をｈ逓倍した周波数を有し、互いに位相が異なるｍ（ｍは２以上の整数）相の多相クロック信号である。この高速多相クロック信号は、後述する高速クロック比較回路３１に出力される。
【００２３】
前記低速多相クロック信号は、前記高速多相クロック信号をｋ分周した周波数を有し、互いに位相が異なるｎ（ｎは２以上の整数）相の多相クロック信号である。ｎ＝ｍ＊ｈの関係が成り立つことが好ましい。この低速多相クロック信号は、前記多相クロック選択回路４に出力される。
【００２４】
前記低速多相クロック信号の中から、ｐ（ｐは１以上の整数）相の代表クロック信号が選択される。この代表クロック信号は、前記同期信号との同期関係により、前記高速多相クロック信号の周期を特定可能にするものである。この代表クロック信号は、後述する代表クロック比較回路３２に出力される。
【００２５】
前記同期クロック特定回路１２は、前記同期信号と前記高速多相クロック信号との比較結果、及び前記同期信号と前記代表クロック信号との比較結果に基づいて、前記同期信号の同期位置を示す前記同期位置信号を生成する。
【００２６】
また、前記同期クロック特定回路１２は、前記高速クロック比較回路３１、前記代表クロック比較回路３２、高速クロックエンコーダ３３、代表クロックエンコーダ３４、同期位置信号生成回路３５を有して構成される。
【００２７】
前記高速クロック比較回路３１は、前記同期信号のパルスエッジと前記高速多相クロック信号のパルスエッジとを比較し、その結果を出力する。
【００２８】
前記代表クロック比較回路３２は、前記同期信号のパルスエッジと前記代表クロック信号のパルスエッジとを比較し、その結果を出力する。
【００２９】
前記高速クロックエンコーダ３３は、前記高速クロック比較回路３１による比較結果に基づいて、前記同期信号に同期する前記高速クロック信号を特定する高速クロック特定信号を生成する。前記代表クロック信号エンコーダ３４は、前記代表クロック信号比較回路３２による比較結果に基づいて、前記同期信号に同期する前記代表クロック信号を特定する代表クロック特定信号を生成する。前記同期位置信号生成回路３５は、前記高速クロック特定信号及び前記代表クロック特定信号に基づいて、前記同期位置信号を生成する。前記同期位置信号は、前記ディジタルパルスデータ信号処理回路３及び前記多相クロック選択回路４に出力される。
【００３０】
図３（ａ）は、前記多相クロック生成回路１１の具体的な構成例を示すブロック図である。この多相クロック生成回路１１は、位相比較器（ＰＦＤ．ＣＰ：Phase Frequency Detector, Charge Pump）４１、電圧制御発信器（ＶＣＯ：Voltage Controlled Oscillator）４２、第１の位相補間器（ＰＩＰ：Phase InterPolator）４３、第２の位相補間器４４、第１の分周器（ＦＦ）４５、第２の分周器４６を有するＰＬＬ回路により構成される。
【００３１】
前記位相比較器４１は、入力される２つのクロック信号の位相差を電圧に変換して出力する。本実施の形態に係る位相比較器４１は、前記基準クロック信号ＣＬＫＩと、フィードバックされる前記帰還クロック信号ＣＬＫＩＰ［０］とを比較する。本実施の形態においては、前記帰還クロック信号ＣＬＫＩＰ［０］は、当該ＰＬＬ回路により生成される２５６相の前記低速多相クロック信号ＣＬＫＩＰ［２５５：０］の先頭クロックである。
【００３２】
前記電圧制御発振器４２は、前記位相比較器４１により出力された電圧に応じて前記基準クロック信号を逓倍したクロック信号を生成し、これを多相化して出力する。本実施の形態に係る電圧制御発振器４２は、前記基準クロック信号ＣＬＫＩを４逓倍すると共に、１６相出力する。
【００３３】
前記第１の位相補間器４３及び前記第２の位相補間器４４は、位相が異なる２つのクロック信号の位相を補間するクロック信号を生成する（タイミング差分割回路、インターポレータ等とも称されるものである）。この位相補間器４３，４４の具体的な構成は、例えば前記特許文献１に記載されている。本実施の形態においては、前記第１の位相補間器４３により、前記電圧制御発振器４２から出力された、１６相の多相クロックを３２相に多相化し、更に前記第２の位相補間器４４により、６４相に多相化する。これら第１及び第２の位相補間器４３，４４により、６４相の前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］が生成される。この高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］は、前記同期クロック特定回路１２の６４ＤＴＦＦ５１に入力される。この６４ＤＴＦＦ５１は、後述するが、前記同期信号と前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］とのパルスエッジを比較し、その結果を、前記高速多相クロック信号を構成する高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］毎に２値信号として出力する。
【００３４】
前記第１の分周器４５及び前記第２の分周器４６は、入力されるクロック信号を分周して出力するものであり、ＦＦを含んで構成される。本実施の形態においては、前記第２の位相補間器４４から出力される前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］が、前記第１の分周器４５により２分周され、更に前記第２の分周器４６により２分周される。
【００３５】
前記第２の分周器４６の出力により、前記低速多相クロックＣＬＫＩＰ［２５５：０］が生成される。この低速多相クロック信号ＣＬＫＩＰ［２５５：０］は、前記基準クロック信号と同じ周波数を有し、互いに位相が異なる２５６相の多相クロック信号である。この低速多相クロック信号ＣＬＫＩＰ［２５５：０］は、前記多相クロック選択回路４へ出力され、その先頭のクロック信号ＣＬＫＩＰ［０］は、前記帰還クロック信号として前記位相比較器４１にフィードバックされる。
【００３６】
また、前記低速多相クロック信号ＣＬＫＩＰ［２５５：０］から、前記代表クロック信号が選択される。この代表クロック信号は、前記同期信号との同期関係により、前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］の周期を特定可能にするものであり、本実施の形態においては、ＣＬＫＩＰ［０］，ＣＬＫＩＰ［６４］，ＣＬＫＩＰ［１２８］，ＣＬＫＩＰ［１９２］が選択される。これらの代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］は、前記同期クロック特定回路１２の４ＤＴＦＦ５２に入力される。この４ＤＴＦＦ５２は、後述するが、前記同期信号と前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］とのパルスエッジを比較し、その結果を各代表クロック信号毎に２値信号として出力する。
【００３７】
図３（ｂ）は、前記同期クロック特定回路１２の具体的な構成例を示すブロック図である。この同期クロック特定回路１２は、前記６４ＤＴＦＦ５１、前記４ＤＴＦＦ５２、６４ｔｏ６エンコーダ５３、４ｔｏ２エンコーダ５４を有して構成されている。
【００３８】
前記６４ＤＴＦＦ５１は、前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］の相数と同数の６４個のＦＦ回路を有する。これらのＦＦ回路には、それぞれ前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］と、前記同期信号ＢＤとが入力され、両者のパルスエッジの組み合わせに応じた信号ＦＦＯＵＴ［６３：０］が出力される。
【００３９】
図４（ａ）は、前記同期信号ＢＤ、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］の一部、及び前記ＦＦ回路の出力信号Ｑ［０］〜［６３］の一部についてのタイミングチャートの例である。この例に係る前記ＦＦ回路は、前記同期信号ＢＤ及び前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］の入力値が共に"１（Ｈ）"である場合に、その出力信号Ｑ［０］〜［６３］が"１"となるように論理設計されている。このチャート例では、前記同期信号ＢＤの立ち上がりにおいて、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［１０］の入力値が"１"、ＣＬＫＩＰ４Ｘ［１１］〜［６３］の入力値が"０（Ｌ）"となる。従って、前記出力信号Ｑ［０］〜［１０］は"１"、Ｑ［１１］〜［６３］は"０"となる。この結果により、前記高速クロック信号ＣＬＫＩＰ４Ｘ［１０］が、前記同期信号ＢＤに同期すると判定することができる。
【００４０】
ここで、前記高速多相クロック信号は、前記基準クロック信号の４倍の周波数を有するため、前記基準クロック信号の１周期内には、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］と同一の要素が４周期分含まれることとなる。また、前記基準クロック信号の１周期を２５６相に分割して構成される前記低速多相クロック信号は、前記６４相の高速多相クロック信号を４周期分使用することにより生成される。即ち、第１周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速多相クロック信号を構成する低速クロック信号ＣＬＫＩＰ［０］〜［６３］に対応し、第２周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速クロック信号ＣＬＫＩＰ［６４］〜［１２７］に対応し、第３周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速クロック信号ＣＬＫＩＰ［１２８］〜［１９１］に対応し、前記第４周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速クロック信号ＣＬＫＩＰ［１９２］〜［２５５］に対応する。
【００４１】
従って、上記チャート例のように、前記同期信号ＢＤに同期する前記高速クロック信号がＣＬＫＩＰ４Ｘ［１０］である場合には、この同期信号ＢＤに同期する前記低速多相クロック信号の候補として、図４（ｂ）に示すように、ＣＬＫＩＰ［１０］，［７４］，［１３８］，［２０２］の４つが挙げられる。そして、これら４つの候補は、前記同期信号ＢＤと前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］との同期関係に基づいて、１つに絞ることができる。
【００４２】
前記同期信号ＢＤと前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］との同期関係は、前記４ＤＴＦＦ５２（図３（ｂ）参照）により判定される。この４ＤＴＦＦ５２は、前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］と同数の４個のＦＦ回路を有する。これらのＦＦ回路には、前記各代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］と、前記同期信号ＢＤとが入力され、両者のパルスエッジの組み合わせに応じた信号Ｑ２［３：０］が出力される。
【００４３】
図５は、前記同期信号ＢＤ、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］の一部、前記出力信号Ｑ［０］〜［６３］の一部、及び前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］についてのタイミングチャートの例である。このチャート例では、前記同期信号ＢＤの立ち上がりにおいて、前記代表クロック信号ＣＬＫＩＰ［０］，［６４］の入力値が"１"、ＣＬＫＩＰ［１２８］，［１９２］の入力値が"０"となっている。この結果により、前記代表クロック信号ＣＬＫＩＰ［６４］が、前記同期信号ＢＤに同期していると判定することができる。
【００４４】
そして、この判定結果、即ち前記同期信号ＢＤと前記代表クロック信号ＣＬＫＩＰ［６４］とが同期しているとの結果から、前記同期信号ＢＤと同期する前記高速クロックＣＬＫＩＰ４Ｘ［１０］は、第２周期の前記高速多相クロックＣＬＫＩＰ４Ｘ［６３：０］に属するものであることが特定される。これにより、前記同期信号ＢＤに同期する前記低速クロック信号は、６４＋１０＝７４から、ＣＬＫＩＰ［７４］であると特定することができる。
【００４５】
前記６４ｔｏ６エンコーダ５３は、図３（ｂ）に示すように、前記６４ＤＴＦＦ５１により得られた６４ビットの出力値Ｑ［６３：０］を入力値として、６ビットの高速クロック特定信号ＣＬＫＤＴＥ［５：０］を生成する。
【００４６】
前記４ｔｏ２エンコーダ５４は、前記４ＤＴＦＦ５２により得られた４ビットの出力値ＦＦＯＵＴ［３：０］を入力値として、２ビットの代表クロック特定信号ＣＬＫＤＴＥ［７：６］を生成する。
【００４７】
前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］及び前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］により、８ビットの前記同期位置信号ＣＬＫＤＴＥ［７：０］が生成される。この同期位置信号ＣＬＫＤＴＥ［７：０］は、前記同期信号ＢＤに同期する前記低速多相クロック信号を示すデータとなる。
【００４８】
上述のように、本実施の形態に係る同期検出回路２によれば、前記同期信号と前記６４相の高速多相クロック信号との比較結果、及び前記同期信号と前記４相の代表クロック信号との比較結果に基づいて、前記２５６相の低速多相クロック信号の中から、当該同期信号に同期するクロック信号を特定することができる。即ち、本実施の形態においては、６８個の比較手段（ＦＦ回路）により、２５６相の中から１つを特定することができるので、部品点数、設置面積、コスト等を大幅に削減することができる。また、分解能の高い前記高速多相クロック信号を利用することにより、高い精度での検出が可能となる。更に、本実施の形態においては、前記高速多相クロックの周期の特定に、前記低速多相クロック信号から選択された少数相の前記代表クロック信号を利用するため、処理速度の低下がほとんど生じない。
【００４９】
発明の実施の形態２．
図６は、本実施の形態に係る同期クロック特定回路６２の構成を示すブロック図である。この同期クロック特定回路６２は、上記実施の形態１における４ＤＴＦＦ５２に相当するものとして、２つのＤＴＦＦ、即ち４−１ＤＴＦＦ６５及び４−２ＤＴＦＦ６６を備える。また、上記実施の形態１における４ｔｏ２エンコーダ５４に相当するものとして、２つのエンコーダ、即ち第１の４ｔｏ２エンコーダ６７及び第２の４ｔｏ２エンコーダ６８を備える。更に、これら第１及び第２の４ｔｏ２エンコーダ６７，６８の出力値を選択的に出力するマルチプレクサ６９を備える。
【００５０】
前記４−１ＤＴＦＦ６５は、上記実施の形態１に係る４ＤＴＦＦ５２と同様の構成及び作用を有し、又上記実施の形態１と同様の前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］が入力される。即ち、これらの代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］と前記同期信号ＢＤとを比較し、その比較結果を４ビットの信号として出力する。
【００５１】
前記４−２ＤＴＦＦ６６は、前記４−１ＤＴＦＦ６５及び前記４ＤＴＦＦ５２と同様の構成及び作用を有するものであるが、これに入力される前記代表クロック信号が異なっている。この４−２ＤＴＦＦ６６には、前記代表クロック信号ＣＬＫＩＰ［３２］，［９６］，［１６０］，［２２４］が入力され、これらと前記同期信号ＢＤとの比較結果を４ビットの信号として出力する。
【００５２】
前記第１の４ｔｏ２エンコーダ６７は、前記４−１ＤＴＦＦ６５の４ビットの出力値を２ビットの第１の代表クロック特定信号ＣＬＫＤＴＥ１［７：６］に変換する。
【００５３】
前記第２の４ｔｏ２エンコーダ６８は、前記４−２ＤＴＦＦ６６の４ビットの出力値を２ビットの第２の代表クロック特定信号ＣＬＫＤＴＥ２［７：６］に変換する。
【００５４】
前記マルチプレクサ６９には、前記第１の代表クロック特定信号ＣＬＫＤＴＥ１［７：６］、前記第２の代表クロック特定信号ＣＬＫＤＴＥ２［７：６］、及び前記６４ｔｏ６エンコーダ５３が生成する前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］が入力される。そして、このマルチプレクサ６９は、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］に基づいて、前記第１及び第２の代表クロック特定信号のうちのどちらかを選択し、選択されたものを２ビットの代表クロック特定信号ＣＬＫＤＴＥ［７：６］として出力する。
【００５５】
そして、前記マルチプレクサ６９により選択された前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］と、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］とにより、８ビットの前記同期位置信号ＣＬＫＤＴＥ［７：０］が生成される。
【００５６】
上記構成の同期クロック特定回路６２を有する本実施の形態においては、図７に示すように、前記多相クロック生成回路１１により生成される２５６相の前記低速多相クロック信号の中から合計８相の前記代表クロック信号が選択されて、当該同期クロック特定回路６２に入力されることとなる。
【００５７】
前記４−２ＤＴＦＦ６６に入力される前記代表クロック信号ＣＬＫＩＰ［３２］，［９６］，［１６０］，［２２４］は、前記４−１ＤＴＦＦ６５に入力される前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］の中間にそれぞれ位置するものである。
【００５８】
前記マルチプレクサ６９は、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］が０〜１５又は４８〜６３の時、即ち前記同期信号ＢＤの同期位置が、ＣＬＫＩＰ４Ｘ［３２］のグループ（第２の代表クロック信号ＣＬＫＩＰ［３２］，［９６］，［１６０］，［２２４］）よりも、ＣＬＫＩＰ４Ｘ［０］のグループ（第１の代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］）に近い時には、前記第２の代表クロック特定信号ＣＬＫＤＴＥ２［７：６］を前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］として出力する。一方、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］が１６〜４７の時には、前記第１の代表クロック特定信号ＣＬＫＤＴＥ１［７：６］を前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］として出力する。
【００５９】
図８は、前記同期信号ＢＤ、前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］の一部、及び前記代表クロック信号ＣＬＫＩＰ［０］，［３２］，・・の一部についてのタイミングチャートの例である。この例では、前記同期信号ＢＤは前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］と同期している。この場合、前記代表クロック信号として、ＣＬＫＩＰ［０］を含むグループ（［０］，［６４］，［１２８］，［１９２］）を用いると、セットアップ時間又はホールド時間が十分確保できない可能性があるため、ＣＬＫＩＰ［３２］を含むグループ（［３２］，［９６］，［１６０］，［２２４］）が用いられる。
【００６０】
上記のように、前記代表クロック信号が前記同期信号ＢＤの同期位置に近いと、セットアップ／ホールド違反が生ずる危険がある。そこで、上記のように、前記マルチプレクサ６９により、前記同期信号ＢＤの同期位置からより遠い方のクロック信号を含む前記代表クロック信号による比較結果を選択することにより、４−１又は４−２ＤＴＦＦ６５，６６におけるセットアップ／ホールド違反を防ぐことができる。これにより、上記実施の形態１よりも更に精度の高い同期検出を行うことが可能となる。
【００６１】
発明の実施の形態３．
図９（ａ）は、本実施の形態に係る多相クロック生成回路７１の構成を示すブロック図であり、図９（ｂ）は、本実施の形態に係る同期クロック特定回路７２の構成を示すブロック図である。
【００６２】
前記多相クロック生成回路７１は、上記実施の形態１又は２と同様の構成を有するものであるが、前記代表クロック信号の選択の仕方が異なっている。本実施の形態においては、前記第１の分周器４５から出力される２分周の低速多相クロック信号ＣＬＫＩＰ２Ｘ［１２７：０］から、２つの第３の代表クロック信号ＣＬＫＩＰ２Ｘ［０］，［６４］が選択され、前記第２の分周器４６から出力される、さらに２分周された低速多相クロック信号ＣＬＫＩＰ［２５６：０］から、２つの第４の代表クロック信号ＣＬＫＩＰ［０］，［１２８］が選択される。
【００６３】
前記同期クロック特定回路７２は、上記実施の形態１における４ＤＴＦＦ５２に相当するものとして、２つのＤＴＦＦ、即ち２−１ＤＴＦＦ７５及び２−２ＤＴＦＦ７６を備える。また、上記実施の形態１における４ｔｏ２エンコーダ５４に相当するものとして、２つのエンコーダ、即ち第３の２ｔｏ１エンコーダ７７及び第４の２ｔｏ１エンコーダ７８を備える。
【００６４】
前記２−１ＤＴＦＦ７５は、前記同期信号ＢＤと前記第３の代表クロック信号ＣＬＫＩＰ２Ｘ［０］，［６４］とを比較し、その比較結果を２ビットの信号として出力する。
【００６５】
前記２−２ＤＴＦＦ７６は、前記同期信号ＢＤと前記第４の代表クロック信号ＣＬＫＩＰ［０］，［１２６］とを比較し、その比較結果を２ビットの信号として出力する。
【００６６】
前記第３の２ｔｏ１エンコーダ７７は、前記２−１ＤＴＦＦ７５の２ビットの出力値を１ビットの第３の代表クロック特定信号ＣＬＫＤＴＥ［６］に変換する。
【００６７】
前記第４の２ｔｏ１エンコーダ７８は、前記２−２ＤＴＦＦ７６の２ビットの出力値を１ビットの第４の代表クロック特定信号ＣＬＫＤＴＥ［７］に変換する。
【００６８】
そして、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］、前記第３の代表クロック特定信号ＣＬＫＤＴＥ［６］、及び前記第４の代表クロック特定信号ＣＬＫＤＴＥ［７］により、８ビットの前記同期位置信号ＣＬＫＤＴＥ［７：０］が生成される。
【００６９】
上記構成の同期クロック特定回路７２を有する本実施の形態においては、図１０に示すように、前記多相クロック生成回路７１により生成される前記低速多相クロック信号ＣＬＫＩＰ２Ｘ［１２７：０］から、２相の前記第３の代表クロック信号ＣＬＫＩＰ２Ｘ［０］，［６４］が選択されると共に、前記低速多相クロック信号ＣＬＫＩＰ［２５５：０］から、２相の前記第４の代表クロック信号ＣＬＫＩＰ［０］，［１２８］が選択され、これらが当該同期クロック特定回路７２に入力されることとなる。
【００７０】
上述のように、本実施の形態においては、前記代表クロック信号として、周波数の異なるクロック信号を用いている。このような構成によっても、上記実施の形態１と同様に、前記高速多相クロック信号の周期を特定し、前記同期信号ＢＤの同期位置を正確に検出することができる。このように、本発明において、前記代表クロック信号の選択は、様々な方法により行うことができる。
【００７１】
発明の実施の形態４．
図１１は、本実施の形態に係る同期クロック特定回路８２の構成を示すブロック図である。この同期クロック特定回路８２は、上記実施の形態１に係る同期クロック特定回路１２の構成に加え、遅延防止回路８３を備えるものである。また、図１２は、本実施の形態に係る同期クロック特定回路８２によるタイミングチャートの例である。
【００７２】
前記遅延防止回路８３は、第１及び第２の遅延回路８５，８６により、前記同期信号ＢＤの入力から前記ＰＷＭ信号（図１参照）の出力までの遅延に相当する時間だけ前記同期信号ＢＤを遅らせた遅延同期信号ＢＤＤを生成し、これら同期信号ＢＤ及び遅延同期信号ＢＤＤの両方のパルスエッジを有する合成同期信号ＢＤ２を生成する。この合成同期信号ＢＤ２の立ち下がりエッジは、前記第１の遅延回路８５により生成された中間遅延同期信号ＢＤＨＤの立ち上がりエッジに対応して生成される。
【００７３】
前記合成同期信号ＢＤ２は、前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２に入力される。そして、前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２は、前記合成同期信号ＢＤ２の立ち上がりエッジ毎に動作する。これにより、前記６４ｔｏ６エンコーダ５３及び前記４ｔｏ２エンコーダ５４により、前記同期信号ＢＤに対応する信号と、前記遅延同期信号ＢＤＤに対応する信号とが生成される。
【００７４】
即ち、前記６４ｔｏ６エンコーダ５３により、前記同期信号ＢＤに対応する第１の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤ［５：０］と、前記遅延同期信号ＢＤＤに対応する第２の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［５：０］とが生成される。また、前記４ｔｏ２エンコーダ５４により、前記同期信号ＢＤに対応する第１の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤ［７：６］と、前記遅延同期信号ＢＤＤに対応する第２の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［７：６］とが生成される。
【００７５】
そして、前記第１の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤ［５：０］と前記第１の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤ［７：６］とにより、第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］が生成される。また、前記前記第２の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［５：０］と前記第２の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［７：６］とにより、第２の同期位置信号ＣＬＫＤＴＥ_ＢＤＤ［７：０］が生成される。
【００７６】
前記合成同期信号ＢＤ２の最初の立ち上がりエッジにより、前記同期信号ＢＤに対応する前記第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］が生成され、ラッチ回路８７に保持される。前記合成同期信号ＢＤ２の２番目の立ち上がりエッジによる前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２の動作時には、前記ラッチ回路８７のＧＢ入力に信号が入力され、前記第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］が保持される。そして、よる前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２の動作により、前記第２の同期位置信号ＣＬＫＤＴＥ_ＢＤＤ［７：０］が生成される。
【００７７】
前記第２の同期位置信号ＣＬＫＤＴＥ_ＢＤＤ［７：０］−前記第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］は、前記同期信号ＢＤの入力から前記ＰＷＭ信号の出力までの遅延に相当するデータとなる。従って、このデータを考慮して前記ディジタルパルスデータ信号処理回路３における演算を行うことにより、前記多相クロック生成回路１１及び前記ＰＷＭ生成回路５における遅延をキャンセルすることが可能となる。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明の実施の形態１に係るパルス幅変調回路の構成を示す図である。
【図２】図２は、本発明の実施の形態１に係る同期検出回路の構成を示す図である。
【図３】図３（ａ）は、本発明の実施の形態１に係る多相クロック生成回路の構成を示す図である。図３（ｂ）は、本発明の実施の形態１に係る同期クロック特定回路の構成を示す図である。
【図４】図４（ａ）は、本発明の実施の形態１に係るタイミングチャートの例である。図４（ｂ）は、図４（ａ）に示す例に基づいて想定される同期位置の候補を示す図である。
【図５】図５は、本発明の実施の形態１に係るタイミングチャートの例である。
【図６】図６は、本発明の実施の形態２に係る同期クロック特定回路の構成を示す図である。
【図７】図７は、本発明の実施の形態２に係るパルス幅変調回路の構成を示す図である。
【図８】図８は、本発明の実施の形態２に係るタイミングチャートの例である。
【図９】図９（ａ）は、本発明の実施の形態３に係る多相クロック生成回路の構成を示す図である。図９（ｂ）は、本発明の実施の形態３に係る同期クロック特定回路の構成を示す図である。
【図１０】図１０は、本発明の実施の形態３に係るパルス幅変調回路の構成を示す図である。
【図１１】図１１は、本発明の実施の形態４に係る同期クロック特定回路の構成を示す図である。
【図１２】図１２は、本発明の実施の形態４に係るタイミングチャートの例を示す図である。
【符号の説明】
【００７９】
１，５９，６４ パルス幅変調（ＰＷＭ）回路
２，６０，７０ 同期検出回路
３ ディジタルパルスデータ信号処理回路
４ 多相クロック選択回路
５ ＰＷＭ信号生成回路
１１，７１ 多相クロック生成回路
１２，６２，７２，８２ 同期クロック特定回路
１５ 位相ロックループ（ＰＬＬ）回路
２１ 逓倍回路
２２ 位相補間回路
２３ 分周回路
３１ 高速クロック比較回路
３２ 代表クロック比較回路
３３ 高速クロックエンコーダ
３４ 代表クロックエンコーダ
３５ 同期位置信号生成回路
８３ 遅延防止回路
【技術分野】
【０００１】
本発明は、多相クロック信号を利用した同期検出に関するものである。
【背景技術】
【０００２】
現在、様々な電気機器において、同期信号を利用した制御が行われている。例えば、レーザビームプリンタ、ディジタルコピー機等において、印字階調を制御するために同期信号が利用されている。このような制御を実現するために、同期信号の入力タイミングを、多相クロック信号を用いて検出する同期検出回路が利用される。この同期検出回路の基本的な構成は、同期信号のパルスエッジと、多相クロック信号を構成する各クロック信号のパルスエッジとを比較し、多相クロック信号の中から同期信号に最も近いパルスエッジを有するクロック信号を特定するものである。
【０００３】
上記のような同期検出回路に関する技術が、特許文献１及び特許文献２に開示されている。特許文献１に係る構成は、基準クロック信号に基づいて多相クロック信号を生成する際に、位相ロックループ回路により中間クロック信号を生成し、更にこの中間クロック信号に位相補間処理を施すものである。このように、位相ロックループ回路だけでなく位相補間回路も用いて多相クロック信号を生成することにより、位相ロックループ回路のみの場合に生ずる処理速度の低下、位相補間回路のみの場合に生ずる検出精度の低下を防ぐことができる。
【０００４】
特許文献２おいては、同期信号と、基準クロック信号のｋ倍の周波数を有する多相クロック信号とが比較される。そして、この高速化された多相クロック信号から選択される１つの代表クロック信号、例えばこの多相クロック信号の先頭クロックの出現回数がカウントされる。このカウントにより、前記多相クロック信号の周期が特定される。前記高速化された多相クロック信号は、高速化される前のものに比べ、その位相ずれの間隔が小さくなるため、分解能が高くなる。従って、この高速化された多相クロック信号を用いることにより、同期検出を高い精度で行うことができる。
【特許文献１】特開２００６−２０１０９号公報
【特許文献２】特開２００８−５５７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１においては、同期信号と多相クロック信号との比較結果を得るために用いられるフリップフロップ（以下、ＦＦと略記する）の数や、これらＦＦの出力を所定のビット幅の信号に変換するエンコーダの入力数が、クロックの相数の増加に伴い大きくなる。そのため、部品点数、処理速度等の点で改善の余地がある。例えば、２５６相の多相クロック信号を用いる場合、同期位置の検出を行うために２５６個のＦＦが必要となり、またエンコーダの入力数も２５６となる（同文献図８参照）。ＦＦの数の増大は、チップ面積、コストの増大を招き、エンコーダの入力数の増大は、処理速度の低下を招くこととなる。
【０００６】
また、上記特許文献２においては、上述したように、前記高速化された多相クロック信号の周期を特定するために、この多相クロック信号から選択された代表クロック信号の出現回数をカウントする構成が採用されている。このような構成によると、カウントアップに時間がかかり、処理速度が大幅に低下する場合がある。
【課題を解決するための手段】
【０００７】
上記課題の解決を図る本発明は、位相ロックループ回路により、基準クロック信号に基づいて互いに位相が異なる複数相の多相クロック信号を生成する多相クロック生成回路と、前記多相クロック信号の中から、同期信号に同期するクロック信号を特定する同期クロック特定回路とを有する同期検出回路であって、前記多相クロック生成回路は、前記基準クロック信号を逓倍した周波数を有する高速多相クロック信号と、前記高速多相クロック信号を分周した周波数を有する低速多相クロック信号とを生成し、前記同期クロック特定回路は、同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記低速多相クロック信号から選択された代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を示す同期位置信号を生成するものである。
【０００８】
上記構成によれば、前記同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記代表クロック信号との比較結果とに基づいて、前記同期位置信号が生成される。前記同期位置信号を生成するためには、前記同期信号に同期する前記高速多相クロック信号の周期を特定しなければならないが、この周期は、前記同期信号と前記代表クロックとの比較結果に基づいて特定される。
【０００９】
また、本発明は、上述のような構成を基本構成とする同期検出回路を有し、前記多相クロック生成回路により生成される多相クロック信号と、前記同期クロック特定回路により生成される同期位置信号と、ディジタルパルスデータとに基づいて、パルス幅変調信号を出力するパルス幅変調回路である。
【００１０】
これにより、上記同期検出回路の作用効果を利用したパルス幅変調回路を提供することができる。
【００１１】
また、本発明は、基準クロック信号に位相同期し、前記基準クロック信号を逓倍した周波数を有し、互いに位相が異なる複数相の高速多相クロック信号を生成するステップと、前記基準クロック信号に位相同期し、前記高速多相クロック信号を分周した周波数を有し、互いに位相が異なる複数相の低速多相クロック信号を生成するステップと、前記低速多相クロック信号から、前記高速多相クロック信号の周期を特定可能な代表クロック信号を選択するステップと、同期信号と前記高速多相クロック信号とを比較するステップと、前記同期信号と前記代表クロック信号とを比較するステップと、前記同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を特定する同期位置信号を生成するステップとを有する同期検出方法である。
【００１２】
この同期検出方法は、上記同期検出回路と同様の作用効果を奏するものである。
【発明の効果】
【００１３】
本発明によれば、同期信号と多相クロック信号の全てとを比較する必要がないため、フリップフロップ等の部品点数を削減することができる。また、同期位置の検出には、分解能の高い高速多相クロック信号が利用されるため、高い検出精度を確保することができる。更に、同期信号と代表クロックとの比較結果に基づいて、高速多相クロック信号の周期を特定することにより、処理速度の低下を防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して、本発明の実施の形態を説明する。尚、異なる実施の形態において、同一又は同様の作用効果を奏する箇所には同一の符号を付してその説明を省略する。
【００１５】
発明の実施の形態１．
図１は、本実施の形態に係るパルス幅変調回路１の構成を示すブロック図である。このパルス幅変調回路１は、例えばレーザビームプリンタに搭載され、印字階調を調整するためのパルス幅変調(ＰＷＭ：Pulse Width Modulation)信号を出力するものである。このパルス幅変調回路１は、同期検出回路２、ディジタルパルスデータ信号処理回路３、多相クロック選択回路４、ＰＷＭ信号生成回路５を有して構成される。
【００１６】
前記同期検出回路２は、多相クロック生成回路１１及び同期クロック特定回路１２を有して構成され、水平同期信号等の同期信号の同期位置を検出するものである。この検出は、前記多相クロック生成回路１１により生成される多相クロック信号と前記同期信号とのパルスエッジを比較し、この多相クロック信号の中から前記同期信号に同期するクロック信号を特定することにより行われる。この同期検出回路２の構成については、後に詳述する。この同期検出回路２により検出された前記同期信号の同期位置を示す同期位置信号は、前記ディジタルパルスデータ信号処理回路３及び前記多相クロック選択回路４に出力される。
【００１７】
前記ディジタルパルスデータ信号処理回路３には、入力データであるディジタルパルスデータと、前記同期位置信号とが入力される。このディジタルパルスデータ信号処理回路３は、前記同期信号と前記ＰＷＭ信号との同期を取るため、前記同期位置信号に基づいて、前記ディジタルパルスデータを前記ＰＷＭ信号のパルスの立ち上がり及び立ち下がり情報に変換する。この立ち上がり及び立ち下がり情報を含む信号は、前記多相クロック選択回路４に出力される。
【００１８】
前記多相クロック選択回路４には、前記多相クロック信号と、前記同期位置信号と、前記立ち上がり及び立ち下がり情報を含む信号とが入力される。この多相クロック選択回路４は、前記立ち上がり及び立ち下がり情報のそれぞれに応じて、前記多相クロック信号の中から任意のクロック信号を選択する。この選択されたクロック信号（選択クロック信号と称する）は、前記ＰＷＭ信号生成回路５に出力される。
【００１９】
前記ＰＷＭ信号生成回路５には、前記選択クロック信号が入力される。このＰＷＭ信号生成回路５は、前記選択クロック信号に基づいて前記ＰＷＭ信号を生成する。
【００２０】
図２は、前記同期検出回路２の構成をより詳細に示すブロック図である。この同期検出回路２は、前記多相クロック生成回路１１及び前記同期クロック特定回路１２を有して構成される。
【００２１】
前記多相クロック生成回路１１は、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路１５により、基準クロック信号に基づいて、高速多相クロック信号及び低速多相クロック信号を生成する。また、前記ＰＬＬ回路１５は、逓倍回路２１、位相補間回路２２、分周回路２３を有して構成される。前記逓倍回路２１は、クロック信号の周波数をｈ（ｈは２以上の整数）倍に変換する。前記位相補間回路２２は、複数のクロック信号の位相を補間するクロック信号を出力する。前記分周回路２３は、クロック信号の周波数を１／ｋ（ｋは２以上の整数）倍に変換する。
【００２２】
前記高速多相クロック信号は、前記基準クロック信号をｈ逓倍した周波数を有し、互いに位相が異なるｍ（ｍは２以上の整数）相の多相クロック信号である。この高速多相クロック信号は、後述する高速クロック比較回路３１に出力される。
【００２３】
前記低速多相クロック信号は、前記高速多相クロック信号をｋ分周した周波数を有し、互いに位相が異なるｎ（ｎは２以上の整数）相の多相クロック信号である。ｎ＝ｍ＊ｈの関係が成り立つことが好ましい。この低速多相クロック信号は、前記多相クロック選択回路４に出力される。
【００２４】
前記低速多相クロック信号の中から、ｐ（ｐは１以上の整数）相の代表クロック信号が選択される。この代表クロック信号は、前記同期信号との同期関係により、前記高速多相クロック信号の周期を特定可能にするものである。この代表クロック信号は、後述する代表クロック比較回路３２に出力される。
【００２５】
前記同期クロック特定回路１２は、前記同期信号と前記高速多相クロック信号との比較結果、及び前記同期信号と前記代表クロック信号との比較結果に基づいて、前記同期信号の同期位置を示す前記同期位置信号を生成する。
【００２６】
また、前記同期クロック特定回路１２は、前記高速クロック比較回路３１、前記代表クロック比較回路３２、高速クロックエンコーダ３３、代表クロックエンコーダ３４、同期位置信号生成回路３５を有して構成される。
【００２７】
前記高速クロック比較回路３１は、前記同期信号のパルスエッジと前記高速多相クロック信号のパルスエッジとを比較し、その結果を出力する。
【００２８】
前記代表クロック比較回路３２は、前記同期信号のパルスエッジと前記代表クロック信号のパルスエッジとを比較し、その結果を出力する。
【００２９】
前記高速クロックエンコーダ３３は、前記高速クロック比較回路３１による比較結果に基づいて、前記同期信号に同期する前記高速クロック信号を特定する高速クロック特定信号を生成する。前記代表クロック信号エンコーダ３４は、前記代表クロック信号比較回路３２による比較結果に基づいて、前記同期信号に同期する前記代表クロック信号を特定する代表クロック特定信号を生成する。前記同期位置信号生成回路３５は、前記高速クロック特定信号及び前記代表クロック特定信号に基づいて、前記同期位置信号を生成する。前記同期位置信号は、前記ディジタルパルスデータ信号処理回路３及び前記多相クロック選択回路４に出力される。
【００３０】
図３（ａ）は、前記多相クロック生成回路１１の具体的な構成例を示すブロック図である。この多相クロック生成回路１１は、位相比較器（ＰＦＤ．ＣＰ：Phase Frequency Detector, Charge Pump）４１、電圧制御発信器（ＶＣＯ：Voltage Controlled Oscillator）４２、第１の位相補間器（ＰＩＰ：Phase InterPolator）４３、第２の位相補間器４４、第１の分周器（ＦＦ）４５、第２の分周器４６を有するＰＬＬ回路により構成される。
【００３１】
前記位相比較器４１は、入力される２つのクロック信号の位相差を電圧に変換して出力する。本実施の形態に係る位相比較器４１は、前記基準クロック信号ＣＬＫＩと、フィードバックされる前記帰還クロック信号ＣＬＫＩＰ［０］とを比較する。本実施の形態においては、前記帰還クロック信号ＣＬＫＩＰ［０］は、当該ＰＬＬ回路により生成される２５６相の前記低速多相クロック信号ＣＬＫＩＰ［２５５：０］の先頭クロックである。
【００３２】
前記電圧制御発振器４２は、前記位相比較器４１により出力された電圧に応じて前記基準クロック信号を逓倍したクロック信号を生成し、これを多相化して出力する。本実施の形態に係る電圧制御発振器４２は、前記基準クロック信号ＣＬＫＩを４逓倍すると共に、１６相出力する。
【００３３】
前記第１の位相補間器４３及び前記第２の位相補間器４４は、位相が異なる２つのクロック信号の位相を補間するクロック信号を生成する（タイミング差分割回路、インターポレータ等とも称されるものである）。この位相補間器４３，４４の具体的な構成は、例えば前記特許文献１に記載されている。本実施の形態においては、前記第１の位相補間器４３により、前記電圧制御発振器４２から出力された、１６相の多相クロックを３２相に多相化し、更に前記第２の位相補間器４４により、６４相に多相化する。これら第１及び第２の位相補間器４３，４４により、６４相の前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］が生成される。この高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］は、前記同期クロック特定回路１２の６４ＤＴＦＦ５１に入力される。この６４ＤＴＦＦ５１は、後述するが、前記同期信号と前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］とのパルスエッジを比較し、その結果を、前記高速多相クロック信号を構成する高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］毎に２値信号として出力する。
【００３４】
前記第１の分周器４５及び前記第２の分周器４６は、入力されるクロック信号を分周して出力するものであり、ＦＦを含んで構成される。本実施の形態においては、前記第２の位相補間器４４から出力される前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］が、前記第１の分周器４５により２分周され、更に前記第２の分周器４６により２分周される。
【００３５】
前記第２の分周器４６の出力により、前記低速多相クロックＣＬＫＩＰ［２５５：０］が生成される。この低速多相クロック信号ＣＬＫＩＰ［２５５：０］は、前記基準クロック信号と同じ周波数を有し、互いに位相が異なる２５６相の多相クロック信号である。この低速多相クロック信号ＣＬＫＩＰ［２５５：０］は、前記多相クロック選択回路４へ出力され、その先頭のクロック信号ＣＬＫＩＰ［０］は、前記帰還クロック信号として前記位相比較器４１にフィードバックされる。
【００３６】
また、前記低速多相クロック信号ＣＬＫＩＰ［２５５：０］から、前記代表クロック信号が選択される。この代表クロック信号は、前記同期信号との同期関係により、前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］の周期を特定可能にするものであり、本実施の形態においては、ＣＬＫＩＰ［０］，ＣＬＫＩＰ［６４］，ＣＬＫＩＰ［１２８］，ＣＬＫＩＰ［１９２］が選択される。これらの代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］は、前記同期クロック特定回路１２の４ＤＴＦＦ５２に入力される。この４ＤＴＦＦ５２は、後述するが、前記同期信号と前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］とのパルスエッジを比較し、その結果を各代表クロック信号毎に２値信号として出力する。
【００３７】
図３（ｂ）は、前記同期クロック特定回路１２の具体的な構成例を示すブロック図である。この同期クロック特定回路１２は、前記６４ＤＴＦＦ５１、前記４ＤＴＦＦ５２、６４ｔｏ６エンコーダ５３、４ｔｏ２エンコーダ５４を有して構成されている。
【００３８】
前記６４ＤＴＦＦ５１は、前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］の相数と同数の６４個のＦＦ回路を有する。これらのＦＦ回路には、それぞれ前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］と、前記同期信号ＢＤとが入力され、両者のパルスエッジの組み合わせに応じた信号ＦＦＯＵＴ［６３：０］が出力される。
【００３９】
図４（ａ）は、前記同期信号ＢＤ、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］の一部、及び前記ＦＦ回路の出力信号Ｑ［０］〜［６３］の一部についてのタイミングチャートの例である。この例に係る前記ＦＦ回路は、前記同期信号ＢＤ及び前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］の入力値が共に"１（Ｈ）"である場合に、その出力信号Ｑ［０］〜［６３］が"１"となるように論理設計されている。このチャート例では、前記同期信号ＢＤの立ち上がりにおいて、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［１０］の入力値が"１"、ＣＬＫＩＰ４Ｘ［１１］〜［６３］の入力値が"０（Ｌ）"となる。従って、前記出力信号Ｑ［０］〜［１０］は"１"、Ｑ［１１］〜［６３］は"０"となる。この結果により、前記高速クロック信号ＣＬＫＩＰ４Ｘ［１０］が、前記同期信号ＢＤに同期すると判定することができる。
【００４０】
ここで、前記高速多相クロック信号は、前記基準クロック信号の４倍の周波数を有するため、前記基準クロック信号の１周期内には、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］と同一の要素が４周期分含まれることとなる。また、前記基準クロック信号の１周期を２５６相に分割して構成される前記低速多相クロック信号は、前記６４相の高速多相クロック信号を４周期分使用することにより生成される。即ち、第１周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速多相クロック信号を構成する低速クロック信号ＣＬＫＩＰ［０］〜［６３］に対応し、第２周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速クロック信号ＣＬＫＩＰ［６４］〜［１２７］に対応し、第３周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速クロック信号ＣＬＫＩＰ［１２８］〜［１９１］に対応し、前記第４周期の前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］が、前記低速クロック信号ＣＬＫＩＰ［１９２］〜［２５５］に対応する。
【００４１】
従って、上記チャート例のように、前記同期信号ＢＤに同期する前記高速クロック信号がＣＬＫＩＰ４Ｘ［１０］である場合には、この同期信号ＢＤに同期する前記低速多相クロック信号の候補として、図４（ｂ）に示すように、ＣＬＫＩＰ［１０］，［７４］，［１３８］，［２０２］の４つが挙げられる。そして、これら４つの候補は、前記同期信号ＢＤと前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］との同期関係に基づいて、１つに絞ることができる。
【００４２】
前記同期信号ＢＤと前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］との同期関係は、前記４ＤＴＦＦ５２（図３（ｂ）参照）により判定される。この４ＤＴＦＦ５２は、前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］と同数の４個のＦＦ回路を有する。これらのＦＦ回路には、前記各代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］と、前記同期信号ＢＤとが入力され、両者のパルスエッジの組み合わせに応じた信号Ｑ２［３：０］が出力される。
【００４３】
図５は、前記同期信号ＢＤ、前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］〜［６３］の一部、前記出力信号Ｑ［０］〜［６３］の一部、及び前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］についてのタイミングチャートの例である。このチャート例では、前記同期信号ＢＤの立ち上がりにおいて、前記代表クロック信号ＣＬＫＩＰ［０］，［６４］の入力値が"１"、ＣＬＫＩＰ［１２８］，［１９２］の入力値が"０"となっている。この結果により、前記代表クロック信号ＣＬＫＩＰ［６４］が、前記同期信号ＢＤに同期していると判定することができる。
【００４４】
そして、この判定結果、即ち前記同期信号ＢＤと前記代表クロック信号ＣＬＫＩＰ［６４］とが同期しているとの結果から、前記同期信号ＢＤと同期する前記高速クロックＣＬＫＩＰ４Ｘ［１０］は、第２周期の前記高速多相クロックＣＬＫＩＰ４Ｘ［６３：０］に属するものであることが特定される。これにより、前記同期信号ＢＤに同期する前記低速クロック信号は、６４＋１０＝７４から、ＣＬＫＩＰ［７４］であると特定することができる。
【００４５】
前記６４ｔｏ６エンコーダ５３は、図３（ｂ）に示すように、前記６４ＤＴＦＦ５１により得られた６４ビットの出力値Ｑ［６３：０］を入力値として、６ビットの高速クロック特定信号ＣＬＫＤＴＥ［５：０］を生成する。
【００４６】
前記４ｔｏ２エンコーダ５４は、前記４ＤＴＦＦ５２により得られた４ビットの出力値ＦＦＯＵＴ［３：０］を入力値として、２ビットの代表クロック特定信号ＣＬＫＤＴＥ［７：６］を生成する。
【００４７】
前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］及び前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］により、８ビットの前記同期位置信号ＣＬＫＤＴＥ［７：０］が生成される。この同期位置信号ＣＬＫＤＴＥ［７：０］は、前記同期信号ＢＤに同期する前記低速多相クロック信号を示すデータとなる。
【００４８】
上述のように、本実施の形態に係る同期検出回路２によれば、前記同期信号と前記６４相の高速多相クロック信号との比較結果、及び前記同期信号と前記４相の代表クロック信号との比較結果に基づいて、前記２５６相の低速多相クロック信号の中から、当該同期信号に同期するクロック信号を特定することができる。即ち、本実施の形態においては、６８個の比較手段（ＦＦ回路）により、２５６相の中から１つを特定することができるので、部品点数、設置面積、コスト等を大幅に削減することができる。また、分解能の高い前記高速多相クロック信号を利用することにより、高い精度での検出が可能となる。更に、本実施の形態においては、前記高速多相クロックの周期の特定に、前記低速多相クロック信号から選択された少数相の前記代表クロック信号を利用するため、処理速度の低下がほとんど生じない。
【００４９】
発明の実施の形態２．
図６は、本実施の形態に係る同期クロック特定回路６２の構成を示すブロック図である。この同期クロック特定回路６２は、上記実施の形態１における４ＤＴＦＦ５２に相当するものとして、２つのＤＴＦＦ、即ち４−１ＤＴＦＦ６５及び４−２ＤＴＦＦ６６を備える。また、上記実施の形態１における４ｔｏ２エンコーダ５４に相当するものとして、２つのエンコーダ、即ち第１の４ｔｏ２エンコーダ６７及び第２の４ｔｏ２エンコーダ６８を備える。更に、これら第１及び第２の４ｔｏ２エンコーダ６７，６８の出力値を選択的に出力するマルチプレクサ６９を備える。
【００５０】
前記４−１ＤＴＦＦ６５は、上記実施の形態１に係る４ＤＴＦＦ５２と同様の構成及び作用を有し、又上記実施の形態１と同様の前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］が入力される。即ち、これらの代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］と前記同期信号ＢＤとを比較し、その比較結果を４ビットの信号として出力する。
【００５１】
前記４−２ＤＴＦＦ６６は、前記４−１ＤＴＦＦ６５及び前記４ＤＴＦＦ５２と同様の構成及び作用を有するものであるが、これに入力される前記代表クロック信号が異なっている。この４−２ＤＴＦＦ６６には、前記代表クロック信号ＣＬＫＩＰ［３２］，［９６］，［１６０］，［２２４］が入力され、これらと前記同期信号ＢＤとの比較結果を４ビットの信号として出力する。
【００５２】
前記第１の４ｔｏ２エンコーダ６７は、前記４−１ＤＴＦＦ６５の４ビットの出力値を２ビットの第１の代表クロック特定信号ＣＬＫＤＴＥ１［７：６］に変換する。
【００５３】
前記第２の４ｔｏ２エンコーダ６８は、前記４−２ＤＴＦＦ６６の４ビットの出力値を２ビットの第２の代表クロック特定信号ＣＬＫＤＴＥ２［７：６］に変換する。
【００５４】
前記マルチプレクサ６９には、前記第１の代表クロック特定信号ＣＬＫＤＴＥ１［７：６］、前記第２の代表クロック特定信号ＣＬＫＤＴＥ２［７：６］、及び前記６４ｔｏ６エンコーダ５３が生成する前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］が入力される。そして、このマルチプレクサ６９は、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］に基づいて、前記第１及び第２の代表クロック特定信号のうちのどちらかを選択し、選択されたものを２ビットの代表クロック特定信号ＣＬＫＤＴＥ［７：６］として出力する。
【００５５】
そして、前記マルチプレクサ６９により選択された前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］と、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］とにより、８ビットの前記同期位置信号ＣＬＫＤＴＥ［７：０］が生成される。
【００５６】
上記構成の同期クロック特定回路６２を有する本実施の形態においては、図７に示すように、前記多相クロック生成回路１１により生成される２５６相の前記低速多相クロック信号の中から合計８相の前記代表クロック信号が選択されて、当該同期クロック特定回路６２に入力されることとなる。
【００５７】
前記４−２ＤＴＦＦ６６に入力される前記代表クロック信号ＣＬＫＩＰ［３２］，［９６］，［１６０］，［２２４］は、前記４−１ＤＴＦＦ６５に入力される前記代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］の中間にそれぞれ位置するものである。
【００５８】
前記マルチプレクサ６９は、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］が０〜１５又は４８〜６３の時、即ち前記同期信号ＢＤの同期位置が、ＣＬＫＩＰ４Ｘ［３２］のグループ（第２の代表クロック信号ＣＬＫＩＰ［３２］，［９６］，［１６０］，［２２４］）よりも、ＣＬＫＩＰ４Ｘ［０］のグループ（第１の代表クロック信号ＣＬＫＩＰ［０］，［６４］，［１２８］，［１９２］）に近い時には、前記第２の代表クロック特定信号ＣＬＫＤＴＥ２［７：６］を前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］として出力する。一方、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］が１６〜４７の時には、前記第１の代表クロック特定信号ＣＬＫＤＴＥ１［７：６］を前記代表クロック特定信号ＣＬＫＤＴＥ［７：６］として出力する。
【００５９】
図８は、前記同期信号ＢＤ、前記高速多相クロック信号ＣＬＫＩＰ４Ｘ［６３：０］の一部、及び前記代表クロック信号ＣＬＫＩＰ［０］，［３２］，・・の一部についてのタイミングチャートの例である。この例では、前記同期信号ＢＤは前記高速クロック信号ＣＬＫＩＰ４Ｘ［０］と同期している。この場合、前記代表クロック信号として、ＣＬＫＩＰ［０］を含むグループ（［０］，［６４］，［１２８］，［１９２］）を用いると、セットアップ時間又はホールド時間が十分確保できない可能性があるため、ＣＬＫＩＰ［３２］を含むグループ（［３２］，［９６］，［１６０］，［２２４］）が用いられる。
【００６０】
上記のように、前記代表クロック信号が前記同期信号ＢＤの同期位置に近いと、セットアップ／ホールド違反が生ずる危険がある。そこで、上記のように、前記マルチプレクサ６９により、前記同期信号ＢＤの同期位置からより遠い方のクロック信号を含む前記代表クロック信号による比較結果を選択することにより、４−１又は４−２ＤＴＦＦ６５，６６におけるセットアップ／ホールド違反を防ぐことができる。これにより、上記実施の形態１よりも更に精度の高い同期検出を行うことが可能となる。
【００６１】
発明の実施の形態３．
図９（ａ）は、本実施の形態に係る多相クロック生成回路７１の構成を示すブロック図であり、図９（ｂ）は、本実施の形態に係る同期クロック特定回路７２の構成を示すブロック図である。
【００６２】
前記多相クロック生成回路７１は、上記実施の形態１又は２と同様の構成を有するものであるが、前記代表クロック信号の選択の仕方が異なっている。本実施の形態においては、前記第１の分周器４５から出力される２分周の低速多相クロック信号ＣＬＫＩＰ２Ｘ［１２７：０］から、２つの第３の代表クロック信号ＣＬＫＩＰ２Ｘ［０］，［６４］が選択され、前記第２の分周器４６から出力される、さらに２分周された低速多相クロック信号ＣＬＫＩＰ［２５６：０］から、２つの第４の代表クロック信号ＣＬＫＩＰ［０］，［１２８］が選択される。
【００６３】
前記同期クロック特定回路７２は、上記実施の形態１における４ＤＴＦＦ５２に相当するものとして、２つのＤＴＦＦ、即ち２−１ＤＴＦＦ７５及び２−２ＤＴＦＦ７６を備える。また、上記実施の形態１における４ｔｏ２エンコーダ５４に相当するものとして、２つのエンコーダ、即ち第３の２ｔｏ１エンコーダ７７及び第４の２ｔｏ１エンコーダ７８を備える。
【００６４】
前記２−１ＤＴＦＦ７５は、前記同期信号ＢＤと前記第３の代表クロック信号ＣＬＫＩＰ２Ｘ［０］，［６４］とを比較し、その比較結果を２ビットの信号として出力する。
【００６５】
前記２−２ＤＴＦＦ７６は、前記同期信号ＢＤと前記第４の代表クロック信号ＣＬＫＩＰ［０］，［１２６］とを比較し、その比較結果を２ビットの信号として出力する。
【００６６】
前記第３の２ｔｏ１エンコーダ７７は、前記２−１ＤＴＦＦ７５の２ビットの出力値を１ビットの第３の代表クロック特定信号ＣＬＫＤＴＥ［６］に変換する。
【００６７】
前記第４の２ｔｏ１エンコーダ７８は、前記２−２ＤＴＦＦ７６の２ビットの出力値を１ビットの第４の代表クロック特定信号ＣＬＫＤＴＥ［７］に変換する。
【００６８】
そして、前記高速クロック特定信号ＣＬＫＤＴＥ［５：０］、前記第３の代表クロック特定信号ＣＬＫＤＴＥ［６］、及び前記第４の代表クロック特定信号ＣＬＫＤＴＥ［７］により、８ビットの前記同期位置信号ＣＬＫＤＴＥ［７：０］が生成される。
【００６９】
上記構成の同期クロック特定回路７２を有する本実施の形態においては、図１０に示すように、前記多相クロック生成回路７１により生成される前記低速多相クロック信号ＣＬＫＩＰ２Ｘ［１２７：０］から、２相の前記第３の代表クロック信号ＣＬＫＩＰ２Ｘ［０］，［６４］が選択されると共に、前記低速多相クロック信号ＣＬＫＩＰ［２５５：０］から、２相の前記第４の代表クロック信号ＣＬＫＩＰ［０］，［１２８］が選択され、これらが当該同期クロック特定回路７２に入力されることとなる。
【００７０】
上述のように、本実施の形態においては、前記代表クロック信号として、周波数の異なるクロック信号を用いている。このような構成によっても、上記実施の形態１と同様に、前記高速多相クロック信号の周期を特定し、前記同期信号ＢＤの同期位置を正確に検出することができる。このように、本発明において、前記代表クロック信号の選択は、様々な方法により行うことができる。
【００７１】
発明の実施の形態４．
図１１は、本実施の形態に係る同期クロック特定回路８２の構成を示すブロック図である。この同期クロック特定回路８２は、上記実施の形態１に係る同期クロック特定回路１２の構成に加え、遅延防止回路８３を備えるものである。また、図１２は、本実施の形態に係る同期クロック特定回路８２によるタイミングチャートの例である。
【００７２】
前記遅延防止回路８３は、第１及び第２の遅延回路８５，８６により、前記同期信号ＢＤの入力から前記ＰＷＭ信号（図１参照）の出力までの遅延に相当する時間だけ前記同期信号ＢＤを遅らせた遅延同期信号ＢＤＤを生成し、これら同期信号ＢＤ及び遅延同期信号ＢＤＤの両方のパルスエッジを有する合成同期信号ＢＤ２を生成する。この合成同期信号ＢＤ２の立ち下がりエッジは、前記第１の遅延回路８５により生成された中間遅延同期信号ＢＤＨＤの立ち上がりエッジに対応して生成される。
【００７３】
前記合成同期信号ＢＤ２は、前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２に入力される。そして、前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２は、前記合成同期信号ＢＤ２の立ち上がりエッジ毎に動作する。これにより、前記６４ｔｏ６エンコーダ５３及び前記４ｔｏ２エンコーダ５４により、前記同期信号ＢＤに対応する信号と、前記遅延同期信号ＢＤＤに対応する信号とが生成される。
【００７４】
即ち、前記６４ｔｏ６エンコーダ５３により、前記同期信号ＢＤに対応する第１の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤ［５：０］と、前記遅延同期信号ＢＤＤに対応する第２の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［５：０］とが生成される。また、前記４ｔｏ２エンコーダ５４により、前記同期信号ＢＤに対応する第１の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤ［７：６］と、前記遅延同期信号ＢＤＤに対応する第２の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［７：６］とが生成される。
【００７５】
そして、前記第１の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤ［５：０］と前記第１の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤ［７：６］とにより、第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］が生成される。また、前記前記第２の高速クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［５：０］と前記第２の代表クロック特定信号ＣＬＫＤＴＥ_ＢＤＤ［７：６］とにより、第２の同期位置信号ＣＬＫＤＴＥ_ＢＤＤ［７：０］が生成される。
【００７６】
前記合成同期信号ＢＤ２の最初の立ち上がりエッジにより、前記同期信号ＢＤに対応する前記第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］が生成され、ラッチ回路８７に保持される。前記合成同期信号ＢＤ２の２番目の立ち上がりエッジによる前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２の動作時には、前記ラッチ回路８７のＧＢ入力に信号が入力され、前記第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］が保持される。そして、よる前記６４ＤＴＦＦ５１及び前記４ＤＴＦＦ５２の動作により、前記第２の同期位置信号ＣＬＫＤＴＥ_ＢＤＤ［７：０］が生成される。
【００７７】
前記第２の同期位置信号ＣＬＫＤＴＥ_ＢＤＤ［７：０］−前記第１の同期位置信号ＣＬＫＤＴＥ_ＢＤ［７：０］は、前記同期信号ＢＤの入力から前記ＰＷＭ信号の出力までの遅延に相当するデータとなる。従って、このデータを考慮して前記ディジタルパルスデータ信号処理回路３における演算を行うことにより、前記多相クロック生成回路１１及び前記ＰＷＭ生成回路５における遅延をキャンセルすることが可能となる。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明の実施の形態１に係るパルス幅変調回路の構成を示す図である。
【図２】図２は、本発明の実施の形態１に係る同期検出回路の構成を示す図である。
【図３】図３（ａ）は、本発明の実施の形態１に係る多相クロック生成回路の構成を示す図である。図３（ｂ）は、本発明の実施の形態１に係る同期クロック特定回路の構成を示す図である。
【図４】図４（ａ）は、本発明の実施の形態１に係るタイミングチャートの例である。図４（ｂ）は、図４（ａ）に示す例に基づいて想定される同期位置の候補を示す図である。
【図５】図５は、本発明の実施の形態１に係るタイミングチャートの例である。
【図６】図６は、本発明の実施の形態２に係る同期クロック特定回路の構成を示す図である。
【図７】図７は、本発明の実施の形態２に係るパルス幅変調回路の構成を示す図である。
【図８】図８は、本発明の実施の形態２に係るタイミングチャートの例である。
【図９】図９（ａ）は、本発明の実施の形態３に係る多相クロック生成回路の構成を示す図である。図９（ｂ）は、本発明の実施の形態３に係る同期クロック特定回路の構成を示す図である。
【図１０】図１０は、本発明の実施の形態３に係るパルス幅変調回路の構成を示す図である。
【図１１】図１１は、本発明の実施の形態４に係る同期クロック特定回路の構成を示す図である。
【図１２】図１２は、本発明の実施の形態４に係るタイミングチャートの例を示す図である。
【符号の説明】
【００７９】
１，５９，６４ パルス幅変調（ＰＷＭ）回路
２，６０，７０ 同期検出回路
３ ディジタルパルスデータ信号処理回路
４ 多相クロック選択回路
５ ＰＷＭ信号生成回路
１１，７１ 多相クロック生成回路
１２，６２，７２，８２ 同期クロック特定回路
１５ 位相ロックループ（ＰＬＬ）回路
２１ 逓倍回路
２２ 位相補間回路
２３ 分周回路
３１ 高速クロック比較回路
３２ 代表クロック比較回路
３３ 高速クロックエンコーダ
３４ 代表クロックエンコーダ
３５ 同期位置信号生成回路
８３ 遅延防止回路
【特許請求の範囲】
【請求項１】
位相ロックループ回路により、基準クロック信号に基づいて互いに位相が異なる複数相の多相クロック信号を生成する多相クロック生成回路と、
前記多相クロック信号の中から、同期信号に同期するクロック信号を特定する同期クロック特定回路とを有する同期検出回路であって、
前記多相クロック生成回路は、
前記基準クロック信号を逓倍した周波数を有する高速多相クロック信号と、前記高速多相クロック信号を分周した周波数を有する低速多相クロック信号とを生成し、
前記同期クロック特定回路は、
同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記低速多相クロック信号から選択された代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を示す同期位置信号を生成する、
同期検出回路。
【請求項２】
前記位相ロックループ回路は、
クロック信号に対して逓倍処理を行う逓倍回路と、
複数のクロック信号の位相を補間する位相補間回路と、
クロック信号に対して分周処理を行う分周回路とを有する、
請求項１記載の同期検出回路。
【請求項３】
前記同期クロック特定回路は、
前記同期信号のパルスエッジと、前記高速多相クロック信号のパルスエッジとを比較する高速クロック比較回路と、
前記同期信号のパルスエッジと、前記代表クロック信号のパルスエッジとを比較する代表クロック比較回路と、
前記高速クロック比較回路の比較結果に基づいて、前記高速多相クロック信号の中から前記同期信号に同期するクロック信号を特定する高速クロック特定信号を生成する高速クロックエンコーダと、
前記代表クロック比較回路の比較結果に基づいて、前記代表クロック信号の中から前記同期信号に対応するクロック信号を特定する代表クロック特定信号を生成する代表クロック信号エンコーダと、
前記高速クロック特定信号及び前記代表クロック特定信号に基づいて、前記同期位置信号を生成する同期位置信号生成回路とを有する、
請求項１又は２記載の同期検出回路。
【請求項４】
前記同期信号に対して所定の遅延を考慮した遅延同期信号を生成すると共に、
前記遅延同期信号の同期位置を示す遅延同期位置信号を生成し、
前記同期位置信号と前記遅延同期位置信号とを保持する、
遅延防止回路を有する、
請求項１〜３のいずれか１つに記載の同期検出回路。
【請求項５】
前記遅延防止回路は、
前記同期信号及び前記遅延同期信号の２つのパルスエッジを有する遅延合成同期信号を生成し、
前記同期クロック検出回路は、
前記遅延合成同期信号と前記多相クロックとを比較する、
請求項４記載の同期検出回路。
【請求項６】
前記請求項１〜５のいずれか１つに記載の同期検出回路を有し、
前記多相クロック生成回路により生成される多相クロック信号と、前記同期クロック特定回路により生成される同期位置信号と、ディジタルパルスデータとに基づいて、パルス幅変調信号を出力する、
パルス幅変調回路。
【請求項７】
前記多相クロック信号は、前記低速多相クロック信号である、
請求項６記載のパルス幅変調回路。
【請求項８】
基準クロック信号に位相同期し、前記基準クロック信号を逓倍した周波数を有し、互いに位相が異なる複数相の高速多相クロック信号を生成するステップと、
前記基準クロック信号に位相同期し、前記高速多相クロック信号を分周した周波数を有し、互いに位相が異なる複数相の低速多相クロック信号を生成するステップと、
前記低速多相クロック信号から、前記高速多相クロック信号の周期を特定可能な代表クロック信号を選択するステップと、
同期信号と前記高速多相クロック信号とを比較するステップと、
前記同期信号と前記代表クロック信号とを比較するステップと、
前記同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を特定する同期位置信号を生成するステップとを有する、
同期検出方法。
【請求項１】
位相ロックループ回路により、基準クロック信号に基づいて互いに位相が異なる複数相の多相クロック信号を生成する多相クロック生成回路と、
前記多相クロック信号の中から、同期信号に同期するクロック信号を特定する同期クロック特定回路とを有する同期検出回路であって、
前記多相クロック生成回路は、
前記基準クロック信号を逓倍した周波数を有する高速多相クロック信号と、前記高速多相クロック信号を分周した周波数を有する低速多相クロック信号とを生成し、
前記同期クロック特定回路は、
同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記低速多相クロック信号から選択された代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を示す同期位置信号を生成する、
同期検出回路。
【請求項２】
前記位相ロックループ回路は、
クロック信号に対して逓倍処理を行う逓倍回路と、
複数のクロック信号の位相を補間する位相補間回路と、
クロック信号に対して分周処理を行う分周回路とを有する、
請求項１記載の同期検出回路。
【請求項３】
前記同期クロック特定回路は、
前記同期信号のパルスエッジと、前記高速多相クロック信号のパルスエッジとを比較する高速クロック比較回路と、
前記同期信号のパルスエッジと、前記代表クロック信号のパルスエッジとを比較する代表クロック比較回路と、
前記高速クロック比較回路の比較結果に基づいて、前記高速多相クロック信号の中から前記同期信号に同期するクロック信号を特定する高速クロック特定信号を生成する高速クロックエンコーダと、
前記代表クロック比較回路の比較結果に基づいて、前記代表クロック信号の中から前記同期信号に対応するクロック信号を特定する代表クロック特定信号を生成する代表クロック信号エンコーダと、
前記高速クロック特定信号及び前記代表クロック特定信号に基づいて、前記同期位置信号を生成する同期位置信号生成回路とを有する、
請求項１又は２記載の同期検出回路。
【請求項４】
前記同期信号に対して所定の遅延を考慮した遅延同期信号を生成すると共に、
前記遅延同期信号の同期位置を示す遅延同期位置信号を生成し、
前記同期位置信号と前記遅延同期位置信号とを保持する、
遅延防止回路を有する、
請求項１〜３のいずれか１つに記載の同期検出回路。
【請求項５】
前記遅延防止回路は、
前記同期信号及び前記遅延同期信号の２つのパルスエッジを有する遅延合成同期信号を生成し、
前記同期クロック検出回路は、
前記遅延合成同期信号と前記多相クロックとを比較する、
請求項４記載の同期検出回路。
【請求項６】
前記請求項１〜５のいずれか１つに記載の同期検出回路を有し、
前記多相クロック生成回路により生成される多相クロック信号と、前記同期クロック特定回路により生成される同期位置信号と、ディジタルパルスデータとに基づいて、パルス幅変調信号を出力する、
パルス幅変調回路。
【請求項７】
前記多相クロック信号は、前記低速多相クロック信号である、
請求項６記載のパルス幅変調回路。
【請求項８】
基準クロック信号に位相同期し、前記基準クロック信号を逓倍した周波数を有し、互いに位相が異なる複数相の高速多相クロック信号を生成するステップと、
前記基準クロック信号に位相同期し、前記高速多相クロック信号を分周した周波数を有し、互いに位相が異なる複数相の低速多相クロック信号を生成するステップと、
前記低速多相クロック信号から、前記高速多相クロック信号の周期を特定可能な代表クロック信号を選択するステップと、
同期信号と前記高速多相クロック信号とを比較するステップと、
前記同期信号と前記代表クロック信号とを比較するステップと、
前記同期信号と前記高速多相クロック信号との比較結果と、前記同期信号と前記代表クロック信号との比較結果とに基づいて、前記同期信号の同期位置を特定する同期位置信号を生成するステップとを有する、
同期検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−７４２０１（Ｐ２０１０−７４２０１Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００８−２３５８４０（Ｐ２００８−２３５８４０）
【出願日】平成２０年９月１６日（２００８．９．１６）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願日】平成２０年９月１６日（２００８．９．１６）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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